半導体装置及びシステム
【課題】データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムを提供すること。
【解決手段】システムは、出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第２のデータストローブに同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。
【解決手段】システムは、出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第２のデータストローブに同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びシステムに関し、より詳細には、データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムに関する。
【背景技術】
【０００２】
半導体装置は、日々に高集積化及び高速化されている。半導体装置の高速化は、クロックに同期して動作する同期化ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の開発によって大きな進展があった。しかし、同期化ＤＲＡＭは、外部クロックの１周期内でデータの入出力が行われるため、同期化ＤＲＡＭとメモリコントローラとの間の帯域幅（ｂａｎｄｗｉｄｔｈ）、すなわち、単位時間当りに、同期化ＤＲＡＭから入出力されるデータの量を増加させるのに限界がある。したがって、近年、データの伝送速度をさらに増加させるために、クロックの立上がり時点及び立下がり時点の両方に同期してデータが入出力されるＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ） ＤＲＡＭが開発された。
【０００３】
ＤＤＲ ＤＲＡＭは、メモリコントローラ及びデータを送受信するとき、データの損失を最小化するためにデータストローブ信号を用いる。ＤＤＲ ＤＲＡＭがメモリコントローラにデータを伝達すると仮定すれば、ＤＤＲ ＤＲＡＭは、データストローブ信号に同期してデータを出力し、データストローブ信号も共に出力する。次いで、メモリコントローラは、ＤＤＲ ＤＲＡＭＥから出力されたデータストローブ信号に同期してデータを受信する。
【０００４】
しかし、ＤＤＲ ＤＲＡＭ及びメモリコントローラが集積されるボード（ｂｏａｒｄ）には、ＤＤＲ ＤＲＡＭ及びメモリコントローラのみならず、様々な装置が共に集積されるため、ＤＤＲ ＤＲＡＭとメモリコントローラとの間のデータストローブ信号及びデータの伝達経路は互いに差異が発生する。したがって、伝達経路の差異のため、データストローブ信号及びデータの伝達時点は互いに差異が発生する。すなわち、図１に示すように、ＤＤＲ ＤＲＡＭは、ｔ０時点でデータストローブ信号ＤＱＳと、該データストローブ信号ＤＱＳに同期したデータＤＱ１〜ＤＱ４とを共に出力したが、図２に示すように、メモリコントローラは、ｔ１時点でデータストローブ信号ＤＱＳを受信し、ｔ２時点でデータＤＱ１〜ＤＱ４を受信するため、データストローブ信号ＤＱＳにデータＤＱ１〜ＤＱ４を同期させることができない。
【０００５】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，１７８，５１８号公報
【特許文献２】米国特許第６，６２９，２２２号公報
【特許文献３】米国特許第６，７６０，８５６号公報
【特許文献４】米国特許第７，３６２，６３４号公報
【特許文献５】米国特許第７，５９３，２７３号公報
【特許文献６】米国特許第６，２９２，４１０号公報
【特許文献７】米国特許第７，７１５，２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムを提供することにある。
【課題を解決するための手段】
【０００８】
そこで、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【０００９】
また、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号に応じて第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【００１０】
さらに、上記の目的を達成するための本発明に係る半導体装置は、クロックを設定された遅延期間の分だけ遅延してＤＬＬクロックを生成し、ＤＬＬ遅延設定信号に応じて、前記設定された遅延期間を減少させるＤＬＬ回路と、前記ＤＬＬクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記ＤＬＬクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【００１１】
さらに、上記の目的を達成するための本発明に係るシステムは、出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第２のデータストローブ信号に同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の一実施形態に係る半導体装置は、データとデータストローブ信号との間の伝達経路の差異によるデータ伝送エラーを防止するために、データの出力時点及びデータストローブ信号の出力時点を制御する。例えば、データストローブ信号の伝送経路がデータの伝送経路より長い場合、データの到達時点よりデータストローブ信号の到達時点が遅い。この場合、本発明の一実施形態に係る半導体装置は、データストローブ信号の出力時点をデータの出力時点より早くし、メモリコントローラがデータストローブ信号に同期してデータを安定的に受信するように誘導する。したがって、半導体装置とメモリコントローラとの間の安定したデータ送受信が可能になる。
【図面の簡単な説明】
【００１３】
【図１】従来技術により送信装置である半導体装置が出力するデータとデータストローブ信号との関係を示したタイミング図である。
【図２】従来技術により受信装置であるメモリコントローラが受信するデータとデータストローブ信号とがミスマッチングされたものを示したタイミング図である。
【図３】本発明の一実施形態に係るシステムを示したブロック図である。
【図４】図３に示されたデータストローブ信号生成部を示したブロック図である。
【図５】図４に示されたＤＬＬ回路を示したブロック図である。
【図６】図５に示された第１の遅延設定部を示したブロック図である。
【図７】図６に示された第１の単位遅延回路を示した回路図である。
【図８】図５のようなＤＬＬ回路の動作を示したタイミング図である。
【図９】図３に示された第１のデータストローブ信号生成部を示したブロック図である。
【図１０】図９に示された出力イネーブルシフト信号生成部を示した回路図である。
【図１１】図３に示された第２のデータストローブ信号生成部を示したブロック図である。
【図１２】図１１に示された第２の立上がり制御信号生成部を示した回路図である。
【図１３】図１１に示された第２の立下がり制御信号生成部を示した回路図である。
【図１４】図１１に示された第２のハイインピーダンス決定信号生成部を示した回路図である。
【図１５】図１１に示されたローインピーダンス決定信号生成部を示した回路図である。
【図１６】図３のようなシステムの動作を示したタイミング図である。
【図１７】図３のようなシステムの動作を示したタイミング図である。
【図１８】図３のようなシステムの動作を示したタイミング図である。
【発明を実施するための形態】
【００１４】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。
【００１５】
図３は、本発明の一実施形態に係るシステムを示したブロック図である。
【００１６】
同図に示すように、システムは、送信装置であるＤＤＲ ＤＲＡＭ３及び受信装置であるメモリコントローラ４で構成される。
【００１７】
ＤＤＲ ＤＲＡＭ３は、出力イネーブル信号ＯＵＴＥＮに応じて第１のデータストローブ信号及び第２のデータストローブ信号ＤＱＳ１、ＤＱＳ２を生成するデータストローブ信号生成部１と、第１のデータストローブ信号ＤＱＳ１に同期してデータＤＱを送信するデータ出力部２とで構成される。
【００１８】
データストローブ信号生成部１は、図４に示すように、ＤＬＬ回路１１と、第１のデータストローブ信号生成部１２と、第２のデータストローブ信号生成部１３とで構成される。
【００１９】
ＤＬＬ回路１１は、図５に示すように、クロックバッファ部１１１と、遅延ライン１１２と、第１の遅延部１１３と、位相比較部１１４と、位相分割部１１５とで構成される。
【００２０】
クロックバッファ部１１１は、クロックＥＣＬＫをバッファリングして内部クロックＩＣＬＫに出力する。
【００２１】
遅延ライン１１２は、複数の比較信号ＣＯＭＰに応じて内部クロックＩＣＬＫを遅延してＤＬＬクロックＤＣＬＫに出力する。
【００２２】
第１の遅延部１１３は、ＤＬＬ遅延設定信号に応じてＤＬＬクロックＤＣＬＫを遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する。詳細に説明すれば、第１の遅延部１１３は、ＤＬＬ遅延設定信号のうち、第１のＤＬＬ遅延設定信号ないし第３のＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞に応じてＤＬＬクロックＤＣＬＫを遅延して遅延ＤＬＬクロックＶＣＬＫに出力する第１の遅延設定部１１３２と、遅延ＤＬＬクロックＶＣＬＫを固定された遅延期間で遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する遅延モデル部１１３１とで構成される。
【００２３】
第１の遅延設定部１１３２は、図６に示すように、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞に応じてＤＬＬクロックＤＣＬＫ及びプルダウン電圧である接地電圧ＶＳＳから第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１を生成する第１の単位遅延回路１１３３と、第２のＤＬＬ遅延制御信号ＰＳＥＬ＜２＞に応じてＤＬＬクロックＤＣＬＫ及び第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１から第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ２を生成する第２の単位遅延回路１１３４と、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞に応じてＤＬＬクロックＤＣＬＫ及び第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ２から遅延ＤＬＬクロックＶＣＬＫを生成する第３の単位遅延回路１１３５とで構成される。詳細に説明すれば、第１の単位遅延回路１１３３は、図７に示すように、接地電圧ＶＳＳ及びプルアップ電圧である電源電圧ＶＤＤを否定論理積する第１のＮＡＮＤゲートＮＤ１と、ＤＬＬクロックＤＣＬＫ及び第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞を否定論理積する第２のＮＡＮＤゲートＮＤ２と、第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートＮＤ１、ＮＤ２の出力を否定論理積して第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１に出力する第３のＮＡＮＤゲートＮＤ３とで構成される。残りの第２の単位遅延回路及び第３の単位遅延回路１１３４、１１３５は、図７のような第１の単位遅延回路１１３３で接地電圧ＶＳＳではない、第１の前置遅延ＤＬＬクロックまたは第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１、ＰＲＥＶＣＬＫ２を受信し、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞ではない、第２のＤＬＬ遅延制御信号及び第１のＤＬＬ遅延制御信号ＰＳＥＬ＜２：１＞を受信するという差異があるだけであり、同じ回路で構成される。以上のような構成の第１の遅延設定部１１３２は、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞のみがハイレベルにイネーブルされたと仮定すれば、第１の単位遅延回路１１３３がＤＬＬクロックＤＣＬＫを第２のＮＡＮＤゲート及び第３のＮＡＮＤゲートＮＤ２、ＮＤ３の遅延期間の分だけ遅延して第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１に出力し、第２の単位遅延回路及び第３の単位遅延回路１１３４、１１３５は、第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１を遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。別の場合として、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞のみがハイレベルにイネーブルされたと仮定すれば、第３の単位遅延回路１１３５がＤＬＬクロックＤＣＬＫを遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。まとめてみると、第１の遅延設定部１１３２は、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞がイネーブルされると、ＤＬＬクロックＤＣＬＫを最も多い遅延期間で遅延して遅延ＤＬＬクロックＶＣＬＫに出力し、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞がイネーブルされると、ＤＬＬクロックＤＣＬＫを最も少ない遅延期間で遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。位相比較部１１４は、内部クロックＩＣＬＫと位相比較ＤＬＬクロックＢＣＬＫとの位相を比較し、遅延ライン１１２の遅延期間を調整する複数の比較信号ＣＯＭＰを出力する。位相分割部１１５は、ＤＬＬクロックＤＣＬＫの位相を分割し、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに出力する。このために、位相分割部１１５は、ＤＬＬクロックＤＣＬＫを伝達して第１のＤＬＬクロックＲＤＣＬＫを生成する第１の伝達ゲートＴ１と、ＤＬＬクロックＤＣＬＫを反転して第２のＤＬＬクロックＦＤＣＬＫを生成する第１のインバータＩＮ１とで構成される。
【００２４】
以上の構成のようなＤＬＬ回路１１は、クロックＥＣＬＫを設定された遅延期間の分だけ遅延してＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫを生成し、ＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞に応じて設定された遅延期間を減少させてＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫの遷移時点を操り上げる。一般的に、ＤＬＬ回路１１は、クロックＥＣＬＫの遷移時点とデータの出力時点とを同期させるために備えられた回路であって、クロックＥＣＬＫとＤＬＬクロックＤＣＬＫとの位相が同じであれば、出力回路は、ＤＬＬクロックＤＣＬＫに同期してデータを出力させる。ＤＬＬ回路１１をより詳しく説明すれば、図８に示すように、クロックバッファ部１１１は、クロックＥＣＬＫを受信し、バッファリングして内部クロックＩＣＬＫを生成する。このとき、クロックＥＣＬＫは、クロックバッファ部１１１の内部遅延によって第１の遅延期間ｔ１の分だけ遅延された後に内部クロックＩＣＬＫに出力される。遅延ライン１１２は、内部クロックＩＣＬＫを第２の期間ｔ２−１の分だけ遅延して初期ＤＬＬクロックＤＣＬＫ１に出力する。次いで、第２のＤＬＬ遅延設定信号ＰＳＥＬ＜２＞がイネーブルされて第１の遅延設定部１１３２の遅延期間を調整し、これにより、第１の遅延設定部１１３２は、初期ＤＬＬクロックＤＣＬＫ１を第３の遅延期間ｔ３の分だけ遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。遅延モデル部１１３１は、遅延ＤＬＬクロックＶＣＬＫを第４の遅延期間ｔ４の分だけ遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する。位相比較部１１４は、内部クロックＩＣＬＫと位相比較ＤＬＬクロックＢＣＬＫとの位相を比較して複数の比較信号ＣＯＭＰを生成する。このとき、位相比較ＤＬＬクロックＢＣＬＫの遷移時点が内部クロックＩＣＬＫより先んじるため、位相比較部１１４は、複数の比較信号ＣＯＭＰをダウンカウントする。遅延ライン１１２は、ダウンカウントされた複数の比較信号ＣＯＭＰに応じて内部クロックＩＣＬＫを第５の遅延期間ｔ２−２の分だけ遅延して第２のＤＬＬクロックＤＣＬＫ２に出力する。このとき、第５の遅延期間ｔ２−２は、第２の遅延期間ｔ２−１より遅延期間が短いため、ＤＬＬクロックＤＣＬＫは、初期ＤＬＬクロックＤＣＬＫ１より遷移時点が先んじる。言い替えれば、ＤＬＬクロックＤＣＬＫは、クロックＥＣＬＫより遷移時点が先んじる。このように生成されたＤＬＬクロックＤＣＬＫは、位相分割部１１５で第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに分割される。
【００２５】
第１のデータストローブ信号生成部１２は、図９に示すように、第２の遅延設定部ないし第４の遅延設定部１２１〜１２３と、出力イネーブルシフト信号生成部１２４と、第１のデータストローブ信号出力部１２５とで構成される。
【００２６】
第２の遅延設定部１２１は、前述した第１の遅延設定部１１３２と同じ回路として実現される。すなわち、第２の遅延設定部１２１は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて出力イネーブル信号ＯＵＴＥＮ及びプルダウン電圧ＶＳＳから第１の前置遅延出力イネーブル信号に出力する第４の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて出力イネーブル信号ＯＵＴＥＮ及び第１の前置遅延出力イネーブル信号から第２の前置遅延出力イネーブル信号に出力する第５の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて出力イネーブル信号ＯＵＴＥＮ及び第２の前置遅延出力イネーブル信号から遅延出力イネーブル信号ＯＵＴＥＮＤに出力する第６の単位遅延回路とで構成される。
【００２７】
以上のような構成の第２の遅延設定部１２１は、第３のデータ送信制御信号ＤＳＥＬ＜３＞のみがハイレベルにイネーブルされたと仮定すれば、第４の単位遅延回路が出力イネーブル信号ＯＵＴＥＮを遅延して第１の前置出力イネーブル信号に出力し、第５の単位遅延回路及び第６の単位遅延回路は、第１の前置出力イネーブル信号を遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。別の場合として、第１のデータ送信制御信号ＤＳＥＬ＜１＞のみがハイレベルにイネーブルされたと仮定すれば、第６の単位遅延回路が出力イネーブル信号ＯＵＴＥＮを遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。まとめてみると、第４の遅延設定部１２１は、第１のデータ送信制御信号ないし第３のデータ送信制御信号ＤＳＥＬ＜１：３＞に応じて出力イネーブル信号ＯＵＴＥＮを遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力するが、第３のデータ送信制御信号ＤＳＥＬ＜３＞がイネーブルされると、出力イネーブル信号ＯＵＴＥＮを最も多い遅延期間で遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力し、第１のデータ送信制御信号ＤＳＥＬ＜１＞がイネーブルされると、出力イネーブル信号ＯＵＴＥＮを最も少ない遅延期間で遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。
【００２８】
第３の遅延設定部１２２は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及びプルダウン電圧ＶＳＳから第１の前置データ出力同期信号に出力する第７の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第１の前置データ出力同期信号から第２の前置データ出力同期信号に出力する第８の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第２の前置データ出力同期信号から第１のデータ出力同期信号ＲＤＣＬＫＤに出力する第９の単位遅延回路とで構成される。以上のような構成の第３の遅延設定部１２２は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作の説明を省略する。
【００２９】
第４の遅延設定部１２３は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及びプルダウン電圧ＶＳＳから第３の前置データ出力同期信号に出力する第１０の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第３の前置データ出力同期信号から第４の前値データ出力同期信号に出力する第１１の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第４の前値データ出力同期信号から第２のデータ出力同期信号ＦＤＣＬＫＤに出力する第１２の単位遅延回路とで構成される。以上のような構成の第４の遅延設定部１２３も前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３０】
出力イネーブルシフト信号生成部１２４は、図１０に示すように、遅延出力イネーブル信号ＯＵＴＥＮＤを第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５に出力する第１のシフタ１２４１と、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０に出力する第２のシフタ１２４２と、第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５に出力する第３のシフタ１２４３と、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０に出力する第４のシフタ１２４４とで構成される。このような構成の出力イネーブルシフト信号生成部１２４は、遅延出力イネーブル信号ＯＵＴＥＮＤを第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて、順次イネーブルされる第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５〜ＯＵＴＥＮＤ２０を生成する。
【００３１】
第１のデータストローブ信号出力部１２５は、第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号ＯＵＴＥＮＤ１５、ＯＵＴＥＮＤ２０を否定論理和して第１のハイインピーダンス決定信号ＱＯＦＦに出力する第１のハイインピーダンス決定信号生成部１２５１と、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５と第１のデータ出力同期信号ＲＤＣＬＫＤとを論理積して第１の立上がり制御信号ＲＤＣＬＫＤＱに出力する第１の立上がり制御信号生成部１２５２と、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０と第２のデータ出力同期信号ＦＤＣＬＫＤとを論理積して第１の立下がり制御信号ＦＤＣＬＫＤＱに出力する第１の立下がり時点制御信号生成部１２５３と、第１のハイインピーダンス決定信号ＱＯＦＦと、第１の立上がり制御信号ＲＤＣＬＫＤＱと、第１の立下がり制御信号ＦＤＣＬＫＤＱとに応じて第１のデータストローブ信号ＤＱＳ１を出力する第１の信号出力部１２５４とで構成される。ここで、第１のハイインピーダンス決定信号ＱＯＦＦは、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５のイネーブル時点に応じてイネーブルし、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０に応じてディセーブルする。第１の立上がり制御信号ＲＤＣＬＫＤＱは、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５のイネーブル期間内で遷移する第１のデータ出力同期信号ＲＤＣＬＫＤであり、第１の立下がり制御信号ＦＤＣＬＫＤＱは、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０のイネーブル期間内で遷移する第２のデータ出力同期信号ＦＤＣＬＫＤである。
【００３２】
以上のような構成の第１のデータストローブ信号生成部１２は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫと出力イネーブル信号ＯＵＴＥＮとから生成され、データ送信制御信号ＤＳＥＬ＜１：３＞に応じてイネーブル時点が遅延される第１のデータストローブ信号ＤＱＳ１を生成する。
【００３３】
第２のデータストローブ信号生成部１３は、図１１に示すように、第５の遅延設定部及び第６の遅延設定部１３１、１３２と第２のデータストローブ信号出力部１３３とで構成される。
【００３４】
第５の遅延設定部１３１は、第３のデータ受信制御信号ＱＳＥＬ＜３＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及びプルダウン電圧ＶＳＳから第１の前置データ入力同期信号に出力する第１３の単位遅延回路と、第２のデータ受信制御信号ＱＳＥＬ＜２＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第１の前置データ入力同期信号から第２の前置データ入力同期信号に出力する第１４の単位遅延回路と、第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第２の前置データ入力同期信号から第１のデータ入力同期信号ＲＤＣＬＫＱＤに出力する第１５の単位遅延回路とで構成される。以上のような構成の第５の遅延設定部１３１は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３５】
第６の遅延設定部１３２は、第３のデータ受信制御信号ＱＳＥＬ＜３＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及びプルダウン電圧ＶＳＳから第３の前置データ入力同期信号に出力する第１６の単位遅延回路と、第２のデータ受信制御信号ＱＳＥＬ＜２＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第３の前置データ入力同期信号から第４の前値データ入力同期信号に出力する第１７の単位遅延回路と、第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第４の前値データ入力同期信号から第２のデータ入力同期信号ＦＤＣＬＫＱＤに出力する第１８の単位遅延回路とで構成される。以上のような構成の第６の遅延設定部１３２は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３６】
第２のデータストローブ信号出力部１３３は、第２の立上がり制御信号生成部１３３１と、第２の立下がり制御信号生成部１３３２と、第２のハイインピーダンス決定信号生成部１３３３と、ローインピーダンス決定信号生成部１３３４と、第２の信号出力部１３３５とで構成される。
【００３７】
第２の立上がり制御信号生成部１３３１は、図１２に示すように、第１のデータ入力同期信号ＲＤＣＬＫＱＤの反転信号に応じて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０をシフトして第１のシフト信号ＳＨ１に出力する第５のシフタ１３３６と、第１のデータ入力同期信号ＲＤＱＣＬＫＱＤに応じて第１のシフト信号ＳＨ１をシフトして第２のシフト信号ＳＨ２に出力する第６のシフタ１３３７と、第１のデータ入力同期信号ＲＤＣＬＫＱＤと第２のシフト信号ＳＨ２とを論理積して第２の立上がり制御信号ＲＤＣＬＫＤＱＳに出力する第１のＡＮＤゲート１３３８とで構成される。このような構成の第２の立上がり制御信号生成部１３３１は、第１のデータ入力同期信号ＲＤＣＬＫＱＤに応じて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０を順次シフトさせて生成された第２のシフト信号ＳＨ２のイネーブル期間で遷移する第１のデータ入力同期信号ＲＤＣＬＫＱＤを第２の立上がり制御信号ＲＤＣＬＫＤＱＳに出力する。
【００３８】
第２の立下がり制御信号生成部１３３２は、図１３に示すように、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５をシフトして第３のシフト信号ＳＨ３に出力する第７のシフタ１３３９と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第３のシフト信号ＳＨ３をシフトして第４のシフト信号ＳＨ４に出力する第８のシフタ１３４０と、第２のデータ入力同期信号ＦＤＣＬＫＱＤと第４のシフト信号ＳＨ４とを論理積して第２の立下がり制御信号ＦＤＣＬＫＤＱＳに出力する第２のＡＮＤゲート１３４１とで構成される。このような構成の第２の立下がり制御信号生成部１３３２は、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を順次シフトさせて生成された第４のシフト信号ＳＨ４のイネーブル期間で遷移する第２のデータ入力同期信号ＦＤＣＬＫＱＤを第２の立下がり制御信号ＦＤＣＬＫＤＱＳに出力する。
【００３９】
第２のハイインピーダンス決定信号生成部１３３３は、図１４に示すように、第１の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５、ＯＵＴＥＮＤ２０を否定論理和して前置ハイインピーダンス決定信号ＱＯＦＦに出力する第１のＮＯＲゲート１３４２と、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて前置ハイインピーダンス決定信号ＱＯＦＦをシフトして第５のシフト信号ＳＨ５に出力する第９のシフタ１３４３と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第５のシフト信号ＳＨ５をシフトして第２のハイインピーダンス決定信号ＱＳＯＦＦに出力する第１０のシフタ１３４４とで構成される。このような構成の第２のハイインピーダンス決定信号生成部１３３３は、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５のイネーブル時点から第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０のディセーブル時点までイネーブルされる前置ハイインピーダンス決定信号ＱＯＦＦを第２のデータ入力同期信号ＦＤＣＬＫＱＤに同期して第２のハイインピーダンス決定信号ＱＳＯＦＦに出力する。
【００４０】
ローインピーダンス決定信号生成部１３３４は、図１５に示すように、第１の出力イネーブルシフト信号及び第３の出力イネーブルシフト信号ＯＵＴＥＮＤ０５、ＯＵＴＥＮＤ１５に応じて前置ローインピーダンス決定信号ＱＳＥＮに出力する前置ローインピーダンス決定信号生成部１３４５と、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて前置ローインピーダンス決定信号ＱＳＥＮをシフトして第６のシフト信号ＳＨ６に出力する第１１のシフタ１３４６と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第６のシフト信号ＳＨ６をシフトして第７のシフト信号ＳＨ７に出力する第１２のシフタ１３４７と、第２のデータ入力同期信号ＦＤＣＬＫＱＤと第７のシフト信号ＳＨ７とを論理積してローインピーダンス決定信号ＱＳＣＬＫに出力する第３のＡＮＤゲート１３４８とで構成される。ここで、前置ローインピーダンス決定信号生成部１３４５は、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を反転する第２のインバータＩＮ２と、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５と第２のインバータＩＮ２との出力を論理積して前置ローインピーダンス決定信号ＱＳＥＮに出力する第４のＡＮＤゲート１３４９とで構成される。
【００４１】
以上の構成のような第２のデータストローブ信号生成部１３は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫと出力イネーブル信号とをシフトして生成された第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５〜ＯＵＴＥＮＤ２０から生成され、データ受信制御信号ＱＳＥＬ＜１：３＞に応じてイネーブル時点が遅延される第２のデータストローブ信号ＤＱＳ２を生成する。
前述したような構成のシステム内において、ＤＤＲ ＤＲＡＭ３の動作を説明すれば、図１６のとおりである。このとき、ＤＤＲ ＤＲＡＭ３は、データの送信装置として動作し、メモリコントローラ４は、データの受信装置として動作し、データＤＱの伝達経路が第２のデータストローブ信号ＤＱＳ２の伝達経路より長い場合であると仮定する。
【００４２】
まず、ＤＬＬ回路１１は、クロックＥＣＬＫのｔ０時点でリードコマンドＲＥＡＤが入力されれば、クロックＥＣＬＫを設定された遅延期間の分だけ遅延してＤＬＬクロックＤＣＬＫを生成する。このとき、ＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞は、全てローレベルにディセーブルされた状態でＤＬＬ回路１１に入力される。したがって、ＤＬＬ回路１１は、ＤＬＬクロックＤＣＬＫの位相がクロックＥＣＬＫと同一になるまでＤＬＬクロックＤＣＬＫの遷移時点を調整する。次いで、クロックＥＣＬＫとＤＬＬクロックＤＣＬＫとの位相が同一になると、ＤＬＬ回路１１は、ＤＬＬクロックＤＣＬＫの位相を分割して第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに出力する。
【００４３】
第１のデータストローブ信号生成部１２は、データ送信制御信号ＤＳＥＬ＜１：３＞に応じて出力イネーブル信号ＯＵＴＥＮと第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫとを遅延させて遅延出力イネーブル信号ＯＵＴＥＮＤと第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫＤとに出力する。このとき、データ送信制御信号ＤＳＥＬ＜１：３＞は、全てローレベルにディセーブルされた状態で第１のデータストローブ信号生成部１２に入力される。したがって、第１のデータストローブ信号生成部１２は、出力イネーブル信号ＯＵＴＥＮと第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫとを遅延せずに、遅延出力イネーブル信号ＯＵＴＥＮＤと第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫＤとに出力する。結果的に、第１のデータストローブ信号生成部１２は、第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫに同期して、クロックＥＣＬＫのｔ４時点から遷移する第１のデータストローブ信号ＤＱＳ１を生成する。
【００４４】
データ出力部２は、第１のデータストローブ信号ＤＱＳ１に同期してクロックＥＣＬＫのｔ４時点でデータＤＱ１〜ＤＱ４を出力する。
【００４５】
第２のデータストローブ信号生成部１３は、データ受信制御信号ＱＳＥＬ＜１：３＞に応じて第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫを遅延して第１のデータ入力同期信号及び第２のデータ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに出力する。このとき、第１のデータ受信制御信号ＱＳＥＬ＜１＞のみハイレベルにイネーブルされた状態で第２のデータストローブ信号生成部１３に入力される。したがって、第２のデータストローブ信号生成部１３は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫをｔＤ期間の分だけ遅延して第１のデータ入力同期信号及び第２のデータ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに出力する。ここで、ｔＤ期間は、第５の遅延設定部及び第６の遅延設定部１３１、１３２内の第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて遅延期間を設定する第１５の単位遅延回路及び第１８の単位遅延回路の遅延期間である。結果的に、第２のデータストローブ信号生成部１３は、第１のデータ入力同期信号及び第２データ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに同期してクロックＥＣＬＫのｔ４＋ｔＤ時点から遷移する第２のデータストローブ信号ＤＱＳ２を生成する。
【００４６】
以上のように、半導体装置がクロックＥＣＬＫのｔ４時点でデータＤＱ１〜ＤＱ４を出力し、クロックＥＣＬＫのｔ４＋ｔＤ時点で第２のデータストローブ信号ＤＱＳ２を出力する場合、データＤＱ１〜ＤＱ４の出力時点が第２のデータストローブ信号ＤＱＳ２の出力時点より早いため、メモリコントローラは安定的にデータＤＱ１〜ＤＱ４を受信することができる。すなわち、上記のような仮定でも、メモリコントローラは第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を受信することができる。
【００４７】
上述した図１６の内容を参照する場合、図１７のように、半導体装置がデータＤＱ１〜ＤＱ４の出力時点を遅延させて、メモリコントローラが第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を安定的に受信するように誘導する方法と、図１８のように、半導体装置がデータＤＱ１〜ＤＱ４の出力時点を操り上げて、メモリコントローラが第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を安定的に受信するように誘導する方法を類推することができる。
【００４８】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【技術分野】
【０００１】
本発明は、半導体装置及びシステムに関し、より詳細には、データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムに関する。
【背景技術】
【０００２】
半導体装置は、日々に高集積化及び高速化されている。半導体装置の高速化は、クロックに同期して動作する同期化ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の開発によって大きな進展があった。しかし、同期化ＤＲＡＭは、外部クロックの１周期内でデータの入出力が行われるため、同期化ＤＲＡＭとメモリコントローラとの間の帯域幅（ｂａｎｄｗｉｄｔｈ）、すなわち、単位時間当りに、同期化ＤＲＡＭから入出力されるデータの量を増加させるのに限界がある。したがって、近年、データの伝送速度をさらに増加させるために、クロックの立上がり時点及び立下がり時点の両方に同期してデータが入出力されるＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ） ＤＲＡＭが開発された。
【０００３】
ＤＤＲ ＤＲＡＭは、メモリコントローラ及びデータを送受信するとき、データの損失を最小化するためにデータストローブ信号を用いる。ＤＤＲ ＤＲＡＭがメモリコントローラにデータを伝達すると仮定すれば、ＤＤＲ ＤＲＡＭは、データストローブ信号に同期してデータを出力し、データストローブ信号も共に出力する。次いで、メモリコントローラは、ＤＤＲ ＤＲＡＭＥから出力されたデータストローブ信号に同期してデータを受信する。
【０００４】
しかし、ＤＤＲ ＤＲＡＭ及びメモリコントローラが集積されるボード（ｂｏａｒｄ）には、ＤＤＲ ＤＲＡＭ及びメモリコントローラのみならず、様々な装置が共に集積されるため、ＤＤＲ ＤＲＡＭとメモリコントローラとの間のデータストローブ信号及びデータの伝達経路は互いに差異が発生する。したがって、伝達経路の差異のため、データストローブ信号及びデータの伝達時点は互いに差異が発生する。すなわち、図１に示すように、ＤＤＲ ＤＲＡＭは、ｔ０時点でデータストローブ信号ＤＱＳと、該データストローブ信号ＤＱＳに同期したデータＤＱ１〜ＤＱ４とを共に出力したが、図２に示すように、メモリコントローラは、ｔ１時点でデータストローブ信号ＤＱＳを受信し、ｔ２時点でデータＤＱ１〜ＤＱ４を受信するため、データストローブ信号ＤＱＳにデータＤＱ１〜ＤＱ４を同期させることができない。
【０００５】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，１７８，５１８号公報
【特許文献２】米国特許第６，６２９，２２２号公報
【特許文献３】米国特許第６，７６０，８５６号公報
【特許文献４】米国特許第７，３６２，６３４号公報
【特許文献５】米国特許第７，５９３，２７３号公報
【特許文献６】米国特許第６，２９２，４１０号公報
【特許文献７】米国特許第７，７１５，２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムを提供することにある。
【課題を解決するための手段】
【０００８】
そこで、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【０００９】
また、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号に応じて第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【００１０】
さらに、上記の目的を達成するための本発明に係る半導体装置は、クロックを設定された遅延期間の分だけ遅延してＤＬＬクロックを生成し、ＤＬＬ遅延設定信号に応じて、前記設定された遅延期間を減少させるＤＬＬ回路と、前記ＤＬＬクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、前記ＤＬＬクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部とを備えることを特徴とする。
【００１１】
さらに、上記の目的を達成するための本発明に係るシステムは、出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第２のデータストローブ信号に同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の一実施形態に係る半導体装置は、データとデータストローブ信号との間の伝達経路の差異によるデータ伝送エラーを防止するために、データの出力時点及びデータストローブ信号の出力時点を制御する。例えば、データストローブ信号の伝送経路がデータの伝送経路より長い場合、データの到達時点よりデータストローブ信号の到達時点が遅い。この場合、本発明の一実施形態に係る半導体装置は、データストローブ信号の出力時点をデータの出力時点より早くし、メモリコントローラがデータストローブ信号に同期してデータを安定的に受信するように誘導する。したがって、半導体装置とメモリコントローラとの間の安定したデータ送受信が可能になる。
【図面の簡単な説明】
【００１３】
【図１】従来技術により送信装置である半導体装置が出力するデータとデータストローブ信号との関係を示したタイミング図である。
【図２】従来技術により受信装置であるメモリコントローラが受信するデータとデータストローブ信号とがミスマッチングされたものを示したタイミング図である。
【図３】本発明の一実施形態に係るシステムを示したブロック図である。
【図４】図３に示されたデータストローブ信号生成部を示したブロック図である。
【図５】図４に示されたＤＬＬ回路を示したブロック図である。
【図６】図５に示された第１の遅延設定部を示したブロック図である。
【図７】図６に示された第１の単位遅延回路を示した回路図である。
【図８】図５のようなＤＬＬ回路の動作を示したタイミング図である。
【図９】図３に示された第１のデータストローブ信号生成部を示したブロック図である。
【図１０】図９に示された出力イネーブルシフト信号生成部を示した回路図である。
【図１１】図３に示された第２のデータストローブ信号生成部を示したブロック図である。
【図１２】図１１に示された第２の立上がり制御信号生成部を示した回路図である。
【図１３】図１１に示された第２の立下がり制御信号生成部を示した回路図である。
【図１４】図１１に示された第２のハイインピーダンス決定信号生成部を示した回路図である。
【図１５】図１１に示されたローインピーダンス決定信号生成部を示した回路図である。
【図１６】図３のようなシステムの動作を示したタイミング図である。
【図１７】図３のようなシステムの動作を示したタイミング図である。
【図１８】図３のようなシステムの動作を示したタイミング図である。
【発明を実施するための形態】
【００１４】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。
【００１５】
図３は、本発明の一実施形態に係るシステムを示したブロック図である。
【００１６】
同図に示すように、システムは、送信装置であるＤＤＲ ＤＲＡＭ３及び受信装置であるメモリコントローラ４で構成される。
【００１７】
ＤＤＲ ＤＲＡＭ３は、出力イネーブル信号ＯＵＴＥＮに応じて第１のデータストローブ信号及び第２のデータストローブ信号ＤＱＳ１、ＤＱＳ２を生成するデータストローブ信号生成部１と、第１のデータストローブ信号ＤＱＳ１に同期してデータＤＱを送信するデータ出力部２とで構成される。
【００１８】
データストローブ信号生成部１は、図４に示すように、ＤＬＬ回路１１と、第１のデータストローブ信号生成部１２と、第２のデータストローブ信号生成部１３とで構成される。
【００１９】
ＤＬＬ回路１１は、図５に示すように、クロックバッファ部１１１と、遅延ライン１１２と、第１の遅延部１１３と、位相比較部１１４と、位相分割部１１５とで構成される。
【００２０】
クロックバッファ部１１１は、クロックＥＣＬＫをバッファリングして内部クロックＩＣＬＫに出力する。
【００２１】
遅延ライン１１２は、複数の比較信号ＣＯＭＰに応じて内部クロックＩＣＬＫを遅延してＤＬＬクロックＤＣＬＫに出力する。
【００２２】
第１の遅延部１１３は、ＤＬＬ遅延設定信号に応じてＤＬＬクロックＤＣＬＫを遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する。詳細に説明すれば、第１の遅延部１１３は、ＤＬＬ遅延設定信号のうち、第１のＤＬＬ遅延設定信号ないし第３のＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞に応じてＤＬＬクロックＤＣＬＫを遅延して遅延ＤＬＬクロックＶＣＬＫに出力する第１の遅延設定部１１３２と、遅延ＤＬＬクロックＶＣＬＫを固定された遅延期間で遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する遅延モデル部１１３１とで構成される。
【００２３】
第１の遅延設定部１１３２は、図６に示すように、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞に応じてＤＬＬクロックＤＣＬＫ及びプルダウン電圧である接地電圧ＶＳＳから第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１を生成する第１の単位遅延回路１１３３と、第２のＤＬＬ遅延制御信号ＰＳＥＬ＜２＞に応じてＤＬＬクロックＤＣＬＫ及び第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１から第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ２を生成する第２の単位遅延回路１１３４と、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞に応じてＤＬＬクロックＤＣＬＫ及び第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ２から遅延ＤＬＬクロックＶＣＬＫを生成する第３の単位遅延回路１１３５とで構成される。詳細に説明すれば、第１の単位遅延回路１１３３は、図７に示すように、接地電圧ＶＳＳ及びプルアップ電圧である電源電圧ＶＤＤを否定論理積する第１のＮＡＮＤゲートＮＤ１と、ＤＬＬクロックＤＣＬＫ及び第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞を否定論理積する第２のＮＡＮＤゲートＮＤ２と、第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートＮＤ１、ＮＤ２の出力を否定論理積して第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１に出力する第３のＮＡＮＤゲートＮＤ３とで構成される。残りの第２の単位遅延回路及び第３の単位遅延回路１１３４、１１３５は、図７のような第１の単位遅延回路１１３３で接地電圧ＶＳＳではない、第１の前置遅延ＤＬＬクロックまたは第２の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１、ＰＲＥＶＣＬＫ２を受信し、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞ではない、第２のＤＬＬ遅延制御信号及び第１のＤＬＬ遅延制御信号ＰＳＥＬ＜２：１＞を受信するという差異があるだけであり、同じ回路で構成される。以上のような構成の第１の遅延設定部１１３２は、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞のみがハイレベルにイネーブルされたと仮定すれば、第１の単位遅延回路１１３３がＤＬＬクロックＤＣＬＫを第２のＮＡＮＤゲート及び第３のＮＡＮＤゲートＮＤ２、ＮＤ３の遅延期間の分だけ遅延して第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１に出力し、第２の単位遅延回路及び第３の単位遅延回路１１３４、１１３５は、第１の前置遅延ＤＬＬクロックＰＲＥＶＣＬＫ１を遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。別の場合として、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞のみがハイレベルにイネーブルされたと仮定すれば、第３の単位遅延回路１１３５がＤＬＬクロックＤＣＬＫを遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。まとめてみると、第１の遅延設定部１１３２は、第３のＤＬＬ遅延制御信号ＰＳＥＬ＜３＞がイネーブルされると、ＤＬＬクロックＤＣＬＫを最も多い遅延期間で遅延して遅延ＤＬＬクロックＶＣＬＫに出力し、第１のＤＬＬ遅延制御信号ＰＳＥＬ＜１＞がイネーブルされると、ＤＬＬクロックＤＣＬＫを最も少ない遅延期間で遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。位相比較部１１４は、内部クロックＩＣＬＫと位相比較ＤＬＬクロックＢＣＬＫとの位相を比較し、遅延ライン１１２の遅延期間を調整する複数の比較信号ＣＯＭＰを出力する。位相分割部１１５は、ＤＬＬクロックＤＣＬＫの位相を分割し、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに出力する。このために、位相分割部１１５は、ＤＬＬクロックＤＣＬＫを伝達して第１のＤＬＬクロックＲＤＣＬＫを生成する第１の伝達ゲートＴ１と、ＤＬＬクロックＤＣＬＫを反転して第２のＤＬＬクロックＦＤＣＬＫを生成する第１のインバータＩＮ１とで構成される。
【００２４】
以上の構成のようなＤＬＬ回路１１は、クロックＥＣＬＫを設定された遅延期間の分だけ遅延してＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫを生成し、ＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞に応じて設定された遅延期間を減少させてＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫの遷移時点を操り上げる。一般的に、ＤＬＬ回路１１は、クロックＥＣＬＫの遷移時点とデータの出力時点とを同期させるために備えられた回路であって、クロックＥＣＬＫとＤＬＬクロックＤＣＬＫとの位相が同じであれば、出力回路は、ＤＬＬクロックＤＣＬＫに同期してデータを出力させる。ＤＬＬ回路１１をより詳しく説明すれば、図８に示すように、クロックバッファ部１１１は、クロックＥＣＬＫを受信し、バッファリングして内部クロックＩＣＬＫを生成する。このとき、クロックＥＣＬＫは、クロックバッファ部１１１の内部遅延によって第１の遅延期間ｔ１の分だけ遅延された後に内部クロックＩＣＬＫに出力される。遅延ライン１１２は、内部クロックＩＣＬＫを第２の期間ｔ２−１の分だけ遅延して初期ＤＬＬクロックＤＣＬＫ１に出力する。次いで、第２のＤＬＬ遅延設定信号ＰＳＥＬ＜２＞がイネーブルされて第１の遅延設定部１１３２の遅延期間を調整し、これにより、第１の遅延設定部１１３２は、初期ＤＬＬクロックＤＣＬＫ１を第３の遅延期間ｔ３の分だけ遅延して遅延ＤＬＬクロックＶＣＬＫに出力する。遅延モデル部１１３１は、遅延ＤＬＬクロックＶＣＬＫを第４の遅延期間ｔ４の分だけ遅延して位相比較ＤＬＬクロックＢＣＬＫに出力する。位相比較部１１４は、内部クロックＩＣＬＫと位相比較ＤＬＬクロックＢＣＬＫとの位相を比較して複数の比較信号ＣＯＭＰを生成する。このとき、位相比較ＤＬＬクロックＢＣＬＫの遷移時点が内部クロックＩＣＬＫより先んじるため、位相比較部１１４は、複数の比較信号ＣＯＭＰをダウンカウントする。遅延ライン１１２は、ダウンカウントされた複数の比較信号ＣＯＭＰに応じて内部クロックＩＣＬＫを第５の遅延期間ｔ２−２の分だけ遅延して第２のＤＬＬクロックＤＣＬＫ２に出力する。このとき、第５の遅延期間ｔ２−２は、第２の遅延期間ｔ２−１より遅延期間が短いため、ＤＬＬクロックＤＣＬＫは、初期ＤＬＬクロックＤＣＬＫ１より遷移時点が先んじる。言い替えれば、ＤＬＬクロックＤＣＬＫは、クロックＥＣＬＫより遷移時点が先んじる。このように生成されたＤＬＬクロックＤＣＬＫは、位相分割部１１５で第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに分割される。
【００２５】
第１のデータストローブ信号生成部１２は、図９に示すように、第２の遅延設定部ないし第４の遅延設定部１２１〜１２３と、出力イネーブルシフト信号生成部１２４と、第１のデータストローブ信号出力部１２５とで構成される。
【００２６】
第２の遅延設定部１２１は、前述した第１の遅延設定部１１３２と同じ回路として実現される。すなわち、第２の遅延設定部１２１は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて出力イネーブル信号ＯＵＴＥＮ及びプルダウン電圧ＶＳＳから第１の前置遅延出力イネーブル信号に出力する第４の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて出力イネーブル信号ＯＵＴＥＮ及び第１の前置遅延出力イネーブル信号から第２の前置遅延出力イネーブル信号に出力する第５の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて出力イネーブル信号ＯＵＴＥＮ及び第２の前置遅延出力イネーブル信号から遅延出力イネーブル信号ＯＵＴＥＮＤに出力する第６の単位遅延回路とで構成される。
【００２７】
以上のような構成の第２の遅延設定部１２１は、第３のデータ送信制御信号ＤＳＥＬ＜３＞のみがハイレベルにイネーブルされたと仮定すれば、第４の単位遅延回路が出力イネーブル信号ＯＵＴＥＮを遅延して第１の前置出力イネーブル信号に出力し、第５の単位遅延回路及び第６の単位遅延回路は、第１の前置出力イネーブル信号を遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。別の場合として、第１のデータ送信制御信号ＤＳＥＬ＜１＞のみがハイレベルにイネーブルされたと仮定すれば、第６の単位遅延回路が出力イネーブル信号ＯＵＴＥＮを遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。まとめてみると、第４の遅延設定部１２１は、第１のデータ送信制御信号ないし第３のデータ送信制御信号ＤＳＥＬ＜１：３＞に応じて出力イネーブル信号ＯＵＴＥＮを遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力するが、第３のデータ送信制御信号ＤＳＥＬ＜３＞がイネーブルされると、出力イネーブル信号ＯＵＴＥＮを最も多い遅延期間で遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力し、第１のデータ送信制御信号ＤＳＥＬ＜１＞がイネーブルされると、出力イネーブル信号ＯＵＴＥＮを最も少ない遅延期間で遅延して遅延出力イネーブル信号ＯＵＴＥＮＤに出力する。
【００２８】
第３の遅延設定部１２２は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及びプルダウン電圧ＶＳＳから第１の前置データ出力同期信号に出力する第７の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第１の前置データ出力同期信号から第２の前置データ出力同期信号に出力する第８の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第２の前置データ出力同期信号から第１のデータ出力同期信号ＲＤＣＬＫＤに出力する第９の単位遅延回路とで構成される。以上のような構成の第３の遅延設定部１２２は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作の説明を省略する。
【００２９】
第４の遅延設定部１２３は、第３のデータ送信制御信号ＤＳＥＬ＜３＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及びプルダウン電圧ＶＳＳから第３の前置データ出力同期信号に出力する第１０の単位遅延回路と、第２のデータ送信制御信号ＤＳＥＬ＜２＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第３の前置データ出力同期信号から第４の前値データ出力同期信号に出力する第１１の単位遅延回路と、第１のデータ送信制御信号ＤＳＥＬ＜１＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第４の前値データ出力同期信号から第２のデータ出力同期信号ＦＤＣＬＫＤに出力する第１２の単位遅延回路とで構成される。以上のような構成の第４の遅延設定部１２３も前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３０】
出力イネーブルシフト信号生成部１２４は、図１０に示すように、遅延出力イネーブル信号ＯＵＴＥＮＤを第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５に出力する第１のシフタ１２４１と、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０に出力する第２のシフタ１２４２と、第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５に出力する第３のシフタ１２４３と、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０に出力する第４のシフタ１２４４とで構成される。このような構成の出力イネーブルシフト信号生成部１２４は、遅延出力イネーブル信号ＯＵＴＥＮＤを第１のデータ出力同期信号ＲＤＣＬＫＤに同期させて、順次イネーブルされる第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５〜ＯＵＴＥＮＤ２０を生成する。
【００３１】
第１のデータストローブ信号出力部１２５は、第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号ＯＵＴＥＮＤ１５、ＯＵＴＥＮＤ２０を否定論理和して第１のハイインピーダンス決定信号ＱＯＦＦに出力する第１のハイインピーダンス決定信号生成部１２５１と、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５と第１のデータ出力同期信号ＲＤＣＬＫＤとを論理積して第１の立上がり制御信号ＲＤＣＬＫＤＱに出力する第１の立上がり制御信号生成部１２５２と、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０と第２のデータ出力同期信号ＦＤＣＬＫＤとを論理積して第１の立下がり制御信号ＦＤＣＬＫＤＱに出力する第１の立下がり時点制御信号生成部１２５３と、第１のハイインピーダンス決定信号ＱＯＦＦと、第１の立上がり制御信号ＲＤＣＬＫＤＱと、第１の立下がり制御信号ＦＤＣＬＫＤＱとに応じて第１のデータストローブ信号ＤＱＳ１を出力する第１の信号出力部１２５４とで構成される。ここで、第１のハイインピーダンス決定信号ＱＯＦＦは、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５のイネーブル時点に応じてイネーブルし、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０に応じてディセーブルする。第１の立上がり制御信号ＲＤＣＬＫＤＱは、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５のイネーブル期間内で遷移する第１のデータ出力同期信号ＲＤＣＬＫＤであり、第１の立下がり制御信号ＦＤＣＬＫＤＱは、第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０のイネーブル期間内で遷移する第２のデータ出力同期信号ＦＤＣＬＫＤである。
【００３２】
以上のような構成の第１のデータストローブ信号生成部１２は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫと出力イネーブル信号ＯＵＴＥＮとから生成され、データ送信制御信号ＤＳＥＬ＜１：３＞に応じてイネーブル時点が遅延される第１のデータストローブ信号ＤＱＳ１を生成する。
【００３３】
第２のデータストローブ信号生成部１３は、図１１に示すように、第５の遅延設定部及び第６の遅延設定部１３１、１３２と第２のデータストローブ信号出力部１３３とで構成される。
【００３４】
第５の遅延設定部１３１は、第３のデータ受信制御信号ＱＳＥＬ＜３＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及びプルダウン電圧ＶＳＳから第１の前置データ入力同期信号に出力する第１３の単位遅延回路と、第２のデータ受信制御信号ＱＳＥＬ＜２＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第１の前置データ入力同期信号から第２の前置データ入力同期信号に出力する第１４の単位遅延回路と、第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて第１のＤＬＬクロックＲＤＣＬＫ及び第２の前置データ入力同期信号から第１のデータ入力同期信号ＲＤＣＬＫＱＤに出力する第１５の単位遅延回路とで構成される。以上のような構成の第５の遅延設定部１３１は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３５】
第６の遅延設定部１３２は、第３のデータ受信制御信号ＱＳＥＬ＜３＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及びプルダウン電圧ＶＳＳから第３の前置データ入力同期信号に出力する第１６の単位遅延回路と、第２のデータ受信制御信号ＱＳＥＬ＜２＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第３の前置データ入力同期信号から第４の前値データ入力同期信号に出力する第１７の単位遅延回路と、第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて第２のＤＬＬクロックＦＤＣＬＫ及び第４の前値データ入力同期信号から第２のデータ入力同期信号ＦＤＣＬＫＱＤに出力する第１８の単位遅延回路とで構成される。以上のような構成の第６の遅延設定部１３２は、前述した第２の遅延設定部１２１と類似した動作を行うので、動作説明を省略する。
【００３６】
第２のデータストローブ信号出力部１３３は、第２の立上がり制御信号生成部１３３１と、第２の立下がり制御信号生成部１３３２と、第２のハイインピーダンス決定信号生成部１３３３と、ローインピーダンス決定信号生成部１３３４と、第２の信号出力部１３３５とで構成される。
【００３７】
第２の立上がり制御信号生成部１３３１は、図１２に示すように、第１のデータ入力同期信号ＲＤＣＬＫＱＤの反転信号に応じて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０をシフトして第１のシフト信号ＳＨ１に出力する第５のシフタ１３３６と、第１のデータ入力同期信号ＲＤＱＣＬＫＱＤに応じて第１のシフト信号ＳＨ１をシフトして第２のシフト信号ＳＨ２に出力する第６のシフタ１３３７と、第１のデータ入力同期信号ＲＤＣＬＫＱＤと第２のシフト信号ＳＨ２とを論理積して第２の立上がり制御信号ＲＤＣＬＫＤＱＳに出力する第１のＡＮＤゲート１３３８とで構成される。このような構成の第２の立上がり制御信号生成部１３３１は、第１のデータ入力同期信号ＲＤＣＬＫＱＤに応じて第２の出力イネーブルシフト信号ＯＵＴＥＮＤ１０を順次シフトさせて生成された第２のシフト信号ＳＨ２のイネーブル期間で遷移する第１のデータ入力同期信号ＲＤＣＬＫＱＤを第２の立上がり制御信号ＲＤＣＬＫＤＱＳに出力する。
【００３８】
第２の立下がり制御信号生成部１３３２は、図１３に示すように、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５をシフトして第３のシフト信号ＳＨ３に出力する第７のシフタ１３３９と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第３のシフト信号ＳＨ３をシフトして第４のシフト信号ＳＨ４に出力する第８のシフタ１３４０と、第２のデータ入力同期信号ＦＤＣＬＫＱＤと第４のシフト信号ＳＨ４とを論理積して第２の立下がり制御信号ＦＤＣＬＫＤＱＳに出力する第２のＡＮＤゲート１３４１とで構成される。このような構成の第２の立下がり制御信号生成部１３３２は、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を順次シフトさせて生成された第４のシフト信号ＳＨ４のイネーブル期間で遷移する第２のデータ入力同期信号ＦＤＣＬＫＱＤを第２の立下がり制御信号ＦＤＣＬＫＤＱＳに出力する。
【００３９】
第２のハイインピーダンス決定信号生成部１３３３は、図１４に示すように、第１の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５、ＯＵＴＥＮＤ２０を否定論理和して前置ハイインピーダンス決定信号ＱＯＦＦに出力する第１のＮＯＲゲート１３４２と、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて前置ハイインピーダンス決定信号ＱＯＦＦをシフトして第５のシフト信号ＳＨ５に出力する第９のシフタ１３４３と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第５のシフト信号ＳＨ５をシフトして第２のハイインピーダンス決定信号ＱＳＯＦＦに出力する第１０のシフタ１３４４とで構成される。このような構成の第２のハイインピーダンス決定信号生成部１３３３は、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５のイネーブル時点から第４の出力イネーブルシフト信号ＯＵＴＥＮＤ２０のディセーブル時点までイネーブルされる前置ハイインピーダンス決定信号ＱＯＦＦを第２のデータ入力同期信号ＦＤＣＬＫＱＤに同期して第２のハイインピーダンス決定信号ＱＳＯＦＦに出力する。
【００４０】
ローインピーダンス決定信号生成部１３３４は、図１５に示すように、第１の出力イネーブルシフト信号及び第３の出力イネーブルシフト信号ＯＵＴＥＮＤ０５、ＯＵＴＥＮＤ１５に応じて前置ローインピーダンス決定信号ＱＳＥＮに出力する前置ローインピーダンス決定信号生成部１３４５と、第２のデータ入力同期信号ＦＤＣＬＫＱＤの反転信号に応じて前置ローインピーダンス決定信号ＱＳＥＮをシフトして第６のシフト信号ＳＨ６に出力する第１１のシフタ１３４６と、第２のデータ入力同期信号ＦＤＣＬＫＱＤに応じて第６のシフト信号ＳＨ６をシフトして第７のシフト信号ＳＨ７に出力する第１２のシフタ１３４７と、第２のデータ入力同期信号ＦＤＣＬＫＱＤと第７のシフト信号ＳＨ７とを論理積してローインピーダンス決定信号ＱＳＣＬＫに出力する第３のＡＮＤゲート１３４８とで構成される。ここで、前置ローインピーダンス決定信号生成部１３４５は、第３の出力イネーブルシフト信号ＯＵＴＥＮＤ１５を反転する第２のインバータＩＮ２と、第１の出力イネーブルシフト信号ＯＵＴＥＮＤ０５と第２のインバータＩＮ２との出力を論理積して前置ローインピーダンス決定信号ＱＳＥＮに出力する第４のＡＮＤゲート１３４９とで構成される。
【００４１】
以上の構成のような第２のデータストローブ信号生成部１３は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫと出力イネーブル信号とをシフトして生成された第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号ＯＵＴＥＮＤ０５〜ＯＵＴＥＮＤ２０から生成され、データ受信制御信号ＱＳＥＬ＜１：３＞に応じてイネーブル時点が遅延される第２のデータストローブ信号ＤＱＳ２を生成する。
前述したような構成のシステム内において、ＤＤＲ ＤＲＡＭ３の動作を説明すれば、図１６のとおりである。このとき、ＤＤＲ ＤＲＡＭ３は、データの送信装置として動作し、メモリコントローラ４は、データの受信装置として動作し、データＤＱの伝達経路が第２のデータストローブ信号ＤＱＳ２の伝達経路より長い場合であると仮定する。
【００４２】
まず、ＤＬＬ回路１１は、クロックＥＣＬＫのｔ０時点でリードコマンドＲＥＡＤが入力されれば、クロックＥＣＬＫを設定された遅延期間の分だけ遅延してＤＬＬクロックＤＣＬＫを生成する。このとき、ＤＬＬ遅延設定信号ＰＳＥＬ＜１：３＞は、全てローレベルにディセーブルされた状態でＤＬＬ回路１１に入力される。したがって、ＤＬＬ回路１１は、ＤＬＬクロックＤＣＬＫの位相がクロックＥＣＬＫと同一になるまでＤＬＬクロックＤＣＬＫの遷移時点を調整する。次いで、クロックＥＣＬＫとＤＬＬクロックＤＣＬＫとの位相が同一になると、ＤＬＬ回路１１は、ＤＬＬクロックＤＣＬＫの位相を分割して第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫに出力する。
【００４３】
第１のデータストローブ信号生成部１２は、データ送信制御信号ＤＳＥＬ＜１：３＞に応じて出力イネーブル信号ＯＵＴＥＮと第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫとを遅延させて遅延出力イネーブル信号ＯＵＴＥＮＤと第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫＤとに出力する。このとき、データ送信制御信号ＤＳＥＬ＜１：３＞は、全てローレベルにディセーブルされた状態で第１のデータストローブ信号生成部１２に入力される。したがって、第１のデータストローブ信号生成部１２は、出力イネーブル信号ＯＵＴＥＮと第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫとを遅延せずに、遅延出力イネーブル信号ＯＵＴＥＮＤと第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫＤとに出力する。結果的に、第１のデータストローブ信号生成部１２は、第１のデータ出力同期信号及び第２のデータ出力同期信号ＲＤＣＬＫＤ、ＦＤＣＬＫに同期して、クロックＥＣＬＫのｔ４時点から遷移する第１のデータストローブ信号ＤＱＳ１を生成する。
【００４４】
データ出力部２は、第１のデータストローブ信号ＤＱＳ１に同期してクロックＥＣＬＫのｔ４時点でデータＤＱ１〜ＤＱ４を出力する。
【００４５】
第２のデータストローブ信号生成部１３は、データ受信制御信号ＱＳＥＬ＜１：３＞に応じて第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫを遅延して第１のデータ入力同期信号及び第２のデータ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに出力する。このとき、第１のデータ受信制御信号ＱＳＥＬ＜１＞のみハイレベルにイネーブルされた状態で第２のデータストローブ信号生成部１３に入力される。したがって、第２のデータストローブ信号生成部１３は、第１のＤＬＬクロック及び第２のＤＬＬクロックＲＤＣＬＫ、ＦＤＣＬＫをｔＤ期間の分だけ遅延して第１のデータ入力同期信号及び第２のデータ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに出力する。ここで、ｔＤ期間は、第５の遅延設定部及び第６の遅延設定部１３１、１３２内の第１のデータ受信制御信号ＱＳＥＬ＜１＞に応じて遅延期間を設定する第１５の単位遅延回路及び第１８の単位遅延回路の遅延期間である。結果的に、第２のデータストローブ信号生成部１３は、第１のデータ入力同期信号及び第２データ入力同期信号ＲＤＣＬＫＱＤ、ＦＤＣＬＫＱＤに同期してクロックＥＣＬＫのｔ４＋ｔＤ時点から遷移する第２のデータストローブ信号ＤＱＳ２を生成する。
【００４６】
以上のように、半導体装置がクロックＥＣＬＫのｔ４時点でデータＤＱ１〜ＤＱ４を出力し、クロックＥＣＬＫのｔ４＋ｔＤ時点で第２のデータストローブ信号ＤＱＳ２を出力する場合、データＤＱ１〜ＤＱ４の出力時点が第２のデータストローブ信号ＤＱＳ２の出力時点より早いため、メモリコントローラは安定的にデータＤＱ１〜ＤＱ４を受信することができる。すなわち、上記のような仮定でも、メモリコントローラは第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を受信することができる。
【００４７】
上述した図１６の内容を参照する場合、図１７のように、半導体装置がデータＤＱ１〜ＤＱ４の出力時点を遅延させて、メモリコントローラが第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を安定的に受信するように誘導する方法と、図１８のように、半導体装置がデータＤＱ１〜ＤＱ４の出力時点を操り上げて、メモリコントローラが第２のデータストローブ信号ＤＱＳ２に同期してデータＤＱ１〜ＤＱ４を安定的に受信するように誘導する方法を類推することができる。
【００４８】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【特許請求の範囲】
【請求項１】
クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のデータストローブ信号が、前記第２のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロックが、該クロックの立上がり時点を検出して生成された第１のクロックと、該クロックの立下がり時点を検出して生成された第２のクロックとを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のデータストローブ信号生成部が、
前記データ送信制御信号のうち、第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第2の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第１のクロックを遅延して第１のデータ出力同期信号に出力する第3の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第２のクロックを遅延して第２のデータ出力同期信号に出力する第4の遅延設定部と、
前記第１のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号を生成する出力イネーブルシフト信号生成部と、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第１のデータ出力同期信号及び第２のデータ出力同期信号に応じて、前記第１のデータストローブ信号を出力する第１のデータストローブ信号出力部と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記出力イネーブル信号及びプルダウン電圧から第１の前置遅延出力イネーブル信号を生成する第１の単位遅延回路と、
前記第２のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第１の前置遅延出力イネーブル信号から第２の前置遅延出力イネーブル信号を生成する第２の単位遅延回路と、
前記第1のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第２の前置遅延出力イネーブル信号から前記遅延出力イネーブル信号を生成する第３の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記第１のクロック及びプルダウン電圧から第１の前置データ出力同期信号に出力する第４の単位遅延回路と、
前記第２のデータ送信制御信号に応じて、前記第１のクロック及び前記第１の前置データ出力同期信号から第２の前置データ出力同期信号に出力する第５の単位遅延回路と、
前記第１のデータ送信制御信号に応じて、前記第１のクロック及び前記第２の前置データ出力同期信号から前記第１のデータ出力同期信号に出力する第６の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第４の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記第２のクロック及びプルダウン電圧から第３の前置データ出力同期信号に出力する第７の単位遅延回路と、
前記第２のデータ送信制御信号と、前記第２のクロックと、前記第３の前置データ出力同期信号とに応じて第４の前値データ出力同期信号に出力する第８の単位遅延回路と、
前記第１のデータ送信制御信号と、前記第２のクロックと、前記第４の前値データ出力同期信号とに応じて、前記第２のデータ出力同期信号に出力する第９の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記出力イネーブルシフト信号生成部が、
前記遅延出力イネーブル信号を前記第１のデータ出力同期信号に同期させて第１の出力イネーブルシフト信号に出力する第１のシフタと、
前記第１の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第２の出力イネーブルシフト信号に出力する第２のシフタと、
前記第２の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第３の出力イネーブルシフト信号に出力する第３のシフタと、
前記第３の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第４の出力イネーブルシフト信号に出力する第４のシフタと、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第１のデータストローブ信号出力部が、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号を否定論理和して第１のハイインピーダンス決定信号に出力する第１のハイインピーダンス決定信号生成部と、
前記第３の出力イネーブルシフト信号と前記第１のデータ出力同期信号とを論理積して第１の立上がり制御信号に出力する第１の立上がり制御信号生成部と、
前記第４の出力イネーブルシフト信号と前記第２のデータ出力同期信号とを論理積して第１の立下がり制御信号に出力する第１の立下がり時点制御信号生成部と、
前記第１のハイインピーダンス決定信号と、前記第１の立上がり制御信号及び前記第１の立下がり制御信号とに応じて、前記第１のデータストローブ信号を出力する第１の信号出力部と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
クロック及び出力イネーブル信号に応じて第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記第２のデータストローブ信号が、前記第１のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記クロックが、該クロックの立上がり時点を検出して生成された第１のクロックと、該クロックの立下がり時点を検出して生成された第２のクロックとを備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第２のデータストローブ信号生成部が、
前記データ受信制御信号のうち、第１のデータ受信制御信号ないし第３のデータ受信制御信号に応じて、前記第１のクロックを遅延して第１のデータ入力同期信号に出力する第１の遅延設定部と、
前記第１のデータ受信制御信号ないし第３のデータ受信制御信号に応じて、前記第２のクロックを遅延して第２のデータ入力同期信号に出力する第２の遅延設定部と、
前記複数の出力イネーブルシフト信号のうち、前記第１の出力イネーブルシフト信号ないし前記第４の出力イネーブルシフト信号と、前記第１のデータ入力同期信号及び前記第２のデータ入力同期信号とに応じて、前記第２のデータストローブ信号を出力する第２のデータストローブ信号出力部と、
を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の遅延設定部が、
前記第３のデータ受信制御信号に応じて、前記第１のクロック及びプルダウン電圧から第１の前置データ入力同期信号を生成する第１の単位遅延回路と、
前記第２のデータ受信制御信号に応じて、前記第１のクロック及び前記第１の前置データ入力同期信号から第２の前置データ入力同期信号を生成する第２の単位遅延回路と、
前記第１のデータ受信制御信号に応じて、前記第１のクロック及び前記第２の前置データ入力同期信号から前記第１のデータ入力同期信号を生成する第３の単位遅延回路と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の遅延設定部が、
前記第３のデータ受信制御信号に応じて、前記第２のクロック及びプルダウン電圧から第３の前置データ入力同期信号を生成する第４の単位遅延回路と、
前記第２のデータ受信制御信号に応じて、前記第２のクロック及び前記第３の前置データ入力同期信号から第４の前置データ入力同期信号を生成する第５の単位遅延回路と、
前記第１のデータ受信制御信号から前記第２のクロック及び前記第４の前置データ入力同期信号から前記第２のデータ入力同期信号を生成する第６の単位遅延回路と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第２のデータストローブ信号出力部が、
前記第２の出力イネーブルシフト信号に応じて、前記第１のデータ入力同期信号を第２の立上がり制御信号に出力する第２の立上がり制御信号生成部と、
前記第３の出力イネーブルシフト信号に応じて、前記第２のデータ入力同期信号を第２の立下がり制御信号に出力する第２の立下がり制御信号生成部と、
前記第１の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第２のデータ入力同期信号とに応じて第２のハイインピーダンス決定信号を生成する第２のハイインピーダンス決定信号生成部と、
前記第１の出力イネーブルシフト信号及び第３の出力イネーブルシフト信号と、前記第２のデータ入力同期信号とに応じてローインピーダンス決定信号を生成するローインピーダンス決定信号生成部と、
前記第２の立上がり制御信号及び前記第２の立下がり制御信号と、前記第２のハイインピーダンス決定信号と、ローインピーダンス決定信号とに応じて、前記第２のデータストローブ信号を生成する第２の信号出力部と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
クロックを設定された遅延期間の分だけ遅延してＤＬＬクロックを生成し、ＤＬＬ遅延設定信号に応じて、前記設定された遅延期間を減少させるＤＬＬ回路と、
前記ＤＬＬクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記ＤＬＬクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記ＤＬＬ回路が、
前記クロックをバッファリングして内部クロックに出力するクロックバッファ部と、
複数の比較信号に応じて、前記内部クロックを遅延して前記ＤＬＬクロックに出力する遅延ラインと、
前記ＤＬＬ遅延設定信号に応じて、前記ＤＬＬクロックを遅延して位相比較ＤＬＬクロックに出力する第１の遅延部と、
前記内部クロックと前記位相比較ＤＬＬクロックとの位相を比較し、前記複数の比較信号に出力する位相比較部と、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の遅延部が、
前記ＤＬＬ遅延設定信号のうち、第１のＤＬＬ遅延設定信号ないし第３のＤＬＬ遅延設定信号に応じて、前記ＤＬＬクロックを遅延して遅延ＤＬＬクロックに出力する第１の遅延設定部と、
前記遅延ＤＬＬクロックを固定された遅延期間で遅延して、前記位相比較ＤＬＬクロックに出力する遅延モデル部と、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１の遅延設定部が前記ＤＬＬクロックを遅延して、前記遅延ＤＬＬクロックに出力する場合、前記遅延ラインの遅延期間が減少することを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１の遅延設定部が、
前記第３のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及びプルダウン電圧から第１の前置遅延ＤＬＬクロックを生成する第１の単位遅延回路と、
前記第２のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及び前記第１の前置遅延ＤＬＬクロックから第２の前置遅延ＤＬＬクロックを生成する第２の単位遅延回路と、
前記第１のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及び前記第２の前置遅延ＤＬＬクロックから前記遅延ＤＬＬクロックを生成する第３の単位遅延回路と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記ＤＬＬ回路が、前記ＤＬＬクロックの位相を分割して第１のＤＬＬクロック及び第２のＤＬＬクロックに出力する位相分割部をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２３】
前記第１のデータストローブ信号生成部が、
前記データ送信制御信号のうち、第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第２の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第１のＤＬＬクロックを遅延して第１のデータ出力同期信号に出力する第３の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第２のＤＬＬクロックを遅延して第２のデータ出力同期信号に出力する第４の遅延設定部と、
前記第１のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、前記第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号に出力する出力イネーブルシフト信号生成部と、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第１のデータ出力同期信号及び第２のデータ出力同期信号とに応じて、前記第１のデータストローブ信号を出力する第１のデータストローブ信号出力部と、
を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、
前記第２のデータストローブに同期して、前記データを受信するデータ受信装置と、
を備えることを特徴とするシステム。
【請求項２５】
前記第１のデータストローブ信号及び前記第２のデータストローブ信号の遷移時点が同じであるか、または互いに異なることを特徴とする請求項２４に記載のシステム。
【請求項２６】
前記第２のデータストローブ信号と前記データとが、同じであるか、または互いに異なるロードで伝達されることを特徴とする請求項２４に記載のシステム。
【請求項１】
クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のデータストローブ信号が、前記第２のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロックが、該クロックの立上がり時点を検出して生成された第１のクロックと、該クロックの立下がり時点を検出して生成された第２のクロックとを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のデータストローブ信号生成部が、
前記データ送信制御信号のうち、第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第2の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第１のクロックを遅延して第１のデータ出力同期信号に出力する第3の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第２のクロックを遅延して第２のデータ出力同期信号に出力する第4の遅延設定部と、
前記第１のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号を生成する出力イネーブルシフト信号生成部と、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第１のデータ出力同期信号及び第２のデータ出力同期信号に応じて、前記第１のデータストローブ信号を出力する第１のデータストローブ信号出力部と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記出力イネーブル信号及びプルダウン電圧から第１の前置遅延出力イネーブル信号を生成する第１の単位遅延回路と、
前記第２のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第１の前置遅延出力イネーブル信号から第２の前置遅延出力イネーブル信号を生成する第２の単位遅延回路と、
前記第1のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第２の前置遅延出力イネーブル信号から前記遅延出力イネーブル信号を生成する第３の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記第１のクロック及びプルダウン電圧から第１の前置データ出力同期信号に出力する第４の単位遅延回路と、
前記第２のデータ送信制御信号に応じて、前記第１のクロック及び前記第１の前置データ出力同期信号から第２の前置データ出力同期信号に出力する第５の単位遅延回路と、
前記第１のデータ送信制御信号に応じて、前記第１のクロック及び前記第２の前置データ出力同期信号から前記第１のデータ出力同期信号に出力する第６の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第４の遅延設定部が、
前記第３のデータ送信制御信号に応じて、前記第２のクロック及びプルダウン電圧から第３の前置データ出力同期信号に出力する第７の単位遅延回路と、
前記第２のデータ送信制御信号と、前記第２のクロックと、前記第３の前置データ出力同期信号とに応じて第４の前値データ出力同期信号に出力する第８の単位遅延回路と、
前記第１のデータ送信制御信号と、前記第２のクロックと、前記第４の前値データ出力同期信号とに応じて、前記第２のデータ出力同期信号に出力する第９の単位遅延回路と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記出力イネーブルシフト信号生成部が、
前記遅延出力イネーブル信号を前記第１のデータ出力同期信号に同期させて第１の出力イネーブルシフト信号に出力する第１のシフタと、
前記第１の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第２の出力イネーブルシフト信号に出力する第２のシフタと、
前記第２の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第３の出力イネーブルシフト信号に出力する第３のシフタと、
前記第３の出力イネーブルシフト信号を前記第１のデータ出力同期信号に同期させて第４の出力イネーブルシフト信号に出力する第４のシフタと、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第１のデータストローブ信号出力部が、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号を否定論理和して第１のハイインピーダンス決定信号に出力する第１のハイインピーダンス決定信号生成部と、
前記第３の出力イネーブルシフト信号と前記第１のデータ出力同期信号とを論理積して第１の立上がり制御信号に出力する第１の立上がり制御信号生成部と、
前記第４の出力イネーブルシフト信号と前記第２のデータ出力同期信号とを論理積して第１の立下がり制御信号に出力する第１の立下がり時点制御信号生成部と、
前記第１のハイインピーダンス決定信号と、前記第１の立上がり制御信号及び前記第１の立下がり制御信号とに応じて、前記第１のデータストローブ信号を出力する第１の信号出力部と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
クロック及び出力イネーブル信号に応じて第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記第２のデータストローブ信号が、前記第１のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記クロックが、該クロックの立上がり時点を検出して生成された第１のクロックと、該クロックの立下がり時点を検出して生成された第２のクロックとを備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第２のデータストローブ信号生成部が、
前記データ受信制御信号のうち、第１のデータ受信制御信号ないし第３のデータ受信制御信号に応じて、前記第１のクロックを遅延して第１のデータ入力同期信号に出力する第１の遅延設定部と、
前記第１のデータ受信制御信号ないし第３のデータ受信制御信号に応じて、前記第２のクロックを遅延して第２のデータ入力同期信号に出力する第２の遅延設定部と、
前記複数の出力イネーブルシフト信号のうち、前記第１の出力イネーブルシフト信号ないし前記第４の出力イネーブルシフト信号と、前記第１のデータ入力同期信号及び前記第２のデータ入力同期信号とに応じて、前記第２のデータストローブ信号を出力する第２のデータストローブ信号出力部と、
を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の遅延設定部が、
前記第３のデータ受信制御信号に応じて、前記第１のクロック及びプルダウン電圧から第１の前置データ入力同期信号を生成する第１の単位遅延回路と、
前記第２のデータ受信制御信号に応じて、前記第１のクロック及び前記第１の前置データ入力同期信号から第２の前置データ入力同期信号を生成する第２の単位遅延回路と、
前記第１のデータ受信制御信号に応じて、前記第１のクロック及び前記第２の前置データ入力同期信号から前記第１のデータ入力同期信号を生成する第３の単位遅延回路と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の遅延設定部が、
前記第３のデータ受信制御信号に応じて、前記第２のクロック及びプルダウン電圧から第３の前置データ入力同期信号を生成する第４の単位遅延回路と、
前記第２のデータ受信制御信号に応じて、前記第２のクロック及び前記第３の前置データ入力同期信号から第４の前置データ入力同期信号を生成する第５の単位遅延回路と、
前記第１のデータ受信制御信号から前記第２のクロック及び前記第４の前置データ入力同期信号から前記第２のデータ入力同期信号を生成する第６の単位遅延回路と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第２のデータストローブ信号出力部が、
前記第２の出力イネーブルシフト信号に応じて、前記第１のデータ入力同期信号を第２の立上がり制御信号に出力する第２の立上がり制御信号生成部と、
前記第３の出力イネーブルシフト信号に応じて、前記第２のデータ入力同期信号を第２の立下がり制御信号に出力する第２の立下がり制御信号生成部と、
前記第１の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第２のデータ入力同期信号とに応じて第２のハイインピーダンス決定信号を生成する第２のハイインピーダンス決定信号生成部と、
前記第１の出力イネーブルシフト信号及び第３の出力イネーブルシフト信号と、前記第２のデータ入力同期信号とに応じてローインピーダンス決定信号を生成するローインピーダンス決定信号生成部と、
前記第２の立上がり制御信号及び前記第２の立下がり制御信号と、前記第２のハイインピーダンス決定信号と、ローインピーダンス決定信号とに応じて、前記第２のデータストローブ信号を生成する第２の信号出力部と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
クロックを設定された遅延期間の分だけ遅延してＤＬＬクロックを生成し、ＤＬＬ遅延設定信号に応じて、前記設定された遅延期間を減少させるＤＬＬ回路と、
前記ＤＬＬクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第１のデータストローブ信号を生成する第１のデータストローブ信号生成部と、
前記ＤＬＬクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第２のデータストローブ信号を生成する第２のデータストローブ信号生成部と、
を備えることを特徴とする半導体装置。
【請求項１８】
前記ＤＬＬ回路が、
前記クロックをバッファリングして内部クロックに出力するクロックバッファ部と、
複数の比較信号に応じて、前記内部クロックを遅延して前記ＤＬＬクロックに出力する遅延ラインと、
前記ＤＬＬ遅延設定信号に応じて、前記ＤＬＬクロックを遅延して位相比較ＤＬＬクロックに出力する第１の遅延部と、
前記内部クロックと前記位相比較ＤＬＬクロックとの位相を比較し、前記複数の比較信号に出力する位相比較部と、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の遅延部が、
前記ＤＬＬ遅延設定信号のうち、第１のＤＬＬ遅延設定信号ないし第３のＤＬＬ遅延設定信号に応じて、前記ＤＬＬクロックを遅延して遅延ＤＬＬクロックに出力する第１の遅延設定部と、
前記遅延ＤＬＬクロックを固定された遅延期間で遅延して、前記位相比較ＤＬＬクロックに出力する遅延モデル部と、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１の遅延設定部が前記ＤＬＬクロックを遅延して、前記遅延ＤＬＬクロックに出力する場合、前記遅延ラインの遅延期間が減少することを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１の遅延設定部が、
前記第３のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及びプルダウン電圧から第１の前置遅延ＤＬＬクロックを生成する第１の単位遅延回路と、
前記第２のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及び前記第１の前置遅延ＤＬＬクロックから第２の前置遅延ＤＬＬクロックを生成する第２の単位遅延回路と、
前記第１のＤＬＬ遅延制御信号に応じて、前記ＤＬＬクロック及び前記第２の前置遅延ＤＬＬクロックから前記遅延ＤＬＬクロックを生成する第３の単位遅延回路と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記ＤＬＬ回路が、前記ＤＬＬクロックの位相を分割して第１のＤＬＬクロック及び第２のＤＬＬクロックに出力する位相分割部をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２３】
前記第１のデータストローブ信号生成部が、
前記データ送信制御信号のうち、第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第２の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第１のＤＬＬクロックを遅延して第１のデータ出力同期信号に出力する第３の遅延設定部と、
前記第１のデータ送信制御信号ないし第３のデータ送信制御信号に応じて、前記第２のＤＬＬクロックを遅延して第２のデータ出力同期信号に出力する第４の遅延設定部と、
前記第１のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、前記第１の出力イネーブルシフト信号ないし第４の出力イネーブルシフト信号に出力する出力イネーブルシフト信号生成部と、
前記第３の出力イネーブルシフト信号及び第４の出力イネーブルシフト信号と、前記第１のデータ出力同期信号及び第２のデータ出力同期信号とに応じて、前記第１のデータストローブ信号を出力する第１のデータストローブ信号出力部と、
を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、
前記第２のデータストローブに同期して、前記データを受信するデータ受信装置と、
を備えることを特徴とするシステム。
【請求項２５】
前記第１のデータストローブ信号及び前記第２のデータストローブ信号の遷移時点が同じであるか、または互いに異なることを特徴とする請求項２４に記載のシステム。
【請求項２６】
前記第２のデータストローブ信号と前記データとが、同じであるか、または互いに異なるロードで伝達されることを特徴とする請求項２４に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２１６０７９（Ｐ２０１１−２１６０７９Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１１−４２７９０（Ｐ２０１１−４２７９０）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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