【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】短時間に受信側クロックで位相を同期化すること。
【解決手段】受信したデータを同期化する同期化回路１０は、位相差判定回路１５と第１のＦＦ１１と第２のＦＦ１２とを有する。位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。第１のＦＦ１１は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられると判定された場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。第２のＦＦ１２は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられないと判定された場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。 （もっと読む）

【課題】異なるクロックのデータ転送を行うときに、パルスストレッチ回路を用いることなく、不正な値が転送されないようにすることを目的とする。
【解決手段】クロックＣＬＫ−Ａで動作する入力側回路部２とクロックＣＬＫ−Ｂで動作する出力側回路部３とを有し、データＤａｔａ−Ａを出力データＤａｔａ−Ｂとして出力させる回路であって、入力側回路部２に設けられ、入力データＤａｔａ−Ａを入力して中間データＭｉｄとして出力する入力側フリップフロップ４と、出力側回路３に設けられ、中間データＭｉｄを入力して出力データＤａｔａ−Ｂとして出力させる出力側フリップフロップ５と、出力側フリップフロップ５が中間データＭｉｄを入力するときには、中間データＭｉｄを固定値として出力するように入力側フリップフロップ４を制御する制御部６と、を備えたことを特徴とする。 （もっと読む）

【課題】 転送データの信頼性向上ならびにエラー対処性能の向上を実現する。
【解決手段】 一実施形態は、外部機器から受信した信号をサンプリングする際のサンプリングクロックの位相シフト補正を行うホストコントローラ１０であって、前記サンプリングクロックの位相シフトが必要か判定し、位相シフトが必要な場合は、シフト方向に応じてカウンタ１０８をアップ／ダウンカウントする位相シフト判定部１０７と、前記位相シフトの変動範囲制限値を格納する制限値格納部１０９と、前記カウンタ値が前記位相シフトの制限値を超えているか判定し、超えている場合にエラーの通知を可能とし、超えていない場合に、前記カウンタ１０８のカウンタ値に応じて、前記サンプリングクロックの位相をシフトするシフト制限判定部１１０とを具備する。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】高速で高精度のデータ受信を可能にするデータ受信回路の提供を図る。
【解決手段】入力データＤａｔａを受け取って遅延した遅延データを出力する可変遅延回路２と、データ取り込みクロックＣＬＫ１に従って前記遅延データを取得するデータ取得用フリップフロップ３１と、クロック信号ＣＬＫを受け取ってフラクショナルクロックを出力するフラクショナルＰＬＬ回路１と、前記フラクショナルクロックＣＬＫ２に従って前記遅延データの位相検出を行う位相検出用フリップフロップ３２と、該位相検出用フリップフロップの出力信号および前記データ取得用フリップフロップの出力信号から前記可変遅延回路における遅延量を制御して位相調整を行う位相調整回路４と、を有する。 （もっと読む）

【課題】データを同期化させるクロック信号の許容される周波数の範囲を広げる。
【解決手段】実施形態によれば、データ同期化回路ＳＹＮＣ０は、データホールド回路ＢＬＣ０と、受信タイミング生成回路ＢＬＢ０と、更新タイミング調整回路ＢＬＥ０とを備えている。データホールド回路ＢＬＣ０は、クロック信号ＣＬＫ＿Ａ０に同期したデータＤＯＵＴ０を受信して、当該データＤＯＵＴ０がクロック信号ＣＬＫ＿Ｂに同期化されたデータＳＹＮＣ＿ＤＡＴＡ０を出力する。更新タイミング調整回路ＢＬＥ０は、受信タイミング生成回路ＢＬＢ０内のＤフリップフロップ２３０＿０，２３０＿１及び２３０＿２の値の更新のタイミングを、クロック信号ＣＬＫ＿Ｂに同期した更新イネーブル信号ＵＥ０に基づいて制限する。 （もっと読む）

【課題】データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムを提供すること。
【解決手段】システムは、出力イネーブル信号に応じて第１のデータストローブ信号及び第２のデータストローブ信号を生成するデータストローブ信号生成部と、前記第１のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第２のデータストローブに同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、グレイコードを用いた任意の値のカウンタを正しく同期化することができる同期化回路及び同期化方法を提供すること。
【解決手段】本発明にかかる同期化回路１は、制御信号生成部１１、補完信号生成部１２、出力選択部１３を備える。制御信号生成部１１は、第１のグレイコード信号１０１のカウンタリセットポイントを検出し、第１の制御信号１０３を生成する。補完信号生成部１２は、入力カウンタ信号３００のカウント開始値を意味し、第２のクロック２００によって同期化された補完信号２０２を生成する。出力選択部１３は、第２のグレイコード信号２０１と補完信号２０２とのうち、いずれか一方を第２の制御信号２０３に基づいて選択し、当該選択した信号に基づいて出力カウンタ信号４００を出力する。 （もっと読む）

【課題】データの符号化の条件の制約を受けずに、高周波伝送を可能にしたデータ伝送システムを提供する。
【解決手段】データ送信装置１０１は、バッファ回路１１１と、遅延回路１１２及び遅延回路１１３と、セレクタ１１４と、Ｄフリップフロップ１１５とを有する。セレクタ１１４は、その立ち上がりエッジの位相がデータＤＩＮのデータ値に対応して変化し、その立ち下がりエッジの位相が一定となるようなデータ出力信号ＯＵＴを出力させる。データ受信装置１０２は、ＰＬＬ回路１２１と、データ復元回路１２２とを有する。ＰＬＬ回路１２１は、受信信号ＩＮ１の立ち下がりに同期して基準信号ＲＥＦ１を生成し、データ復元回路１２２は、生成された基準信号ＲＥＦ１の立ち上がりのタイミングで、受信信号ＩＮ１と基準信号ＲＥＦ１との位相差を検出してデータを復元する。 （もっと読む）

【課題】複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減する。
【解決手段】クロック生成部１００、制御部２００、送信部３００，４００を備えるデータ転送装置において、複数のモジュール内のクロックを同期させるため、複数の送信部の各々において、ビットクロックの連続する立ち上がりエッジを用いてリセット信号を複数回サンプリングすることで、送信部間のリセット信号の位相のずれを低減し、各送信部における分周クロックの位相を揃えることを可能とする。 （もっと読む）

【課題】複数のクロックドメイン間での非同期データ転送を汎用的に行うことができるようにする。
【解決手段】データ転送元の第１クロックドメイン１０と、データ転送先の第２クロックドメイン２０と、前記第１クロックドメインの第１データDATAを前記第２クロックドメインの第２データＤ３に乗せ換えるデータ乗せ換え回路４０，２１，２２，２３と、を有する半導体装置であって、前記データ乗せ換え回路は、前記第１データDATAおよび前記第２データＤ３を直接比較して第１制御信号ＥＮを出力する第１論理回路２３を有するように構成する。 （もっと読む）

【課題】エンコードデータの遷移中にサンプリングが行われても、正しいデコード結果を得ることができる同期化回路及び同期化方法を提供すること。
【解決手段】本発明にかかる同期化回路１は、エンコード回路１１と、デコード回路１３と、を備えている。エンコード回路１１は、ワンホット型のエンコードデータ１４を、第１のクロックＣＬＫ１に基づき出力する。エンコードデータ１４は、ｓビット幅であり、ｍ個（ただし、ｍは２以上、かつｓ−２以下の整数とする）の連続するアクティブビットと、非アクティブビットと、を有する。また、デコード回路１３は、エンコードデータ１４が、第２のクロックＣＬＫ２で読み出された同期化エンコードデータ１５のアクティブビットの数を検出する。そして、検出したアクティブビットの数と、エンコードデータ１４のアクティブビットの数と、に基づいて、デコード値を決定する。 （もっと読む）

【課題】バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。
【解決手段】バースト信号間の無信号区間に、再生クロック信号を分周した分周クロック信号の周波数が参照クロック信号の周波数に近づくように再生クロック信号を生成する再生クロック信号初期化手段１０Ｂを備えたクロック・データ再生回路１０において、無信号区間に入った時、分周器１６は、再生クロック信号初期化手段１０Ｂが動作する前に分周クロック信号の位相を示す現カウント値を所定値にリセットし、参照クロック信号と位相同期するタイミングでカウントを再開する。これにより、再生クロック信号の周波数を初期化する前に位相同期が図られる。 （もっと読む）

【課題】互いに異なるクロック周波数に同期して動作する２つの機能回路間でデータを確実に転送することができるデータ転送システムを提供する。
【解決手段】互いに周波数の異なる２つのクロックのエッジが一致するタイミングの直前にデータロード信号を生成し、転送データ受信側の機能回路が当該データロード信号の存在期間内に受信した情報データのみを有効と判定する。 （もっと読む）

【課題】回路構成が簡単であり、その規模が小さく、さらに消費電力が小さい半導体装置であって、所望のクロック信号を生成可能な半導体装置を提供することを課題とする。
【解決手段】変調された搬送波を分周してクロック信号を生成するクロック生成回路を有し、搬送波を分周して第１の分周信号を生成する分周回路と、第１の分周信号を更に分周して第２の分周信号を生成し、且つ搬送波が変調されている期間において、クロック信号の半周期に対応する期間の間、第２の分周信号を反転させる補正をする機能を有する補正回路とを有し、補正回路は、前記補正を行うか否かを選択する機能を有する。 （もっと読む）

【課題】メモリ側の多相クロックのずれを補正する。
【解決手段】複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 （もっと読む）

【課題】 解決しようとする課題は、情報通信装置等を構成するＬＳＩ部品等の複数のチップ間を接続するバス接続が同時にアクセスすることが無いにも係らずバスを共有化できず、チップ間通信の複数インタフェース信号の接続端子数削減ができない問題である。
【解決手段】 複数の半導体チップ間のインタフェース信号の内、異なるタイミングでアクセスするインタフェース信号の接続端子をインタフェース信号のＡＣ特性が異なる場合はチップ内に備えた異なる遅延量遅延させる複数の出力信号遅延経路と、入力信号を異なる遅延量遅延させる複数の入力信号遅延経路とを備え、チップ間の遅延量に対応して遅延経路を切り替えて接続することによりインタフェース信号の接続端子の共有化を実現する。 （もっと読む）

【課題】ＳＴＡ検証、及びテストパターンの作成を増大させることなく検証可能な、送信側ブロックと受信側ブロックとの間での、データ送信およびデータ受信ができる非同期インターフェース回路を提供する。
【解決手段】マスタクロック信号をそれぞれ有する送信側ブロックと受信側ブロックとの間の非同期インターフェース回路であって、送信側ブロックと受信側ブロックとのうち一方のブロックが、他方のブロックのマスタクロック信号を受信し、該受信したマスタクロック信号の立ち上りまたは立ち下りから、一方のブロックのマスタクロック信号に基いてカウントした値が、予め定められている値と一致する場合に、一方のブロックのマスタクロック信号をマスクして一方のブロックに供給するクロック生成回路を有する。 （もっと読む）

【課題】簡単な回路で高速データ送信器のスキュー故障の検出を行うことのできるスキュー故障検出回路およびスキュー故障検出方法を提供する。
【解決手段】入力ＴＩＮ１と出力ＴＯＵＴ１との間に直列に接続されたフリップフロップ１１、１２、１３のクロックとして、シリアライザ１０１、１０２、１０３の出力Ｓ０１、Ｓ０２、Ｓ０３をそれぞれ入力し、入力ＴＩＮ２と出力ＴＯＵＴ２との間に直列に接続されたフリップフロップ２１、２２、２３のクロックとして、シリアライザ１０３、１０２、１０１の出力Ｓ０３、Ｓ０２、Ｓ０１をそれぞれ入力する。テストデータ生成部３は、フリップフロップ１１〜１３およびフリップフロップ２１〜２３をシフトレジスタとして動作させるためのパラレルデータＴＰ１、ＴＰ２、ＴＰ３を生成してシリアライザ１０１、１０２、１０３へ出力する。 （もっと読む）