半導体装置及び信号処理システム
【課題】複数の半導体装置が搭載された場合、１つの機能をそれら複数の半導体装置のうちの１つのみを使用して実現するのか、それとも複数の半導体装置を協同させて実現するのかについては改良の余地がある。
【解決手段】本発明にかかる半導体装置は、第１ないし第４外部端子と復号回路を有し、第１のモードにおいて、第１外部端子から第１符号化データを入力し、第２符号化データを復号回路で復号して第１復号化データとし、第４外部端子から第１復号化データを出力し、第２のモードにおいて、第１外部端子から第２符号化データを入力し、第２外部端子から、第１外部端子から入力した第２符号化データを出力し、第３外部端子から、第２外部端子から出力された第２符号化データを入力し、第３外部端子から入力した第２符号化データを復号回路で復号して第２復号化データとし、第４外部端子から、第２復号化データ出力することを特徴とするものである。
【解決手段】本発明にかかる半導体装置は、第１ないし第４外部端子と復号回路を有し、第１のモードにおいて、第１外部端子から第１符号化データを入力し、第２符号化データを復号回路で復号して第１復号化データとし、第４外部端子から第１復号化データを出力し、第２のモードにおいて、第１外部端子から第２符号化データを入力し、第２外部端子から、第１外部端子から入力した第２符号化データを出力し、第３外部端子から、第２外部端子から出力された第２符号化データを入力し、第３外部端子から入力した第２符号化データを復号回路で復号して第２復号化データとし、第４外部端子から、第２復号化データ出力することを特徴とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び信号処理システムに関し、特に本発明の半導体装置と本発明の半導体装置に接続される周辺の半導体装置との間で実現する機能に応じて半導体装置の動作を切り替えることが可能な半導体装置及び信号処理システムに関する。
【背景技術】
【０００２】
近年の携帯電話は、通話機能のほかに、音楽再生機能などのアプリケーション機能を有している。このような携帯電話のうち、特許文献１には、通話機能を実現するＬＳＩと、アプリケーション機能を実現するＬＳＩとを一の半導体チップとした技術が特許文献１に開示されている。一方、特許文献２には、通話機能を実現するＬＳＩと、アプリケーション機能を実現するＬＳＩとが、別個に設けられた技術が開示されている。
【特許文献１】特開２００４−３４３３８３号公報
【特許文献２】特開２００５−１３６５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献２に記載されているように、携帯電話に複数の半導体装置が搭載された場合、１つの機能（例えば音楽再生機能）を、それら複数の半導体装置のうちの１つのみを使用して実現するのか、それとも複数の半導体装置を協同させて実現するのかについては、改良の余地がある。
【課題を解決するための手段】
【０００４】
本発明にかかる半導体装置は、第１ないし第４外部端子と復号回路を有し、第１のモードにおいて、前記第１外部端子から第１符号化データを入力し、前記第２符号化データを前記復号回路で復号して第１復号化データとし、前記第４外部端子から前記第１復号化データを出力し、第２のモードにおいて、前記第１外部端子から第２符号化データを入力し、前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、前記第３外部端子から、前記第２外部端子から出力された前記第２符号化データを入力し、前記第３外部端子から入力した前記第２符号化データを前記復号回路で復号して第２復号化データとし、前記第４外部端子から、前記第２復号化データ出力すること、を特徴とするものである。
【０００５】
本発明にかかる半導体装置によれば、第１のモードにおいては、本発明の半導体装置とその周辺の半導体装置とを利用し高度な機能を実現することができる。一方、第２のモードにおいては、周辺の半導体装置とは独立して、本発明の半導体装置のみで実現可能な機能を実行することが可能である。
【０００６】
本発明にかかる信号処理システムは、第１ないし第４外部端子と復号回路とを有する第１半導体装置と、第５および第６外部端子を有する第２半導体装置と、を有し、第１のモードにおいて、前記第１半導体装置が、前記第１外部端子から第１符号化データを入力し、前記第２符号化データを前記復号回路で復号して第１復号化データとし、前記第４外部端子から前記第１復号化データを出力し、第２のモードにおいて、前記第１半導体装置が、前記第１外部端子から第２符号化データを入力し、前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、前記第２半導体装置が、前記第５外部端子から、前記第１半導体装置が前記第２外部端子から出力した前記第２符号化データを入力し、前記第６外部端子から、前記第５外部端子から入力した前記第２符号化データを出力し、前記第１半導体装置が、前記第３外部端子から、前記第２半導体装置が前記第６外部端子から出力した前記第２符号化データを入力し、前記復号回路で前記第３外部端子から入力した前記第２符号化データを復号して第２復号化データとし、前記第４外部端子から前記第２復号化データを出力すること、と特徴とするものである。
【０００７】
本発明にかかる信号処理システムによれば、第１のモードにおいて、第１半導体装置と第２半導体装置を協同で動作させて高度な機能を実現することが可能である。一方、第２のモードでは、第２半導体装置とは独立して、第１半導体装置のみで実現可能な機能を実行することが可能である。
【発明の効果】
【０００８】
本発明にかかる半導体装置によれば、その他の半導体装置が停止した状態であっても、データへのアクセスとそのデータの処理とを独立して行うことが可能であり、機器全体の消費電力を低減することが可能である。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる半導体装置を搭載した携帯機器の一例として、携帯電話を説明する。本発明にかかる携帯電話１のブロック図を図１に示す。図１に示すように、携帯電話１は、アンテナ２、通信部３、第２半導体装置（例えば、アプリケーションプロセッサ４）、キーパッド５、カメラモジュール６、表示装置７、アナログフロントエンド８、記憶装置９、第１半導体装置（例えば、音声処理制御装置１０）を有している。ここで、本発明にかかる半導体装置は、音声処理制御装置１０として搭載されるものである。
【００１０】
アンテナ２は、携帯電話１で使用される電波の送受信を行うものである。通信部３は、携帯電話１で使用される電波の処理部であって、例えば送信する電波の符号化と受信した電波の復号化を行う。通信部３は、例えばＲＦ（Radio Frequency）回路とＤＢＢ（Digital Base Band）回路とによって構成される。アプリケーションプロセッサ４は、携帯電話に搭載される各種の機能を実行するものである。したがって、アプリケーションプロセッサ４は、多くのブロックを有している。例えば、ソフトウェアに基づき演算と制御を行う中央演算処理装置（ＣＰＵ：Central Processing Unit）、ＣＰＵで用いられるソフトウェアを格納するソフトウェア格納部、カメラモジュール等の周辺装置を制御する周辺装置制御部、動画のエンコード又はデコードを行う動画処理部、静止画のエンコード又はデコードを行う静止画処理部、機器に搭載される装置の電源を制御する電源制御部等を有している。
【００１１】
キーパッド５は、ユーザーが携帯電話１を操作するためのインタフェースである。アプリケーションプロセッサ４は、このキーパッド５からの指示に基づき様々な制御を行う。カメラモジュール６は、静止画あるいは動画を撮影する撮像素子を搭載した装置である。表示装置７は、各種の処理結果を表示する装置である。アナログフロントエンド８は、デジタル信号で処理された音声信号をアナログ信号に変換し、スピーカＳＰ等の音声出力装置を駆動する。音声処理制御装置１０は、音声データの処理を行うものであって、詳細は後述する。記憶装置９は、データを記憶する装置である。本実施の形態では、記憶装置９として外部から携帯機器に挿入されるメモリカードを用いる。このメモリカードは、所定の規格に基づき動作し、この規格に基づいた制御を行う記憶装置制御回路によって制御される。なお、記憶装置９は、外部から挿入されるメモリカードに限られたものではなく、例えば内蔵された記憶装置でも良い。
【００１２】
次に、音声処理制御装置１０について詳細に説明する。図２に、音声処理制御装置１０とその周辺装置とのブロック図を示す。図２に示すように、音声処理制御装置１０は、アプリケーションプロセッサ４、メモリカード９、アナログフロントエンド８とバス配線を介して接続される。ここで、アナログフロントエンド８は、ＤＡＣ８１、アンプ８２を有している。ＤＡＣ８１は、音声処理制御装置１０が生成するデジタル信号をアナログ信号に変換し、アンプ８２に出力する。アンプ８２は、ＤＡＣ８１が出力するアナログ信号を増幅して、スピーカＳＰを駆動する。スピーカＳＰが駆動されることによって音声が出力される。
【００１３】
また、音声処理制御装置１０は、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、制御回路１４、復号回路（例えば、音声処理回路１５）、オーディオインタフェース１６、記憶装置制御回路１７、記憶装置インタフェース１８を有している。
【００１４】
クロック生成回路１１は、外部から入力される基準クロック信号ＣＬＫＩＮに基づき音声処理制御装置１０で使用されるクロック信号を生成する。電源制御回路１２は、外部から供給される電源電圧を各ブロックに分配し、分配した電源毎に独立した制御を行う。ホストインタフェース１３は、音声処理制御装置１０を制御するアプリケーションプロセッサ４との間で信号の送受信を行う。制御回路１４は、音声処理制御装置１０内で送受信されるデータの通過経路を制御する。音声処理回路１５は、符号化データ（例えば、所定のフォーマットで圧縮された音声データ）を復号化して、復号化データ（例えば、非圧縮状態の音声データ）を生成する。復号化された音声された音声データは、オーディオインタフェース１６を介してアナログフロントエンド８に送信され、アナログフロントエンド８がスピーカＳＰを駆動することで音声データが再生される。オーディオインタフェース１６は、音声処理制御装置１０と音声処理制御装置１０に接続される装置との間でデータの送受信を行う。なお、後述する第１〜第４の動作モードにおいては、第１〜第４符号化データと第１〜第４復号化データとして上記符号化データと復号化データをそれぞれ用いる。
【００１５】
記憶装置制御回路１７は、本実施の形態では、メモリカード９へのデータの書き込みとデータの読み出しとを制御する。記憶装置インタフェース１８は、音声処理制御装置１０とメモリカード９との間のデータの送受信を行う。なお、本実施の形態におけるメモリカード９には、例えば著作権保護のために暗号化されたデータが記憶されている。この暗号化されたデータは、記憶装置制御回路１７によって復号化される。また、記憶装置制御回路１７は、メモリカード９にデータを書き込む場合に、このデータを暗号化する。暗号化されたデータは、記憶装置インタフェース１８を介してメモリカードに書き込まれる。
【００１６】
つまり、本実施の形態にかかる音声処理制御装置１０は、記憶装置制御回路１７を有することで、メモリカードとの間で音声データの送受信を行うことが可能である。また、音声処理回路１５を有することで圧縮された音声データの復号化が可能である。さらに、制御回路１４は、音声処理制御装置１０内のデータの経路を制御することが可能である。ここで、制御回路１４によって、記憶装置制御回路１７が読み出した音声データを音声処理回路１５に送信することによって、音声処理制御装置１０は、アプリケーションプロセッサ４を介することなく音声データの再生が可能である。つまり、音声処理制御装置１０は、アプリケーションプロセッサ４とは独立してメモリカード上の音声データを再生することが可能である。
【００１７】
アプリケーションプロセッサ４は、多くの機能を実現するために、回路規模が大きく消費電力が大きい。一般的に、アプリケーションプロセッサ４は、動画処理などを行うために高い計算能力を有しているが、音声データの再生には、動画処理ほどの処理能力は必要ない。計算能力が大きくなると、回路規模の増大あるいはクロック周波数の増大から消費電力が大きくなる。つまり、アプリケーションプロセッサ４を用いて音声データの再生を行った場合、必要以上に電力を消費することになる。
【００１８】
これに対し、本発明にかかる音声処理制御装置１０によれば、音声データの処理に特化した音声処理回路１５によって音声データを再生することが可能である。また、音声処理制御装置１０は、アプリケーションプロセッサ４とは独立してメモリカード上の音声データを再生することが可能である。このことより、アプリケーションプロセッサ４を停止した低消費電力状態であっても、音声処理制御装置１０によって音声データを再生することが可能である。つまり、機能を特化し、その他の部分にかかる消費電力を削減することで、特化した機能を実行しながら、機器全体の消費電力を低減することが可能である。
【００１９】
ここで、音声処理制御装置１０についてより詳細に説明する。音声処理制御装置１０の詳細なブロック図を図３に示す。図３に示すように、音声処理制御装置１０は、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＭＥＭＶＤＤを入力する電源端子、データ信号ＩＮＴ、ＤＡＴＡ、ＰＯＷ＿ＣＮＴ、ＡＳＯ、ＭＥＭ＿ＤＡＴＡの入出力端子、リセット信号ＲＥＳＥＴ＿Ｂ、ＭＥＭ＿ＲＳＴＢが入力されるリセット端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子を有している。なお、データ信号ＤＡＴＡ、ＭＥＭ＿ＤＡＴＡの入出力端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子は、入力用と出力用の端子が個別に準備されていても良く、また１つの端子で入力と出力とを行うようにしても良い。また、以下の説明においては、第１外部端子をＭＥＭ＿ＤＡＴＡの入出力端子とし、第２外部端子をデータ信号ＤＡＴＡの入出力端子を出力端子として使用する場合の端子とし、第３外部端子をデータ信号ＤＡＴＡの入出力端子を入力端子として使用する場合の端子とし、第４外部端子をデータ信号ＡＳＯの入出力端子とし、第５外部端子をアプリケーションプロセッサ４におけるデータ信号ＤＡＴＡの入力端子とし、第６外部端子をアプリケーションプロセッサ４におけるデータ信号ＤＡＴＡの出力端子とする。
【００２０】
各電源端子に外部の装置より供給される電源に基づき音声処理制御装置１０は動作する。入出力端子、リセット端子及びクロック入出力端子は、入力バッファあるいは出力バッファとを有している。これらのバッファは、電源ＥＶＤＤ、ＭＥＭＶＤＤに基づき動作する。例えば、データ信号ＩＮＴ、ＤＡＴＡ、ＰＯＷ＿ＣＮＴ、ＡＳＯの入出力端子、リセット信号ＲＥＳＥＴ＿Ｂ、ＭＥＭ＿ＲＳＴＢの入力端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子は、電源ＥＶＤＤに基づき動作する。また、データ信号ＭＥＭ＿ＤＡＴＡの入出力端子は、電源ＭＥＭＶＤＤに基づき動作する。なお、本実施の形態では、音声処理制御装置１０と音声処理制御装置１０の周辺の回路とで動作電源電圧が異なる。そのため、電源端子及び入出力端子ＭＥＭ＿ＤＡＴＡ以外の端子は、レベルシフト回路を有している。このレベルシフト回路によって、音声処理制御装置１０内の信号の振幅とその他の回路の信号の振幅とを整合させている。また、メモリカード９も音声処理制御装置１０とは異なる電源電圧で動作するが、ここでは、記憶装置インタフェース１８がレベルシフトを行うことで信号振幅を整合させる。
【００２１】
また、前述の記載より、音声処理制御装置１０は、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７、記憶装置インタフェース１８を有している。図３を参照して、これらのブロックについて詳細に説明する。なお、各ブロックは内部バスＩＢ１、ＩＢ２を介して接続される。
【００２２】
クロック生成回路１１は、外部から入力される電源ＰＬＬＶＤＤに基づき動作する。また、クロック生成回路１１は、例えばＰＬＬ（Phase Locked Loop）回路であって、外部から入力されるクロック信号ＣＬＫＩＮに基づき、各ブロックの動作周波数に応じたクロックを生成する。本実施の形態では、クロック生成回路１１は、制御回路１４に供給するクロック信号ＣＰＵ＿ＣＬＫ、音声処理回路１５に供給するクロック信号ＤＳＰ＿ＣＬＫ、記憶装置制御回路１７に供給するクロック信号ＭＥＭ＿ＣＬＫを生成する。生成するクロック信号の周波数の設定は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づき行われる。なお、生成するクロック信号の周波数の設定は、ユーザーの使用状態によって変更することが可能である。
【００２３】
電源制御回路１２は、外部から入力される電源ＤＶＤＤを各ブロックに分配し、分配した電源毎に独立して制御を行う。なお、本実施の形態においては、電源制御回路１２は、入力される電源電圧を単に分配するだけであるが、入力される電源の電圧を昇圧あるいは降圧して、出力する電源毎に異なる電圧を生成しても良い。本実施の形態では、電源制御回路１２は、入力される電源ＤＶＤＤを３つに分配する。例えば、ホストインタフェース１３に供給される電源ＤＶＤＤ１と、制御回路１４、音声処理回路１５、オーディオインタフェース１６に供給される電源ＤＶＤＤ２と、記憶装置制御回路１７に供給される電源ＤＶＤＤ３とに分配する。分配される電源は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づき活性状態と不活性状態とが切り替えられ、電源毎に独立して制御される。
【００２４】
ホストインタフェース１３は、アプリケーションプロセッサ４と音声処理制御装置１０とを接続するバス配線を介してデータの送受信を行う。送受信されるデータは、レジスタアドレスとデータとが関連づけられたものである。つまり、音声処理制御装置１０は、バス配線上に、音声処理制御装置１０内のレジスタのレジスタアドレスを発見した場合は、そのレジスタアドレスに関連づけられたデータを受信し、そのデータに基づき動作する。また、音声処理制御装置１０は、出力するデータとそのデータの送信先となる装置のレジスタアドレスを関連づけて出力する。つまり、ホストインタフェース１３は、バス配線上のデータの監視と、バス配線へのデータの出力を行う。なお、音声処理制御装置１０内のブロックは、それぞれレジスタを有しており、レジスタに格納されるデータに応じて動作する。また、ホストインタフェース１３は、外部から入力されるリセット信号ＲＥＳＥＴ＿Ｂに応じて、停止状態と動作状態とが切り替わる。
【００２５】
ホストインタフェース１３は、割り込みコントローラ１３１、ＣＰＵインタフェース１３２、コントロールレジスタ１３３を有している。割り込みコントローラ１３１は、バス配線を監視し、アプリケーションプロセッサ４から出力されるデータ（例えば、割り込み命令ＩＮＴ）を受信する。この割り込み命令に応じて、割り込みコントローラ１３１は、音声処理制御装置１０が実行中の処理を中断させ、音声処理制御装置１０がアプリケーションプロセッサ４からのデータを受信できる状態にする。
【００２６】
ＣＰＵインタフェース１３２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７とアプリケーションプロセッサ４との間で送受信されるデータを中継する。ＣＰＵインタフェース１３２は、レジスタを有しており、送受信するデータをこのレジスタに一度記憶する。記憶されたデータを他のブロックが読み込む。このような動作によって、ＣＰＵインタフェース１３２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７とアプリケーションプロセッサ４との間の中継を行う。
【００２７】
例えば、音声処理制御装置１０からアプリケーションプロセッサ４にデータを送信する場合、音声処理制御装置１０内で処理されたデータを一度ＣＰＵインタフェース１３２のレジスタに記憶し、アプリケーションプロセッサ４は、レジスタに記憶されたデータを読み込む。一方、アプリケーションプロセッサ４から音声処理制御装置１０にデータを送信する場合、アプリケーションプロセッサ４から送信されたデータは、ＣＰＵインタフェース１３２のレジスタに記憶され、音声処理制御装置１０内のブロックは、このレジスタに記憶されたデータを読み込み、自ブロック内のレジスタにデータを格納する。
【００２８】
コントロールレジスタ１３３は、例えばアプリケーションプロセッサ４から送信される音声処理制御装置１０の電源状態に関するデータ（電源制御命令ＰＯＷ＿ＣＮＴ）を記憶する。コントロールレジスタ１３３に記憶されたデータに基づいて電源制御回路１２は、各ブロックに供給する電源を生成する。各ブロックに供給される電源と各ブロックの動作との関係について詳しくは後述する。
【００２９】
制御回路１４は、経路制御回路（ＣＰＵ）１４１、ＲＯＭ（Read Only Memory）１４２を有している。経路制御回路１４１は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づいて、音声処理制御装置１０内で送受信されるデータの経路を制御する。本実施の形態の音声処理制御装置１０は、例えば内部のデータ経路を３つ有している。この経路は、記憶装置制御回路１７とアプリケーションプロセッサ４とをホストインタフェース１３と内部バスＩＢ１とを介して接続するメモリアクセスモードと、音声処理回路１５とアプリケーションプロセッサ４とをホストインタフェース１３と内部バスＩＢ１とを介して接続するＤＳＰモードと、記憶装置制御回路１７と音声処理回路１５とを内部バスＩＢ２を介して接続するスタンドアロンモードである。経路制御回路１４１は、内部バスＩＢ２を介してこれらのモードを記憶装置制御回路１７と音声処理回路１５とに指示する。各モードの詳細については後述する。
【００３０】
ＲＯＭ１４２は、例えば音声処理制御装置１０の動作に最低限必要な制御ソフト（以下、ファームウェアと称す）が格納されている。このファームウェアは、例えば音声処理制御装置１０を起動するときのレジスタの初期値や、音声処理回路１５が音声データの圧縮を解除するために必要な圧縮フォーマットに関する処理定義ファイル（以下、コーデックと称す）などである。本実施の形態では、ＲＯＭ１４２に少数のコーデックのみを準備する。例えば、準備されるコーデックは、メモリカードの規格上、暗号化して記憶することができる音楽データのフォーマットのみとする。これによって、ＲＯＭ１４２に必要な容量を小さくすることが可能である。
【００３１】
音声処理回路１５は、ＲＡＭ（Random Access Memory）１５１、ストリームバッファ１５２、ＤＳＰ（Digital Signal Processor）１５３を有している。ＲＡＭ１５１は、ＤＳＰ１５３が使用するファームウェア及びコーデック（以下、ファームウェア等と称す）を格納する。このファームウェア等は、内部バスＩＢ２を介してＲＯＭ１４２あるいはアプリケーションプロセッサ４からダウンロードされる。ストリームバッファ１５２は、入力されたデータを入力された順番で出力するＦＩＦＯ（First In First Out）機能を有している。ストリームバッファ１５２には、ＤＳＰ１５３で処理される音声データが格納される。
【００３２】
ＤＳＰ１５３は、音声データの処理を行う演算器であって、ＲＡＭ１５１に格納されたファームウェア等に基づき圧縮された音声データ（エンコードデータ）の復号化（デコード）を行う。本実施の形態のＤＳＰ１５３は、予め設定された圧縮フォーマットに対する復号化については、ハードウェアにて処理を行うことが可能である。この復号化処理をソフトウェアにて行う場合、ソフトウェアを変更することで様々な圧縮フォーマットを扱うことができる。しかしながら、復号化処理に加えソフトウェアを実行しなければならないため、高い演算能力が必要になり、ＤＳＰにおける消費電力が大きくなる。これに対して、復号化処理をハードウェアで行う場合、入力されるデータの復号化のみを行えば良い。したがって、予め入力される音声データの圧縮フォーマットが予測できる場合、予測される復号化処理をハードウェアで行うことで、ＤＳＰ１５３の無駄な演算を省き、ＤＳＰ１５３の消費電力を低減することが可能である。ＤＳＰ１５３で復号化された音声データは、オーディオインタフェース１６を介して出力される。
【００３３】
オーディオインタフェース１６は、例えば音声データを送受信する際に用いられるＩ２Ｓ（Inter-IC Sound）規格に準拠したデータ通信を行うことが可能な入出力インタフェースである。Ｉ２Ｓ規格では、ビットクロックＢＣＬＫに同期して音声データの送受信を行い、チャンネル切り替えクロックＬＲＣＬＫに同期して、左側チャンネル用の音声データと右側チャンネル用の音声データとを切り替えて音声データを送受信する。本実施の形態においては、アナログフロントエンド８よりこのビットクロックＢＣＬＫとチャンネル切り替えクロックＬＲＣＬＫを受信し、このクロック信号に同期してＤＳＰ１５３で生成された音声データをアナログフロントエンド８に送信する。なお、以下の説明においては、ビットクロックＢＣＬＫ及びチャンネル切り替えクロックＬＲＣＬＫとを出力する回路をマスターと称し、ビットクロックＢＣＬＫ及びチャンネル切り替えクロックＬＲＣＬＫを受信する側の回路をスレーブと称する。
【００３４】
記憶装置制御回路１７は、本実施の形態では、メモリカード９へのデータの書き込みとデータの読み出しとを制御する。読み出されたデータは、内部バスＩＢ１を介してアプリケーションプロセッサ４に送信され、あるいは、内部バスＩＢ２を介して音声処理回路１５に送信される。書き込みデータは、内部バスＩＢ１を介してアプリケーションプロセッサ４から送信される。なお、本実施の形態におけるメモリカード９には、例えば著作権保護のために暗号化されたデータが記憶されている。この暗号化されたデータは、記憶装置制御回路１７によって復号化される。また、記憶装置制御回路１７は、メモリカード９にデータを書き込む場合に、このデータを暗号化する。暗号化されたデータは、記憶装置インタフェース１８を介してメモリカードに書き込まれる。なお、記憶装置制御回路１７は、外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢに応じて、停止状態と動作状態とが切り替わる。
【００３５】
記憶装置インタフェース１８は、外部から供給され、メモリカードの電源としても使用される電源ＭＥＭＶＤＤに基づき動作する。記憶装置インタフェース１８は、メモリカードと記憶装置制御回路１７との間のデータを中継する。このとき、記憶装置インタフェース１８は、中継するデータの信号振幅をレベルシフトする。例えば、メモリカード９から読み出しデータの信号振幅を音声処理制御装置１０の動作電源電圧ＤＶＤＤに基づいた信号振幅に変換する。書き込みデータの場合は、読み出しデータとは逆の振幅変換を行う。
【００３６】
ここで、電源制御回路１２が生成する電圧について、特に各電源の制御タイミングについて詳細に説明する。まず、外部から入力される電源について説明する。本実施の形態では、外部から入力される電源は、電源ＥＶＤＤ、ＭＥＭＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤがある。これらの電源で電圧値は、電源が供給されるブロックに基づき値が設定される。本実施の形態では、電源ＭＥＭＶＤＤは、メモリカード９の規格に応じて設定される電圧であって、例えば１．８Ｖ〜３．３Ｖ程度の電圧値となる。一方、電源ＥＶＤＤは、アプリケーションプロセッサ４あるいはその他周辺回路が動作する電源電圧に基づいて設定される電圧であって、例えば、１．８Ｖ程度の電圧値となる。電源ＤＶＤＤ、ＰＬＬＶＤＤは、音声処理制御装置１０が動作する電源電圧であって、例えば１．２Ｖ程度の電源電圧となる。本実施の形態においては、音声処理制御装置１０の主なブロックに供給される電源電圧を周辺に接続される回路の電源電圧よりも低くすることで、音声処理制御装置１０の消費電力を低減することが可能である。
【００３７】
次に、各電源の起動手順について説明する。本実施の形態で外部から供給される電源のうち電源ＥＶＤＤは、端子の電源となるため、電源ＤＶＤＤ、ＰＬＬＤＶＤＤよりも先に起動される。さらに、電源ＥＶＤＤを電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動した場合、ブロック間で貫通電流が発生する、あるいは音声処理制御装置１０が制御不能になる等の問題がある。また、電源ＭＥＭＶＤＤは、メモリカード９の挿入に応じて起動されるため、電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動することが可能である。なお、電源ＥＶＤＤと電源ＭＥＭＶＤＤとの間においては、起動の順序に制約はない。以下の説明においては、電源ＥＶＤＤ及び電源ＭＥＭＶＤＤは、電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動されているものとする。
【００３８】
また、電源ＤＶＤＤは、音声処理制御装置１０内のブロックに供給される基準電源電圧となり、電源ＰＬＬＶＤＤの起動に応じてクロック生成回路１１が動作する。つまり、電源ＤＶＤＤと電源ＰＬＬＶＤＤに基づいて、音声処理制御装置１０が動作するための基準となる電圧あるいは信号が生成される。したがって、電源ＤＶＤＤ、ＰＬＬＶＤＤは、動作不良を防止するために同時に起動されることが好ましい。このため、以下の説明においては、電源ＤＶＤＤ、ＰＬＬＶＤＤが、同時に起動する場合について説明する。
【００３９】
図４に電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ２の起動の手順についてのタイミングチャートを示す。図４に示すように、まずタイミングＴ１０で電源ＤＶＤＤ、ＰＬＬＶＤＤが立ち上がると、これに応じて電源ＤＶＤＤ１が立ち上がる。電源ＤＶＤＤ１が十分な電圧となると、タイミングＴ２１でリセット信号ＲＥＳＥＴ＿Ｂがロウレベルからハイレベルとなる。リセット信号ＲＥＳＥＴ＿Ｂの立ち上がりに応じて、ホストインタフェース１３のリセットが解除され、ホストインタフェース１３が動作を開始する。ホストインタフェース１３の動作が開始されたことで、アプリケーションプロセッサ４は、バス配線を経由したデータによる音声処理制御装置１０の制御を行うことが可能になる。
【００４０】
続いて、タイミングＴ１２で、アプリケーションプロセッサ４が電源起動信号ＤＶＤＤ２＿Ｗａｋｅを出力する。この電源起動信号ＤＶＤＤ２＿Ｗａｋｅに応じて、電源制御回路１２に送信されるＤＶＤＤ２起動信号がロウレベルからハイレベルになる。ＤＶＤＤ２起動信号の立ち上がりに応じて、電源ＤＶＤＤ２の出力が開始される。
【００４１】
その後、電源ＤＶＤＤ２が十分に立ち上がるタイミングＴ１３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦに応じて、電源ＤＶＤＤ２で動作するブロックに送信されるＤＶＤＤ２領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ２領域リセット信号の立ち上がりに応じて、電源ＤＶＤＤ２に基づき動作するブロック（例えば、制御回路１４、音声処理回路１５、オーディオインタフェース１６）は、リセットが解除され、動作を開始する。
【００４２】
図５に電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ３の起動の手順についてのタイミングチャートを示す。図５に示すように、まずタイミングＴ２０で電源ＤＶＤＤ、ＰＬＬＶＤＤが立ち上がると、これに応じて電源ＤＶＤＤ１が立ち上がる。電源ＤＶＤＤ１が十分な電圧となると、タイミングＴ２１でリセット信号ＲＥＳＥＴ＿Ｂがロウレベルからハイレベルとなる。リセット信号ＲＥＳＥＴ＿Ｂの立ち上がりに応じて、ホストインタフェース１３のリセットが解除され、ホストインタフェース１３が動作を開始する。ホストインタフェース１３の動作が開始されたことで、アプリケーションプロセッサ４は、バス配線を経由したデータによる音声処理制御装置１０の制御を行うことが可能になる。
【００４３】
続いて、タイミングＴ２２で、アプリケーションプロセッサ４が電源起動信号ＤＶＤＤ３＿Ｗａｋｅを出力する。この電源起動信号ＤＶＤＤ３＿Ｗａｋｅに応じて、電源制御回路１２に送信されるＤＶＤＤ３起動信号がロウレベルからハイレベルになる。ＤＶＤＤ３起動信号の立ち上がりに応じて、電源ＤＶＤＤ３の出力が開始される。
【００４４】
その後、電源ＤＶＤＤ３が十分に立ち上がるタイミングＴ２３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦに応じて、電源ＤＶＤＤ３で動作するブロックに送信されるＤＶＤＤ３領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ３領域リセット信号の立ち上がりに応じて、電源ＤＶＤＤ３に基づき動作するブロック（例えば、記憶装置制御回路１７）のリセットが解除される。記憶装置制御回路１７は、さらに、外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢに基づきリセット状態と停止状態が制御される。そのため、タイミングＴ２３の後のタイミングＴ２４でリセット信号ＭＲＭ＿ＲＳＴＢがロウレベルからハイレベルになるのに応じて、記憶装置制御回路１７は、動作を開始する。
【００４５】
なお、本実施の形態においては、電源ＤＶＤＤ２と電源ＤＶＤＤ３との起動順序に対する制約はない。電源ＤＶＤＤ２に基づき動作する領域と電源ＤＶＤＤ３に基づき動作する領域との間には、バリアゲート等の回路が配置されている。このバリアゲートは、接続される回路のうち片側が停止状態である場合に、その接続箇所の論理が不定になるのを防止し、さらに、停止状態の回路への貫通電流の流出を防止する。
【００４６】
一方、音声処理制御装置１０の動作中に電源ＤＶＤＤ２、ＤＶＤＤ３の出力を切り替える場合の動作について説明する。まず、図６に音声処理制御装置１０の動作中に電源ＤＶＤＤ２の出力を切り替える場合のタイミングチャートを示す。この場合、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＤＶＤＤ１が起動したままであって、リセット信号ＲＥＳＥＴ＿Ｂはハイレベルを維持する。このような状態において、タイミングＴ３０で領域リセット信号ＶＤＤ２＿ＲＳＴＯＮがアプリケーションプロセッサ４から送信される。この領域リセット信号ＶＤＤ２＿ＲＳＴＯＮに応じて、ＤＶＤＤ２領域リセット信号がハイレベルからロウレベルになる。ＤＶＤＤ２領域リセット信号の立ち下がりに応じて、電源ＤＶＤＤ２に基づき動作するブロックは停止状態となる。続いて、タイミングＴ３１で電源停止信号ＤＶＤＤ２＿Ｓｌｅｅｐがアプリケーションプロセッサ４から送信される。この電源停止信号ＤＶＤＤ２＿Ｓｌｅｅｐに応じて、電源制御回路１２は、電源ＤＶＤＤ２の出力を停止する。
【００４７】
その後、タイミングＴ３２でアプリケーションプロセッサ４が電源起動信号ＤＶＤＤ２＿Ｗａｋｅを出力すると、これに応じて電源制御回路１２は、電源ＤＶＤＤ２の出力を開始する。続いて、電源ＤＶＤＤ２が十分に立ち上がるタイミングＴ３３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦに応じて、ＤＶＤＤ２領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ２領域リセット信号の立ち上がりに応じて電源ＤＶＤＤ２に基づき動作するブロックは動作を開始する。
【００４８】
つまり、音声処理制御装置１０の動作中に電源ＤＶＤＤ２の出力を切り替える場合、電源ＤＶＤＤ２の出力の切り替えは、電源ＤＶＤＤ２に基づき動作するブロックが停止状態である場合に行われる。
【００４９】
次に、図７に音声処理制御装置１０の動作中に電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤの出力を切り替える場合のタイミングチャートを示す。この場合、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＤＶＤＤ１が起動したままであって、リセット信号ＲＥＳＥＴ＿Ｂはハイレベルを維持する。このような状態において、タイミングＴ４０でリセット信号ＭＥＭ＿ＲＳＴＢがハイレベルからロウレベルになる。この立ち下がりに応じて記憶装置制御回路１７は、停止状態となる。続いて、タイミングＴ４１で領域リセット信号ＶＤＤ３＿ＲＳＴＯＮがアプリケーションプロセッサ４から送信される。この領域リセット信号ＶＤＤ３＿ＲＳＴＯＮに応じて、ＤＶＤＤ３領域リセット信号がハイレベルからロウレベルになる。ＤＶＤＤ３領域リセット信号の立ち下がりに応じて、電源ＤＶＤＤ３に基づき動作するブロックはリセット状態となる。続いて、タイミングＴ４２で電源停止信号ＤＶＤＤ３＿Ｓｌｅｅｐがアプリケーションプロセッサ４から送信される。この電源停止信号ＤＶＤＤ３＿Ｓｌｅｅｐに応じて、電源制御回路１２は、電源ＤＶＤＤ３の出力を停止する。電源ＤＶＤＤ３が立ち下がるとタイミングＴ４３で電源ＭＥＭＶＤＤを停止することが可能になる。
【００５０】
その後、タイミングＴ４４で電源ＭＥＭＶＤＤの供給を開始する。電源ＭＥＭＶＤＤが十分に立ち上がるタイミングＴ４５でアプリケーションプロセッサ４が電源起動信号ＤＶＤＤ３＿Ｗａｋｅを出力すると、これに応じて電源制御回路１２は、電源ＤＶＤＤ３の出力を開始する。続いて、電源ＤＶＤＤ３が十分に立ち上がるタイミングＴ４６で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦに応じて、ＤＶＤＤ３領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ３領域リセット信号の立ち上がりに応じて電源ＤＶＤＤ２に基づき動作するブロックのリセットが解除される。その後、タイミングＴ４７で、リセット信号ＭＥＭ＿ＲＳＴＢがロウレベルからハイレベルになることで、記憶装置制御回路１７は動作を開始する。
【００５１】
つまり、電源ＤＶＤＤ３に基づき動作するブロックに外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢある場合、このリセット信号ＭＥＭ＿ＲＳＴＢがリセット状態である期間であれば、電源ＤＶＤＤ３を停止することが可能である。なお、電源ＤＶＤＤ３の停止は、ＤＶＤＤ領域リセット信号がリセット状態である期間に行わなければならない。また、電源ＭＥＭＶＤＤの停止は、電源ＭＥＭＶＤＤで動作するブロックに接続されるブロックに対する電源供給が停止している期間で行われる。
【００５２】
続いて、各電源の立ち下げ手順について説明する。各電源を停止させる場合のタイミングチャートを図８に示す。図８に示すように、まずタイミングＴ５０でリセット信号ＭＥＭ＿ＲＳＴＢを立ち下げ、記憶装置制御回路１７を停止状態とする。続いて、タイミングＴ５１でリセット信号ＲＥＳＥＴ＿Ｂを立ち下げ、ホストインタフェース１３を停止状態とする。このリセット信号ＲＥＳＥＴ＿Ｂの立ち下げに応じて、電源ＤＶＤＤ２、ＤＶＤＤ３は停止する。これによって、外部から入力されるリセット信号によって設定される停止状態の設定が完了する。なお、リセット信号ＭＥＭ＿ＲＳＴＢとリセット信号ＲＥＳＥＴ＿Ｂとを立ち下げる順序についての制約はなく、上記順序とは逆の順序によって信号を立ち下げることも可能である。
【００５３】
その後、タイミングＴ５２で電源ＤＶＤＤ、ＰＬＬＶＤＤを立ち下げる。電源ＤＶＤＤの立ち下げに応じて、電源ＤＶＤＤ１が立ち下がる。電源ＤＶＤＤが十分に立ち下がったタイミングＴ５３で、電源ＭＥＭＶＤＤ、ＥＶＤＤを立ち下げる。なお、電源ＤＶＤＤと電源ＰＬＬＶＤＤとを立ち下げる順序は、リセット信号が立ち下がった状態であれば特に制約はない。したがって、上記順序に限らず、別のタイミングで電源ＤＶＤＤと電源ＰＬＬＶＤＤとをそれぞれ立ち下げることも可能である。
【００５４】
上記説明より、本実施の形態の音声処理制御装置１０によれば、電源を独立して制御できることから、使用するブロックにのみ電源を供給し、使用していないブロックに関する消費電流を削減することが可能である。本実施の形態の音声処理制御装置１０は、この電源の状態とデータ経路との違いにより複数のモードを有している。以下でこれらのモードについて説明する。
【００５５】
図９に本実施の形態にかかる音声処理制御装置１０の動作モードと、その動作モードの状態遷移図を示す。図９に示すように、本実施の形態の音声処理制御装置１０は、電源ＯＦＦモードＭ０、ディープスリープモードＭ１、スリープモードＭ２、第１のモード（例えば、スタンドアロンモードＭ３）、第３のモード（例えば、ＤＳＰモードＭ４）、第２のモード（例えば、メモリアクセス＋ＤＳＰモードＭ５）、第４のモード（例えば、メモリアクセスモードＭ６）を有している。これらのモードにおける電源の状態を図１０に示す。
【００５６】
図１０に示すように、電源ＯＦＦモードＭ０は、音声処理制御装置１０に供給される全ての電源が停止している状態である。ディープスリープモードＭ１は、電源ＥＶＤＤのみが供給され、音声処理制御装置１０の入出力端子だけが動作している状態である。つまり、このディープスリープモードＭ１は、アプリケーションプロセッサ４と電気的には接続されるが、データの送受信はしないモードである。
【００５７】
スリープモードＭ２は、電源ＥＶＤＤと電源ＤＶＤＤ、ＰＬＬＶＤＤが供給され、電源ＤＶＤＤ１のみが起動している状態である。つまり、スリープモードＭ２は、音声処理制御装置１０がアプリケーションプロセッサ４からのデータを受信することが可能な状態ではあるが、データの処理は行わない。
【００５８】
スタンドアロンモードＭ３は、音声処理制御装置１０に供給される電源が全て供給される状態であり、音声処理制御装置１０の全ての機能を使用することができる。つまり、音声処理制御装置１０のみで、メモリカードから音声データを読み込み、読み込んだ音声データを再生することが可能である。この場合、アプリケーションプロセッサ４の電源は停止状態と動作状態のいずれでも良い。
【００５９】
ＤＳＰモードＭ４は、音声処理制御装置１０の機能のうち音声処理回路１５に関する機能（例えば、ＤＳＰ機能）を使用する。この場合、記憶装置制御回路１７の機能は必要ないため、電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤは停止していても良い。また、音声処理回路１５が処理する音声データは、アプリケーションプロセッサ４から送信される。
【００６０】
メモリアクセス＋ＤＳＰモードＭ５は、音声処理制御装置１０の記憶装置制御回路１７に関する機能（例えば、メモリアクセス機能）とＤＳＰ機能とを使用し、メモリカードから読み出したデータは、アプリケーションプロセッサ４を経由する経路で送受信される。従って、メモリアクセス＋ＤＳＰモードＭ５では、アプリケーションプロセッサ４と音声処理制御装置１０との電源は全て供給される状態となる。
【００６１】
メモリアクセスモードＭ６は、音声処理制御装置１０のメモリアクセス機能を使用し、ＤＳＰ機能は使用しない。従って、音声処理制御装置１０の電源ＤＶＤＤ２は停止した状態であって、その他の電源は供給されている。つまり、このメモリアクセスモードＭ６は、アプリケーションプロセッサ４が音声処理制御装置１０をメモリカードとのインタフェースとして使用するモードである。
【００６２】
これらのモードにおける電源状態を音声処理制御装置１０の電源状態とデータの経路とを音声処理制御装置１０とその周辺装置のブロック図を参照して説明する。なお、電源ＯＦＦモードＭ０と、ディープスリープモードＭ１とは、音声処理制御装置１０は実質的に動作していないため説明を省略する。
【００６３】
まず、図１１にスリープモードＭ２における音声処理制御装置１０とその周辺装置の電源状態を示す。図１１に示すように、このモードでは、音声処理制御装置１０のうち、電源ＤＶＤＤに基づき動作する電源制御回路１２、電源ＰＬＬＶＤＤに基づき動作するクロック生成回路１１、電源ＤＶＤＤ１に基づき動作するホストインタフェース１３が動作している。一方、電源ＤＶＤＤ２に基づき動作する制御回路１４、音声処理回路１５、オーディオインタフェース１６、電源ＤＶＤＤ３に基づき動作する記憶装置制御回路１７、電源ＭＥＭＶＤＤに基づき動作する記憶装置インタフェース１８は停止している。
【００６４】
ここで、スリープモードＭ２からスタンドアロンモードＭ３に移行する場合の手順について説明する。この手順のフローチャートを図１２に示す。図１２に示すように、この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ１０）。その後、電源ＤＶＤＤ２の出力を開始し、制御回路１４、音声処理回路１５、オーディオインタフェース１６を起動する（ステップＳ１１）。続いて、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ１２）。その後、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ１３）。これによって、ステップＳ１１、Ｓ１２で起動した各ブロックは所定の速度で動作を開始する。
【００６５】
ステップＳ１３が完了すると、制御回路１４が内部バスの動作速度の設定を行う（ステップＳ１４）。この内部バスの動作速度の設定について詳しくは後述する。ステップＳ１４が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ１５）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ１６）。その後、音声処理制御装置１０の動作が開始される。
【００６６】
ステップＳ１５、Ｓ１６においてダウンロードされるファームウェア等は、音声処理制御装置１０が動作するに当たり、その動作を行うために必要なもののみがダウンロードされる。ＲＡＭ１５１にダウンロードされるファームウェア等は、制御回路１４のＲＯＭ１４２に格納されている場合は、それを優先的にダウンロードする。一方、ＲＯＭ１４２に格納されていない場合は、アプリケーションプロセッサ４からダウンロードされる。また、経路制御回路１４１にダウロードされるファームウェアもＲＯＭ１４２に格納されている場合は、それを優先的にダウンロードする。
【００６７】
ステップＳ１６の内部バスの動作速度の設定について詳細に説明する。本実施の形態のＤＳＰ１５３は、実行する音声データの圧縮フォーマットに応じて動作速度を変更することが可能である。そのため、内部バスＩＢ２を介してデータの送受信を行う場合、制御回路１４あるいは記憶装置制御回路１７の動作速度とＤＳＰ１５１の動作速度とが異なる。内部バスの動作速度の設定は、このように動作速度の異なる回路間のデータの送受信を成立させるために行う。
【００６８】
制御回路１４が内部バスを経由したデータの送受信を行う場合、送信側回路と受信側回路とにそれぞれチップセレクト信号ＣＳとライト信号ＷＲ（あるいはリード信号ＲＤ）を出力する。送信側回路と受信側回路とは、このチップセレクト信号とライト信号又はリード信号に基づきデータの送受信を行う。制御回路１４が行う内部バスの設定の一例を図１３に示す。図１３では、チップセレクト信号ＣＳがロウレベルである期間にライト信号ＷＲ（あるいはリード信号ＲＤ）が所定の期間だけロウレベルになる。接続される回路は、ライト信号ＷＲ（あるいはリード信号ＲＤ）がロウレベルになる期間にアドレスデータＡＤＲとデータ信号ＤＡＴＡの送受信を行う。なお、アドレスデータＡＤＲとデータ信号ＤＡＴＡは、内部バス上の信号である。
【００６９】
図１３に示すように、ステップ１３において設定されるのは、チップセレクト信号ＣＳがロウレベルである期間Ｌ０の間の、ライト／リード信号ＷＲ／ＲＤのロウレベルの位置と期間である。この位置と期間は、期間Ｌ０の開始からライト／リード信号ＷＲ／ＲＤが立ち下がるまでの期間Ｌ１、ライト／リード信号ＷＲ／ＲＤの立ち下がりから立ち上がりまでの期間Ｌ２、ライト／リード信号ＷＲ／ＲＤの立ち上がりから期間Ｌ０までの期間Ｌ３を調整することで行われる。
【００７０】
スタンドアロンモードＭ３における音声処理制御装置１０とその周辺装置の電源状態と音声データの経路を図１４に示す。図１４に示すように、スタンドアロンモードＭ３では、音声処理制御装置１０のブロックは全て動作している。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはアプリケーションプロセッサ４を介することなく再生することが可能である。なお、図１４においては、アプリケーションプロセッサ４の電源は停止状態であるが、この電源は供給された状態であっても良い。また、アプリケーションプロセッサ４は、停止状態においてキーパッド５から入力があった場合は適宜起動し、周辺装置を動作させる。
【００７１】
スタンドアロンモードＭ３では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。制御回路１４は、記憶装置制御回路１７から出力された音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００７２】
次に、スリープモードＭ２からＤＳＰモードＭ４に移行する場合について説明する。スリープモードＭ２からＤＳＰモードＭ４に移行する場合の手順のフローチャートを図１５に示す。この場合、まず電源ＤＶＤＤ２の出力が開始され、制御回路１４と音声処理回路１５とオーディオインタフェース１６とが起動される（ステップＳ２０）。次に、クロック生成回路１１が生成するクロックの周波数の設定が行われる（ステップＳ２１）。続いて、制御回路１４が内部バスの設定を行う（ステップＳ２２）。このステップＳ２２の処理は、図１２に示すステップＳ１４の処理に相当する。
【００７３】
ステップＳ２２が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ２３）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ２４）。その後、音声処理制御装置１０の動作が開始される。ステップＳ２３、Ｓ２４の処理は、図１２に示すステップＳ１５、１６の処理に相当する。
【００７４】
ＤＳＰモードＭ４における音声処理制御装置１０とその周辺装置の電源状態とデータの経路とを図１６に示す。図１６に示すように、ＤＳＰモードＭ４では、音声処理制御装置１０のブロックのうち記憶装置制御回路１７と記憶装置インタフェース１８とは停止している。その他のブロックは動作している。また、音声データは、アプリケーションプロセッサ４からホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはアプリケーションプロセッサ４が出力し、この音声データを再生することが可能である。なお、図１６においては、記憶装置インタフェース１８の電源は停止状態であるが、この電源は供給された状態であっても良い。また、ＤＳＰモードＭ６では、ある程度の容量の音声データを一度に送信し、そのデータをストリームバッファ１５２に蓄積することで、アプリケーションプロセッサ４が停止する時間を長くすることが可能である。
【００７５】
ＤＳＰモードＭ４では、制御回路１４は、ホストインタフェース１３を介して入力される音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００７６】
次に、スリープモードＭ２からメモリアクセス＋ＤＳＰモードＭ５に移行する場合について説明する。スリープモードＭ２からメモリアクセス＋ＤＳＰモードＭ５に移行する場合の手順のフローチャートを図１７に示す。この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ３０）。その後、電源ＤＶＤＤ２の出力を開始し、制御回路１４、音声処理回路１５、オーディオインタフェース１６を起動する（ステップＳ３１）。続いて、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ３２）。その後、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ３３）。これによって、ステップＳ３１、Ｓ３２で起動した各ブロックは所定の速度で動作を開始する。
【００７７】
ステップＳ３３が完了すると、制御回路１４が内部バスの動作速度の設定を行う（ステップＳ３４）。ステップＳ３４は、図１２のステップＳ１４に相当する処理である。ステップＳ３４が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ３５）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ３６）。その後、音声処理制御装置１０の動作が開始される。
【００７８】
メモリアクセス＋ＤＳＰモードＭ５における音声処理制御装置１０とその周辺装置の電源状態と音声データの経路とを図１８に示す。図１８に示すように、メモリアクセス＋ＤＳＰモードＭ５では、音声処理制御装置１０のブロックは全て電源が供給された状態である。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、ホストインタフェース１３、アプリケーションプロセッサ４、ホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはメモリカード９から読み出され、アプリケーションプロセッサ４を介して送信される音声データを再生することが可能である。音声データを一度アプリケーションプロセッサ４に入力することで、アプリケーションプロセッサ４上で音声データに処理を加え、その処理後の音声データを再生することが可能である。この場合にアプリケーションプロセッサ４において行われる処理は、例えば記憶装置制御回路１７では解読できない形式の暗号の解読や音声データへの特殊効果の付加など、音声制御処理装置１０のみでは対応できない処理のことである。
【００７９】
メモリアクセス＋ＤＳＰモードＭ５では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。記憶装置制御回路１７から出力された音声データは、ホストインタフェース１３を介してアプリケーションプロセッサ４に送信される。アプリケーションプロセッサ４は、受信した音声データに対して音声処理制御装置回路１０だけでは処理できない処理を行う。その後、処理後の音声データは、ホストインタフェース１３を介して音声処理回路１５に送信される。音声処理回路１５では、アプリケーションプロセッサ４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００８０】
次に、スリープモードＭ２からメモリアクセスモードＭ６に移行する場合について説明する。スリープモードＭ２からメモリアクセスモードＭ６に移行する場合の手順のフローチャートを図１９に示す。この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ４０）。その後、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ４１）。そして、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ４２）。その後、音声処理制御装置１０の動作が開始される。
【００８１】
メモリアクセスモードＭ６における音声処理制御装置１０とその周辺装置の電源状態とデータの経路とを図２０に示す。図２０に示すように、メモリアクセスモードＭ６では、音声処理制御装置１０のブロックのうち制御回路１４、音声処理回路１５、オーディオインタフェース１６は停止した状態である。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、ホストインタフェース１３を介してアプリケーションプロセッサ４に送信される。つまり、メモリアクセスモードＭ６は、音声処理制御装置１０をメモリインタフェースとして使用するモードである。これによって、アプリケーションプロセッサ４がメモリインタフェースを搭載していない場合であっても、メモリカードを使用することが可能である。なお、このモードでは、メモリカード９からのデータの読み出しに限らず、書き込みを行うことも可能である。また、メモリカード９に格納されるデータは、音声データに限らず、例えば動画や静止画等のデータであっても良い。なお、メモリカード９に格納されるデータは、必ずしも暗号化されている必要はない。
【００８２】
上記説明より、本実施の形態にかかる音声処理制御装置１０によれば、スタンドアロンモードＭ３を使用することで、アプリケーションプロセッサ４の電源を停止した状態であっても、音声データの再生が可能である。アプリケーションプロセッサ４の電源を停止させた場合、機器全体の消費電力を大きく低減することができる。一方、音声処理制御装置１０は、音楽データの再生機能に特化しているため、その低消費電力は、アプリケーションプロセッサ４に比べ小さい。したがって、本実施の形態にかかる音声処理制御装置１０によれば、音楽データの再生を低消費電力で行うことができ、長時間の音楽再生を行う機器を実現することが可能である。
【００８３】
また、メモリアクセスモードＭ６を有することで、アプリケーションプロセッサ４が記憶装置インタフェースを有していない場合であっても、メモリカードへのアクセスが可能になる。これによって、従来ではアプリケーションプロセッサ４上に搭載されていた記憶装置インタフェースが必要なくなるため、アプリケーションプロセッサ４の配置面積を小さくすることが可能である。つまり、機器の小型化が可能である。
【００８４】
実施の形態２
実施の形態２にかかる音声処理制御装置１０'は、実施の形態１にかかる音声処理制御装置１０にセレクタ１９を追加したものである。図２１に実施の形態２にかかる音声処理制御装置１０'とその周辺装置のブロック図を示す。図２１に示すように、セレクタ１９は、オーディオインタフェース１６と入出力端子との間に配置される。また、実施の形態２にかかるアプリケーションプロセッサ４'は、音声出力端子を有している。この音声出力端子は、例えばＩ２Ｓ規格に準拠したものである。
【００８５】
セレクタ１９は、複数の入出力端子のうち選択した入出力端子から入力される音声データを音声処理回路１５に送信し、音声処理回路１５で生成された音声データを複数の入出力端子のうち選択した入出力端子から出力する。例えば、アプリケーションプロセッサ４から入力される音声データを音声処理回路１５に送信し、音声処理回路１５で処理された音声データをアナログフロントエンド８に送信する。
【００８６】
図２２に実施の形態２にかかる音声処理制御装置１０'の詳細なブロック図を示す。図２２を参照して実施の形態２にかかる音声処理制御装置１０'について説明する。なお、実施の形態１と同じものについては、同一の符号を付して説明を省略する。
【００８７】
図２２に示すように、音声処理制御装置１０'のオーディオインタフェース１６は、例えば２つの入出力バッファ（オーディオインタフェース１６１、１６２）を有している。オーディオインタフェース１６１、１６２は、例えばＩ２Ｓ規格に準拠したデータの送受信を行うことができる。また、オーディオインタフェース１６１、１６２は、内部バスＩＢ３を介してＤＳＰ１５３と接続される。ＤＳＰ１５３は、内部バスＩＢ３の設定に基づきオーディオインタフェース１６１、１６２のうちいずれか一方から入力される音声データを処理し、他方のオーディオインタフェースに処理した音声データを出力する。なお、実施の形態２においても、ＤＳＰ１５３は、実施の形態１と同様の動作をすることは可能である。
【００８８】
セレクタ１９は、セレクタ１９１、１９２を有している。セレクタ１９１、１９２は、例えばＩ２Ｓ規格に準拠したデータの送受信を行うことが可能である。セレクタ１９１は、オーディオインタフェース１６１に接続され、セレクタ１９２は、オーディオインタフェース１６２に接続される。また、セレクタ１９１、１９２は、それぞれ４つの入出力端子に接続されている。例えば、セレクタ１９１は、オーディオ出力信号ＡＳＯ１、オーディオ入力信号ＡＳＩ１、チャンネル切り替えクロック信号ＬＲＣＬＫ１、ビットクロック信号ＢＣＬＫ１の入出力端子に接続される。また、セレクタ１９２は、オーディオ出力信号ＡＳＯ２、オーディオ入力信号ＡＳＩ２、チャンネル切り替えクロック信号ＬＲＣＬＫ２、ビットクロック信号ＢＣＬＫ２の入出力端子に接続される。
【００８９】
また、セレクタ１９１、１９２は、互いに接続されており、オーディオインタフェース１６を介することなくセレクタ１９１、１９２の間でデータの送受信をすることが可能である。なお、セレクタ１９は、電源ＤＶＤＤ１に基づき動作している。音声処理制御装置１０'は、セレクタ１９の機能を使用した透過モードを有している。透過モードは、例えばアプリケーションプロセッサ４が生成した音声データを、音声処理制御装置１０'のＤＳＰ１５３を介さずに、そのままアナログフロントエンド８に送信することができる。つまり、一方のセレクタに入力されたデータを何らの処理をすることなく他方のセレクタから出力できるモードが透過モードである。この透過モードを使用する場合、セレクタ１９が電源ＤＶＤＤ１に基づき動作していることから、電源ＤＶＤＤ１が出力されている状態であれば良い。
【００９０】
実施の形態２にかかる音声処理制御装置１０'の動作モードとそのモードの遷移について図２３に示す。図２３に示すように、実施の形態１のスリープモードＭ２に代えて実施の形態２の透過モードＭ２'が設定される。スリープモードＭ２と透過モードＭ２'とでは、供給される電源の状態は同じである。この透過モードＭ２'を使用してアプリケーションプロセッサ４からアナログフロントエンド８に音声データを送る場合の音声処理制御装置１０'とその周辺装置との電源状態を図２４に示す。
【００９１】
図２４に示すように、透過モードＭ２'では、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、セレクタ１９が動作している。アプリケーションプロセッサ４から出力される音声データは、セレクタ１９を介してアナログフロントエンド８に送信されている。
【００９２】
つまり、この透過モードＭ２'を使用することで、本実施の形態２にかかる音声処理制御装置１０'を搭載していない場合と同じ音声データの経路を擬似的に作成することができる。つまり、実施の形態２にかかる音声処理制御装置１０'は、セレクタ１９を搭載することで、既存のシステムに対して単純に追加することができる。これによって、既存のシステムをほとんど変更することなく、音声処理制御装置１０'を追加したシステムを設計することが可能である。
【００９３】
また、他の一例として、セレクタ１９を介して、イコライザー２０を接続したシステムを図２５に示す。イコライザー２０は、音声データに対して特殊音響効果を加えるものであって、例えば擬似３Ｄ音響を生成する３Ｄプロセッサ等である。この場合、音声処理制御装置１０'とイコライザー２０との接続は、例えばセレクタ１９の一方のセレクタをイコライザー２０の入力端子と接続し、他方のセレクタをイコライザー２０の出力端子と接続する。
【００９４】
スタンドアロンモードＭ３において、イコライザー２０を使用した場合の電源状態と音声データの経路を示すブロック図を図２６に示す。図２６に示すように、この場合の電源は、アプリケーションプロセッサ４の電源のみが停止した状態となっている。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、制御回路１４、音声処理回路１５、オーディオインタフェース１６、セレクタ１９、イコライザー２０、セレクタ１９、音声処理回路１５、オーディオインタフェース１６、セレクタ１９の順に通過し、アナログフロントエンド８に送信される。ここで、音声データが同じ経路を入力と出力とで使用する場合、その経路については時分割で入出力状態を切り替えることで、データの衝突を回避する。
【００９５】
このスタンドアロンモードＭ３では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。制御回路１４は、記憶装置制御回路１７から出力された音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６とセレクタ１９を介して出力する。出力された音声データは、イコライザー２０で特殊音響効果が加えられる。イコライザー２０で処理された音声データは、セレクタ１９とオーディオインタフェース１６を介して、音声処理回路１５に送信される。このとき、音声処理回路１５のＤＳＰ１５３による処理は特には行わない。受信された音声データは、音声処理回路１５のストリームバッファ１５２に一時記憶され、その後、オーディオインタフェース１６とセレクタ１９を介して出力される。なお、音声データをイコライザー２０に送信する前にデコードするか、イコライザー２０での処理の後にデコードするかはイコライザー２０の機能によって決定されるものであり、いずれの順序でデコードを行うかは任意に設定可能である。また、音声処理回路１５とイコライザー２０との間の音声データの送受信を行う経路は、セレクタ１９１を介する経路を使用し、音声処理回路とアナログフロントエンドとの間のデータの送受信にはセレクタ１９２を使用するが、これは周辺回路の接続に応じて変更することが可能である。
【００９６】
上記説明より、音声処理制御装置１０'は、セレクタ１９を有することで、音声データに特殊音響効果を加えるようなイコライザー２０を接続することができる。つまり、音声処理制御装置１０'は、音声処理制御装置１０'だけでは得ることができない機能を容易に追加することが可能である。
【００９７】
実施の形態３
実施の形態３にかかるアプリケーションプロセッサ４''は、実施の形態２にかかるアプリケーションプロセッサ４'に対して、記憶装置インタフェースを追加したものである。アプリケーションプロセッサ４''は、記憶装置インタフェースを有しているため、音声処理制御装置１０'を介することなくメモリカード９にアクセスすることが可能である。このアプリケーションプロセッサ４''を用いた場合の音声処理制御装置１０'とその周辺装置とのブロック図を図２７に示す。
【００９８】
図２７に示すように、この場合は、アプリケーションプロセッサ４''からメモリカード９へのアクセス経路が追加される。また、アプリケーションプロセッサ４''がメモリカード９にアクセスした場合の不具合を回避するため、音声処理制御装置１０'の記憶装置インタフェース１８の出力は、ハイインピーダンス出力の状態を生成することができるようにすることが好ましい。
【００９９】
アプリケーションプロセッサ４''が直接メモリカード９にアクセスした場合の音声データの経路とそのときの音声処理制御装置１０'の電源状態のブロック図を図２８に示す。図２８に示すように、この場合、音声処理制御装置１０'の記憶装置制御回路１７及び記憶装置インタフェース１８は、停止状態である。音声データは、アプリケーションプロセッサ４''を介して、音声処理制御装置１０'の音声処理回路１５で処理された後にアナログフロントエンド８に送信される。つまり、この場合、音声処理制御装置１０'は、ＤＳＰモードの動作となる。
【０１００】
この場合、メモリカード９から読み出した音声データに施された著作権保護のための暗号はアプリケーションプロセッサ４で復号される。そして、アプリケーションプロセッサ４は、暗号が解除された音声データを出力する。アプリケーションプロセッサ４から出力された音声データは、ホストインタフェース１３を介して音声処理回路１５に送信される。音声処理回路１５では、受信した音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【０１０１】
一方、音声処理制御装置１０'を透過モードで使用しても、音声データの再生を行うことができる。音声処理制御装置１０'を透過モードで使用した場合の音声データの経路を図２９に示す。図２９に示すように、音声データは、メモリカード９から読み出され、アプリケーションプロセッサ４とセレクタ１９とを介してアナログフロントエンド８に送信される。
【０１０２】
この場合、メモリカード９から読出した音声データに施された著作権保護のための暗号はアプリケーションプロセッサ４で復号される。さらに、アプリケーションプロセッサ４は、暗号が解除された音声データのデコードを行う。アプリケーションプロセッサ４は、このデコード後の音声データを出力し、セレクタ１９を介して音声データをアナログフロントエンド８に送信する。
【０１０３】
上記説明より、音声処理制御装置１０'は、音声処理制御装置１０'内の記憶装置インタフェース１８がハイインピーダンス出力をすることが可能である。このことより、アプリケーションプロセッサ４''が記憶装置インタフェースを有している場合であっても、特に問題なく使用することができる。つまり、アプリケーションプロセッサ４''が記憶装置インタフェースを有している場合であっても、既存のシステムからほとんどシステムを変更することなく音声処理制御装置１０'を使用することが可能である。
【０１０４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電源ＤＶＤＤ２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６に電源を供給するが、これらのブロック対して別々の制御が可能な電源を準備しても良い。これによって、ブロック毎にさらに細かな制御を行うことができるため、より消費電力を低減することが可能である。
【図面の簡単な説明】
【０１０５】
【図１】実施の形態１にかかる携帯電話１のブロック図である。
【図２】実施の形態１にかかる音声処理制御装置とその周辺装置とのブロック図である。
【図３】実施の形態１にかかる音声処理制御装置の詳細なブロック図である。
【図４】実施の形態１にかかる音声処理制御回路の電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ２の起動の手順を示すタイミングチャートである。
【図５】実施の形態１にかかる音声処理制御回路の電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ３の起動の手順を示すタイミングチャートである。
【図６】実施の形態１にかかる音声処理制御装置の動作中に電源ＤＶＤＤ２の出力を切り替える場合のタイミングチャートである。
【図７】実施の形態１にかかる音声処理制御装置の動作中に電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤの出力を切り替える場合のタイミングチャートである。
【図８】実施の形態１にかかる音声処理制御回路において各電源を停止させる場合のタイミングチャートである。
【図９】実施の形態１にかかる音声処理制御装置の動作モードとその動作モードの状態遷移図である。
【図１０】実施の形態１にかかる音声処理制御回路の各動作モードにおける電源の状態を示す表である。
【図１１】実施の形態１にかかる音声処理制御回路がスリープモードである場合の電源状態を示す図である。
【図１２】実施の形態１にかかる音声処理制御回路がスリープモードからスタンドアロンモードに移行する場合の手順を示すフローチャートである。
【図１３】実施の形態１にかかる制御回路が行う内部バスの設定の一例を示す図である。
【図１４】実施の形態１にかかる音声処理制御装置がスタンドアロンモードである場合の電源状態と音声データの経路とを示す図である。
【図１５】実施の形態１にかかる音声処理制御回路がスリープモードからＤＳＰモードに移行する場合の手順を示すフローチャートである。
【図１６】実施の形態１にかかる音声処理制御装置がＤＳＰモードである場合の電源状態と音声データの経路とを示す図である。
【図１７】実施の形態１にかかる音声処理制御回路がスリープモードからメモリアクセス＋ＤＳＰモードに移行する場合の手順を示すフローチャートである。
【図１８】実施の形態１にかかる音声処理制御装置がメモリアクセス＋ＤＳＰモードである場合の電源状態と音声データの経路とを示す図である。
【図１９】実施の形態１にかかる音声処理制御回路がスリープモードからメモリアクセスモードに移行する場合の手順を示すフローチャートである。
【図２０】実施の形態１にかかる音声処理制御装置がメモリアクセスモードである場合の電源状態とデータの経路とを示す図である。
【図２１】実施の形態２にかかる音声処理制御装置とその周辺装置のブロック図である。
【図２２】実施の形態２にかかる音声処理制御装置の詳細なブロック図である。
【図２３】実施の形態２にかかる音声処理制御装置の各動作モードとその動作モードの状態遷移図である。
【図２４】実施の形態２にかかる音声処理制御回路が透過モードである場合の電源状態と音声データの経路とを示す図である。
【図２５】実施の形態２にかかる音声処理制御装置にイコライザーを接続したブロック図である。
【図２６】実施の形態２にかかる音声処理制御回路にイコライザーを接続し、スタンドアロンモードで動作させた場合の電源状態と音声データの経路とを示す図である。
【図２７】実施の形態３にかかるアプリケーションプロセッサを用いた場合の音声処理装置とその周辺装置とのブロック図である。
【図２８】実施の形態３にかかるアプリケーションプロセッサを用いてメモリカード９にアクセスした場合の電源状態と音声データの経路とを示す図である。
【図２９】実施の形態３にかかるアプリケーションプロセッサを用いてメモリカード９にアクセスし、音声処理制御装置をＤＳＰモードで動作させた場合の電源状態と音声データの経路とを示す図である。
【符号の説明】
【０１０６】
１ 携帯電話
２ アンテナ
３ 通信部
４ アプリケーションプロセッサ
５ キーパッド
６ カメラモジュール
７ 表示装置
８ アナログフロントエンド
９ 記憶装置（メモリカード）
１０ 音声処理制御装置
１１ クロック生成回路
１２ 電源制御回路
１３ ホストインタフェース
１３１ 割り込みコントローラ
１３２ ＣＰＵインタフェース
１３３ コントロールレジスタ
１４ 制御回路
１４１ 経路制御回路
１４２ ＲＯＭ
１５ 音声処理回路
１５１ ＲＡＭ
１５２ ストリームバッファ
１５３ ＤＳＰ
１６、１６１、１６２ オーディオインタフェース
１７ 記憶装置制御回路
１８ 記憶装置インタフェース
１９、１９１、１９２ セレクタ
２０ イコライザー
８１ ＤＡＣ
８２ アンプ
ＩＢ１〜ＩＢ３ 内部バス
ＳＰ スピーカ
【技術分野】
【０００１】
本発明は半導体装置及び信号処理システムに関し、特に本発明の半導体装置と本発明の半導体装置に接続される周辺の半導体装置との間で実現する機能に応じて半導体装置の動作を切り替えることが可能な半導体装置及び信号処理システムに関する。
【背景技術】
【０００２】
近年の携帯電話は、通話機能のほかに、音楽再生機能などのアプリケーション機能を有している。このような携帯電話のうち、特許文献１には、通話機能を実現するＬＳＩと、アプリケーション機能を実現するＬＳＩとを一の半導体チップとした技術が特許文献１に開示されている。一方、特許文献２には、通話機能を実現するＬＳＩと、アプリケーション機能を実現するＬＳＩとが、別個に設けられた技術が開示されている。
【特許文献１】特開２００４−３４３３８３号公報
【特許文献２】特開２００５−１３６５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献２に記載されているように、携帯電話に複数の半導体装置が搭載された場合、１つの機能（例えば音楽再生機能）を、それら複数の半導体装置のうちの１つのみを使用して実現するのか、それとも複数の半導体装置を協同させて実現するのかについては、改良の余地がある。
【課題を解決するための手段】
【０００４】
本発明にかかる半導体装置は、第１ないし第４外部端子と復号回路を有し、第１のモードにおいて、前記第１外部端子から第１符号化データを入力し、前記第２符号化データを前記復号回路で復号して第１復号化データとし、前記第４外部端子から前記第１復号化データを出力し、第２のモードにおいて、前記第１外部端子から第２符号化データを入力し、前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、前記第３外部端子から、前記第２外部端子から出力された前記第２符号化データを入力し、前記第３外部端子から入力した前記第２符号化データを前記復号回路で復号して第２復号化データとし、前記第４外部端子から、前記第２復号化データ出力すること、を特徴とするものである。
【０００５】
本発明にかかる半導体装置によれば、第１のモードにおいては、本発明の半導体装置とその周辺の半導体装置とを利用し高度な機能を実現することができる。一方、第２のモードにおいては、周辺の半導体装置とは独立して、本発明の半導体装置のみで実現可能な機能を実行することが可能である。
【０００６】
本発明にかかる信号処理システムは、第１ないし第４外部端子と復号回路とを有する第１半導体装置と、第５および第６外部端子を有する第２半導体装置と、を有し、第１のモードにおいて、前記第１半導体装置が、前記第１外部端子から第１符号化データを入力し、前記第２符号化データを前記復号回路で復号して第１復号化データとし、前記第４外部端子から前記第１復号化データを出力し、第２のモードにおいて、前記第１半導体装置が、前記第１外部端子から第２符号化データを入力し、前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、前記第２半導体装置が、前記第５外部端子から、前記第１半導体装置が前記第２外部端子から出力した前記第２符号化データを入力し、前記第６外部端子から、前記第５外部端子から入力した前記第２符号化データを出力し、前記第１半導体装置が、前記第３外部端子から、前記第２半導体装置が前記第６外部端子から出力した前記第２符号化データを入力し、前記復号回路で前記第３外部端子から入力した前記第２符号化データを復号して第２復号化データとし、前記第４外部端子から前記第２復号化データを出力すること、と特徴とするものである。
【０００７】
本発明にかかる信号処理システムによれば、第１のモードにおいて、第１半導体装置と第２半導体装置を協同で動作させて高度な機能を実現することが可能である。一方、第２のモードでは、第２半導体装置とは独立して、第１半導体装置のみで実現可能な機能を実行することが可能である。
【発明の効果】
【０００８】
本発明にかかる半導体装置によれば、その他の半導体装置が停止した状態であっても、データへのアクセスとそのデータの処理とを独立して行うことが可能であり、機器全体の消費電力を低減することが可能である。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる半導体装置を搭載した携帯機器の一例として、携帯電話を説明する。本発明にかかる携帯電話１のブロック図を図１に示す。図１に示すように、携帯電話１は、アンテナ２、通信部３、第２半導体装置（例えば、アプリケーションプロセッサ４）、キーパッド５、カメラモジュール６、表示装置７、アナログフロントエンド８、記憶装置９、第１半導体装置（例えば、音声処理制御装置１０）を有している。ここで、本発明にかかる半導体装置は、音声処理制御装置１０として搭載されるものである。
【００１０】
アンテナ２は、携帯電話１で使用される電波の送受信を行うものである。通信部３は、携帯電話１で使用される電波の処理部であって、例えば送信する電波の符号化と受信した電波の復号化を行う。通信部３は、例えばＲＦ（Radio Frequency）回路とＤＢＢ（Digital Base Band）回路とによって構成される。アプリケーションプロセッサ４は、携帯電話に搭載される各種の機能を実行するものである。したがって、アプリケーションプロセッサ４は、多くのブロックを有している。例えば、ソフトウェアに基づき演算と制御を行う中央演算処理装置（ＣＰＵ：Central Processing Unit）、ＣＰＵで用いられるソフトウェアを格納するソフトウェア格納部、カメラモジュール等の周辺装置を制御する周辺装置制御部、動画のエンコード又はデコードを行う動画処理部、静止画のエンコード又はデコードを行う静止画処理部、機器に搭載される装置の電源を制御する電源制御部等を有している。
【００１１】
キーパッド５は、ユーザーが携帯電話１を操作するためのインタフェースである。アプリケーションプロセッサ４は、このキーパッド５からの指示に基づき様々な制御を行う。カメラモジュール６は、静止画あるいは動画を撮影する撮像素子を搭載した装置である。表示装置７は、各種の処理結果を表示する装置である。アナログフロントエンド８は、デジタル信号で処理された音声信号をアナログ信号に変換し、スピーカＳＰ等の音声出力装置を駆動する。音声処理制御装置１０は、音声データの処理を行うものであって、詳細は後述する。記憶装置９は、データを記憶する装置である。本実施の形態では、記憶装置９として外部から携帯機器に挿入されるメモリカードを用いる。このメモリカードは、所定の規格に基づき動作し、この規格に基づいた制御を行う記憶装置制御回路によって制御される。なお、記憶装置９は、外部から挿入されるメモリカードに限られたものではなく、例えば内蔵された記憶装置でも良い。
【００１２】
次に、音声処理制御装置１０について詳細に説明する。図２に、音声処理制御装置１０とその周辺装置とのブロック図を示す。図２に示すように、音声処理制御装置１０は、アプリケーションプロセッサ４、メモリカード９、アナログフロントエンド８とバス配線を介して接続される。ここで、アナログフロントエンド８は、ＤＡＣ８１、アンプ８２を有している。ＤＡＣ８１は、音声処理制御装置１０が生成するデジタル信号をアナログ信号に変換し、アンプ８２に出力する。アンプ８２は、ＤＡＣ８１が出力するアナログ信号を増幅して、スピーカＳＰを駆動する。スピーカＳＰが駆動されることによって音声が出力される。
【００１３】
また、音声処理制御装置１０は、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、制御回路１４、復号回路（例えば、音声処理回路１５）、オーディオインタフェース１６、記憶装置制御回路１７、記憶装置インタフェース１８を有している。
【００１４】
クロック生成回路１１は、外部から入力される基準クロック信号ＣＬＫＩＮに基づき音声処理制御装置１０で使用されるクロック信号を生成する。電源制御回路１２は、外部から供給される電源電圧を各ブロックに分配し、分配した電源毎に独立した制御を行う。ホストインタフェース１３は、音声処理制御装置１０を制御するアプリケーションプロセッサ４との間で信号の送受信を行う。制御回路１４は、音声処理制御装置１０内で送受信されるデータの通過経路を制御する。音声処理回路１５は、符号化データ（例えば、所定のフォーマットで圧縮された音声データ）を復号化して、復号化データ（例えば、非圧縮状態の音声データ）を生成する。復号化された音声された音声データは、オーディオインタフェース１６を介してアナログフロントエンド８に送信され、アナログフロントエンド８がスピーカＳＰを駆動することで音声データが再生される。オーディオインタフェース１６は、音声処理制御装置１０と音声処理制御装置１０に接続される装置との間でデータの送受信を行う。なお、後述する第１〜第４の動作モードにおいては、第１〜第４符号化データと第１〜第４復号化データとして上記符号化データと復号化データをそれぞれ用いる。
【００１５】
記憶装置制御回路１７は、本実施の形態では、メモリカード９へのデータの書き込みとデータの読み出しとを制御する。記憶装置インタフェース１８は、音声処理制御装置１０とメモリカード９との間のデータの送受信を行う。なお、本実施の形態におけるメモリカード９には、例えば著作権保護のために暗号化されたデータが記憶されている。この暗号化されたデータは、記憶装置制御回路１７によって復号化される。また、記憶装置制御回路１７は、メモリカード９にデータを書き込む場合に、このデータを暗号化する。暗号化されたデータは、記憶装置インタフェース１８を介してメモリカードに書き込まれる。
【００１６】
つまり、本実施の形態にかかる音声処理制御装置１０は、記憶装置制御回路１７を有することで、メモリカードとの間で音声データの送受信を行うことが可能である。また、音声処理回路１５を有することで圧縮された音声データの復号化が可能である。さらに、制御回路１４は、音声処理制御装置１０内のデータの経路を制御することが可能である。ここで、制御回路１４によって、記憶装置制御回路１７が読み出した音声データを音声処理回路１５に送信することによって、音声処理制御装置１０は、アプリケーションプロセッサ４を介することなく音声データの再生が可能である。つまり、音声処理制御装置１０は、アプリケーションプロセッサ４とは独立してメモリカード上の音声データを再生することが可能である。
【００１７】
アプリケーションプロセッサ４は、多くの機能を実現するために、回路規模が大きく消費電力が大きい。一般的に、アプリケーションプロセッサ４は、動画処理などを行うために高い計算能力を有しているが、音声データの再生には、動画処理ほどの処理能力は必要ない。計算能力が大きくなると、回路規模の増大あるいはクロック周波数の増大から消費電力が大きくなる。つまり、アプリケーションプロセッサ４を用いて音声データの再生を行った場合、必要以上に電力を消費することになる。
【００１８】
これに対し、本発明にかかる音声処理制御装置１０によれば、音声データの処理に特化した音声処理回路１５によって音声データを再生することが可能である。また、音声処理制御装置１０は、アプリケーションプロセッサ４とは独立してメモリカード上の音声データを再生することが可能である。このことより、アプリケーションプロセッサ４を停止した低消費電力状態であっても、音声処理制御装置１０によって音声データを再生することが可能である。つまり、機能を特化し、その他の部分にかかる消費電力を削減することで、特化した機能を実行しながら、機器全体の消費電力を低減することが可能である。
【００１９】
ここで、音声処理制御装置１０についてより詳細に説明する。音声処理制御装置１０の詳細なブロック図を図３に示す。図３に示すように、音声処理制御装置１０は、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＭＥＭＶＤＤを入力する電源端子、データ信号ＩＮＴ、ＤＡＴＡ、ＰＯＷ＿ＣＮＴ、ＡＳＯ、ＭＥＭ＿ＤＡＴＡの入出力端子、リセット信号ＲＥＳＥＴ＿Ｂ、ＭＥＭ＿ＲＳＴＢが入力されるリセット端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子を有している。なお、データ信号ＤＡＴＡ、ＭＥＭ＿ＤＡＴＡの入出力端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子は、入力用と出力用の端子が個別に準備されていても良く、また１つの端子で入力と出力とを行うようにしても良い。また、以下の説明においては、第１外部端子をＭＥＭ＿ＤＡＴＡの入出力端子とし、第２外部端子をデータ信号ＤＡＴＡの入出力端子を出力端子として使用する場合の端子とし、第３外部端子をデータ信号ＤＡＴＡの入出力端子を入力端子として使用する場合の端子とし、第４外部端子をデータ信号ＡＳＯの入出力端子とし、第５外部端子をアプリケーションプロセッサ４におけるデータ信号ＤＡＴＡの入力端子とし、第６外部端子をアプリケーションプロセッサ４におけるデータ信号ＤＡＴＡの出力端子とする。
【００２０】
各電源端子に外部の装置より供給される電源に基づき音声処理制御装置１０は動作する。入出力端子、リセット端子及びクロック入出力端子は、入力バッファあるいは出力バッファとを有している。これらのバッファは、電源ＥＶＤＤ、ＭＥＭＶＤＤに基づき動作する。例えば、データ信号ＩＮＴ、ＤＡＴＡ、ＰＯＷ＿ＣＮＴ、ＡＳＯの入出力端子、リセット信号ＲＥＳＥＴ＿Ｂ、ＭＥＭ＿ＲＳＴＢの入力端子、クロック信号ＬＲＣＬＫ、ＢＣＬＫ、ＣＬＫＩＮの入出力を行うクロック入出力端子は、電源ＥＶＤＤに基づき動作する。また、データ信号ＭＥＭ＿ＤＡＴＡの入出力端子は、電源ＭＥＭＶＤＤに基づき動作する。なお、本実施の形態では、音声処理制御装置１０と音声処理制御装置１０の周辺の回路とで動作電源電圧が異なる。そのため、電源端子及び入出力端子ＭＥＭ＿ＤＡＴＡ以外の端子は、レベルシフト回路を有している。このレベルシフト回路によって、音声処理制御装置１０内の信号の振幅とその他の回路の信号の振幅とを整合させている。また、メモリカード９も音声処理制御装置１０とは異なる電源電圧で動作するが、ここでは、記憶装置インタフェース１８がレベルシフトを行うことで信号振幅を整合させる。
【００２１】
また、前述の記載より、音声処理制御装置１０は、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７、記憶装置インタフェース１８を有している。図３を参照して、これらのブロックについて詳細に説明する。なお、各ブロックは内部バスＩＢ１、ＩＢ２を介して接続される。
【００２２】
クロック生成回路１１は、外部から入力される電源ＰＬＬＶＤＤに基づき動作する。また、クロック生成回路１１は、例えばＰＬＬ（Phase Locked Loop）回路であって、外部から入力されるクロック信号ＣＬＫＩＮに基づき、各ブロックの動作周波数に応じたクロックを生成する。本実施の形態では、クロック生成回路１１は、制御回路１４に供給するクロック信号ＣＰＵ＿ＣＬＫ、音声処理回路１５に供給するクロック信号ＤＳＰ＿ＣＬＫ、記憶装置制御回路１７に供給するクロック信号ＭＥＭ＿ＣＬＫを生成する。生成するクロック信号の周波数の設定は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づき行われる。なお、生成するクロック信号の周波数の設定は、ユーザーの使用状態によって変更することが可能である。
【００２３】
電源制御回路１２は、外部から入力される電源ＤＶＤＤを各ブロックに分配し、分配した電源毎に独立して制御を行う。なお、本実施の形態においては、電源制御回路１２は、入力される電源電圧を単に分配するだけであるが、入力される電源の電圧を昇圧あるいは降圧して、出力する電源毎に異なる電圧を生成しても良い。本実施の形態では、電源制御回路１２は、入力される電源ＤＶＤＤを３つに分配する。例えば、ホストインタフェース１３に供給される電源ＤＶＤＤ１と、制御回路１４、音声処理回路１５、オーディオインタフェース１６に供給される電源ＤＶＤＤ２と、記憶装置制御回路１７に供給される電源ＤＶＤＤ３とに分配する。分配される電源は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づき活性状態と不活性状態とが切り替えられ、電源毎に独立して制御される。
【００２４】
ホストインタフェース１３は、アプリケーションプロセッサ４と音声処理制御装置１０とを接続するバス配線を介してデータの送受信を行う。送受信されるデータは、レジスタアドレスとデータとが関連づけられたものである。つまり、音声処理制御装置１０は、バス配線上に、音声処理制御装置１０内のレジスタのレジスタアドレスを発見した場合は、そのレジスタアドレスに関連づけられたデータを受信し、そのデータに基づき動作する。また、音声処理制御装置１０は、出力するデータとそのデータの送信先となる装置のレジスタアドレスを関連づけて出力する。つまり、ホストインタフェース１３は、バス配線上のデータの監視と、バス配線へのデータの出力を行う。なお、音声処理制御装置１０内のブロックは、それぞれレジスタを有しており、レジスタに格納されるデータに応じて動作する。また、ホストインタフェース１３は、外部から入力されるリセット信号ＲＥＳＥＴ＿Ｂに応じて、停止状態と動作状態とが切り替わる。
【００２５】
ホストインタフェース１３は、割り込みコントローラ１３１、ＣＰＵインタフェース１３２、コントロールレジスタ１３３を有している。割り込みコントローラ１３１は、バス配線を監視し、アプリケーションプロセッサ４から出力されるデータ（例えば、割り込み命令ＩＮＴ）を受信する。この割り込み命令に応じて、割り込みコントローラ１３１は、音声処理制御装置１０が実行中の処理を中断させ、音声処理制御装置１０がアプリケーションプロセッサ４からのデータを受信できる状態にする。
【００２６】
ＣＰＵインタフェース１３２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７とアプリケーションプロセッサ４との間で送受信されるデータを中継する。ＣＰＵインタフェース１３２は、レジスタを有しており、送受信するデータをこのレジスタに一度記憶する。記憶されたデータを他のブロックが読み込む。このような動作によって、ＣＰＵインタフェース１３２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６、記憶装置制御回路１７とアプリケーションプロセッサ４との間の中継を行う。
【００２７】
例えば、音声処理制御装置１０からアプリケーションプロセッサ４にデータを送信する場合、音声処理制御装置１０内で処理されたデータを一度ＣＰＵインタフェース１３２のレジスタに記憶し、アプリケーションプロセッサ４は、レジスタに記憶されたデータを読み込む。一方、アプリケーションプロセッサ４から音声処理制御装置１０にデータを送信する場合、アプリケーションプロセッサ４から送信されたデータは、ＣＰＵインタフェース１３２のレジスタに記憶され、音声処理制御装置１０内のブロックは、このレジスタに記憶されたデータを読み込み、自ブロック内のレジスタにデータを格納する。
【００２８】
コントロールレジスタ１３３は、例えばアプリケーションプロセッサ４から送信される音声処理制御装置１０の電源状態に関するデータ（電源制御命令ＰＯＷ＿ＣＮＴ）を記憶する。コントロールレジスタ１３３に記憶されたデータに基づいて電源制御回路１２は、各ブロックに供給する電源を生成する。各ブロックに供給される電源と各ブロックの動作との関係について詳しくは後述する。
【００２９】
制御回路１４は、経路制御回路（ＣＰＵ）１４１、ＲＯＭ（Read Only Memory）１４２を有している。経路制御回路１４１は、ホストインタフェース１３と内部バスＩＢ１とを介してアプリケーションプロセッサ４から送信されるデータに基づいて、音声処理制御装置１０内で送受信されるデータの経路を制御する。本実施の形態の音声処理制御装置１０は、例えば内部のデータ経路を３つ有している。この経路は、記憶装置制御回路１７とアプリケーションプロセッサ４とをホストインタフェース１３と内部バスＩＢ１とを介して接続するメモリアクセスモードと、音声処理回路１５とアプリケーションプロセッサ４とをホストインタフェース１３と内部バスＩＢ１とを介して接続するＤＳＰモードと、記憶装置制御回路１７と音声処理回路１５とを内部バスＩＢ２を介して接続するスタンドアロンモードである。経路制御回路１４１は、内部バスＩＢ２を介してこれらのモードを記憶装置制御回路１７と音声処理回路１５とに指示する。各モードの詳細については後述する。
【００３０】
ＲＯＭ１４２は、例えば音声処理制御装置１０の動作に最低限必要な制御ソフト（以下、ファームウェアと称す）が格納されている。このファームウェアは、例えば音声処理制御装置１０を起動するときのレジスタの初期値や、音声処理回路１５が音声データの圧縮を解除するために必要な圧縮フォーマットに関する処理定義ファイル（以下、コーデックと称す）などである。本実施の形態では、ＲＯＭ１４２に少数のコーデックのみを準備する。例えば、準備されるコーデックは、メモリカードの規格上、暗号化して記憶することができる音楽データのフォーマットのみとする。これによって、ＲＯＭ１４２に必要な容量を小さくすることが可能である。
【００３１】
音声処理回路１５は、ＲＡＭ（Random Access Memory）１５１、ストリームバッファ１５２、ＤＳＰ（Digital Signal Processor）１５３を有している。ＲＡＭ１５１は、ＤＳＰ１５３が使用するファームウェア及びコーデック（以下、ファームウェア等と称す）を格納する。このファームウェア等は、内部バスＩＢ２を介してＲＯＭ１４２あるいはアプリケーションプロセッサ４からダウンロードされる。ストリームバッファ１５２は、入力されたデータを入力された順番で出力するＦＩＦＯ（First In First Out）機能を有している。ストリームバッファ１５２には、ＤＳＰ１５３で処理される音声データが格納される。
【００３２】
ＤＳＰ１５３は、音声データの処理を行う演算器であって、ＲＡＭ１５１に格納されたファームウェア等に基づき圧縮された音声データ（エンコードデータ）の復号化（デコード）を行う。本実施の形態のＤＳＰ１５３は、予め設定された圧縮フォーマットに対する復号化については、ハードウェアにて処理を行うことが可能である。この復号化処理をソフトウェアにて行う場合、ソフトウェアを変更することで様々な圧縮フォーマットを扱うことができる。しかしながら、復号化処理に加えソフトウェアを実行しなければならないため、高い演算能力が必要になり、ＤＳＰにおける消費電力が大きくなる。これに対して、復号化処理をハードウェアで行う場合、入力されるデータの復号化のみを行えば良い。したがって、予め入力される音声データの圧縮フォーマットが予測できる場合、予測される復号化処理をハードウェアで行うことで、ＤＳＰ１５３の無駄な演算を省き、ＤＳＰ１５３の消費電力を低減することが可能である。ＤＳＰ１５３で復号化された音声データは、オーディオインタフェース１６を介して出力される。
【００３３】
オーディオインタフェース１６は、例えば音声データを送受信する際に用いられるＩ２Ｓ（Inter-IC Sound）規格に準拠したデータ通信を行うことが可能な入出力インタフェースである。Ｉ２Ｓ規格では、ビットクロックＢＣＬＫに同期して音声データの送受信を行い、チャンネル切り替えクロックＬＲＣＬＫに同期して、左側チャンネル用の音声データと右側チャンネル用の音声データとを切り替えて音声データを送受信する。本実施の形態においては、アナログフロントエンド８よりこのビットクロックＢＣＬＫとチャンネル切り替えクロックＬＲＣＬＫを受信し、このクロック信号に同期してＤＳＰ１５３で生成された音声データをアナログフロントエンド８に送信する。なお、以下の説明においては、ビットクロックＢＣＬＫ及びチャンネル切り替えクロックＬＲＣＬＫとを出力する回路をマスターと称し、ビットクロックＢＣＬＫ及びチャンネル切り替えクロックＬＲＣＬＫを受信する側の回路をスレーブと称する。
【００３４】
記憶装置制御回路１７は、本実施の形態では、メモリカード９へのデータの書き込みとデータの読み出しとを制御する。読み出されたデータは、内部バスＩＢ１を介してアプリケーションプロセッサ４に送信され、あるいは、内部バスＩＢ２を介して音声処理回路１５に送信される。書き込みデータは、内部バスＩＢ１を介してアプリケーションプロセッサ４から送信される。なお、本実施の形態におけるメモリカード９には、例えば著作権保護のために暗号化されたデータが記憶されている。この暗号化されたデータは、記憶装置制御回路１７によって復号化される。また、記憶装置制御回路１７は、メモリカード９にデータを書き込む場合に、このデータを暗号化する。暗号化されたデータは、記憶装置インタフェース１８を介してメモリカードに書き込まれる。なお、記憶装置制御回路１７は、外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢに応じて、停止状態と動作状態とが切り替わる。
【００３５】
記憶装置インタフェース１８は、外部から供給され、メモリカードの電源としても使用される電源ＭＥＭＶＤＤに基づき動作する。記憶装置インタフェース１８は、メモリカードと記憶装置制御回路１７との間のデータを中継する。このとき、記憶装置インタフェース１８は、中継するデータの信号振幅をレベルシフトする。例えば、メモリカード９から読み出しデータの信号振幅を音声処理制御装置１０の動作電源電圧ＤＶＤＤに基づいた信号振幅に変換する。書き込みデータの場合は、読み出しデータとは逆の振幅変換を行う。
【００３６】
ここで、電源制御回路１２が生成する電圧について、特に各電源の制御タイミングについて詳細に説明する。まず、外部から入力される電源について説明する。本実施の形態では、外部から入力される電源は、電源ＥＶＤＤ、ＭＥＭＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤがある。これらの電源で電圧値は、電源が供給されるブロックに基づき値が設定される。本実施の形態では、電源ＭＥＭＶＤＤは、メモリカード９の規格に応じて設定される電圧であって、例えば１．８Ｖ〜３．３Ｖ程度の電圧値となる。一方、電源ＥＶＤＤは、アプリケーションプロセッサ４あるいはその他周辺回路が動作する電源電圧に基づいて設定される電圧であって、例えば、１．８Ｖ程度の電圧値となる。電源ＤＶＤＤ、ＰＬＬＶＤＤは、音声処理制御装置１０が動作する電源電圧であって、例えば１．２Ｖ程度の電源電圧となる。本実施の形態においては、音声処理制御装置１０の主なブロックに供給される電源電圧を周辺に接続される回路の電源電圧よりも低くすることで、音声処理制御装置１０の消費電力を低減することが可能である。
【００３７】
次に、各電源の起動手順について説明する。本実施の形態で外部から供給される電源のうち電源ＥＶＤＤは、端子の電源となるため、電源ＤＶＤＤ、ＰＬＬＤＶＤＤよりも先に起動される。さらに、電源ＥＶＤＤを電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動した場合、ブロック間で貫通電流が発生する、あるいは音声処理制御装置１０が制御不能になる等の問題がある。また、電源ＭＥＭＶＤＤは、メモリカード９の挿入に応じて起動されるため、電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動することが可能である。なお、電源ＥＶＤＤと電源ＭＥＭＶＤＤとの間においては、起動の順序に制約はない。以下の説明においては、電源ＥＶＤＤ及び電源ＭＥＭＶＤＤは、電源ＤＶＤＤ、ＰＬＬＶＤＤよりも先に起動されているものとする。
【００３８】
また、電源ＤＶＤＤは、音声処理制御装置１０内のブロックに供給される基準電源電圧となり、電源ＰＬＬＶＤＤの起動に応じてクロック生成回路１１が動作する。つまり、電源ＤＶＤＤと電源ＰＬＬＶＤＤに基づいて、音声処理制御装置１０が動作するための基準となる電圧あるいは信号が生成される。したがって、電源ＤＶＤＤ、ＰＬＬＶＤＤは、動作不良を防止するために同時に起動されることが好ましい。このため、以下の説明においては、電源ＤＶＤＤ、ＰＬＬＶＤＤが、同時に起動する場合について説明する。
【００３９】
図４に電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ２の起動の手順についてのタイミングチャートを示す。図４に示すように、まずタイミングＴ１０で電源ＤＶＤＤ、ＰＬＬＶＤＤが立ち上がると、これに応じて電源ＤＶＤＤ１が立ち上がる。電源ＤＶＤＤ１が十分な電圧となると、タイミングＴ２１でリセット信号ＲＥＳＥＴ＿Ｂがロウレベルからハイレベルとなる。リセット信号ＲＥＳＥＴ＿Ｂの立ち上がりに応じて、ホストインタフェース１３のリセットが解除され、ホストインタフェース１３が動作を開始する。ホストインタフェース１３の動作が開始されたことで、アプリケーションプロセッサ４は、バス配線を経由したデータによる音声処理制御装置１０の制御を行うことが可能になる。
【００４０】
続いて、タイミングＴ１２で、アプリケーションプロセッサ４が電源起動信号ＤＶＤＤ２＿Ｗａｋｅを出力する。この電源起動信号ＤＶＤＤ２＿Ｗａｋｅに応じて、電源制御回路１２に送信されるＤＶＤＤ２起動信号がロウレベルからハイレベルになる。ＤＶＤＤ２起動信号の立ち上がりに応じて、電源ＤＶＤＤ２の出力が開始される。
【００４１】
その後、電源ＤＶＤＤ２が十分に立ち上がるタイミングＴ１３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦに応じて、電源ＤＶＤＤ２で動作するブロックに送信されるＤＶＤＤ２領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ２領域リセット信号の立ち上がりに応じて、電源ＤＶＤＤ２に基づき動作するブロック（例えば、制御回路１４、音声処理回路１５、オーディオインタフェース１６）は、リセットが解除され、動作を開始する。
【００４２】
図５に電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ３の起動の手順についてのタイミングチャートを示す。図５に示すように、まずタイミングＴ２０で電源ＤＶＤＤ、ＰＬＬＶＤＤが立ち上がると、これに応じて電源ＤＶＤＤ１が立ち上がる。電源ＤＶＤＤ１が十分な電圧となると、タイミングＴ２１でリセット信号ＲＥＳＥＴ＿Ｂがロウレベルからハイレベルとなる。リセット信号ＲＥＳＥＴ＿Ｂの立ち上がりに応じて、ホストインタフェース１３のリセットが解除され、ホストインタフェース１３が動作を開始する。ホストインタフェース１３の動作が開始されたことで、アプリケーションプロセッサ４は、バス配線を経由したデータによる音声処理制御装置１０の制御を行うことが可能になる。
【００４３】
続いて、タイミングＴ２２で、アプリケーションプロセッサ４が電源起動信号ＤＶＤＤ３＿Ｗａｋｅを出力する。この電源起動信号ＤＶＤＤ３＿Ｗａｋｅに応じて、電源制御回路１２に送信されるＤＶＤＤ３起動信号がロウレベルからハイレベルになる。ＤＶＤＤ３起動信号の立ち上がりに応じて、電源ＤＶＤＤ３の出力が開始される。
【００４４】
その後、電源ＤＶＤＤ３が十分に立ち上がるタイミングＴ２３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦに応じて、電源ＤＶＤＤ３で動作するブロックに送信されるＤＶＤＤ３領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ３領域リセット信号の立ち上がりに応じて、電源ＤＶＤＤ３に基づき動作するブロック（例えば、記憶装置制御回路１７）のリセットが解除される。記憶装置制御回路１７は、さらに、外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢに基づきリセット状態と停止状態が制御される。そのため、タイミングＴ２３の後のタイミングＴ２４でリセット信号ＭＲＭ＿ＲＳＴＢがロウレベルからハイレベルになるのに応じて、記憶装置制御回路１７は、動作を開始する。
【００４５】
なお、本実施の形態においては、電源ＤＶＤＤ２と電源ＤＶＤＤ３との起動順序に対する制約はない。電源ＤＶＤＤ２に基づき動作する領域と電源ＤＶＤＤ３に基づき動作する領域との間には、バリアゲート等の回路が配置されている。このバリアゲートは、接続される回路のうち片側が停止状態である場合に、その接続箇所の論理が不定になるのを防止し、さらに、停止状態の回路への貫通電流の流出を防止する。
【００４６】
一方、音声処理制御装置１０の動作中に電源ＤＶＤＤ２、ＤＶＤＤ３の出力を切り替える場合の動作について説明する。まず、図６に音声処理制御装置１０の動作中に電源ＤＶＤＤ２の出力を切り替える場合のタイミングチャートを示す。この場合、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＤＶＤＤ１が起動したままであって、リセット信号ＲＥＳＥＴ＿Ｂはハイレベルを維持する。このような状態において、タイミングＴ３０で領域リセット信号ＶＤＤ２＿ＲＳＴＯＮがアプリケーションプロセッサ４から送信される。この領域リセット信号ＶＤＤ２＿ＲＳＴＯＮに応じて、ＤＶＤＤ２領域リセット信号がハイレベルからロウレベルになる。ＤＶＤＤ２領域リセット信号の立ち下がりに応じて、電源ＤＶＤＤ２に基づき動作するブロックは停止状態となる。続いて、タイミングＴ３１で電源停止信号ＤＶＤＤ２＿Ｓｌｅｅｐがアプリケーションプロセッサ４から送信される。この電源停止信号ＤＶＤＤ２＿Ｓｌｅｅｐに応じて、電源制御回路１２は、電源ＤＶＤＤ２の出力を停止する。
【００４７】
その後、タイミングＴ３２でアプリケーションプロセッサ４が電源起動信号ＤＶＤＤ２＿Ｗａｋｅを出力すると、これに応じて電源制御回路１２は、電源ＤＶＤＤ２の出力を開始する。続いて、電源ＤＶＤＤ２が十分に立ち上がるタイミングＴ３３で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ２＿ＲＳＴＯＦＦに応じて、ＤＶＤＤ２領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ２領域リセット信号の立ち上がりに応じて電源ＤＶＤＤ２に基づき動作するブロックは動作を開始する。
【００４８】
つまり、音声処理制御装置１０の動作中に電源ＤＶＤＤ２の出力を切り替える場合、電源ＤＶＤＤ２の出力の切り替えは、電源ＤＶＤＤ２に基づき動作するブロックが停止状態である場合に行われる。
【００４９】
次に、図７に音声処理制御装置１０の動作中に電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤの出力を切り替える場合のタイミングチャートを示す。この場合、電源ＥＶＤＤ、ＤＶＤＤ、ＰＬＬＶＤＤ、ＤＶＤＤ１が起動したままであって、リセット信号ＲＥＳＥＴ＿Ｂはハイレベルを維持する。このような状態において、タイミングＴ４０でリセット信号ＭＥＭ＿ＲＳＴＢがハイレベルからロウレベルになる。この立ち下がりに応じて記憶装置制御回路１７は、停止状態となる。続いて、タイミングＴ４１で領域リセット信号ＶＤＤ３＿ＲＳＴＯＮがアプリケーションプロセッサ４から送信される。この領域リセット信号ＶＤＤ３＿ＲＳＴＯＮに応じて、ＤＶＤＤ３領域リセット信号がハイレベルからロウレベルになる。ＤＶＤＤ３領域リセット信号の立ち下がりに応じて、電源ＤＶＤＤ３に基づき動作するブロックはリセット状態となる。続いて、タイミングＴ４２で電源停止信号ＤＶＤＤ３＿Ｓｌｅｅｐがアプリケーションプロセッサ４から送信される。この電源停止信号ＤＶＤＤ３＿Ｓｌｅｅｐに応じて、電源制御回路１２は、電源ＤＶＤＤ３の出力を停止する。電源ＤＶＤＤ３が立ち下がるとタイミングＴ４３で電源ＭＥＭＶＤＤを停止することが可能になる。
【００５０】
その後、タイミングＴ４４で電源ＭＥＭＶＤＤの供給を開始する。電源ＭＥＭＶＤＤが十分に立ち上がるタイミングＴ４５でアプリケーションプロセッサ４が電源起動信号ＤＶＤＤ３＿Ｗａｋｅを出力すると、これに応じて電源制御回路１２は、電源ＤＶＤＤ３の出力を開始する。続いて、電源ＤＶＤＤ３が十分に立ち上がるタイミングＴ４６で、アプリケーションプロセッサ４から領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦが送信される。この領域リセット解除信号ＤＶＤＤ３＿ＲＳＴＯＦＦに応じて、ＤＶＤＤ３領域リセット信号がロウレベルからハイレベルになる。ＤＶＤＤ３領域リセット信号の立ち上がりに応じて電源ＤＶＤＤ２に基づき動作するブロックのリセットが解除される。その後、タイミングＴ４７で、リセット信号ＭＥＭ＿ＲＳＴＢがロウレベルからハイレベルになることで、記憶装置制御回路１７は動作を開始する。
【００５１】
つまり、電源ＤＶＤＤ３に基づき動作するブロックに外部から入力されるリセット信号ＭＥＭ＿ＲＳＴＢある場合、このリセット信号ＭＥＭ＿ＲＳＴＢがリセット状態である期間であれば、電源ＤＶＤＤ３を停止することが可能である。なお、電源ＤＶＤＤ３の停止は、ＤＶＤＤ領域リセット信号がリセット状態である期間に行わなければならない。また、電源ＭＥＭＶＤＤの停止は、電源ＭＥＭＶＤＤで動作するブロックに接続されるブロックに対する電源供給が停止している期間で行われる。
【００５２】
続いて、各電源の立ち下げ手順について説明する。各電源を停止させる場合のタイミングチャートを図８に示す。図８に示すように、まずタイミングＴ５０でリセット信号ＭＥＭ＿ＲＳＴＢを立ち下げ、記憶装置制御回路１７を停止状態とする。続いて、タイミングＴ５１でリセット信号ＲＥＳＥＴ＿Ｂを立ち下げ、ホストインタフェース１３を停止状態とする。このリセット信号ＲＥＳＥＴ＿Ｂの立ち下げに応じて、電源ＤＶＤＤ２、ＤＶＤＤ３は停止する。これによって、外部から入力されるリセット信号によって設定される停止状態の設定が完了する。なお、リセット信号ＭＥＭ＿ＲＳＴＢとリセット信号ＲＥＳＥＴ＿Ｂとを立ち下げる順序についての制約はなく、上記順序とは逆の順序によって信号を立ち下げることも可能である。
【００５３】
その後、タイミングＴ５２で電源ＤＶＤＤ、ＰＬＬＶＤＤを立ち下げる。電源ＤＶＤＤの立ち下げに応じて、電源ＤＶＤＤ１が立ち下がる。電源ＤＶＤＤが十分に立ち下がったタイミングＴ５３で、電源ＭＥＭＶＤＤ、ＥＶＤＤを立ち下げる。なお、電源ＤＶＤＤと電源ＰＬＬＶＤＤとを立ち下げる順序は、リセット信号が立ち下がった状態であれば特に制約はない。したがって、上記順序に限らず、別のタイミングで電源ＤＶＤＤと電源ＰＬＬＶＤＤとをそれぞれ立ち下げることも可能である。
【００５４】
上記説明より、本実施の形態の音声処理制御装置１０によれば、電源を独立して制御できることから、使用するブロックにのみ電源を供給し、使用していないブロックに関する消費電流を削減することが可能である。本実施の形態の音声処理制御装置１０は、この電源の状態とデータ経路との違いにより複数のモードを有している。以下でこれらのモードについて説明する。
【００５５】
図９に本実施の形態にかかる音声処理制御装置１０の動作モードと、その動作モードの状態遷移図を示す。図９に示すように、本実施の形態の音声処理制御装置１０は、電源ＯＦＦモードＭ０、ディープスリープモードＭ１、スリープモードＭ２、第１のモード（例えば、スタンドアロンモードＭ３）、第３のモード（例えば、ＤＳＰモードＭ４）、第２のモード（例えば、メモリアクセス＋ＤＳＰモードＭ５）、第４のモード（例えば、メモリアクセスモードＭ６）を有している。これらのモードにおける電源の状態を図１０に示す。
【００５６】
図１０に示すように、電源ＯＦＦモードＭ０は、音声処理制御装置１０に供給される全ての電源が停止している状態である。ディープスリープモードＭ１は、電源ＥＶＤＤのみが供給され、音声処理制御装置１０の入出力端子だけが動作している状態である。つまり、このディープスリープモードＭ１は、アプリケーションプロセッサ４と電気的には接続されるが、データの送受信はしないモードである。
【００５７】
スリープモードＭ２は、電源ＥＶＤＤと電源ＤＶＤＤ、ＰＬＬＶＤＤが供給され、電源ＤＶＤＤ１のみが起動している状態である。つまり、スリープモードＭ２は、音声処理制御装置１０がアプリケーションプロセッサ４からのデータを受信することが可能な状態ではあるが、データの処理は行わない。
【００５８】
スタンドアロンモードＭ３は、音声処理制御装置１０に供給される電源が全て供給される状態であり、音声処理制御装置１０の全ての機能を使用することができる。つまり、音声処理制御装置１０のみで、メモリカードから音声データを読み込み、読み込んだ音声データを再生することが可能である。この場合、アプリケーションプロセッサ４の電源は停止状態と動作状態のいずれでも良い。
【００５９】
ＤＳＰモードＭ４は、音声処理制御装置１０の機能のうち音声処理回路１５に関する機能（例えば、ＤＳＰ機能）を使用する。この場合、記憶装置制御回路１７の機能は必要ないため、電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤは停止していても良い。また、音声処理回路１５が処理する音声データは、アプリケーションプロセッサ４から送信される。
【００６０】
メモリアクセス＋ＤＳＰモードＭ５は、音声処理制御装置１０の記憶装置制御回路１７に関する機能（例えば、メモリアクセス機能）とＤＳＰ機能とを使用し、メモリカードから読み出したデータは、アプリケーションプロセッサ４を経由する経路で送受信される。従って、メモリアクセス＋ＤＳＰモードＭ５では、アプリケーションプロセッサ４と音声処理制御装置１０との電源は全て供給される状態となる。
【００６１】
メモリアクセスモードＭ６は、音声処理制御装置１０のメモリアクセス機能を使用し、ＤＳＰ機能は使用しない。従って、音声処理制御装置１０の電源ＤＶＤＤ２は停止した状態であって、その他の電源は供給されている。つまり、このメモリアクセスモードＭ６は、アプリケーションプロセッサ４が音声処理制御装置１０をメモリカードとのインタフェースとして使用するモードである。
【００６２】
これらのモードにおける電源状態を音声処理制御装置１０の電源状態とデータの経路とを音声処理制御装置１０とその周辺装置のブロック図を参照して説明する。なお、電源ＯＦＦモードＭ０と、ディープスリープモードＭ１とは、音声処理制御装置１０は実質的に動作していないため説明を省略する。
【００６３】
まず、図１１にスリープモードＭ２における音声処理制御装置１０とその周辺装置の電源状態を示す。図１１に示すように、このモードでは、音声処理制御装置１０のうち、電源ＤＶＤＤに基づき動作する電源制御回路１２、電源ＰＬＬＶＤＤに基づき動作するクロック生成回路１１、電源ＤＶＤＤ１に基づき動作するホストインタフェース１３が動作している。一方、電源ＤＶＤＤ２に基づき動作する制御回路１４、音声処理回路１５、オーディオインタフェース１６、電源ＤＶＤＤ３に基づき動作する記憶装置制御回路１７、電源ＭＥＭＶＤＤに基づき動作する記憶装置インタフェース１８は停止している。
【００６４】
ここで、スリープモードＭ２からスタンドアロンモードＭ３に移行する場合の手順について説明する。この手順のフローチャートを図１２に示す。図１２に示すように、この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ１０）。その後、電源ＤＶＤＤ２の出力を開始し、制御回路１４、音声処理回路１５、オーディオインタフェース１６を起動する（ステップＳ１１）。続いて、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ１２）。その後、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ１３）。これによって、ステップＳ１１、Ｓ１２で起動した各ブロックは所定の速度で動作を開始する。
【００６５】
ステップＳ１３が完了すると、制御回路１４が内部バスの動作速度の設定を行う（ステップＳ１４）。この内部バスの動作速度の設定について詳しくは後述する。ステップＳ１４が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ１５）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ１６）。その後、音声処理制御装置１０の動作が開始される。
【００６６】
ステップＳ１５、Ｓ１６においてダウンロードされるファームウェア等は、音声処理制御装置１０が動作するに当たり、その動作を行うために必要なもののみがダウンロードされる。ＲＡＭ１５１にダウンロードされるファームウェア等は、制御回路１４のＲＯＭ１４２に格納されている場合は、それを優先的にダウンロードする。一方、ＲＯＭ１４２に格納されていない場合は、アプリケーションプロセッサ４からダウンロードされる。また、経路制御回路１４１にダウロードされるファームウェアもＲＯＭ１４２に格納されている場合は、それを優先的にダウンロードする。
【００６７】
ステップＳ１６の内部バスの動作速度の設定について詳細に説明する。本実施の形態のＤＳＰ１５３は、実行する音声データの圧縮フォーマットに応じて動作速度を変更することが可能である。そのため、内部バスＩＢ２を介してデータの送受信を行う場合、制御回路１４あるいは記憶装置制御回路１７の動作速度とＤＳＰ１５１の動作速度とが異なる。内部バスの動作速度の設定は、このように動作速度の異なる回路間のデータの送受信を成立させるために行う。
【００６８】
制御回路１４が内部バスを経由したデータの送受信を行う場合、送信側回路と受信側回路とにそれぞれチップセレクト信号ＣＳとライト信号ＷＲ（あるいはリード信号ＲＤ）を出力する。送信側回路と受信側回路とは、このチップセレクト信号とライト信号又はリード信号に基づきデータの送受信を行う。制御回路１４が行う内部バスの設定の一例を図１３に示す。図１３では、チップセレクト信号ＣＳがロウレベルである期間にライト信号ＷＲ（あるいはリード信号ＲＤ）が所定の期間だけロウレベルになる。接続される回路は、ライト信号ＷＲ（あるいはリード信号ＲＤ）がロウレベルになる期間にアドレスデータＡＤＲとデータ信号ＤＡＴＡの送受信を行う。なお、アドレスデータＡＤＲとデータ信号ＤＡＴＡは、内部バス上の信号である。
【００６９】
図１３に示すように、ステップ１３において設定されるのは、チップセレクト信号ＣＳがロウレベルである期間Ｌ０の間の、ライト／リード信号ＷＲ／ＲＤのロウレベルの位置と期間である。この位置と期間は、期間Ｌ０の開始からライト／リード信号ＷＲ／ＲＤが立ち下がるまでの期間Ｌ１、ライト／リード信号ＷＲ／ＲＤの立ち下がりから立ち上がりまでの期間Ｌ２、ライト／リード信号ＷＲ／ＲＤの立ち上がりから期間Ｌ０までの期間Ｌ３を調整することで行われる。
【００７０】
スタンドアロンモードＭ３における音声処理制御装置１０とその周辺装置の電源状態と音声データの経路を図１４に示す。図１４に示すように、スタンドアロンモードＭ３では、音声処理制御装置１０のブロックは全て動作している。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはアプリケーションプロセッサ４を介することなく再生することが可能である。なお、図１４においては、アプリケーションプロセッサ４の電源は停止状態であるが、この電源は供給された状態であっても良い。また、アプリケーションプロセッサ４は、停止状態においてキーパッド５から入力があった場合は適宜起動し、周辺装置を動作させる。
【００７１】
スタンドアロンモードＭ３では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。制御回路１４は、記憶装置制御回路１７から出力された音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００７２】
次に、スリープモードＭ２からＤＳＰモードＭ４に移行する場合について説明する。スリープモードＭ２からＤＳＰモードＭ４に移行する場合の手順のフローチャートを図１５に示す。この場合、まず電源ＤＶＤＤ２の出力が開始され、制御回路１４と音声処理回路１５とオーディオインタフェース１６とが起動される（ステップＳ２０）。次に、クロック生成回路１１が生成するクロックの周波数の設定が行われる（ステップＳ２１）。続いて、制御回路１４が内部バスの設定を行う（ステップＳ２２）。このステップＳ２２の処理は、図１２に示すステップＳ１４の処理に相当する。
【００７３】
ステップＳ２２が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ２３）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ２４）。その後、音声処理制御装置１０の動作が開始される。ステップＳ２３、Ｓ２４の処理は、図１２に示すステップＳ１５、１６の処理に相当する。
【００７４】
ＤＳＰモードＭ４における音声処理制御装置１０とその周辺装置の電源状態とデータの経路とを図１６に示す。図１６に示すように、ＤＳＰモードＭ４では、音声処理制御装置１０のブロックのうち記憶装置制御回路１７と記憶装置インタフェース１８とは停止している。その他のブロックは動作している。また、音声データは、アプリケーションプロセッサ４からホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはアプリケーションプロセッサ４が出力し、この音声データを再生することが可能である。なお、図１６においては、記憶装置インタフェース１８の電源は停止状態であるが、この電源は供給された状態であっても良い。また、ＤＳＰモードＭ６では、ある程度の容量の音声データを一度に送信し、そのデータをストリームバッファ１５２に蓄積することで、アプリケーションプロセッサ４が停止する時間を長くすることが可能である。
【００７５】
ＤＳＰモードＭ４では、制御回路１４は、ホストインタフェース１３を介して入力される音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００７６】
次に、スリープモードＭ２からメモリアクセス＋ＤＳＰモードＭ５に移行する場合について説明する。スリープモードＭ２からメモリアクセス＋ＤＳＰモードＭ５に移行する場合の手順のフローチャートを図１７に示す。この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ３０）。その後、電源ＤＶＤＤ２の出力を開始し、制御回路１４、音声処理回路１５、オーディオインタフェース１６を起動する（ステップＳ３１）。続いて、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ３２）。その後、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ３３）。これによって、ステップＳ３１、Ｓ３２で起動した各ブロックは所定の速度で動作を開始する。
【００７７】
ステップＳ３３が完了すると、制御回路１４が内部バスの動作速度の設定を行う（ステップＳ３４）。ステップＳ３４は、図１２のステップＳ１４に相当する処理である。ステップＳ３４が完了すると、ＤＳＰ１５３が動作するためのファームウェア等をＲＡＭ１５１にダウンロードする（ステップＳ３５）。続いて、制御回路１４の経路制御回路１４１が動作するためのファームウェアをダウンロードする（ステップＳ３６）。その後、音声処理制御装置１０の動作が開始される。
【００７８】
メモリアクセス＋ＤＳＰモードＭ５における音声処理制御装置１０とその周辺装置の電源状態と音声データの経路とを図１８に示す。図１８に示すように、メモリアクセス＋ＤＳＰモードＭ５では、音声処理制御装置１０のブロックは全て電源が供給された状態である。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、ホストインタフェース１３、アプリケーションプロセッサ４、ホストインタフェース１３、制御回路１４、音声処理回路１５、オーディオインタフェース１６を介して、アナログフロントエンド８に送信される。つまり、音声データはメモリカード９から読み出され、アプリケーションプロセッサ４を介して送信される音声データを再生することが可能である。音声データを一度アプリケーションプロセッサ４に入力することで、アプリケーションプロセッサ４上で音声データに処理を加え、その処理後の音声データを再生することが可能である。この場合にアプリケーションプロセッサ４において行われる処理は、例えば記憶装置制御回路１７では解読できない形式の暗号の解読や音声データへの特殊効果の付加など、音声制御処理装置１０のみでは対応できない処理のことである。
【００７９】
メモリアクセス＋ＤＳＰモードＭ５では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。記憶装置制御回路１７から出力された音声データは、ホストインタフェース１３を介してアプリケーションプロセッサ４に送信される。アプリケーションプロセッサ４は、受信した音声データに対して音声処理制御装置回路１０だけでは処理できない処理を行う。その後、処理後の音声データは、ホストインタフェース１３を介して音声処理回路１５に送信される。音声処理回路１５では、アプリケーションプロセッサ４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【００８０】
次に、スリープモードＭ２からメモリアクセスモードＭ６に移行する場合について説明する。スリープモードＭ２からメモリアクセスモードＭ６に移行する場合の手順のフローチャートを図１９に示す。この場合、まず電源ＭＥＭＶＤＤを供給し、記憶装置インタフェース１８を起動する（ステップＳ４０）。その後、電源ＤＶＤＤ３の出力を開始し、記憶装置制御回路１７を起動する（ステップＳ４１）。そして、クロック生成回路１１が生成するクロックの周波数の設定を行う（ステップＳ４２）。その後、音声処理制御装置１０の動作が開始される。
【００８１】
メモリアクセスモードＭ６における音声処理制御装置１０とその周辺装置の電源状態とデータの経路とを図２０に示す。図２０に示すように、メモリアクセスモードＭ６では、音声処理制御装置１０のブロックのうち制御回路１４、音声処理回路１５、オーディオインタフェース１６は停止した状態である。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、ホストインタフェース１３を介してアプリケーションプロセッサ４に送信される。つまり、メモリアクセスモードＭ６は、音声処理制御装置１０をメモリインタフェースとして使用するモードである。これによって、アプリケーションプロセッサ４がメモリインタフェースを搭載していない場合であっても、メモリカードを使用することが可能である。なお、このモードでは、メモリカード９からのデータの読み出しに限らず、書き込みを行うことも可能である。また、メモリカード９に格納されるデータは、音声データに限らず、例えば動画や静止画等のデータであっても良い。なお、メモリカード９に格納されるデータは、必ずしも暗号化されている必要はない。
【００８２】
上記説明より、本実施の形態にかかる音声処理制御装置１０によれば、スタンドアロンモードＭ３を使用することで、アプリケーションプロセッサ４の電源を停止した状態であっても、音声データの再生が可能である。アプリケーションプロセッサ４の電源を停止させた場合、機器全体の消費電力を大きく低減することができる。一方、音声処理制御装置１０は、音楽データの再生機能に特化しているため、その低消費電力は、アプリケーションプロセッサ４に比べ小さい。したがって、本実施の形態にかかる音声処理制御装置１０によれば、音楽データの再生を低消費電力で行うことができ、長時間の音楽再生を行う機器を実現することが可能である。
【００８３】
また、メモリアクセスモードＭ６を有することで、アプリケーションプロセッサ４が記憶装置インタフェースを有していない場合であっても、メモリカードへのアクセスが可能になる。これによって、従来ではアプリケーションプロセッサ４上に搭載されていた記憶装置インタフェースが必要なくなるため、アプリケーションプロセッサ４の配置面積を小さくすることが可能である。つまり、機器の小型化が可能である。
【００８４】
実施の形態２
実施の形態２にかかる音声処理制御装置１０'は、実施の形態１にかかる音声処理制御装置１０にセレクタ１９を追加したものである。図２１に実施の形態２にかかる音声処理制御装置１０'とその周辺装置のブロック図を示す。図２１に示すように、セレクタ１９は、オーディオインタフェース１６と入出力端子との間に配置される。また、実施の形態２にかかるアプリケーションプロセッサ４'は、音声出力端子を有している。この音声出力端子は、例えばＩ２Ｓ規格に準拠したものである。
【００８５】
セレクタ１９は、複数の入出力端子のうち選択した入出力端子から入力される音声データを音声処理回路１５に送信し、音声処理回路１５で生成された音声データを複数の入出力端子のうち選択した入出力端子から出力する。例えば、アプリケーションプロセッサ４から入力される音声データを音声処理回路１５に送信し、音声処理回路１５で処理された音声データをアナログフロントエンド８に送信する。
【００８６】
図２２に実施の形態２にかかる音声処理制御装置１０'の詳細なブロック図を示す。図２２を参照して実施の形態２にかかる音声処理制御装置１０'について説明する。なお、実施の形態１と同じものについては、同一の符号を付して説明を省略する。
【００８７】
図２２に示すように、音声処理制御装置１０'のオーディオインタフェース１６は、例えば２つの入出力バッファ（オーディオインタフェース１６１、１６２）を有している。オーディオインタフェース１６１、１６２は、例えばＩ２Ｓ規格に準拠したデータの送受信を行うことができる。また、オーディオインタフェース１６１、１６２は、内部バスＩＢ３を介してＤＳＰ１５３と接続される。ＤＳＰ１５３は、内部バスＩＢ３の設定に基づきオーディオインタフェース１６１、１６２のうちいずれか一方から入力される音声データを処理し、他方のオーディオインタフェースに処理した音声データを出力する。なお、実施の形態２においても、ＤＳＰ１５３は、実施の形態１と同様の動作をすることは可能である。
【００８８】
セレクタ１９は、セレクタ１９１、１９２を有している。セレクタ１９１、１９２は、例えばＩ２Ｓ規格に準拠したデータの送受信を行うことが可能である。セレクタ１９１は、オーディオインタフェース１６１に接続され、セレクタ１９２は、オーディオインタフェース１６２に接続される。また、セレクタ１９１、１９２は、それぞれ４つの入出力端子に接続されている。例えば、セレクタ１９１は、オーディオ出力信号ＡＳＯ１、オーディオ入力信号ＡＳＩ１、チャンネル切り替えクロック信号ＬＲＣＬＫ１、ビットクロック信号ＢＣＬＫ１の入出力端子に接続される。また、セレクタ１９２は、オーディオ出力信号ＡＳＯ２、オーディオ入力信号ＡＳＩ２、チャンネル切り替えクロック信号ＬＲＣＬＫ２、ビットクロック信号ＢＣＬＫ２の入出力端子に接続される。
【００８９】
また、セレクタ１９１、１９２は、互いに接続されており、オーディオインタフェース１６を介することなくセレクタ１９１、１９２の間でデータの送受信をすることが可能である。なお、セレクタ１９は、電源ＤＶＤＤ１に基づき動作している。音声処理制御装置１０'は、セレクタ１９の機能を使用した透過モードを有している。透過モードは、例えばアプリケーションプロセッサ４が生成した音声データを、音声処理制御装置１０'のＤＳＰ１５３を介さずに、そのままアナログフロントエンド８に送信することができる。つまり、一方のセレクタに入力されたデータを何らの処理をすることなく他方のセレクタから出力できるモードが透過モードである。この透過モードを使用する場合、セレクタ１９が電源ＤＶＤＤ１に基づき動作していることから、電源ＤＶＤＤ１が出力されている状態であれば良い。
【００９０】
実施の形態２にかかる音声処理制御装置１０'の動作モードとそのモードの遷移について図２３に示す。図２３に示すように、実施の形態１のスリープモードＭ２に代えて実施の形態２の透過モードＭ２'が設定される。スリープモードＭ２と透過モードＭ２'とでは、供給される電源の状態は同じである。この透過モードＭ２'を使用してアプリケーションプロセッサ４からアナログフロントエンド８に音声データを送る場合の音声処理制御装置１０'とその周辺装置との電源状態を図２４に示す。
【００９１】
図２４に示すように、透過モードＭ２'では、クロック生成回路１１、電源制御回路１２、ホストインタフェース１３、セレクタ１９が動作している。アプリケーションプロセッサ４から出力される音声データは、セレクタ１９を介してアナログフロントエンド８に送信されている。
【００９２】
つまり、この透過モードＭ２'を使用することで、本実施の形態２にかかる音声処理制御装置１０'を搭載していない場合と同じ音声データの経路を擬似的に作成することができる。つまり、実施の形態２にかかる音声処理制御装置１０'は、セレクタ１９を搭載することで、既存のシステムに対して単純に追加することができる。これによって、既存のシステムをほとんど変更することなく、音声処理制御装置１０'を追加したシステムを設計することが可能である。
【００９３】
また、他の一例として、セレクタ１９を介して、イコライザー２０を接続したシステムを図２５に示す。イコライザー２０は、音声データに対して特殊音響効果を加えるものであって、例えば擬似３Ｄ音響を生成する３Ｄプロセッサ等である。この場合、音声処理制御装置１０'とイコライザー２０との接続は、例えばセレクタ１９の一方のセレクタをイコライザー２０の入力端子と接続し、他方のセレクタをイコライザー２０の出力端子と接続する。
【００９４】
スタンドアロンモードＭ３において、イコライザー２０を使用した場合の電源状態と音声データの経路を示すブロック図を図２６に示す。図２６に示すように、この場合の電源は、アプリケーションプロセッサ４の電源のみが停止した状態となっている。また、音声データは、メモリカード９から記憶装置インタフェース１８、記憶装置制御回路１７、制御回路１４、音声処理回路１５、オーディオインタフェース１６、セレクタ１９、イコライザー２０、セレクタ１９、音声処理回路１５、オーディオインタフェース１６、セレクタ１９の順に通過し、アナログフロントエンド８に送信される。ここで、音声データが同じ経路を入力と出力とで使用する場合、その経路については時分割で入出力状態を切り替えることで、データの衝突を回避する。
【００９５】
このスタンドアロンモードＭ３では、記憶装置制御回路１７は、メモリカード９から再生を行う音声データを読み出し、著作権保護のための暗号を復号し、暗号が解除された音声データを出力する。制御回路１４は、記憶装置制御回路１７から出力された音声データを音声処理回路１５に送信する。音声処理回路１５では、制御回路１４から送信された音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６とセレクタ１９を介して出力する。出力された音声データは、イコライザー２０で特殊音響効果が加えられる。イコライザー２０で処理された音声データは、セレクタ１９とオーディオインタフェース１６を介して、音声処理回路１５に送信される。このとき、音声処理回路１５のＤＳＰ１５３による処理は特には行わない。受信された音声データは、音声処理回路１５のストリームバッファ１５２に一時記憶され、その後、オーディオインタフェース１６とセレクタ１９を介して出力される。なお、音声データをイコライザー２０に送信する前にデコードするか、イコライザー２０での処理の後にデコードするかはイコライザー２０の機能によって決定されるものであり、いずれの順序でデコードを行うかは任意に設定可能である。また、音声処理回路１５とイコライザー２０との間の音声データの送受信を行う経路は、セレクタ１９１を介する経路を使用し、音声処理回路とアナログフロントエンドとの間のデータの送受信にはセレクタ１９２を使用するが、これは周辺回路の接続に応じて変更することが可能である。
【００９６】
上記説明より、音声処理制御装置１０'は、セレクタ１９を有することで、音声データに特殊音響効果を加えるようなイコライザー２０を接続することができる。つまり、音声処理制御装置１０'は、音声処理制御装置１０'だけでは得ることができない機能を容易に追加することが可能である。
【００９７】
実施の形態３
実施の形態３にかかるアプリケーションプロセッサ４''は、実施の形態２にかかるアプリケーションプロセッサ４'に対して、記憶装置インタフェースを追加したものである。アプリケーションプロセッサ４''は、記憶装置インタフェースを有しているため、音声処理制御装置１０'を介することなくメモリカード９にアクセスすることが可能である。このアプリケーションプロセッサ４''を用いた場合の音声処理制御装置１０'とその周辺装置とのブロック図を図２７に示す。
【００９８】
図２７に示すように、この場合は、アプリケーションプロセッサ４''からメモリカード９へのアクセス経路が追加される。また、アプリケーションプロセッサ４''がメモリカード９にアクセスした場合の不具合を回避するため、音声処理制御装置１０'の記憶装置インタフェース１８の出力は、ハイインピーダンス出力の状態を生成することができるようにすることが好ましい。
【００９９】
アプリケーションプロセッサ４''が直接メモリカード９にアクセスした場合の音声データの経路とそのときの音声処理制御装置１０'の電源状態のブロック図を図２８に示す。図２８に示すように、この場合、音声処理制御装置１０'の記憶装置制御回路１７及び記憶装置インタフェース１８は、停止状態である。音声データは、アプリケーションプロセッサ４''を介して、音声処理制御装置１０'の音声処理回路１５で処理された後にアナログフロントエンド８に送信される。つまり、この場合、音声処理制御装置１０'は、ＤＳＰモードの動作となる。
【０１００】
この場合、メモリカード９から読み出した音声データに施された著作権保護のための暗号はアプリケーションプロセッサ４で復号される。そして、アプリケーションプロセッサ４は、暗号が解除された音声データを出力する。アプリケーションプロセッサ４から出力された音声データは、ホストインタフェース１３を介して音声処理回路１５に送信される。音声処理回路１５では、受信した音声データをストリームバッファ１５２に記憶する。そして、ストリームバッファ１５２に記憶された音声データをＤＳＰ１５３で逐次デコードし、オーディオインタフェース１６を介して出力する。
【０１０１】
一方、音声処理制御装置１０'を透過モードで使用しても、音声データの再生を行うことができる。音声処理制御装置１０'を透過モードで使用した場合の音声データの経路を図２９に示す。図２９に示すように、音声データは、メモリカード９から読み出され、アプリケーションプロセッサ４とセレクタ１９とを介してアナログフロントエンド８に送信される。
【０１０２】
この場合、メモリカード９から読出した音声データに施された著作権保護のための暗号はアプリケーションプロセッサ４で復号される。さらに、アプリケーションプロセッサ４は、暗号が解除された音声データのデコードを行う。アプリケーションプロセッサ４は、このデコード後の音声データを出力し、セレクタ１９を介して音声データをアナログフロントエンド８に送信する。
【０１０３】
上記説明より、音声処理制御装置１０'は、音声処理制御装置１０'内の記憶装置インタフェース１８がハイインピーダンス出力をすることが可能である。このことより、アプリケーションプロセッサ４''が記憶装置インタフェースを有している場合であっても、特に問題なく使用することができる。つまり、アプリケーションプロセッサ４''が記憶装置インタフェースを有している場合であっても、既存のシステムからほとんどシステムを変更することなく音声処理制御装置１０'を使用することが可能である。
【０１０４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電源ＤＶＤＤ２は、制御回路１４、音声処理回路１５、オーディオインタフェース１６に電源を供給するが、これらのブロック対して別々の制御が可能な電源を準備しても良い。これによって、ブロック毎にさらに細かな制御を行うことができるため、より消費電力を低減することが可能である。
【図面の簡単な説明】
【０１０５】
【図１】実施の形態１にかかる携帯電話１のブロック図である。
【図２】実施の形態１にかかる音声処理制御装置とその周辺装置とのブロック図である。
【図３】実施の形態１にかかる音声処理制御装置の詳細なブロック図である。
【図４】実施の形態１にかかる音声処理制御回路の電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ２の起動の手順を示すタイミングチャートである。
【図５】実施の形態１にかかる音声処理制御回路の電源ＤＶＤＤ、ＰＬＬＶＤＤの起動と電源ＤＶＤＤ１、ＤＶＤＤ３の起動の手順を示すタイミングチャートである。
【図６】実施の形態１にかかる音声処理制御装置の動作中に電源ＤＶＤＤ２の出力を切り替える場合のタイミングチャートである。
【図７】実施の形態１にかかる音声処理制御装置の動作中に電源ＤＶＤＤ３及び電源ＭＥＭＶＤＤの出力を切り替える場合のタイミングチャートである。
【図８】実施の形態１にかかる音声処理制御回路において各電源を停止させる場合のタイミングチャートである。
【図９】実施の形態１にかかる音声処理制御装置の動作モードとその動作モードの状態遷移図である。
【図１０】実施の形態１にかかる音声処理制御回路の各動作モードにおける電源の状態を示す表である。
【図１１】実施の形態１にかかる音声処理制御回路がスリープモードである場合の電源状態を示す図である。
【図１２】実施の形態１にかかる音声処理制御回路がスリープモードからスタンドアロンモードに移行する場合の手順を示すフローチャートである。
【図１３】実施の形態１にかかる制御回路が行う内部バスの設定の一例を示す図である。
【図１４】実施の形態１にかかる音声処理制御装置がスタンドアロンモードである場合の電源状態と音声データの経路とを示す図である。
【図１５】実施の形態１にかかる音声処理制御回路がスリープモードからＤＳＰモードに移行する場合の手順を示すフローチャートである。
【図１６】実施の形態１にかかる音声処理制御装置がＤＳＰモードである場合の電源状態と音声データの経路とを示す図である。
【図１７】実施の形態１にかかる音声処理制御回路がスリープモードからメモリアクセス＋ＤＳＰモードに移行する場合の手順を示すフローチャートである。
【図１８】実施の形態１にかかる音声処理制御装置がメモリアクセス＋ＤＳＰモードである場合の電源状態と音声データの経路とを示す図である。
【図１９】実施の形態１にかかる音声処理制御回路がスリープモードからメモリアクセスモードに移行する場合の手順を示すフローチャートである。
【図２０】実施の形態１にかかる音声処理制御装置がメモリアクセスモードである場合の電源状態とデータの経路とを示す図である。
【図２１】実施の形態２にかかる音声処理制御装置とその周辺装置のブロック図である。
【図２２】実施の形態２にかかる音声処理制御装置の詳細なブロック図である。
【図２３】実施の形態２にかかる音声処理制御装置の各動作モードとその動作モードの状態遷移図である。
【図２４】実施の形態２にかかる音声処理制御回路が透過モードである場合の電源状態と音声データの経路とを示す図である。
【図２５】実施の形態２にかかる音声処理制御装置にイコライザーを接続したブロック図である。
【図２６】実施の形態２にかかる音声処理制御回路にイコライザーを接続し、スタンドアロンモードで動作させた場合の電源状態と音声データの経路とを示す図である。
【図２７】実施の形態３にかかるアプリケーションプロセッサを用いた場合の音声処理装置とその周辺装置とのブロック図である。
【図２８】実施の形態３にかかるアプリケーションプロセッサを用いてメモリカード９にアクセスした場合の電源状態と音声データの経路とを示す図である。
【図２９】実施の形態３にかかるアプリケーションプロセッサを用いてメモリカード９にアクセスし、音声処理制御装置をＤＳＰモードで動作させた場合の電源状態と音声データの経路とを示す図である。
【符号の説明】
【０１０６】
１ 携帯電話
２ アンテナ
３ 通信部
４ アプリケーションプロセッサ
５ キーパッド
６ カメラモジュール
７ 表示装置
８ アナログフロントエンド
９ 記憶装置（メモリカード）
１０ 音声処理制御装置
１１ クロック生成回路
１２ 電源制御回路
１３ ホストインタフェース
１３１ 割り込みコントローラ
１３２ ＣＰＵインタフェース
１３３ コントロールレジスタ
１４ 制御回路
１４１ 経路制御回路
１４２ ＲＯＭ
１５ 音声処理回路
１５１ ＲＡＭ
１５２ ストリームバッファ
１５３ ＤＳＰ
１６、１６１、１６２ オーディオインタフェース
１７ 記憶装置制御回路
１８ 記憶装置インタフェース
１９、１９１、１９２ セレクタ
２０ イコライザー
８１ ＤＡＣ
８２ アンプ
ＩＢ１〜ＩＢ３ 内部バス
ＳＰ スピーカ
【特許請求の範囲】
【請求項１】
第１ないし第４外部端子と復号回路を有し、
第１のモードにおいて、
前記第１外部端子から第１符号化データを入力し、
前記第２符号化データを前記復号回路で復号して第１復号化データとし、
前記第４外部端子から前記第１復号化データを出力し、
第２のモードにおいて、
前記第１外部端子から第２符号化データを入力し、
前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、
前記第３外部端子から、前記第２外部端子から出力された前記第２符号化データを入力し、
前記第３外部端子から入力した前記第２符号化データを前記復号回路で復号して第２復号化データとし、
前記第４外部端子から、前記第２復号化データ出力すること、
を特徴とする半導体装置。
【請求項２】
前記第２および第３外部端子が共通の外部端子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１符号化データに施された著作権保護のための暗号の復号を行う暗号復号回路を有することを特徴とする請求項１もしくは２に記載の半導体装置。
【請求項４】
第１ないし第４外部端子と復号回路とを有する第１半導体装置と、
第５および第６外部端子を有する第２半導体装置と、
を有し、
第１のモードにおいて、
前記第１半導体装置が、
前記第１外部端子から第１符号化データを入力し、
前記第２符号化データを前記復号回路で復号して第１復号化データとし、
前記第４外部端子から前記第１復号化データを出力し、
第２のモードにおいて、
前記第１半導体装置が、
前記第１外部端子から第２符号化データを入力し、
前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、
前記第２半導体装置が、
前記第５外部端子から、前記第１半導体装置が前記第２外部端子から出力した前記第２符号化データを入力し、
前記第６外部端子から、前記第５外部端子から入力した前記第２符号化データを出力し、
前記第１半導体装置が、
前記第３外部端子から、前記第２半導体装置が前記第６外部端子から出力した前記第２符号化データを入力し、
前記復号回路で前記第３外部端子から入力した前記第２符号化データを復号して第２復号化データとし、
前記第４外部端子から前記第２復号化データを出力すること、
と特徴とする信号処理システム。
【請求項１】
第１ないし第４外部端子と復号回路を有し、
第１のモードにおいて、
前記第１外部端子から第１符号化データを入力し、
前記第２符号化データを前記復号回路で復号して第１復号化データとし、
前記第４外部端子から前記第１復号化データを出力し、
第２のモードにおいて、
前記第１外部端子から第２符号化データを入力し、
前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、
前記第３外部端子から、前記第２外部端子から出力された前記第２符号化データを入力し、
前記第３外部端子から入力した前記第２符号化データを前記復号回路で復号して第２復号化データとし、
前記第４外部端子から、前記第２復号化データ出力すること、
を特徴とする半導体装置。
【請求項２】
前記第２および第３外部端子が共通の外部端子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１符号化データに施された著作権保護のための暗号の復号を行う暗号復号回路を有することを特徴とする請求項１もしくは２に記載の半導体装置。
【請求項４】
第１ないし第４外部端子と復号回路とを有する第１半導体装置と、
第５および第６外部端子を有する第２半導体装置と、
を有し、
第１のモードにおいて、
前記第１半導体装置が、
前記第１外部端子から第１符号化データを入力し、
前記第２符号化データを前記復号回路で復号して第１復号化データとし、
前記第４外部端子から前記第１復号化データを出力し、
第２のモードにおいて、
前記第１半導体装置が、
前記第１外部端子から第２符号化データを入力し、
前記第２外部端子から、前記第１外部端子から入力した前記第２符号化データを出力し、
前記第２半導体装置が、
前記第５外部端子から、前記第１半導体装置が前記第２外部端子から出力した前記第２符号化データを入力し、
前記第６外部端子から、前記第５外部端子から入力した前記第２符号化データを出力し、
前記第１半導体装置が、
前記第３外部端子から、前記第２半導体装置が前記第６外部端子から出力した前記第２符号化データを入力し、
前記復号回路で前記第３外部端子から入力した前記第２符号化データを復号して第２復号化データとし、
前記第４外部端子から前記第２復号化データを出力すること、
と特徴とする信号処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００８−５１３８（Ｐ２００８−５１３８Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１７１５６１（Ｐ２００６−１７１５６１）
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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