半導体装置設計システム
【目的】 回路トポロジ制約を含む制約式を用いて、個人の技量に依存せず、コンピュータのタクト時間を短縮できる半導体装置の自動設計システムの構築を目的とする。
【構成】 回路図内に含まれるトランジスタのそれぞれの回路定数を制約式に基づいて算出する第１の手段と、回路定数が反映された回路図に対して電気的特性の算出を行う第２の手段と、電気的特性の算出結果が設計仕様を満たすようになるまで、パラメータへの代入値を変更しながら上記手段の処理をループさせる第３の手段と、キルヒホッフの電流則を反映する制約条件を回路図から抽出して制約式に含ませる第４の手段とを、出力制御部１０７とシミュレータ制御部１０４と入力制御部１０５と回路シミュレータ部１０３とトポロジ制約抽出部１０６で構成することを特徴とする。
【構成】 回路図内に含まれるトランジスタのそれぞれの回路定数を制約式に基づいて算出する第１の手段と、回路定数が反映された回路図に対して電気的特性の算出を行う第２の手段と、電気的特性の算出結果が設計仕様を満たすようになるまで、パラメータへの代入値を変更しながら上記手段の処理をループさせる第３の手段と、キルヒホッフの電流則を反映する制約条件を回路図から抽出して制約式に含ませる第４の手段とを、出力制御部１０７とシミュレータ制御部１０４と入力制御部１０５と回路シミュレータ部１０３とトポロジ制約抽出部１０６で構成することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計システムに関し、特にアナログ回路を含む半導体装置の回路定数設計装置に関するものである。
【背景技術】
【０００２】
アナログ回路とディジタル回路が混在した半導体装置の開発においては、その性能や特性を必要な要求に合わせるとともに、いかに短期間に実際的な設計を行うかが重要な決め手になる。ことに、近年、ＳＯＣ（System On Chip）、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロコンピュータなどの開発が広く行われて、このような装置に用いられるアナログ回路とディジタル回路が複雑に混在した半導体装置の開発においては、この問題が特に重要である。
ディジタル回路に関しては、すでに機能設計からレイアウト設計に至るまでの自動化が進んでおり、実用上十分な程度の短期間で設計を完了することが可能になってきている。一方、アナログ回路に関しては、ディジタル回路に比べて、設計の自由度が格段に大きいことや、製造プロセス変動等に対するマージン等を含めて満たすべき要求仕様が複雑に入り組んでいるため自動化がさほど進んではいない。したがって、このような半導体装置において、アナログ回路部分の設計が製品開発期間に大きな影響を与えている。
【０００３】
図８は、本発明の前提としてのアナログ回路の設計手順の一例を示すフローチャートである。この設計フローは、主に人手に基づいて回路定数を決定する際の一般的なフローである。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプ回路の設計を例とすると、まず、設計者が、予め作成してあるＣＭＯＳオペアンプ回路に対して、規定の設計仕様を満たせるような回路定数（ゲート長Ｌおよびゲート幅Ｗ）を設定する（Ｓ８１）。設計仕様の項目としては、例えば、利得、ユニティゲイン周波数、位相余裕、およびスルーレートなど様々のものが挙げられる。
【０００４】
次いで、この回路定数を設定したＣＭＯＳオペアンプ回路に対してコンピュータを用いた回路シミュレーションを実行する（Ｓ８２）。その後、設計者又は回路シミュレータがシミュレーション結果から利得、ユニティゲイン周波数等といった回路特性の数値を算出し（Ｓ８３）、それが規定の設計仕様を満たしているか判定を行う（Ｓ８４）。設計仕様を満たしている場合には回路定数が確定するが（Ｓ８５）、そうでない場合にはＳ８１に移行し、設計者が回路定数を再設定した後、再度、回路シミュレーションを用いた確認を行う。このような作業は、設計仕様を満たせるようになるまで何度も繰り返される。
通常、プロセス変動や温度変動等を加味すると回路定数は容易に確定できるようなものではなく、このような作業を短期間で完了するためには、設計者が、初期段階で如何に妥当な回路定数を設定できるか、または設計仕様を満たさない場合にどのように対処すべきかといった高度な設計ノウハウや豊富な経験が必要とされる。
【０００５】
ここで、設計者の力量に頼らず、コンピュータの処理能力を活用することで、図８のループ処理を試行錯誤で自動的に行わせることも可能である。すなわち、回路定数（Ｌ，Ｗ）を変数とし、設計者がその初期値やその可変範囲および刻み幅などを設定することで自動的に図８のループ処理が行われるような機能をコンピュータ上に実装すればよい。しかしながら、ＣＭＯＳオペアンプ回路内には通常多くのＭＯＳトランジスタが含まれている。そうすると、各ＭＯＳトランジスタの回路定数（Ｌ，Ｗ）をそれぞれ独立変数として変動させた場合、変数の個数の多さからループ処理による演算回数が膨大となり、演算時間が長時間になって、現実的には解を得られないような事態も起こりうる。したがって、この場合も設計者のスキルに依存し、如何に妥当な初期値および可変範囲を設定できるかが重要となる。
【０００６】
このような問題を解決するため、先にオペアンプ回路を含むアナログ回路を設計対象とし、キルヒホッフの法則を反映した制約式に基づいて各回路素子の回路定数を変動させ、その都度、ＳＰＩＣＥ系の回路シミュレータによって回路特性を検証しながら最適な回路定数を探索する設計システムが提案されている（特許文献１参照）。
この設計システムを用いると、キルヒホッフの法則を反映した制約式によって回路定数の探索範囲が狭められるため、設計期間の短縮が実現できるとともに、回路シミュレータを利用した設計方式であるため、設計の容易化が図れることが示唆されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８１３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、キルヒホッフの法則を反映した制約式に基づいて複数の独立変数からなる設計空間が狭められることを示唆するにとどまっている。
本発明は、この考え方をさらに一歩進めて、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTAT（ターンアラウンドタイム：Turn Around
time）を短縮することが可能な半導体装置の自動設計システムを構築することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明の半導体装置の設計システムは、回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴としている。
【００１０】
ここで、前記回路図は増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、前記第１の手段は前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、前記第２の手段は前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、前記第３の手段は前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませるように構成してもよい。
【発明の効果】
【００１１】
本発明によれば、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTATを短縮することが可能な半導体装置の自動設計システムを構築することが可能になる。また、回路図からキルヒホッフの電流則を反映する制約条件を自動的に抽出して回路定数の自動探索範囲をある程度狭めることが可能となり、設計期間の短縮または設計の容易化を実現することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置設計システムの一実施形態の構成を示すブロック図ある。
【図２】図１に示す設計システムを用いて設計を行う回路例としてのフォールデッドカスコード型ＣＭＯＳオペアンプ回路の回路図の一例である。
【図３】図１に示す設計システムを用いて行う自動設計の処理内容を示すフローチャートである。
【図４】図１に示す設計システムの効果を概念的に示すための説明図である。
【図５】図１に示す設計システムで用いた設計仕様の一例を示す説明図である。
【図６】図１に示す設計システムで用いて自動設計を行った結果を示す説明図である。
【図７】図６に対応した各回路素子の回路定数探索結果を示す説明図である。
【図８】本発明の前提として検討したアナログ回路の設計手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態に係る半導体装置の設計システムについて説明するが、本発明は前記特許文献1記載の発明の改良に関するものであるため、特許文献1記載の発明との差異が明確になるように特許文献１記載の発明を適宜参照しつつ本発明の実施の形態について説明する。
尚、本発明の実施の形態に係る各図において、同一部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、本発明の実施の形態に係る半導体装置の設計システムの構成の一例を示すブロック図である。
図１において、符号１０１は設計システム、１０２は最適化制御部、１０３は回路シミュレータ部、１０４はシミュレータ制御部、１０５は入力制御部、１０６はトポロジ制約抽出部、１０７は出力制御部、１０８はループ制御部、１０９は判定処理部、１１０は回路図、１１１はコーナー条件、１１２は制約条件、１１３は回路図・テストベンチ入力、１１４は設計仕様、１１５は記録媒体である。
【００１５】
図１の設計システム１０１は、中央処理装置（ＣＰＵ）やランダムアクセスメモリ（ＲＡＭ）等の記憶手段を含んだコンピュータシステムによって、コンピュータ読み取り可能な記録媒体１１５に記憶したプログラムをインストールして実行することにより実現されていて、例えば、回路シミュレータ部１０３と、最適化制御部（オプティマイザ）１０２などによって構成される。
【００１６】
回路シミュレータ部１０３は、与えられた各種条件の下で回路図（ネットリスト）１１０に記載されている回路の電気的特性を算出する機能を備えるものある。このような装置としては、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）系と呼ばれるものなどがよく知られている。
最適化制御部１０２は、その機能概要として、回路シミュレータ部１０３によるシミュレーション結果が予め定めた仕様を満足するまで、回路図１１０内の各素子の回路定数（ＭＯＳトランジスタの場合はゲート長Ｌやゲート幅Ｗ）を自動的に変更し、これによって回路定数の自動設計を行う部分である。
【００１７】
最適化制御部１０２には、入力制御部１０５と、出力制御部１０７と、シミュレータ制御部１０４が含まれている。
入力制御部１０５は、設計者によって予め定められた各種制約条件１１２や回路図１１０に与える入力信号などをシミュレータ制御部１０４からの制御に基づいて決定し、これらの情報を回路シミュレータ部１０３に設定する。
出力制御部１０７は、判定処理部１０９を含み、回路シミュレータ部１０３でのシミュレーション結果が予め設計者によって定められた設計仕様１１４を満たしているかどうかを判定する。
【００１８】
シミュレータ制御部１０４は、ループ制御部１０８等を含み、出力制御部１０７からの判定結果に基づいて、新たなシミュレーション条件や回路定数の条件を策定し、これらの条件が回路シミュレータ部１０３に設定されるように入力制御部１０５を制御する。すなわち、所定のシミュレーション条件でのシミュレーション結果が設計仕様１１４を満足するまで回路定数の条件変更を繰り返すループ処理を繰り返し行う。なお、シミュレーション条件の中には、コーナー条件１１１と呼ばれるプロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せや、前述した回路図１１０に与える入力信号の条件などが含まれる。
【００１９】
さらに、この設計システム１０１には、回路図１１０からその回路のトポロジ制約を抽出するトポロジ制約抽出部１０６が含まれる。
トポロジ制約抽出部１０６は回路のネットワーク構成を吟味し、ネットワークの分岐構成や回路の対称性から、ネットワーク各部に流れる電流値を判定し、キルヒホッフの電流則を当てはめ、これを回路制約式、特にトランジスタ（ＴＲ）設計制約式に当てはめることで、独立設計変数を削減し設計空間の削減を実現する。
【００２０】
このような全体構成であるので、図１に示す本実施の形態の設計システムは、回路図１１０内に含まれる各回路素子の回路定数に対し、その定数設定範囲に制約を加えるための制約条件１１２を与えるその与え方に主要な特徴を備えている。
制約条件１１２には、トランジスタ（ＴＲ）やコンデンサ（容量）（Ｃ）や抵抗（Ｒ）といった回路素子に対応する制約式が含まれるが、その中でも、特にトランジスタ（ＴＲ）の制約式に特徴がある。
すなわち、詳細は後述するが、このトランジスタ（ＴＲ）の制約式を利用してトランジスタ（ＴＲ）の回路定数（例えばＭＯＳトランジスタの場合のＬ，Ｗ）の設定範囲を適切化することで、例えば、最適化制御部１０２による回路定数の自動設計が短期間で行えるようにすることができる。
【００２１】
ここで、後述する特許請求の範囲の請求項１に記述した回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段は、入力制御部１０５とシミュレータ制御部１０４で構成されて、その結果は回路シミュレータ部１０３に設定される。
また、この第１の手段で算出された回路定数が反映された状態の回路図に対して電気的特性の算出を行う第２の手段は、回路シミュレータ部１０３で構成され、その結果は出力制御部１０７に送られる。
【００２２】
この第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、複数のパラメータへの代入値を変更しながら第１の手段と第２の手段での処理をループさせる第３の手段は、出力制御部１０７とシミュレータ制御部１０４と入力制御部１０５と回路シミュレータ部１０３のループで構成される。
さらに、複数のパラメータに含まれる複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段は、トポロジ制約抽出部１０６で構成される。
【００２３】
ここで、制約式について説明する。制約式には、図１の制約条件１１２に示すように、ＭＯＳトランジスタＴＲの制約式とコンデンサＣや抵抗Ｒの制約式が含まれている。
この中で、処理の中心になるのはトランジスタＴＲの制約式であるので、まず、トランジスタＴＲの制約式についてその原理を説明することにする。
本実施の形態ではトランジスタＴＲとしてＭＯＳトランジスタを用いる事とする。例えば、オペアンプ回路などのアナログ回路では、ＭＯＳトランジスタを飽和領域で動作させる。ＭＯＳトランジスタの飽和領域においては、次に述べる式（１）および式（２）の関係が成り立つ。
ＶＤＳ＞ＶＧＳ−ＶＴ
・・・（１）
ＩＤ＝ｋ’・（Ｗ／Ｌ）・（ＶＧＳ−ＶＴ）２
・・・(２）
【００２４】
ここで、ＶＤＳはソース−ドレイン間電圧、ＶＧＳはソース−ゲート間電圧、ＶＴはしきい値電圧、ＩＤはソース−ドレイン間電流、Ｗはゲート幅、Ｌはゲート長である。また、ｋ’は電子又はホールの移動度μとゲート酸化膜の単位面積当たりの容量ＣＯを用いて式（３）で与えられる。
ｋ’＝（１／２）・μ・ＣＯ
・・・（３）
なお、式（２）は、厳密にはチャネル長変調効果や基板バイアス効果などの項が加わることになるが、本実施の形態の設計システムでは、特に厳密な数式を用いる必要性はなく、数式が単純である方が望ましいため、これらの項を省略している。
【００２５】
ここで、ある基準となるＭＯＳトランジスタをＭＯＳトランジスタＭ１に選び、このＭＯＳトランジスタＭ１におけるソース−ドレイン間電流ＩＤ１と、着目するＭＯＳトランジスタＭｉにおけるソース−ドレイン間電流ＩＤｉとの電流比をｋｃｉ（＝ＩＤｉ／ＩＤ１）とおき、式（２）を用いて変形すると、Ｍｉの回路定数（ゲート幅Ｗｉ／ゲート長Ｌｉ）は式（４）となる。
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
・・・（４）
式（４）において、ｋｒ’はＭｉとＭ１の間のｋ’の比、ｋｂｉはＭｉとＭ１の間のゲートバイアス電圧の比をそれぞれ意味するものである。尚、式（２）の２乗特性（非線形性）や省略された基板バイアス効果などの項は、単純化された線形式に基づく判定結果に対応する係数の微調整の繰り返し（ループ処理）により実効的に表現され状態で設計される。
【００２６】
本実施の形態の設計システムでは、この式（４）をＭＯＳトランジスタの制約式とすることで、回路図１１０内に含まれる各ＭＯＳトランジスタＭｉ毎にその回路定数（Ｗｉ／Ｌｉ）を、基準のＭＯＳトランジスタＭ１の回路定数（Ｗ１／Ｌ１）と３種類のパラメータ（ｋｒ’，ｋｃｉ，ｋｂｉ）とによって表現することを特徴としている。言い換えれば、Ｍ１とＭｉの回路定数をそれぞれ独立変数として扱うのではなく、Ｍｉの回路定数を、Ｍ１の回路定数に対して、ｋ’の比（ｋｒ’）と電流比（ｋｃｉ）とバイアス比（ｋｂｉ）で関連付けてすべての処理を取り扱う。そして、この関連付けに際しては、以下に説明するように電流に対してキルヒホッフの法則を利用する。
【００２７】
図２は、図１の設計システムを用いて自動設計を行う回路例として、フォールデッドカスコード型ＣＭＯＳオペアンプ回路の一例を示した回路図である。
図２の回路は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ５（＿１，２），Ｍ６（＿１〜３），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ４（＿１，２），Ｍ７（＿１，２）と、位相補償容量Ｃｃとバイアス電流源（バイアス電流）Ｉｂ１，Ｉｂ６，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成されている。
【００２８】
Ｍ２＿１とＭ２＿２は、ゲートに入力信号Ｖｉｎが印加される差動入力段を構成し、そのソースに対してＭ１から共通にバイアス電流（テール電流）が供給される。Ｍ１のゲートは、Ｍ１＿２とカレントミラーを構成することでＭ１＿２と同じバイアス電圧Ｖｂ１がソース、ゲート間に印加され、このＭ１＿２にＩｂ１が接続される。
Ｍ２＿１とＭ２＿２のドレイン出力は、電源電圧ＶＤＤから接地電圧ＧＮＤに向けて順に直列接続されたＭ６（＿１，２），Ｍ５（＿１，２），Ｍ４（＿１，２），Ｍ３（＿１，２）からなるフォールデッドカスコード段によって差動増幅される。
Ｍ６（＿１，２）の共通ゲートは、Ｍ６＿３とカレントミラーを構成することで同じバイアス電圧Ｖｂ６がソース、ゲート間に印加され、このＭ６＿３にＩｂ６が接続される。Ｍ５（＿１，２）の共通ゲートとＭ４（＿１，２）の共通ゲートは、図示しない回路によってそれぞれバイアス電圧Ｖｂ５とＶｂ４が印加される。
【００２９】
フォールデッドカスコード段によって差動増幅された信号は、Ｍ７＿１及びそのバイアス電流（負荷電流）を供給するＭ８＿１と、Ｍ７＿２及びその負荷電流を供給するＭ８＿２とからなる出力段によって更に増幅され、その結果が出力信号Ｖｏｕｔとなる。
Ｍ８（＿１，２）の共通ゲートは、Ｍ８＿３とカレントミラーを構成することでバイアス電圧Ｖｂ８が印加され、このＭ８＿３にＩｂ８が接続される。またＣＭＦＢは、出力信号ＶｏｕｔをモニタしながらＭ３（＿１，２）の共通ゲートへのバイアス電圧Ｖｂ３を制御する。
【００３０】
この図２に示す回路を例として、回路定数を図１の設計システムで自動設計する場合には、まず、設計者が、回路図内の各回路素子に対し、次に示すような順序で式（４）に示した制約式を作成する。図２に示す回路では、差動入力段と、フォールデッドカスコード段と、出力段における各ＭＯＳトランジスタのソース−ドレイン間電流Ｉは、それぞれキルヒホッフの電流則に従い式（５）、式（６）、式（７）に示す関係が成り立つ。
【００３１】
差動入力段：
Ｉ１＝Ｉ２＿１＋Ｉ２＿２，
Ｉ２＿２＝Ｉ２＿１
・・・（５）
【００３２】
フォールデッドカスコード段：
Ｉ６＿２＝Ｉ６＿１＝Ｉ５＿２＝Ｉ５＿１＝Ｉ４＿２＝Ｉ４＿１，
Ｉ３＿２＝Ｉ３＿１＝Ｉ２＿１＋Ｉ４＿１
・・・（６）
【００３３】
出力段：
Ｉ８＿２＝Ｉ８＿１＝Ｉ７＿２＝Ｉ７＿１
・・・（７）
【００３４】
式（５）〜式（７）において、電流Ｉの添字はＭＯＳトランジスタの添字に対応し、例えば電流Ｉ２
１はＭＯＳトランジスタＭ２＿１に対応する。また、図２において、ＭＯＳトランジスタＭｉ＿ｊの添字ｉの値が等しいものは回路構成の面から同一の回路定数を使用し、例えばＭ２＿１とＭ２＿２の回路定数は等しくなる。
ここで、式（５）〜式（７）の関係に基づき、Ｉ１を基準にＩ６の電流比（Ｉ６／Ｉ１）をｋｃ６、Ｉ８の電流比（Ｉ８／Ｉ１）をｋｃ８とおくと、各ＭＯＳトランジスタの制約式は、式（８）〜式（１０）のように定められる。
【００３５】
差動入力段：
Ｗ２＿２／Ｌ２＿２＝Ｗ２＿１／Ｌ２＿１＝（１／２）・ｋｂ２・（Ｗ１／Ｌ１）
・・・（８）
【００３６】
フォールデッドカスコード段：
Ｗ６＿２／Ｌ６＿２＝Ｗ６＿１／Ｌ６＿１＝ｋｃ６・ｋｂ６・（Ｗ１／Ｌ１），
Ｗ５＿２／Ｌ５＿２＝Ｗ５＿１／Ｌ５＿１＝ｋｃ６・ｋｂ５・（Ｗ１／Ｌ１），
Ｗ４＿２／Ｌ４＿２＝Ｗ４＿１／Ｌ４＿１＝ｋｒ’・ｋｃ６・ｋｂ４・（Ｗ１／Ｌ１），
Ｗ３＿２／Ｌ３＿２＝Ｗ３＿１／Ｌ３＿１＝ｋｒ’・（１／２＋ｋｃ６）・ｋｂ３・（Ｗ１／Ｌ１）
・・・（９）
【００３７】
出力段：
Ｗ８＿２／Ｌ８＿２＝Ｗ８＿１／Ｌ８＿１＝ｋｃ８・ｋｂ８・（Ｗ１／Ｌ１），
Ｗ７＿２／Ｌ７＿２＝Ｗ７＿１／Ｌ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｗ１／Ｌ１）
・・・（１０）
【００３８】
式（８）〜式（１０）において、ｋｂは、Ｍ１のゲートバイアス電圧Ｖｂ１との間のバイアス電圧比であり、例えばｋｂ６は、Ｖｂ１／Ｖｂ６となる。また、ｋｒ’は、ＰＭＯＳトランジスタＭ１との間のｋ’（式（３））の比率であるが、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの容量ＣＯは等しく設計されるため、着目トランジスタがＰＭＯＳトランジスタの場合はｋｒ’が‘１’となり、ＮＭＯＳトランジスタの場合はｋｒ’がμＰ／μＮとなる。
【００３９】
以上の制約式から判るように、各ＭＯＳトランジスタＭｉの回路定数（Ｌｉ，Ｗｉ）は、基準のＭＯＳトランジスタＭ１の回路定数（Ｌ１，Ｗ１）と、Ｍ１のトランジスタ極性（Ｐ型又はＮ型）、ソース−ドレイン間電流、バイアス電圧を基準としてそれぞれＭｉのＭ１に対する比率を表した各パラメータｋｒ’，ｋｃｉ，ｋｂｉとによって表現される。この際に、並列接続や直列接続といった回路トポロジに基づいてキルヒホッフの電流則を適用することで、独立変数となるｋｃの数を削減している。
【００４０】
具体的には、例えば、差動入力段Ｍ２＿１，Ｍ２＿２では、それぞれＭ１の電流の１／２倍が流れるものとし、Ｍ４＿１〜Ｍ６＿１のような直列接続の場合は、それぞれＭ１の電流のｋｃ６倍が等しく流れるものとする。更に、分岐点がある並列接続の場合は、Ｍ３＿１のように、Ｍ２＿１に流れる電流（１／２に対応）とＭ５＿１に流れる電流（ｋｃ６に対応）の合算電流（１／２＋ｋｃ６）が流れるものとする。
【００４１】
このようにキルヒホッフの電流則を適用することで、図２において、Ｍ１を基準にＭ２〜Ｍ８の電流比を表現した場合に通常であればｋｃ２〜ｋｃ８の７個の独立変数が必要となるが、それをｋｃ６とｋｃ８の２個の独立変数に削減することができる。
また、バイアス電圧比に関しても、例えばＭ３＿１，Ｍ３＿２のように、ゲートが共通接続されるトランジスタに対しては共通のバイアス電圧比を割り当てることで、独立変数の数を減らしている。
【００４２】
図１に示した設計システムでは、このようなキルヒホッフの電流則の適用は、トポロジ制約抽出部１０６が、回路シミュレータ部１０３の回路図１１０から抽出してシミュレータ制御部１０４の入力変数項目に順次記憶して行う。
シミュレータ制御部１０４は、こうしたキルヒホッフの電流則の適用を新たな制約条件として回路シミュレータ部１０３に帰還させ、独立変数を削減するとともに、独立変数を逐次変更しながら、例えば図３に示すような手順で回路定数の自動設計を行う。
【００４３】
図３は、図１の設計システムを用いた自動設計の処理内容の一例を示すフローチャートである。
まず、処理ステップＳ３０１において、設計者が、図２に示したような回路図およびその回路図に含まれる各ＭＯＳトランジスタ等の制約式を作成し、更に、この制約式および回路図内含まれる各独立変数の可変範囲を設定する。
ここで、図１では、回路図及びシミュレーション用のファイルであるテストベンチは、回路図・テストベンチ入力１１３から、ＭＯＳトランジスタ等の制約式は、制約条件１１２から、目標仕様、独立変数の可変範囲などは設計仕様１１３から入力されるようになっているが、必ずしもこの通りでなくてもよく、さらに内容が、すべてが一括で入力されても、必要に応じてその都度入力されても差し支えない。
【００４４】
ここで、制約式の中には、図１の制約条件１１２に示すように、ＭＯＳトランジスタＴＲの制約式に加えて、コンデンサＣや抵抗Ｒの制約式が含まれていてもよい。例えば、ＭＯＳトランジスタを用いてコンデンサＣを形成する場合や、拡散層などによって抵抗Ｒを形成する場合には、そのサイズ（回路定数）を独立変数として容量値や抵抗値を制約式として組み込むことができる。
【００４５】
各独立変数の可変範囲としては、図２の回路を例として、例えば次のような範囲に設定する。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１≦Ｗｍａｘ
（３）電流比：０．１≦ｋｃ６≦５、１≦ｋｃ８≦１０
（４）バイアス電圧比：０．１≦ｋｂ２，ｋｂ３，ｋｂ４，ｋｂ５，ｋｂ６，ｋｂ７，ｋｂ８≦５〜１０
（５）ｋ’比：１／６≦ｋｒ’≦１／２
（６）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（７）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
ゲート長の最小値、最大値Ｌｍｉｎ，Ｌｍａｘやゲート幅の最小値、最大値Ｗｍｉｎ，Ｗｍａｘは、製造プロセスのリソグラフィ制限やレイアウトルールおよび回路面積の制限などによって定められる。電流比やバイアス電圧比は、経験的な要素や、試行錯誤によって定められる。
バイアス電流の最小値、最大値Ｉｍｉｎ，Ｉｍａｘは、消費電力の仕様などに基づいて定められる。位相補償容量の最小値ＣＬｍｉｎは、回路面積の制限やＭＯＳトランジスタ（Ｍ７やＭ８）のドレイン容量などを考慮して定められる。位相補償容量の最大値ＣＬｍａｘは、負荷容量ＣＬや位相補償容量の最小値ＣＬｍｉｎなどを考慮して定められる。
【００４６】
次いで、処理ステップＳ３０２において、図１の最適化制御部１０２が、ステップＳ３０１で定めた制約式や各独立変数の可変範囲に基づいて、図２に含まれる各回路素子に対して初期の回路定数を設定する。
この際に、各ＭＯＳトランジスタに対しては、制約式内の各独立変数（ｋｒ’，ｋｃ，ｋｂ，Ｗ１，Ｌ１〜Ｌ８）に前述した可変範囲内の初期値が代入され、これによって各ＭＯＳトランジスタ毎のＬやＷが算出される。
【００４７】
続いて、ステップＳ３０３において、最適化制御部１０２が、シミュレーション条件を設定する。シミュレーション条件の中には、入力信号条件や、プロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せからなるコーナー条件１１１やトポロジ制約抽出部１０６行った独立変数の削減条件等が含まれる。
その後、最適化制御部１０２は、回路シミュレータ１０３に対し、ステップＳ３０２で回路定数が定められた回路図１１０と、ステップＳ３０３で定めたシミュレーション条件とを設定し、回路シミュレータ１０３を動作させて回路シミュレーションを行う（ステップＳ３０４）。
【００４８】
回路シミュレータ部１０３によるシミュレーション結果が得られると、最適化制御部１０２は、予め設計者によって設定されている評価項目に基づいて回路特性の算出を行う（ステップＳ３０５）。評価項目は本実施の形態に係る設計システムの記憶手段（図示せず）に予め記憶されており、評価項目の中には、例えばゲインやユニティゲイン周波数（ＵＧＦ）や位相余裕などを代表に様々な項目が含まれる。例えば、ゲインは、回路シミュレータ部１０３がＳＰＩＣＥ系のものである場合、回路シミュレータ部１０３の機能によって回路図１１０の出力信号（図２でのＶｏｕｔ）を観測し、それと入力信号（図２でのＶｉｎ）との比を算出することで得られる。
【００４９】
更に、評価項目の中には、各ＭＯＳトランジスタが飽和領域で動作していることを確認する項目が含まれる。図２に示したような回路は、各ＭＯＳトランジスタが飽和領域で動作することを前提としており、前述した各ＭＯＳトランジスタに対する制約式も飽和領域で動作することを前提に定めているため、回路シミュレーション結果の妥当性を確認するためには、この飽和条件の評価項目が必要となる。
【００５０】
そこで、例えば、図１の設計仕様１１４内で予め動作電源電圧等に対するドレイン−ソース間電圧マージンΔＶＤＳやゲート−ソース間電圧マージンΔＶＧＳを定める。そして、回路シミュレータ部１０３の機能によって、各ＭＯＳトランジスタのゲート、ドレインおよびソース電圧を観測し、各ＭＯＳトランジスタが式（１１）の条件を満たすか否かを確認する。尚、式（１１）において、ＶＤＳＡＴは、飽和ドレイン電圧（＝｜ＶＧＳ−ＶＴ｜）である。
【００５１】
｜ＶＤＳ−ＶＤＳＡＴ｜≧ΔＶＤＳ，
｜ＶＧＳ−ＶＴ｜≧ΔＶＧＳ ・・・（１１）
【００５２】
最適化制御部１０２は、このようなステップＳ３０３〜Ｓ３０５の処理を、シミュレーション条件（コーナー条件）を逐次変更しながら行う。所定のシミュレーション条件での評価が終了すると、ステップＳ３０６おいて、最適化制御部１０２は、ステップＳ３０５での算出した回路特性の判定を行う。すなわち、当該回路に各コーナー条件を適用した場合において、前述したゲイン等の評価項目が前記記憶手段に記憶され予め定められたスペック（ＳＰＥＣ）値を満足するか、および各ＭＯＳトランジスタが式（１１）の飽和条件を満足するかが判定される。
【００５３】
ここで、ステップＳ３０６での判定結果が全て満足していた場合は、ステップＳ３０７において、ステップＳ３０２で定めた各回路素子の回路定数が最終解として決定され、自動設計が完了する。一方、判定結果に不満足な評価項目が有った場合は、ステップＳ３０２へ移行し、回路定数を変更した上で再びステップＳ３０３〜Ｓ３０５の処理が行われる。すなわち、予め定めた設計仕様１１４を満足する回路定数を見つけ出すまでステップＳ３０２〜Ｓ３０６のループ処理が行われる。このループ処理においては、例えば、公知の遺伝子アルゴリズムなどを用いて回路定数の変更を行うと、より短期間で解を見つけ出すことができる。
【００５４】
以上、前述したような制約式を用いて図３に示すような処理フローを実行することで例えば次のような効果を得ることができる。
第１に、短期間で回路定数の自動設計を行うことができるようになる。これは、前述したように制約式に対してキルヒホッフの法則を適用することで、図３のループ処理における回路定数の可変範囲を適正化できるためである。
【００５５】
この関係を図４を用いて説明する。図４は、図１の設計システムにおいて、その効果の一例を概念的に示すための説明図である。まず、比較例として前述したような制約式を用いない場合の回路定数の可変範囲は、図２の回路を例として述べると、次のようになる。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８≦Ｗｍａｘ
（３）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（４）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
【００５６】
ここで、一例として、Ｗ１とＷ２の関係に着目すると、比較例では、図４のＷｍｉｎ〜ＷｍａｘからなるＷ１に対して、Ｗ２もＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。したがって、ループ処理による探索範囲は、図４のエリア４０１に示すように正方形の全エリアとなる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗｍｉｎ〜ＷｍａｘからなるＷ１に対して、ＷｉもＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。
【００５７】
一方、図１の設計システムでは、制約式によって、図４のＷｍｉｎ〜ＷｍａｘからなるＷ１に対し、Ｗ２は、式（１０）から判るように、電流比を反映したＷ１／２を目安に可変範囲が設定される。したがって、ループ処理による探索範囲は、図４に示すように、Ｗ１／２を基準にその前後でｋｂ２等による可変範囲を反映させたエリア４０２となる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗ１に対して制約式に基づく特定の探索範囲が定められる。したがって、比較例に比べて格段に探索範囲が狭まるため、短期間で回路定数の自動設計を行うことができる。
【００５８】
第２に、容易に回路定数の自動設計を行うことができる。これは、制約式を可能な限り単純化し、この制約式で保証されない事項を回路シミュレータのMOSモデルと飽和動作チェックによって保証しているためである。すなわち、比較例として前述したような幾何学的最適化プログラミング（ＧＰ）手法では、言うなれば制約式のみで回路定数を決定しているため、制約式自体が、例えばプロセス（Ｐ）／電源電圧（Ｖ）／温度（Ｔ）依存やチャネル長変調効果や基板バイアス効果等を盛り込んだ厳密なものでなければならない。
【００５９】
ここで、図１の設計システムでは、制約式は回路定数の探索範囲を狭める役目を担い、その範囲内で、回路シミュレータが、MOSモデルによりＰ／Ｖ／Ｔ依存やチャネル長変調効果や基板バイアス効果等を盛り込んで厳密な最適解を算出することになる。したがって、制約式は、厳密なものである必要はなく、妥当な探索範囲を設定できるものであればよい。
この意味で、チャネル長変調効果や基板バイアス効果等の影響は小さいと考えられ、これらの項を省略しても妥当な探索範囲を設定可能である。これによって、制約式が簡略化され、設計の容易性などが向上する。また、制約式がＰ／Ｖ／Ｔ依存によって変化するものであったならば、コーナー条件毎に制約式を変えなければならず、容易な設計が行えなくなる。この意味で、式（４）の制約式は、キルヒホッフの法則がＰ／Ｖ／Ｔ依存性を持たない不変的ものであるため、各種条件に依らず共通に適用可能である。
【００６０】
第３に、バイアス電流Ｉｂを独立変数としてループ処理を行うことで、より設計の効率化が図れることが挙げられる。すなわち、回路シミュレーションに基づく一般的な設計手法では、まず、バイアス電流を設定して、そのバイアス電流において設計仕様を満たす回路定数を見つけ出すという手順が採られる。
これは、バイアス電流を固定することである基準を設けないことには回路定数の設計が行い難いという人為的な都合によるところが大きい。しかしながら、この手法では、あるバイアス電流で回路定数を見出せない場合に、バイアス電流を変えた後で再度始めから全ての回路定数の探索をやり直すことになる。
【００６１】
そこで、図３の処理フローでは、バイアス電流Ｉｂと回路定数をそれぞれ独立変数として、前述した手順（時系列的概念）に捕らわれずに変動させている。つまり、例えば、回路定数を見出せなかった場合に、その回路定数を固定した状態で設計仕様を満たすバイアス電流を探索していく処理や、遺伝子アルゴリズムを用いてバイアス電流と回路定数を同時に探索する処理などを行う。
これによって、より効率的な設計を行うことができ、短期間で最適解を見つけ出せる可能性も高くなる。なお、バイアス電流を独立変数としてループ処理を行うと、その分を探索範囲が広くなるが、これは、図４に添って述べたように、制約式によって抜本的に探索範囲を小さくすることで現実的な実現性が確保される。
本例では、バイアス電流Ｉｂの可変による事例を示したが、バイアス電圧を可変として設計する場合もある。
【００６２】
次に、図１の設計システムおよび図３の処理フローを用いて実際に回路定数の設計を行った実施例について説明する。ここでは、図２の回路に対し、０．１５μｍのＣＭＯＳプロセスを用いることを想定し、電源電圧ＶＤＤの仕様が１．５Ｖの場合の回路定数と３．３Ｖの場合の回路定数を設計した。
図５は、図１の設計システムで用いた設計仕様の一例を示す説明図である。図５に示すように、本実施例では、設計仕様１１４として、ゲイン（Ａ０）、ユニティゲイン周波数（ｆｔ）、位相余裕（ＰＭ）、電源電流、飽和条件（式（１１）参照）、および負荷容量ＣＬといった回路特性評価項目を設定した。
ここで、飽和条件は、各電源電圧仕様（１．５Ｖ，３．３Ｖ）で個別に設定し、それ以外の評価項目は、各電源電圧仕様で共通に設定している。
【００６３】
そして、図１の設計システムと図３の処理フローを用いて、このような設計仕様１１４を満たす回路定数を探索した。この際に、ＭＯＳトランジスタの制約式や回路素子における各独立変数の可変範囲は、図３の説明で一例として挙げた範囲を設定している。なお、ＭＯＳトランジスタの制約式は、前述したようにＰ／Ｖ／Ｔ条件に依存しないため、１．５Ｖ仕様および３．３Ｖ仕様で共通に使用可能である。
【００６４】
また、図１のコーナー条件１１１は、ＭＯＳトランジスタのモデル条件の５種類、容量および抵抗からなるＣＲ遅延条件の２種類（遅延大，遅延小）、温度条件の２種類（高温，低温）、電源電圧条件の２種類（高電圧，低電圧）からなる組合せ条件に、全て条件がティピカル（典型的）な場合を加えて計４１種類を設定した。ＭＯＳトランジスタのモデルの５種類は、「ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ」がプロセスばらつきに応じてそれぞれスロー（Ｓ）又はファースト（Ｆ）になることを示す、「ＳＳ」条件、「ＳＦ」条件、「ＦＳ」条件、「ＦＦ」条件と、両方がティピカルになることを示す、「Ｔｙｐ」条件である。
【００６５】
このようなコーナー条件１１１全てにおいて、前述した設計仕様１１４を満たす解を図１の設計システムで探索したところ、図６、図７に示すような結果が得られた。
図６は、図２に示したフォールデッドカスコード型ＣＭＯＳオペアンプ回路（Ｃａｓｃｏｄｅ）回路における電源電圧３．３Ｖ仕様及び１．５Ｖ仕様での回路特性評価結果を示すものである。
また、図７は、図６に対応した（電源電圧３．３Ｖ仕様及び１．５Ｖ仕様）各回路素子の回路定数探索結果を示すものである。
【００６６】
図６に示すように、図２のフォールデッドカスコード型ＣＭＯＳオペアンプ回路の３．３Ｖ仕様と１．５Ｖ仕様において、図５の設計仕様１１４を満足する最適解が得られた。そして、この最適解は、図１の設計システムによる演算処理によって１日を要することがなく得ることができた。
一方、図３および図４に添って説明した比較例として、ＭＯＳトランジスタの制約式を用いずに各ＭＯＳトランジスタのゲート長Ｌやゲート幅Ｗをそれぞれ独立変数として探索する手法では、１０日かかっても最適解が得られないという結果となった。
【００６７】
また、図７に示す回路の回路定数をそれぞれ観察すると妥当な結果が得られていることが判る。
例えば、熟練した設計者は、高いゲインを得るために差動入力段のＭＯＳトランジスタＭ２，Ｍ３のゲート長Ｌ２，Ｌ３をさほど小さく設計しない場合が多い。その逆に、高いスルーレートを得るために、出力段のＭＯＳトランジスタＭ７，Ｍ８のゲート長Ｌ７，Ｌ８を小さく設計し、ゲート幅Ｗ７，Ｗ８を大きく設計する場合が多い。図７に示した結果には、このような傾向が見られる。
【００６８】
以上述べたように、本発明の実施の形態に係る半導体装置の設計システムは、回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴としている。
【００６９】
尚ここで、前記複数のトランジスタは、ＭＯＳトランジスタであり、前記複数のＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉ／ゲート長Ｌｉを算出する前記制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）であり、
ｋｒ’は、前記基準トランジスタとなるＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、ｋｂｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でゲートバイアス電圧の比を表すパラメータであり、ｋｃｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でソース−ドレイン間電流の比を表す前記第１パラメータであり、Ｗ１／Ｌ１は、前記ＭＯＳトランジスタ（Ｍ１）の回路定数であるゲート幅／ゲート長を表すパラメータであるように構成してもよい。
【００７０】
また、ｊ番目のＭＯＳトランジスタ（Ｍｊ）に対して前記第１パラメータとなるｋｃｊが設定され、ｋ番目のＭＯＳトランジスタ（Ｍｋ）に対して前記第１パラメータとなるｋｃｋが設定された場合、前記ＭＯＳトランジスタ（Ｍｉ）が前記ＭＯＳトランジスタ（Ｍｊ）と直列接続されている時にはｋｃｉ＝ｋｃｊとし、前記ＭＯＳトランジスタ（Ｍｉ）から分岐して前記ＭＯＳトランジスタ（Ｍｊ）と前記ＭＯＳトランジスタ（Ｍｋ）が接続されている時にはｋｃｉ＝ｋｃｊ＋ｋｃｋとしてもよい。
また、前記第３の手段での設計仕様には、前記複数のトランジスタとなるＭＯＳトランジスタが全て飽和領域で動作していることを確認する項目が含まれているように構成してもよい。
また、前記回路図は、ＣＭＯＳオペアンプ回路を含むように構成してもよい。
【００７１】
また、前記回路図は、増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、前記第１の手段は、前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、前記第２の手段は、前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、前記第３の手段は、前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に、前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませるように構成してもよい。
【００７２】
また、さらに、前記回路図に対して電源電圧条件や温度条件を含んだ各種条件の組合せとなるコーナー条件を設定し、このコーナー条件が設定された回路図を対象に前記第２の手段で電気的特性の算出を行わせる第５の手段を備えるように構成してもよい。
また、前記第２の手段は、ＳＰＩＣＥ系の回路シミュレータで実現されるように構成してもよい。
【００７３】
このように本実施の形態に係る半導体装置設計システムによれば、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTATを短縮することが可能な半導体装置の自動設計システムを構築することができる。
また、回路図からキルヒホッフの電流則を反映する制約条件を自動的に抽出して回路定数の自動探索範囲をある程度狭めることが可能となり、設計期間の短縮または設計の容易化を実現することができる。
また、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現できる。更には、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現できる。
【００７４】
また、本実施の形態に係るプログラムをコンピュータに実行させることにより、前記設計システムを構築することができる。
また、本発明の実施の形態に係る半導体装置設計方法によれば、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現可能となり又、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現できる。
実際の設計によると、本実施の形態の設計システムを用いた場合、変数削減を行わない従来例と比較して、一例として、１０倍〜６０倍の設計の高速化が実現できた。
【００７５】
ここでは、図１の回路シミュレータ部１０３として広く知られているＳＰＩＣＥ系のシミュレータを用いる場合を例としたが、このようなシミュレータに限定されるものではない。例えば、小信号等価回路に基づいて回路特性および回路定数を探索するようなシミュレータでは、小信号等価回路内の各ＭＯＳトランジスタの相互コンダクタンスｇｍをそれぞれ独立変数として扱い、最適解を探索するような処理が行われる。そこで、ゲート長Ｌやゲート幅Ｗの関数であるｇｍに対して前述したような制約式を反映させると、それぞれ無関係な独立変数であったｇｍにキルヒホッフの法則に基づく関連性を持たせることができるため、探索範囲を低減することができる。
【００７６】
また、上述の実施の形態ではＭＯＳトランジスタに対する具体的な制約式を示したが、勿論、ＭＯＳトランジスタに限らずＭＩＳ（Metal Insulator Semiconductor）型のトランジスタであれば同様な制約式を適用可能である。また、設計対象となる回路も、勿論オペアンプ回路に限らず、例えば電源系の回路や、ＡＤＣ（Analog Digital Converter）回路といった様々なアナログ回路であってよい。
【産業上の利用可能性】
【００７７】
本発明による半導体装置の設計システムは、ＭＯＳトランジスタからなるアナログ回路を含んだ半導体装置に対して、回路シミュレーションを利用して回路定数の設計を行う設計システムに適用して特に有益な技術であるが、半導体装置の設計システム全般に対しても広く適用可能である。
【符号の説明】
【００７８】
１０１・・・設計システム
１０２・・・最適化制御部
１０３・・・回路シミュレータ部
１０４・・・シミュレータ制御部
１０５・・・入力制御部
１０６・・・トポロジ制約抽出部
１０７・・・出力制御部
１０８・・・ループ制御部
１０９・・・判定処理部
１１０・・・回路図
１１１・・・コーナー条件
１１２・・・制約条件
１１３・・・回路図・テストベンチ入力
１１４・・・設計仕様
１１５・・・記録媒体
Ｍ・・・ＭＯＳトランジスタ
Ｉｂ・・・バイアス電流源
ＣＬ・・・負荷容量
Ｃｃ・・・位相補償容量
ＣＭＦＢ・・・コモンモードフィードバック回路
【技術分野】
【０００１】
本発明は、半導体装置の設計システムに関し、特にアナログ回路を含む半導体装置の回路定数設計装置に関するものである。
【背景技術】
【０００２】
アナログ回路とディジタル回路が混在した半導体装置の開発においては、その性能や特性を必要な要求に合わせるとともに、いかに短期間に実際的な設計を行うかが重要な決め手になる。ことに、近年、ＳＯＣ（System On Chip）、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロコンピュータなどの開発が広く行われて、このような装置に用いられるアナログ回路とディジタル回路が複雑に混在した半導体装置の開発においては、この問題が特に重要である。
ディジタル回路に関しては、すでに機能設計からレイアウト設計に至るまでの自動化が進んでおり、実用上十分な程度の短期間で設計を完了することが可能になってきている。一方、アナログ回路に関しては、ディジタル回路に比べて、設計の自由度が格段に大きいことや、製造プロセス変動等に対するマージン等を含めて満たすべき要求仕様が複雑に入り組んでいるため自動化がさほど進んではいない。したがって、このような半導体装置において、アナログ回路部分の設計が製品開発期間に大きな影響を与えている。
【０００３】
図８は、本発明の前提としてのアナログ回路の設計手順の一例を示すフローチャートである。この設計フローは、主に人手に基づいて回路定数を決定する際の一般的なフローである。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプ回路の設計を例とすると、まず、設計者が、予め作成してあるＣＭＯＳオペアンプ回路に対して、規定の設計仕様を満たせるような回路定数（ゲート長Ｌおよびゲート幅Ｗ）を設定する（Ｓ８１）。設計仕様の項目としては、例えば、利得、ユニティゲイン周波数、位相余裕、およびスルーレートなど様々のものが挙げられる。
【０００４】
次いで、この回路定数を設定したＣＭＯＳオペアンプ回路に対してコンピュータを用いた回路シミュレーションを実行する（Ｓ８２）。その後、設計者又は回路シミュレータがシミュレーション結果から利得、ユニティゲイン周波数等といった回路特性の数値を算出し（Ｓ８３）、それが規定の設計仕様を満たしているか判定を行う（Ｓ８４）。設計仕様を満たしている場合には回路定数が確定するが（Ｓ８５）、そうでない場合にはＳ８１に移行し、設計者が回路定数を再設定した後、再度、回路シミュレーションを用いた確認を行う。このような作業は、設計仕様を満たせるようになるまで何度も繰り返される。
通常、プロセス変動や温度変動等を加味すると回路定数は容易に確定できるようなものではなく、このような作業を短期間で完了するためには、設計者が、初期段階で如何に妥当な回路定数を設定できるか、または設計仕様を満たさない場合にどのように対処すべきかといった高度な設計ノウハウや豊富な経験が必要とされる。
【０００５】
ここで、設計者の力量に頼らず、コンピュータの処理能力を活用することで、図８のループ処理を試行錯誤で自動的に行わせることも可能である。すなわち、回路定数（Ｌ，Ｗ）を変数とし、設計者がその初期値やその可変範囲および刻み幅などを設定することで自動的に図８のループ処理が行われるような機能をコンピュータ上に実装すればよい。しかしながら、ＣＭＯＳオペアンプ回路内には通常多くのＭＯＳトランジスタが含まれている。そうすると、各ＭＯＳトランジスタの回路定数（Ｌ，Ｗ）をそれぞれ独立変数として変動させた場合、変数の個数の多さからループ処理による演算回数が膨大となり、演算時間が長時間になって、現実的には解を得られないような事態も起こりうる。したがって、この場合も設計者のスキルに依存し、如何に妥当な初期値および可変範囲を設定できるかが重要となる。
【０００６】
このような問題を解決するため、先にオペアンプ回路を含むアナログ回路を設計対象とし、キルヒホッフの法則を反映した制約式に基づいて各回路素子の回路定数を変動させ、その都度、ＳＰＩＣＥ系の回路シミュレータによって回路特性を検証しながら最適な回路定数を探索する設計システムが提案されている（特許文献１参照）。
この設計システムを用いると、キルヒホッフの法則を反映した制約式によって回路定数の探索範囲が狭められるため、設計期間の短縮が実現できるとともに、回路シミュレータを利用した設計方式であるため、設計の容易化が図れることが示唆されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８１３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、キルヒホッフの法則を反映した制約式に基づいて複数の独立変数からなる設計空間が狭められることを示唆するにとどまっている。
本発明は、この考え方をさらに一歩進めて、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTAT（ターンアラウンドタイム：Turn Around
time）を短縮することが可能な半導体装置の自動設計システムを構築することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明の半導体装置の設計システムは、回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴としている。
【００１０】
ここで、前記回路図は増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、前記第１の手段は前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、前記第２の手段は前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、前記第３の手段は前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませるように構成してもよい。
【発明の効果】
【００１１】
本発明によれば、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTATを短縮することが可能な半導体装置の自動設計システムを構築することが可能になる。また、回路図からキルヒホッフの電流則を反映する制約条件を自動的に抽出して回路定数の自動探索範囲をある程度狭めることが可能となり、設計期間の短縮または設計の容易化を実現することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置設計システムの一実施形態の構成を示すブロック図ある。
【図２】図１に示す設計システムを用いて設計を行う回路例としてのフォールデッドカスコード型ＣＭＯＳオペアンプ回路の回路図の一例である。
【図３】図１に示す設計システムを用いて行う自動設計の処理内容を示すフローチャートである。
【図４】図１に示す設計システムの効果を概念的に示すための説明図である。
【図５】図１に示す設計システムで用いた設計仕様の一例を示す説明図である。
【図６】図１に示す設計システムで用いて自動設計を行った結果を示す説明図である。
【図７】図６に対応した各回路素子の回路定数探索結果を示す説明図である。
【図８】本発明の前提として検討したアナログ回路の設計手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態に係る半導体装置の設計システムについて説明するが、本発明は前記特許文献1記載の発明の改良に関するものであるため、特許文献1記載の発明との差異が明確になるように特許文献１記載の発明を適宜参照しつつ本発明の実施の形態について説明する。
尚、本発明の実施の形態に係る各図において、同一部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、本発明の実施の形態に係る半導体装置の設計システムの構成の一例を示すブロック図である。
図１において、符号１０１は設計システム、１０２は最適化制御部、１０３は回路シミュレータ部、１０４はシミュレータ制御部、１０５は入力制御部、１０６はトポロジ制約抽出部、１０７は出力制御部、１０８はループ制御部、１０９は判定処理部、１１０は回路図、１１１はコーナー条件、１１２は制約条件、１１３は回路図・テストベンチ入力、１１４は設計仕様、１１５は記録媒体である。
【００１５】
図１の設計システム１０１は、中央処理装置（ＣＰＵ）やランダムアクセスメモリ（ＲＡＭ）等の記憶手段を含んだコンピュータシステムによって、コンピュータ読み取り可能な記録媒体１１５に記憶したプログラムをインストールして実行することにより実現されていて、例えば、回路シミュレータ部１０３と、最適化制御部（オプティマイザ）１０２などによって構成される。
【００１６】
回路シミュレータ部１０３は、与えられた各種条件の下で回路図（ネットリスト）１１０に記載されている回路の電気的特性を算出する機能を備えるものある。このような装置としては、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）系と呼ばれるものなどがよく知られている。
最適化制御部１０２は、その機能概要として、回路シミュレータ部１０３によるシミュレーション結果が予め定めた仕様を満足するまで、回路図１１０内の各素子の回路定数（ＭＯＳトランジスタの場合はゲート長Ｌやゲート幅Ｗ）を自動的に変更し、これによって回路定数の自動設計を行う部分である。
【００１７】
最適化制御部１０２には、入力制御部１０５と、出力制御部１０７と、シミュレータ制御部１０４が含まれている。
入力制御部１０５は、設計者によって予め定められた各種制約条件１１２や回路図１１０に与える入力信号などをシミュレータ制御部１０４からの制御に基づいて決定し、これらの情報を回路シミュレータ部１０３に設定する。
出力制御部１０７は、判定処理部１０９を含み、回路シミュレータ部１０３でのシミュレーション結果が予め設計者によって定められた設計仕様１１４を満たしているかどうかを判定する。
【００１８】
シミュレータ制御部１０４は、ループ制御部１０８等を含み、出力制御部１０７からの判定結果に基づいて、新たなシミュレーション条件や回路定数の条件を策定し、これらの条件が回路シミュレータ部１０３に設定されるように入力制御部１０５を制御する。すなわち、所定のシミュレーション条件でのシミュレーション結果が設計仕様１１４を満足するまで回路定数の条件変更を繰り返すループ処理を繰り返し行う。なお、シミュレーション条件の中には、コーナー条件１１１と呼ばれるプロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せや、前述した回路図１１０に与える入力信号の条件などが含まれる。
【００１９】
さらに、この設計システム１０１には、回路図１１０からその回路のトポロジ制約を抽出するトポロジ制約抽出部１０６が含まれる。
トポロジ制約抽出部１０６は回路のネットワーク構成を吟味し、ネットワークの分岐構成や回路の対称性から、ネットワーク各部に流れる電流値を判定し、キルヒホッフの電流則を当てはめ、これを回路制約式、特にトランジスタ（ＴＲ）設計制約式に当てはめることで、独立設計変数を削減し設計空間の削減を実現する。
【００２０】
このような全体構成であるので、図１に示す本実施の形態の設計システムは、回路図１１０内に含まれる各回路素子の回路定数に対し、その定数設定範囲に制約を加えるための制約条件１１２を与えるその与え方に主要な特徴を備えている。
制約条件１１２には、トランジスタ（ＴＲ）やコンデンサ（容量）（Ｃ）や抵抗（Ｒ）といった回路素子に対応する制約式が含まれるが、その中でも、特にトランジスタ（ＴＲ）の制約式に特徴がある。
すなわち、詳細は後述するが、このトランジスタ（ＴＲ）の制約式を利用してトランジスタ（ＴＲ）の回路定数（例えばＭＯＳトランジスタの場合のＬ，Ｗ）の設定範囲を適切化することで、例えば、最適化制御部１０２による回路定数の自動設計が短期間で行えるようにすることができる。
【００２１】
ここで、後述する特許請求の範囲の請求項１に記述した回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段は、入力制御部１０５とシミュレータ制御部１０４で構成されて、その結果は回路シミュレータ部１０３に設定される。
また、この第１の手段で算出された回路定数が反映された状態の回路図に対して電気的特性の算出を行う第２の手段は、回路シミュレータ部１０３で構成され、その結果は出力制御部１０７に送られる。
【００２２】
この第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、複数のパラメータへの代入値を変更しながら第１の手段と第２の手段での処理をループさせる第３の手段は、出力制御部１０７とシミュレータ制御部１０４と入力制御部１０５と回路シミュレータ部１０３のループで構成される。
さらに、複数のパラメータに含まれる複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段は、トポロジ制約抽出部１０６で構成される。
【００２３】
ここで、制約式について説明する。制約式には、図１の制約条件１１２に示すように、ＭＯＳトランジスタＴＲの制約式とコンデンサＣや抵抗Ｒの制約式が含まれている。
この中で、処理の中心になるのはトランジスタＴＲの制約式であるので、まず、トランジスタＴＲの制約式についてその原理を説明することにする。
本実施の形態ではトランジスタＴＲとしてＭＯＳトランジスタを用いる事とする。例えば、オペアンプ回路などのアナログ回路では、ＭＯＳトランジスタを飽和領域で動作させる。ＭＯＳトランジスタの飽和領域においては、次に述べる式（１）および式（２）の関係が成り立つ。
ＶＤＳ＞ＶＧＳ−ＶＴ
・・・（１）
ＩＤ＝ｋ’・（Ｗ／Ｌ）・（ＶＧＳ−ＶＴ）２
・・・(２）
【００２４】
ここで、ＶＤＳはソース−ドレイン間電圧、ＶＧＳはソース−ゲート間電圧、ＶＴはしきい値電圧、ＩＤはソース−ドレイン間電流、Ｗはゲート幅、Ｌはゲート長である。また、ｋ’は電子又はホールの移動度μとゲート酸化膜の単位面積当たりの容量ＣＯを用いて式（３）で与えられる。
ｋ’＝（１／２）・μ・ＣＯ
・・・（３）
なお、式（２）は、厳密にはチャネル長変調効果や基板バイアス効果などの項が加わることになるが、本実施の形態の設計システムでは、特に厳密な数式を用いる必要性はなく、数式が単純である方が望ましいため、これらの項を省略している。
【００２５】
ここで、ある基準となるＭＯＳトランジスタをＭＯＳトランジスタＭ１に選び、このＭＯＳトランジスタＭ１におけるソース−ドレイン間電流ＩＤ１と、着目するＭＯＳトランジスタＭｉにおけるソース−ドレイン間電流ＩＤｉとの電流比をｋｃｉ（＝ＩＤｉ／ＩＤ１）とおき、式（２）を用いて変形すると、Ｍｉの回路定数（ゲート幅Ｗｉ／ゲート長Ｌｉ）は式（４）となる。
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
・・・（４）
式（４）において、ｋｒ’はＭｉとＭ１の間のｋ’の比、ｋｂｉはＭｉとＭ１の間のゲートバイアス電圧の比をそれぞれ意味するものである。尚、式（２）の２乗特性（非線形性）や省略された基板バイアス効果などの項は、単純化された線形式に基づく判定結果に対応する係数の微調整の繰り返し（ループ処理）により実効的に表現され状態で設計される。
【００２６】
本実施の形態の設計システムでは、この式（４）をＭＯＳトランジスタの制約式とすることで、回路図１１０内に含まれる各ＭＯＳトランジスタＭｉ毎にその回路定数（Ｗｉ／Ｌｉ）を、基準のＭＯＳトランジスタＭ１の回路定数（Ｗ１／Ｌ１）と３種類のパラメータ（ｋｒ’，ｋｃｉ，ｋｂｉ）とによって表現することを特徴としている。言い換えれば、Ｍ１とＭｉの回路定数をそれぞれ独立変数として扱うのではなく、Ｍｉの回路定数を、Ｍ１の回路定数に対して、ｋ’の比（ｋｒ’）と電流比（ｋｃｉ）とバイアス比（ｋｂｉ）で関連付けてすべての処理を取り扱う。そして、この関連付けに際しては、以下に説明するように電流に対してキルヒホッフの法則を利用する。
【００２７】
図２は、図１の設計システムを用いて自動設計を行う回路例として、フォールデッドカスコード型ＣＭＯＳオペアンプ回路の一例を示した回路図である。
図２の回路は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ５（＿１，２），Ｍ６（＿１〜３），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ４（＿１，２），Ｍ７（＿１，２）と、位相補償容量Ｃｃとバイアス電流源（バイアス電流）Ｉｂ１，Ｉｂ６，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成されている。
【００２８】
Ｍ２＿１とＭ２＿２は、ゲートに入力信号Ｖｉｎが印加される差動入力段を構成し、そのソースに対してＭ１から共通にバイアス電流（テール電流）が供給される。Ｍ１のゲートは、Ｍ１＿２とカレントミラーを構成することでＭ１＿２と同じバイアス電圧Ｖｂ１がソース、ゲート間に印加され、このＭ１＿２にＩｂ１が接続される。
Ｍ２＿１とＭ２＿２のドレイン出力は、電源電圧ＶＤＤから接地電圧ＧＮＤに向けて順に直列接続されたＭ６（＿１，２），Ｍ５（＿１，２），Ｍ４（＿１，２），Ｍ３（＿１，２）からなるフォールデッドカスコード段によって差動増幅される。
Ｍ６（＿１，２）の共通ゲートは、Ｍ６＿３とカレントミラーを構成することで同じバイアス電圧Ｖｂ６がソース、ゲート間に印加され、このＭ６＿３にＩｂ６が接続される。Ｍ５（＿１，２）の共通ゲートとＭ４（＿１，２）の共通ゲートは、図示しない回路によってそれぞれバイアス電圧Ｖｂ５とＶｂ４が印加される。
【００２９】
フォールデッドカスコード段によって差動増幅された信号は、Ｍ７＿１及びそのバイアス電流（負荷電流）を供給するＭ８＿１と、Ｍ７＿２及びその負荷電流を供給するＭ８＿２とからなる出力段によって更に増幅され、その結果が出力信号Ｖｏｕｔとなる。
Ｍ８（＿１，２）の共通ゲートは、Ｍ８＿３とカレントミラーを構成することでバイアス電圧Ｖｂ８が印加され、このＭ８＿３にＩｂ８が接続される。またＣＭＦＢは、出力信号ＶｏｕｔをモニタしながらＭ３（＿１，２）の共通ゲートへのバイアス電圧Ｖｂ３を制御する。
【００３０】
この図２に示す回路を例として、回路定数を図１の設計システムで自動設計する場合には、まず、設計者が、回路図内の各回路素子に対し、次に示すような順序で式（４）に示した制約式を作成する。図２に示す回路では、差動入力段と、フォールデッドカスコード段と、出力段における各ＭＯＳトランジスタのソース−ドレイン間電流Ｉは、それぞれキルヒホッフの電流則に従い式（５）、式（６）、式（７）に示す関係が成り立つ。
【００３１】
差動入力段：
Ｉ１＝Ｉ２＿１＋Ｉ２＿２，
Ｉ２＿２＝Ｉ２＿１
・・・（５）
【００３２】
フォールデッドカスコード段：
Ｉ６＿２＝Ｉ６＿１＝Ｉ５＿２＝Ｉ５＿１＝Ｉ４＿２＝Ｉ４＿１，
Ｉ３＿２＝Ｉ３＿１＝Ｉ２＿１＋Ｉ４＿１
・・・（６）
【００３３】
出力段：
Ｉ８＿２＝Ｉ８＿１＝Ｉ７＿２＝Ｉ７＿１
・・・（７）
【００３４】
式（５）〜式（７）において、電流Ｉの添字はＭＯＳトランジスタの添字に対応し、例えば電流Ｉ２
１はＭＯＳトランジスタＭ２＿１に対応する。また、図２において、ＭＯＳトランジスタＭｉ＿ｊの添字ｉの値が等しいものは回路構成の面から同一の回路定数を使用し、例えばＭ２＿１とＭ２＿２の回路定数は等しくなる。
ここで、式（５）〜式（７）の関係に基づき、Ｉ１を基準にＩ６の電流比（Ｉ６／Ｉ１）をｋｃ６、Ｉ８の電流比（Ｉ８／Ｉ１）をｋｃ８とおくと、各ＭＯＳトランジスタの制約式は、式（８）〜式（１０）のように定められる。
【００３５】
差動入力段：
Ｗ２＿２／Ｌ２＿２＝Ｗ２＿１／Ｌ２＿１＝（１／２）・ｋｂ２・（Ｗ１／Ｌ１）
・・・（８）
【００３６】
フォールデッドカスコード段：
Ｗ６＿２／Ｌ６＿２＝Ｗ６＿１／Ｌ６＿１＝ｋｃ６・ｋｂ６・（Ｗ１／Ｌ１），
Ｗ５＿２／Ｌ５＿２＝Ｗ５＿１／Ｌ５＿１＝ｋｃ６・ｋｂ５・（Ｗ１／Ｌ１），
Ｗ４＿２／Ｌ４＿２＝Ｗ４＿１／Ｌ４＿１＝ｋｒ’・ｋｃ６・ｋｂ４・（Ｗ１／Ｌ１），
Ｗ３＿２／Ｌ３＿２＝Ｗ３＿１／Ｌ３＿１＝ｋｒ’・（１／２＋ｋｃ６）・ｋｂ３・（Ｗ１／Ｌ１）
・・・（９）
【００３７】
出力段：
Ｗ８＿２／Ｌ８＿２＝Ｗ８＿１／Ｌ８＿１＝ｋｃ８・ｋｂ８・（Ｗ１／Ｌ１），
Ｗ７＿２／Ｌ７＿２＝Ｗ７＿１／Ｌ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｗ１／Ｌ１）
・・・（１０）
【００３８】
式（８）〜式（１０）において、ｋｂは、Ｍ１のゲートバイアス電圧Ｖｂ１との間のバイアス電圧比であり、例えばｋｂ６は、Ｖｂ１／Ｖｂ６となる。また、ｋｒ’は、ＰＭＯＳトランジスタＭ１との間のｋ’（式（３））の比率であるが、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの容量ＣＯは等しく設計されるため、着目トランジスタがＰＭＯＳトランジスタの場合はｋｒ’が‘１’となり、ＮＭＯＳトランジスタの場合はｋｒ’がμＰ／μＮとなる。
【００３９】
以上の制約式から判るように、各ＭＯＳトランジスタＭｉの回路定数（Ｌｉ，Ｗｉ）は、基準のＭＯＳトランジスタＭ１の回路定数（Ｌ１，Ｗ１）と、Ｍ１のトランジスタ極性（Ｐ型又はＮ型）、ソース−ドレイン間電流、バイアス電圧を基準としてそれぞれＭｉのＭ１に対する比率を表した各パラメータｋｒ’，ｋｃｉ，ｋｂｉとによって表現される。この際に、並列接続や直列接続といった回路トポロジに基づいてキルヒホッフの電流則を適用することで、独立変数となるｋｃの数を削減している。
【００４０】
具体的には、例えば、差動入力段Ｍ２＿１，Ｍ２＿２では、それぞれＭ１の電流の１／２倍が流れるものとし、Ｍ４＿１〜Ｍ６＿１のような直列接続の場合は、それぞれＭ１の電流のｋｃ６倍が等しく流れるものとする。更に、分岐点がある並列接続の場合は、Ｍ３＿１のように、Ｍ２＿１に流れる電流（１／２に対応）とＭ５＿１に流れる電流（ｋｃ６に対応）の合算電流（１／２＋ｋｃ６）が流れるものとする。
【００４１】
このようにキルヒホッフの電流則を適用することで、図２において、Ｍ１を基準にＭ２〜Ｍ８の電流比を表現した場合に通常であればｋｃ２〜ｋｃ８の７個の独立変数が必要となるが、それをｋｃ６とｋｃ８の２個の独立変数に削減することができる。
また、バイアス電圧比に関しても、例えばＭ３＿１，Ｍ３＿２のように、ゲートが共通接続されるトランジスタに対しては共通のバイアス電圧比を割り当てることで、独立変数の数を減らしている。
【００４２】
図１に示した設計システムでは、このようなキルヒホッフの電流則の適用は、トポロジ制約抽出部１０６が、回路シミュレータ部１０３の回路図１１０から抽出してシミュレータ制御部１０４の入力変数項目に順次記憶して行う。
シミュレータ制御部１０４は、こうしたキルヒホッフの電流則の適用を新たな制約条件として回路シミュレータ部１０３に帰還させ、独立変数を削減するとともに、独立変数を逐次変更しながら、例えば図３に示すような手順で回路定数の自動設計を行う。
【００４３】
図３は、図１の設計システムを用いた自動設計の処理内容の一例を示すフローチャートである。
まず、処理ステップＳ３０１において、設計者が、図２に示したような回路図およびその回路図に含まれる各ＭＯＳトランジスタ等の制約式を作成し、更に、この制約式および回路図内含まれる各独立変数の可変範囲を設定する。
ここで、図１では、回路図及びシミュレーション用のファイルであるテストベンチは、回路図・テストベンチ入力１１３から、ＭＯＳトランジスタ等の制約式は、制約条件１１２から、目標仕様、独立変数の可変範囲などは設計仕様１１３から入力されるようになっているが、必ずしもこの通りでなくてもよく、さらに内容が、すべてが一括で入力されても、必要に応じてその都度入力されても差し支えない。
【００４４】
ここで、制約式の中には、図１の制約条件１１２に示すように、ＭＯＳトランジスタＴＲの制約式に加えて、コンデンサＣや抵抗Ｒの制約式が含まれていてもよい。例えば、ＭＯＳトランジスタを用いてコンデンサＣを形成する場合や、拡散層などによって抵抗Ｒを形成する場合には、そのサイズ（回路定数）を独立変数として容量値や抵抗値を制約式として組み込むことができる。
【００４５】
各独立変数の可変範囲としては、図２の回路を例として、例えば次のような範囲に設定する。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１≦Ｗｍａｘ
（３）電流比：０．１≦ｋｃ６≦５、１≦ｋｃ８≦１０
（４）バイアス電圧比：０．１≦ｋｂ２，ｋｂ３，ｋｂ４，ｋｂ５，ｋｂ６，ｋｂ７，ｋｂ８≦５〜１０
（５）ｋ’比：１／６≦ｋｒ’≦１／２
（６）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（７）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
ゲート長の最小値、最大値Ｌｍｉｎ，Ｌｍａｘやゲート幅の最小値、最大値Ｗｍｉｎ，Ｗｍａｘは、製造プロセスのリソグラフィ制限やレイアウトルールおよび回路面積の制限などによって定められる。電流比やバイアス電圧比は、経験的な要素や、試行錯誤によって定められる。
バイアス電流の最小値、最大値Ｉｍｉｎ，Ｉｍａｘは、消費電力の仕様などに基づいて定められる。位相補償容量の最小値ＣＬｍｉｎは、回路面積の制限やＭＯＳトランジスタ（Ｍ７やＭ８）のドレイン容量などを考慮して定められる。位相補償容量の最大値ＣＬｍａｘは、負荷容量ＣＬや位相補償容量の最小値ＣＬｍｉｎなどを考慮して定められる。
【００４６】
次いで、処理ステップＳ３０２において、図１の最適化制御部１０２が、ステップＳ３０１で定めた制約式や各独立変数の可変範囲に基づいて、図２に含まれる各回路素子に対して初期の回路定数を設定する。
この際に、各ＭＯＳトランジスタに対しては、制約式内の各独立変数（ｋｒ’，ｋｃ，ｋｂ，Ｗ１，Ｌ１〜Ｌ８）に前述した可変範囲内の初期値が代入され、これによって各ＭＯＳトランジスタ毎のＬやＷが算出される。
【００４７】
続いて、ステップＳ３０３において、最適化制御部１０２が、シミュレーション条件を設定する。シミュレーション条件の中には、入力信号条件や、プロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せからなるコーナー条件１１１やトポロジ制約抽出部１０６行った独立変数の削減条件等が含まれる。
その後、最適化制御部１０２は、回路シミュレータ１０３に対し、ステップＳ３０２で回路定数が定められた回路図１１０と、ステップＳ３０３で定めたシミュレーション条件とを設定し、回路シミュレータ１０３を動作させて回路シミュレーションを行う（ステップＳ３０４）。
【００４８】
回路シミュレータ部１０３によるシミュレーション結果が得られると、最適化制御部１０２は、予め設計者によって設定されている評価項目に基づいて回路特性の算出を行う（ステップＳ３０５）。評価項目は本実施の形態に係る設計システムの記憶手段（図示せず）に予め記憶されており、評価項目の中には、例えばゲインやユニティゲイン周波数（ＵＧＦ）や位相余裕などを代表に様々な項目が含まれる。例えば、ゲインは、回路シミュレータ部１０３がＳＰＩＣＥ系のものである場合、回路シミュレータ部１０３の機能によって回路図１１０の出力信号（図２でのＶｏｕｔ）を観測し、それと入力信号（図２でのＶｉｎ）との比を算出することで得られる。
【００４９】
更に、評価項目の中には、各ＭＯＳトランジスタが飽和領域で動作していることを確認する項目が含まれる。図２に示したような回路は、各ＭＯＳトランジスタが飽和領域で動作することを前提としており、前述した各ＭＯＳトランジスタに対する制約式も飽和領域で動作することを前提に定めているため、回路シミュレーション結果の妥当性を確認するためには、この飽和条件の評価項目が必要となる。
【００５０】
そこで、例えば、図１の設計仕様１１４内で予め動作電源電圧等に対するドレイン−ソース間電圧マージンΔＶＤＳやゲート−ソース間電圧マージンΔＶＧＳを定める。そして、回路シミュレータ部１０３の機能によって、各ＭＯＳトランジスタのゲート、ドレインおよびソース電圧を観測し、各ＭＯＳトランジスタが式（１１）の条件を満たすか否かを確認する。尚、式（１１）において、ＶＤＳＡＴは、飽和ドレイン電圧（＝｜ＶＧＳ−ＶＴ｜）である。
【００５１】
｜ＶＤＳ−ＶＤＳＡＴ｜≧ΔＶＤＳ，
｜ＶＧＳ−ＶＴ｜≧ΔＶＧＳ ・・・（１１）
【００５２】
最適化制御部１０２は、このようなステップＳ３０３〜Ｓ３０５の処理を、シミュレーション条件（コーナー条件）を逐次変更しながら行う。所定のシミュレーション条件での評価が終了すると、ステップＳ３０６おいて、最適化制御部１０２は、ステップＳ３０５での算出した回路特性の判定を行う。すなわち、当該回路に各コーナー条件を適用した場合において、前述したゲイン等の評価項目が前記記憶手段に記憶され予め定められたスペック（ＳＰＥＣ）値を満足するか、および各ＭＯＳトランジスタが式（１１）の飽和条件を満足するかが判定される。
【００５３】
ここで、ステップＳ３０６での判定結果が全て満足していた場合は、ステップＳ３０７において、ステップＳ３０２で定めた各回路素子の回路定数が最終解として決定され、自動設計が完了する。一方、判定結果に不満足な評価項目が有った場合は、ステップＳ３０２へ移行し、回路定数を変更した上で再びステップＳ３０３〜Ｓ３０５の処理が行われる。すなわち、予め定めた設計仕様１１４を満足する回路定数を見つけ出すまでステップＳ３０２〜Ｓ３０６のループ処理が行われる。このループ処理においては、例えば、公知の遺伝子アルゴリズムなどを用いて回路定数の変更を行うと、より短期間で解を見つけ出すことができる。
【００５４】
以上、前述したような制約式を用いて図３に示すような処理フローを実行することで例えば次のような効果を得ることができる。
第１に、短期間で回路定数の自動設計を行うことができるようになる。これは、前述したように制約式に対してキルヒホッフの法則を適用することで、図３のループ処理における回路定数の可変範囲を適正化できるためである。
【００５５】
この関係を図４を用いて説明する。図４は、図１の設計システムにおいて、その効果の一例を概念的に示すための説明図である。まず、比較例として前述したような制約式を用いない場合の回路定数の可変範囲は、図２の回路を例として述べると、次のようになる。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８≦Ｗｍａｘ
（３）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（４）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
【００５６】
ここで、一例として、Ｗ１とＷ２の関係に着目すると、比較例では、図４のＷｍｉｎ〜ＷｍａｘからなるＷ１に対して、Ｗ２もＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。したがって、ループ処理による探索範囲は、図４のエリア４０１に示すように正方形の全エリアとなる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗｍｉｎ〜ＷｍａｘからなるＷ１に対して、ＷｉもＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。
【００５７】
一方、図１の設計システムでは、制約式によって、図４のＷｍｉｎ〜ＷｍａｘからなるＷ１に対し、Ｗ２は、式（１０）から判るように、電流比を反映したＷ１／２を目安に可変範囲が設定される。したがって、ループ処理による探索範囲は、図４に示すように、Ｗ１／２を基準にその前後でｋｂ２等による可変範囲を反映させたエリア４０２となる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗ１に対して制約式に基づく特定の探索範囲が定められる。したがって、比較例に比べて格段に探索範囲が狭まるため、短期間で回路定数の自動設計を行うことができる。
【００５８】
第２に、容易に回路定数の自動設計を行うことができる。これは、制約式を可能な限り単純化し、この制約式で保証されない事項を回路シミュレータのMOSモデルと飽和動作チェックによって保証しているためである。すなわち、比較例として前述したような幾何学的最適化プログラミング（ＧＰ）手法では、言うなれば制約式のみで回路定数を決定しているため、制約式自体が、例えばプロセス（Ｐ）／電源電圧（Ｖ）／温度（Ｔ）依存やチャネル長変調効果や基板バイアス効果等を盛り込んだ厳密なものでなければならない。
【００５９】
ここで、図１の設計システムでは、制約式は回路定数の探索範囲を狭める役目を担い、その範囲内で、回路シミュレータが、MOSモデルによりＰ／Ｖ／Ｔ依存やチャネル長変調効果や基板バイアス効果等を盛り込んで厳密な最適解を算出することになる。したがって、制約式は、厳密なものである必要はなく、妥当な探索範囲を設定できるものであればよい。
この意味で、チャネル長変調効果や基板バイアス効果等の影響は小さいと考えられ、これらの項を省略しても妥当な探索範囲を設定可能である。これによって、制約式が簡略化され、設計の容易性などが向上する。また、制約式がＰ／Ｖ／Ｔ依存によって変化するものであったならば、コーナー条件毎に制約式を変えなければならず、容易な設計が行えなくなる。この意味で、式（４）の制約式は、キルヒホッフの法則がＰ／Ｖ／Ｔ依存性を持たない不変的ものであるため、各種条件に依らず共通に適用可能である。
【００６０】
第３に、バイアス電流Ｉｂを独立変数としてループ処理を行うことで、より設計の効率化が図れることが挙げられる。すなわち、回路シミュレーションに基づく一般的な設計手法では、まず、バイアス電流を設定して、そのバイアス電流において設計仕様を満たす回路定数を見つけ出すという手順が採られる。
これは、バイアス電流を固定することである基準を設けないことには回路定数の設計が行い難いという人為的な都合によるところが大きい。しかしながら、この手法では、あるバイアス電流で回路定数を見出せない場合に、バイアス電流を変えた後で再度始めから全ての回路定数の探索をやり直すことになる。
【００６１】
そこで、図３の処理フローでは、バイアス電流Ｉｂと回路定数をそれぞれ独立変数として、前述した手順（時系列的概念）に捕らわれずに変動させている。つまり、例えば、回路定数を見出せなかった場合に、その回路定数を固定した状態で設計仕様を満たすバイアス電流を探索していく処理や、遺伝子アルゴリズムを用いてバイアス電流と回路定数を同時に探索する処理などを行う。
これによって、より効率的な設計を行うことができ、短期間で最適解を見つけ出せる可能性も高くなる。なお、バイアス電流を独立変数としてループ処理を行うと、その分を探索範囲が広くなるが、これは、図４に添って述べたように、制約式によって抜本的に探索範囲を小さくすることで現実的な実現性が確保される。
本例では、バイアス電流Ｉｂの可変による事例を示したが、バイアス電圧を可変として設計する場合もある。
【００６２】
次に、図１の設計システムおよび図３の処理フローを用いて実際に回路定数の設計を行った実施例について説明する。ここでは、図２の回路に対し、０．１５μｍのＣＭＯＳプロセスを用いることを想定し、電源電圧ＶＤＤの仕様が１．５Ｖの場合の回路定数と３．３Ｖの場合の回路定数を設計した。
図５は、図１の設計システムで用いた設計仕様の一例を示す説明図である。図５に示すように、本実施例では、設計仕様１１４として、ゲイン（Ａ０）、ユニティゲイン周波数（ｆｔ）、位相余裕（ＰＭ）、電源電流、飽和条件（式（１１）参照）、および負荷容量ＣＬといった回路特性評価項目を設定した。
ここで、飽和条件は、各電源電圧仕様（１．５Ｖ，３．３Ｖ）で個別に設定し、それ以外の評価項目は、各電源電圧仕様で共通に設定している。
【００６３】
そして、図１の設計システムと図３の処理フローを用いて、このような設計仕様１１４を満たす回路定数を探索した。この際に、ＭＯＳトランジスタの制約式や回路素子における各独立変数の可変範囲は、図３の説明で一例として挙げた範囲を設定している。なお、ＭＯＳトランジスタの制約式は、前述したようにＰ／Ｖ／Ｔ条件に依存しないため、１．５Ｖ仕様および３．３Ｖ仕様で共通に使用可能である。
【００６４】
また、図１のコーナー条件１１１は、ＭＯＳトランジスタのモデル条件の５種類、容量および抵抗からなるＣＲ遅延条件の２種類（遅延大，遅延小）、温度条件の２種類（高温，低温）、電源電圧条件の２種類（高電圧，低電圧）からなる組合せ条件に、全て条件がティピカル（典型的）な場合を加えて計４１種類を設定した。ＭＯＳトランジスタのモデルの５種類は、「ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ」がプロセスばらつきに応じてそれぞれスロー（Ｓ）又はファースト（Ｆ）になることを示す、「ＳＳ」条件、「ＳＦ」条件、「ＦＳ」条件、「ＦＦ」条件と、両方がティピカルになることを示す、「Ｔｙｐ」条件である。
【００６５】
このようなコーナー条件１１１全てにおいて、前述した設計仕様１１４を満たす解を図１の設計システムで探索したところ、図６、図７に示すような結果が得られた。
図６は、図２に示したフォールデッドカスコード型ＣＭＯＳオペアンプ回路（Ｃａｓｃｏｄｅ）回路における電源電圧３．３Ｖ仕様及び１．５Ｖ仕様での回路特性評価結果を示すものである。
また、図７は、図６に対応した（電源電圧３．３Ｖ仕様及び１．５Ｖ仕様）各回路素子の回路定数探索結果を示すものである。
【００６６】
図６に示すように、図２のフォールデッドカスコード型ＣＭＯＳオペアンプ回路の３．３Ｖ仕様と１．５Ｖ仕様において、図５の設計仕様１１４を満足する最適解が得られた。そして、この最適解は、図１の設計システムによる演算処理によって１日を要することがなく得ることができた。
一方、図３および図４に添って説明した比較例として、ＭＯＳトランジスタの制約式を用いずに各ＭＯＳトランジスタのゲート長Ｌやゲート幅Ｗをそれぞれ独立変数として探索する手法では、１０日かかっても最適解が得られないという結果となった。
【００６７】
また、図７に示す回路の回路定数をそれぞれ観察すると妥当な結果が得られていることが判る。
例えば、熟練した設計者は、高いゲインを得るために差動入力段のＭＯＳトランジスタＭ２，Ｍ３のゲート長Ｌ２，Ｌ３をさほど小さく設計しない場合が多い。その逆に、高いスルーレートを得るために、出力段のＭＯＳトランジスタＭ７，Ｍ８のゲート長Ｌ７，Ｌ８を小さく設計し、ゲート幅Ｗ７，Ｗ８を大きく設計する場合が多い。図７に示した結果には、このような傾向が見られる。
【００６８】
以上述べたように、本発明の実施の形態に係る半導体装置の設計システムは、回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴としている。
【００６９】
尚ここで、前記複数のトランジスタは、ＭＯＳトランジスタであり、前記複数のＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉ／ゲート長Ｌｉを算出する前記制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）であり、
ｋｒ’は、前記基準トランジスタとなるＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、ｋｂｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でゲートバイアス電圧の比を表すパラメータであり、ｋｃｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でソース−ドレイン間電流の比を表す前記第１パラメータであり、Ｗ１／Ｌ１は、前記ＭＯＳトランジスタ（Ｍ１）の回路定数であるゲート幅／ゲート長を表すパラメータであるように構成してもよい。
【００７０】
また、ｊ番目のＭＯＳトランジスタ（Ｍｊ）に対して前記第１パラメータとなるｋｃｊが設定され、ｋ番目のＭＯＳトランジスタ（Ｍｋ）に対して前記第１パラメータとなるｋｃｋが設定された場合、前記ＭＯＳトランジスタ（Ｍｉ）が前記ＭＯＳトランジスタ（Ｍｊ）と直列接続されている時にはｋｃｉ＝ｋｃｊとし、前記ＭＯＳトランジスタ（Ｍｉ）から分岐して前記ＭＯＳトランジスタ（Ｍｊ）と前記ＭＯＳトランジスタ（Ｍｋ）が接続されている時にはｋｃｉ＝ｋｃｊ＋ｋｃｋとしてもよい。
また、前記第３の手段での設計仕様には、前記複数のトランジスタとなるＭＯＳトランジスタが全て飽和領域で動作していることを確認する項目が含まれているように構成してもよい。
また、前記回路図は、ＣＭＯＳオペアンプ回路を含むように構成してもよい。
【００７１】
また、前記回路図は、増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、前記第１の手段は、前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、前記第２の手段は、前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、前記第３の手段は、前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に、前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませるように構成してもよい。
【００７２】
また、さらに、前記回路図に対して電源電圧条件や温度条件を含んだ各種条件の組合せとなるコーナー条件を設定し、このコーナー条件が設定された回路図を対象に前記第２の手段で電気的特性の算出を行わせる第５の手段を備えるように構成してもよい。
また、前記第２の手段は、ＳＰＩＣＥ系の回路シミュレータで実現されるように構成してもよい。
【００７３】
このように本実施の形態に係る半導体装置設計システムによれば、回路図から回路トポロジ制約を抽出してキルヒホッフの法則を含む制約式に反映させ、個人の技量に依存せずに最適解が容易に得られ、コンピュータのTATを短縮することが可能な半導体装置の自動設計システムを構築することができる。
また、回路図からキルヒホッフの電流則を反映する制約条件を自動的に抽出して回路定数の自動探索範囲をある程度狭めることが可能となり、設計期間の短縮または設計の容易化を実現することができる。
また、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現できる。更には、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現できる。
【００７４】
また、本実施の形態に係るプログラムをコンピュータに実行させることにより、前記設計システムを構築することができる。
また、本発明の実施の形態に係る半導体装置設計方法によれば、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現可能となり又、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現できる。
実際の設計によると、本実施の形態の設計システムを用いた場合、変数削減を行わない従来例と比較して、一例として、１０倍〜６０倍の設計の高速化が実現できた。
【００７５】
ここでは、図１の回路シミュレータ部１０３として広く知られているＳＰＩＣＥ系のシミュレータを用いる場合を例としたが、このようなシミュレータに限定されるものではない。例えば、小信号等価回路に基づいて回路特性および回路定数を探索するようなシミュレータでは、小信号等価回路内の各ＭＯＳトランジスタの相互コンダクタンスｇｍをそれぞれ独立変数として扱い、最適解を探索するような処理が行われる。そこで、ゲート長Ｌやゲート幅Ｗの関数であるｇｍに対して前述したような制約式を反映させると、それぞれ無関係な独立変数であったｇｍにキルヒホッフの法則に基づく関連性を持たせることができるため、探索範囲を低減することができる。
【００７６】
また、上述の実施の形態ではＭＯＳトランジスタに対する具体的な制約式を示したが、勿論、ＭＯＳトランジスタに限らずＭＩＳ（Metal Insulator Semiconductor）型のトランジスタであれば同様な制約式を適用可能である。また、設計対象となる回路も、勿論オペアンプ回路に限らず、例えば電源系の回路や、ＡＤＣ（Analog Digital Converter）回路といった様々なアナログ回路であってよい。
【産業上の利用可能性】
【００７７】
本発明による半導体装置の設計システムは、ＭＯＳトランジスタからなるアナログ回路を含んだ半導体装置に対して、回路シミュレーションを利用して回路定数の設計を行う設計システムに適用して特に有益な技術であるが、半導体装置の設計システム全般に対しても広く適用可能である。
【符号の説明】
【００７８】
１０１・・・設計システム
１０２・・・最適化制御部
１０３・・・回路シミュレータ部
１０４・・・シミュレータ制御部
１０５・・・入力制御部
１０６・・・トポロジ制約抽出部
１０７・・・出力制御部
１０８・・・ループ制御部
１０９・・・判定処理部
１１０・・・回路図
１１１・・・コーナー条件
１１２・・・制約条件
１１３・・・回路図・テストベンチ入力
１１４・・・設計仕様
１１５・・・記録媒体
Ｍ・・・ＭＯＳトランジスタ
Ｉｂ・・・バイアス電流源
ＣＬ・・・負荷容量
Ｃｃ・・・位相補償容量
ＣＭＦＢ・・・コモンモードフィードバック回路
【特許請求の範囲】
【請求項１】
回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、
前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴とする半導体装置の設計システム。
【請求項２】
前記回路図は、増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、
前記第１の手段は、前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、
前記第２の手段は、前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、
前記第３の手段は、前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に、前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、
前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませることを特徴とする請求項１記載の半導体装置の設計システム。
【請求項１】
回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１の手段と、前記第１の手段で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２の手段と、前記第２の手段での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１の手段と前記第２の手段での処理をループさせる第３の手段とを有するコンピュータシステムを用いた半導体装置の設計システムにおいて、
前記コンピュータシステムは、前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませる第４の手段を備えて成ることを特徴とする半導体装置の設計システム。
【請求項２】
前記回路図は、増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、
前記第１の手段は、前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、
前記第２の手段は、前記第１の手段での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、
前記第３の手段は、前記第２の手段での電気的特性の算出結果が前記設計仕様を満たさない場合に、前記電流源または前記電圧源の値を変更しながら前記第１の手段と前記第２の手段での処理をループさせ、
前記第４の手段は前記複数のパラメータの中に含まれる前記複数のトランジスタの一つである基準トランジスタを比較対象とした電流比を表す第１パラメータに、前記複数のトランジスタ間の接続関係に基づいてキルヒホッフの電流則を反映する制約条件を前記回路図から抽出して含ませることを特徴とする請求項１記載の半導体装置の設計システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−８１５５２（Ｐ２０１１−８１５５２Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３２５３４（Ｐ２００９−２３２５３４）
【出願日】平成２１年１０月６日（２００９．１０．６）
【出願人】（５０４０７１３８４）株式会社ジーダット (8)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月６日（２００９．１０．６）
【出願人】（５０４０７１３８４）株式会社ジーダット (8)
【Ｆターム（参考）】
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