半導体装置
【課題】半導体素子が封止された構造を有する半導体装置を小型化する。
【解決手段】シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置。
【解決手段】シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板に半導体素子が封止されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体素子を実装する構造は様々に提案されているが、例えば、所定の半導体素子については、所定の空間に封止される構造がとられる場合があった。半導体素子が所定の空間に封止されると、半導体素子の特性が安定するとともに、半導体素子の劣化を抑制することができる。
【０００３】
例えば、半導体素子の一種であるＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子を実装する場合には、例えばキャビティーと呼ばれる所定の空間に素子を封止して実装する構造がとられる場合があった。
【０００４】
また、ＭＥＭＳ素子は、ＭＥＭＳ素子のドライバ素子とともに用いられることが一般的である。このため、ＭＥＭＳ素子を用いた半導体装置（パッケージ）では、ＭＥＭＳ素子とドライバ素子の双方を実装する必要があった。
【０００５】
図１は、ＭＥＭＳ素子を含む半導体装置の構成例である。図１を参照するに、本図に示す半導体装置では、例えばセラミックよりなる基板１上に、ＭＥＭＳ部２と、ドライバ部３が並んで実装されている。
【０００６】
ＭＥＭＳ部２は、セラミック材料よりなるキャビティー２Ａの内部のＭＥＭＳ素子２Ｂが、例えばコバールよりなる蓋部２Ｃによって封止された構造となっている。一方、ドライバ部３では、ドライバ素子３Ａが、基板１に実装されている。
【特許文献１】特開２００４−２８１５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記の半導体装置では、封止されて実装されるＭＥＭＳ素子と、ドライバ素子が別個に実装されていたため、ＭＥＭＳ素子を含む半導体装置を小型化することが困難となっていた。また、キャビティーや基板を構成するセラミック材料は微細加工が困難であり、半導体装置の小型化が困難となる原因となっていた。
【０００８】
例えば、上記のキャビティーを、微細加工が容易であるシリコンで構成することも考えられるが、一般的に入手が容易であるシリコンウェハは、厚さが６００μｍ〜８００μｍ程度であり、半導体素子を実装する凹部の深さを深くすることが困難となる問題が生じていた。
【０００９】
例えば、一般的に入手可能なシリコンウェハより厚い特殊な基板を作成すれば当該凹部を深く形成することが可能となるが、半導体基板の作成にかかるコストが大きくなり、量産時の生産性を考慮すると現実的ではない。
【００１０】
また、上記の凹部を深く形成しようとする場合には、凹部の形状（深さ、角度など）のばらつきが大きくなってしまい、形成される半導体装置の歩留まり（生産性）が低下してしまう問題が生じていた。
【００１１】
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置を提供することを統括的課題としている。
【００１２】
本発明の具体的な課題は、半導体素子が封止された構造を有する半導体装置を小型化することである。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を、シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置により、解決する。
【００１４】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【００１５】
また、前記複数の半導体素子は、ＭＥＭＳ素子と該ＭＥＭＳ素子のドライバ素子を含むと、ＭＥＭＳ素子を含む半導体装置を小型化することが可能となる。
【００１６】
また、前記ドライバ素子は、前記ＭＥＭＳ素子が積層される側で前記ビアプラグと接続されていると、半導体装置をさらに小型化することが可能となる。
【００１７】
また、前記第１の蓋部および前記第２の蓋部はガラスよりなると、前記シリコン基板との接合が容易となる。
【００１８】
また、前記第１の蓋部および前記第２の蓋部は前記シリコン基板に陽極接合により接合されていると、半導体素子を清浄な空間に封止することが可能となる。
【発明の効果】
【００１９】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明による半導体装置は、シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴としている。
【００２１】
上記の半導体装置においては、素子の収納空間を画成する材料として、微細加工が可能なシリコンを用いていることが特徴の一つである。さらに、前記素子収納空間は、前記シリコン基板を貫通するように形成され、該素子収容空間に実装される半導体素子は、前記第１の蓋部と第２の蓋部で封止されていることが特徴である。
【００２２】
このため、一般的な安価なシリコン基板を用いて、素子を封止するための領域を大きくとることが可能になっている。例えば、入手が容易である安価なシリコンウェハを用いた場合など、基板の厚さに制限がある場合には、上記の構造をとることによって大きな素子収納空間を確保することが可能となる。このため、積層された複数の半導体素子を封止した半導体装置を低コストで小型化することが可能となっている。
【００２３】
また、該素子収納空間が、前記凹部と前記穴部の組み合わせにより構成されることで、該素子収納空間にはいわゆる段差形状が形成される。当該段差形状部分には、封止される半導体素子と素子収納空間の外部との接続を確保するためのビアプラグを形成することが可能になっている。
【００２４】
例えば、半導体素子の一種であるＭＥＭＳ素子は、素子の動作の安定と長寿命化のためには所定の空間に封止されて用いられることが好ましい。また、ＭＥＭＳ素子は、ドライバ素子とともに用いられることが一般的である。上記の半導体装置では、上記のＭＥＭＳ素子とドライバ素子を積層して、素子収納空間に封止することが可能になっている。
【００２５】
このため、本発明によれば、ＭＥＭＳ素子とドライバ素子を共に有する、小型化された半導体装置を提供することが可能になる。
【００２６】
次に、上記の半導体装置の具体的な構成例について図面に基づき説明する。
【実施例１】
【００２７】
図２は、本発明の実施例１による半導体装置１００を模式的に示す断面図である。図２を参照するに、本実施例による半導体装置の概略は、シリコン基板１０１に形成された、シリコン基板１０１を貫通する素子収納空間１０４に、積層された半導体素子２０１，２０５が、蓋部１０７および蓋部１０８によって封止された構造になっている。
【００２８】
上記の素子収納空間１０４は、シリコン基板１０１に形成された凹部１０１Ｃと、凹部１０１Ｃの底面側のシリコン基板１０１を貫通する穴部１０１Ａとより構成される。すなわち、平面視した場合に穴部１０１Ａの開口面積が、凹部１０１Ｃの開口面積よりも小さくなるように形成されている。
【００２９】
さらに、凹部１０１Ｃの底面側には、シリコン基板１０１を貫通するビアプラグ１０５が形成され、ビアプラグ１０５と半導体素子２０１は、バンプ１０６を介して電気的に接続されている。
【００３０】
また、蓋部１０７は例えばガラスよりなり、穴部１０１Ａの開口を塞ぐようにシリコン基板１０１に接合（陽極接合）されている。同様に、蓋部１０８は例えばガラスよりなり、凹部１０１Ｃの開口を塞ぐようにシリコン基板１０１に接合（陽極接合）されている。
【００３１】
また、半導体素子２０１，２０５は、例えば、半導体素子２０５がＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子よりなり、半導体素子２０１は、当該ＭＥＭＳ素子のドライバ素子よりなるよう構成される。
【００３２】
半導体素子（ＭＥＭＳ素子）２０５は、半導体素子（ドライバ素子）２０１に積層されるように、例えばペースト（Ａｇペーストなど）２０４により接合されている。さらに、半導体素子２０５と、半導体素子２０１の半導体素子２０５が接合された面に形成された電極パッド２０２が、ボンディングワイヤ２０６により接続されている。
【００３３】
また、半導体素子２０１には電極パッド２０２が形成された面と同じ面に電極パッド２０３が形成されている。上記の電極パッド２０３は、先に説明したようにバンプ１０６を介してビアプラグ１０５と接続されている。すなわち、半導体素子２０１は、半導体素子２０５が積層される側でビアプラグ１０５と接続されている。
【００３４】
一般的には、ＭＥＭＳ素子（半導体素子２０５）は、ドライバ素子（半導体素子２０１）より小さいため、ＭＥＭＳ素子とドライバ素子を封止する場合には、ＭＥＭＳ素子が穴部１０１Ａ側、ドライバ素子が凹部１０１Ｃに対応するように積層されて実装されることが好ましい。また、この場合に、ドライバ素子とビアプラグ１０５の接続が容易となる。
【００３５】
また、ビアプラグ１０５のバンプ１０６が形成された側の反対側（素子収納空１０４の外側）には、バンプ１０９が形成されており、半導体装置１００（半導体素子２０１）が、ボードなどの接続対象と接続が容易となるように構成されている。
【００３６】
また、シリコン基板１０１の表面は、蓋部１０７，１０８との接合面を除いて、例えばシリコン酸化膜よりなる絶縁膜１０１Ｄにより絶縁されており、ビアプラグ１０５とシリコン基板１０１との絶縁が確保されている。
【００３７】
上記の半導体装置１００では、半導体素子２０１，２０５を封止する収納空間１０４を画成する材料として、微細加工が可能なシリコンを用いていることが特徴の一つである。このため、従来用いられていたセラミック材料に比べて、エッチングなどの微細加工の精度が良好となり、半導体装置を微細化、小型化することが容易となる。また、シリコンはセラミック材料に比べて熱伝達率が高いため、高性能の半導体素子の発熱を効率的に冷却することも可能となる。
【００３８】
しかし一方で、一般的に入手が容易（低コスト）であるシリコン基板であるシリコンウェハは、厚さが６００μｍ〜８００μｍ程度であり、半導体素子を実装する凹部の深さを深くすることが困難となる問題が生じていた。
【００３９】
例えば、一般的に入手可能なシリコンウェハより厚い特殊な基板を作成すれば当該凹部を深く形成することが可能となるが、半導体基板の作成にかかるコストが大きくなり、量産時の生産性を考慮すると現実的ではない。また、上記の凹部を深く形成しようとする場合には、凹部の形状（深さ、角度など）のばらつきが大きくなってしまい、形成される半導体装置の歩留まり（生産性）が低下してしまう問題が生じていた。
【００４０】
そこで、本実施例による半導体装置１００では、シリコン基板１０１を貫通するように素子収納空間１０４を形成し、素子収納空間１０４を第１の蓋部１０７と第２の蓋部１０８で塞いで半導体素子を封止していることが特徴である。このため、素子収納空間１０４を深く形成することが可能になり、例えば積層された半導体素子２０１，２０５を収納することが可能になっている。また、素子収納空間１０４がシリコン基板１０１を貫通するように形成されるため、素子形成空間１０４の深さのばらつきが実質的に無くなるメリットがある。
【００４１】
さらに、素子収納空間１０４が、平面視した場合に開口面積が異なる凹部１０１Ｃと穴部１０１Ａとが連通した構造であるために、凹部１０１Ｃの底面を貫通するビアプラグ１０５を形成することが可能になっている。このため、封止される半導体素子２０１と素子収納空間１０４の外部との接続を確保している。
【００４２】
上記の構造を用いたことで、シリコン基板として入手が容易である安価なシリコンウェハを用いた場合であっても、大きな素子収納空間１０４を確保することが可能となっている。このため、例えば積層された複数の半導体素子（例えばＭＥＭＳ素子とＭＥＭＳ素子のドライバ素子など）を封止した半導体装置を低コストで小型化することが可能となっている。
【００４３】
また、上記の半導体素子２０５として実装可能なＭＥＭＳ素子の例としては、例えば加速度センサ、温度センサ、湿度センサ、などを含む素子の例がある。また、上記の半導体素子２０１として実装可能なドライバ素子の具体的な例としては、例えばＭＥＭＳ素子が加速度センサを含む素子である場合、加速度センサに一定の基準電圧を加える回路や、加速度センサから得られた容量変化などを電圧として出力する回路を含む素子を用いる。
【００４４】
次に、上記の半導体装置１００の製造方法の一例について、図３Ａ〜図３Ｋ、および図４Ａ〜図４Ｄを用いて説明する。ただし、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【００４５】
まず、図３Ａに示す工程において、シリコンよりなる基板（例えばシリコンウェハ）１０１を用意する。例えば基板１０１がシリコンウェハよりなる場合、基板１０１の厚さは６００乃至８００μｍ程度である。また、基板１０１が所定の厚さになるように、基板１０１を研削して用いてもよい。
【００４６】
次に、図３Ｂに示す工程において、基板１０１上に、開口部１０２Ａ，１０２Ｂを有するマスクマスクパターン１０２を形成する。マスクトパターン１０２を形成する場合には、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０２Ａは、後の工程で形成される穴部１０１Ａに、開口部１０２Ｂは後の工程において形成されるビアプラグ１０５が形成される位置に対応して形成される。
【００４７】
次に、図３Ｃに示す工程において、マスクパターン１０２をマスクにして、例えばＲＩＥ（リアクティブ・イオン・エッチング）などのドライエッチング（プラズマエッチング）により、基板１０１を貫通する穴部１０１Ａ，１０１Ｂを形成する。なお、上記のエッチングはウェットエッチングにより行ってもよい。
【００４８】
次に、図３Ｄに示す工程において、マスクパターン１０２を剥離した後、基板１０１上に新たに、開口部１０３Ａを有するマスクパターン１０３を形成する。マスクパターン１０３は、マスクパターン１０２の場合と同様に形成すればよい。すなわち、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０３Ａは、後の工程で形成される凹部１０１Ｃに対応して形成される。
【００４９】
次に、図３Ｅに示す工程において、マスクパターン１０３をマスクにしたエッチング（ドライエッチングまたはウェットエッチング）により、基板１０１の開口部１０３Ａに対応する部分に、凹部１０１Ｃを形成する。この場合、図１Ｃの工程で形成された穴部１０１Ａ，１０１Ｂの長さが短くなる。上記の結果、シリコン基板１０１に、凹部１０１Ｃと穴部１０１Ａとからなる素子収納部１０４が形成される。
【００５０】
次に、図３Ｆの工程において、マスクパターン１０３を剥離した後、基板１０１の表面に、絶縁膜１０１Ｄを形成する。上記の絶縁膜１０１Ｄは、例えばシリコンを熱酸化することにより形成されるシリコン酸化膜よりなる。また、絶縁膜１０１Ｄは、穴部１０１Ｂの内壁面にも形成され、後に形成される導電性のビアプラグと基板１０１との絶縁が確保される。
【００５１】
次に、図３Ｇに示す工程において、例えばメッキ法により、穴部１０１Ｂを、例えばＣｕなどの導電材料で埋設し、ビアプラグ１０５を形成する。この場合、まず無電解メッキによってシード層（給電層）を形成した後でマスクパターンを形成し、当該シード層を給電層とする電解メッキによってビアプラグ１０６を形成する。また、電解メッキ終了後には、当該マスクパターンとシード層を剥離する。
【００５２】
次に、図３Ｈに示す工程において、素子収納空間１０４側のビアプラグ１０５上に、例えばＡｕ、または半田よりなるバンプ１０６を形成する。
【００５３】
次に、図３Ｉに示す工程において、シリコン基板１０１の表面に形成された絶縁膜１０１Ｄのうち、後の工程において蓋部が接合される接合面となる部分の削除（剥離）を行う。例えば、シリコン基板１０１の凹部１０１Ｃの開口部の周囲の接合面１０１Ｅと、穴部１０１Ａの周囲の接合面１０１Ｆの酸化膜を、マスクパターンを用いたウェットエッチングまたはドライエッチングにより削除する。
【００５４】
次に、図３Ｊに示す工程において、例えば陽極接合により、平板状のガラスよりなる蓋部１０７を、穴部１０１Ａを塞ぐようにしてシリコン基板１０１に接合する。この場合、電源Ｖに接続された陽電極Ｅ１と陰電極Ｅ２を、蓋部（ガラス）１０７とシリコン基板１０１にそれぞれ接続し、蓋部１０７とシリコン基板１０１の間に高電圧を印加するとともに加熱することで陽極接合を行うことができる。
【００５５】
次に、図３Ｋに示す工程において、積層された半導体素子２０１、２０５を、素子収納空間１０４に収納するようにして実装する。この場合、例えばＭＥＭＳ素子からなる半導体素子２０５は、例えばドライバ素子からなる半導体素子２０１に積層されるように、半導体素子２０１に例えばペースト（Ａｇペーストなど）２０４により接合されている。さらに、半導体素子２０５と、半導体素子２０１の半導体素子２０５が接合された面に形成された電極パッド２０２が、ボンディングワイヤ２０６により接続されている（このような半導体素子の積層方法については後述）。
【００５６】
また、半導体素子２０１には電極パッド２０２が形成された面と同じ面に電極パッド２０３が形成されており、電極パッド２０３がバンプ１０６を介してビアプラグ１０５と接続されるように、半導体素子２０１（半導体素子２０５）が実装される。
【００５７】
一般的には、ＭＥＭＳ素子（半導体素子２０５）は、ドライバ素子（半導体素子２０１）より小さいため、ＭＥＭＳ素子とドライバ素子を実装する場合には、ＭＥＭＳ素子が穴部１０１Ａ側、ドライバ素子が凹部１０１Ｃに対応するように積層されて実装される。
【００５８】
さらに、この後の工程において、図２に示した蓋部１０８を図３Ｊに示した工程と同様にして接合面１０１Ｅに陽極接合する。さらに、必要に応じて、図２に示したバンプ１０９をビアプラグ１０５のバンプ１０６が形成された側の反対側（素子収納空１０４の外側）に形成し、図２に示した半導体装置１００を製造することができる。
【００５９】
上記の製造方法によって、シリコンウェハよりなるシリコン基板１０１に、大きな容量を有する素子収納空間１０４を形成し、積層された半導体素子２０１，２０５を封止することが可能になる。また、蓋部１０７，１０８と基板１０１を陽極接合により接合した場合、封止される素子収納空間１０４に有機物などの汚染物質が混入する影響が抑制され、素子収納空間１０４を清浄な状態に保持することが可能である。
【００６０】
また、素子収納空間１０４に封止される、半導体素子２０１，２０５の積層は、例えば以下に示すようにして行えばよい。
【００６１】
まず、図４Ａに示す工程において、電極パッド２０２，２０３が形成された半導体素子２０１のデバイス面に対して、必要に応じてダイシングや研削などの加工を施して半導体素子の積層が可能な状態とする。
【００６２】
次に、図４Ｂ示す工程において、上記のデバイス面に、例えばＡｇペーストよりなるペースト２０４を塗布する。
【００６３】
次に、図４Ｃに示す工程において、ペースト２０４上に半導体素子２０５をマウントし、さらにペースト２０４を硬化させて半導体素子２０５が半導体素子２０１上に安定に設置されるようにする。
【００６４】
次に、図４Ｄに示す工程において、例えばワイヤボンダーを用いて、半導体素子２０５と電極パッド２０２（半導体素子２０１）をボンディングワイヤ２０６によって接続する。このようにして、先に図３Ｋの工程で示した、半導体素子２０１に半導体素子２０５が積層された構造を構成することができる。また、積層される半導体素子の接続はワイヤボンディングに限定されるものではなく、例えばフリップチップ接続によるものでもよい。
【実施例２】
【００６５】
また、図５は、本発明の実施例２による半導体装置１００Ａを模式的に示す断面図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。また、特に説明しない部分の構造は実施例１の場合と同様であり、実施例１と同様の製造方法で製造が可能である。
【００６６】
図５を参照するに、本実施例による半導体装置１００Ａの場合、実施例１の蓋部１０７に相当する蓋部１０７Ａが、実施例１の場合よりも大きくなっており、蓋部１０７Ａにはバンプ１０９を露出させるための開口部１０７ａ形成されている。このように、蓋部の形状、大きさ、材質などは、様々に変形・変更することが可能である。
【００６７】
例えば、蓋部１０７、１０８を構成する材料は、ガラス（光透過性材料）に限定されず、例えばシリコンなどの他の材料を用いてもよい。この場合、シリコン基板１０１と蓋部とを接合するために、シリコン基板と蓋部の双方またはいずれかに、例えばＡｕやＣｕ，Ｎｉなどの接合のための膜を形成することで蓋部と基板の接合を容易に行うことが可能となる。
【００６８】
なお、上記の実施例１，実施例２では、１個の半導体装置を図示して説明しているが、実際の半導体装置の製造においては、１枚の基板（ウェハ）上に複数の素子収納空間やビアプラグを形成して半導体装置を搭載するパッケージを形成し、後の工程において基板を切断してパッケージを個片化することが行われる。さらに、上記の個片化された個々のパッケージに対して半導体素子を搭載し、半導体装置を製造する。
【００６９】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７０】
例えば、実装される半導体素子は、ＭＥＭＳ素子やドライバ素子に限定されず、他の様々な半導体素子であってもよい。例えば、蓋部１０７がガラスなどの光透過性材料よりなる場合、半導体素子２０５として、発光素子や受光素子などの光機能性素子を用いてよい。
【産業上の利用可能性】
【００７１】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【図面の簡単な説明】
【００７２】
【図１】従来の半導体装置の構成例である。
【図２】実施例１による半導体装置である。
【図３Ａ】実施例１による半導体装置の製造方法を示す図（その１）である。
【図３Ｂ】実施例１による半導体装置の製造方法を示す図（その２）である。
【図３Ｃ】実施例１による半導体装置の製造方法を示す図（その３）である。
【図３Ｄ】実施例１による半導体装置の製造方法を示す図（その４）である。
【図３Ｅ】実施例１による半導体装置の製造方法を示す図（その５）である。
【図３Ｆ】実施例１による半導体装置の製造方法を示す図（その６）である。
【図３Ｇ】実施例１による半導体装置の製造方法を示す図（その７）である。
【図３Ｈ】実施例１による半導体装置の製造方法を示す図（その８）である。
【図３Ｉ】実施例１による半導体装置の製造方法を示す図（その９）である。
【図３Ｊ】実施例１による半導体装置の製造方法を示す図（その１０）である。
【図３Ｋ】実施例１による半導体装置の製造方法を示す図（その１１）である。
【図４Ａ】実施例１による半導体装置の製造方法を示す図（その１２）である。
【図４Ｂ】実施例１による半導体装置の製造方法を示す図（その１３）である。
【図４Ｃ】実施例１による半導体装置の製造方法を示す図（その１４）である。
【図４Ｄ】実施例１による半導体装置の製造方法を示す図（その１５）である。
【図５】実施例２による半導体装置である。
【符号の説明】
【００７３】
１００，１００Ａ 半導体装置
１０１ シリコン基板
１０１Ａ，１０１Ｂ 穴部
１０１Ｃ 凹部
１０１Ｄ 絶縁膜
１０１Ｅ，１０１Ｆ 接合面
１０２，１０３ マスクパターン
１０２Ａ，１０２Ｂ，１０３Ａ 開口部
１０４ 素子収納空間
１０５ ビアプラグ
１０６ バンプ
１０７，１０８ 蓋部
１０９ バンプ
２０１ 半導体素子
２０２，２０３ 電極パッド
２０４ ペースト
２０５ 半導体素子
２０６ ボンディングワイヤ
【技術分野】
【０００１】
本発明は、シリコン基板に半導体素子が封止されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体素子を実装する構造は様々に提案されているが、例えば、所定の半導体素子については、所定の空間に封止される構造がとられる場合があった。半導体素子が所定の空間に封止されると、半導体素子の特性が安定するとともに、半導体素子の劣化を抑制することができる。
【０００３】
例えば、半導体素子の一種であるＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子を実装する場合には、例えばキャビティーと呼ばれる所定の空間に素子を封止して実装する構造がとられる場合があった。
【０００４】
また、ＭＥＭＳ素子は、ＭＥＭＳ素子のドライバ素子とともに用いられることが一般的である。このため、ＭＥＭＳ素子を用いた半導体装置（パッケージ）では、ＭＥＭＳ素子とドライバ素子の双方を実装する必要があった。
【０００５】
図１は、ＭＥＭＳ素子を含む半導体装置の構成例である。図１を参照するに、本図に示す半導体装置では、例えばセラミックよりなる基板１上に、ＭＥＭＳ部２と、ドライバ部３が並んで実装されている。
【０００６】
ＭＥＭＳ部２は、セラミック材料よりなるキャビティー２Ａの内部のＭＥＭＳ素子２Ｂが、例えばコバールよりなる蓋部２Ｃによって封止された構造となっている。一方、ドライバ部３では、ドライバ素子３Ａが、基板１に実装されている。
【特許文献１】特開２００４−２８１５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記の半導体装置では、封止されて実装されるＭＥＭＳ素子と、ドライバ素子が別個に実装されていたため、ＭＥＭＳ素子を含む半導体装置を小型化することが困難となっていた。また、キャビティーや基板を構成するセラミック材料は微細加工が困難であり、半導体装置の小型化が困難となる原因となっていた。
【０００８】
例えば、上記のキャビティーを、微細加工が容易であるシリコンで構成することも考えられるが、一般的に入手が容易であるシリコンウェハは、厚さが６００μｍ〜８００μｍ程度であり、半導体素子を実装する凹部の深さを深くすることが困難となる問題が生じていた。
【０００９】
例えば、一般的に入手可能なシリコンウェハより厚い特殊な基板を作成すれば当該凹部を深く形成することが可能となるが、半導体基板の作成にかかるコストが大きくなり、量産時の生産性を考慮すると現実的ではない。
【００１０】
また、上記の凹部を深く形成しようとする場合には、凹部の形状（深さ、角度など）のばらつきが大きくなってしまい、形成される半導体装置の歩留まり（生産性）が低下してしまう問題が生じていた。
【００１１】
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置を提供することを統括的課題としている。
【００１２】
本発明の具体的な課題は、半導体素子が封止された構造を有する半導体装置を小型化することである。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を、シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置により、解決する。
【００１４】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【００１５】
また、前記複数の半導体素子は、ＭＥＭＳ素子と該ＭＥＭＳ素子のドライバ素子を含むと、ＭＥＭＳ素子を含む半導体装置を小型化することが可能となる。
【００１６】
また、前記ドライバ素子は、前記ＭＥＭＳ素子が積層される側で前記ビアプラグと接続されていると、半導体装置をさらに小型化することが可能となる。
【００１７】
また、前記第１の蓋部および前記第２の蓋部はガラスよりなると、前記シリコン基板との接合が容易となる。
【００１８】
また、前記第１の蓋部および前記第２の蓋部は前記シリコン基板に陽極接合により接合されていると、半導体素子を清浄な空間に封止することが可能となる。
【発明の効果】
【００１９】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明による半導体装置は、シリコン基板と、前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、前記素子収納空間に収納される、積層された複数の半導体素子と、前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴としている。
【００２１】
上記の半導体装置においては、素子の収納空間を画成する材料として、微細加工が可能なシリコンを用いていることが特徴の一つである。さらに、前記素子収納空間は、前記シリコン基板を貫通するように形成され、該素子収容空間に実装される半導体素子は、前記第１の蓋部と第２の蓋部で封止されていることが特徴である。
【００２２】
このため、一般的な安価なシリコン基板を用いて、素子を封止するための領域を大きくとることが可能になっている。例えば、入手が容易である安価なシリコンウェハを用いた場合など、基板の厚さに制限がある場合には、上記の構造をとることによって大きな素子収納空間を確保することが可能となる。このため、積層された複数の半導体素子を封止した半導体装置を低コストで小型化することが可能となっている。
【００２３】
また、該素子収納空間が、前記凹部と前記穴部の組み合わせにより構成されることで、該素子収納空間にはいわゆる段差形状が形成される。当該段差形状部分には、封止される半導体素子と素子収納空間の外部との接続を確保するためのビアプラグを形成することが可能になっている。
【００２４】
例えば、半導体素子の一種であるＭＥＭＳ素子は、素子の動作の安定と長寿命化のためには所定の空間に封止されて用いられることが好ましい。また、ＭＥＭＳ素子は、ドライバ素子とともに用いられることが一般的である。上記の半導体装置では、上記のＭＥＭＳ素子とドライバ素子を積層して、素子収納空間に封止することが可能になっている。
【００２５】
このため、本発明によれば、ＭＥＭＳ素子とドライバ素子を共に有する、小型化された半導体装置を提供することが可能になる。
【００２６】
次に、上記の半導体装置の具体的な構成例について図面に基づき説明する。
【実施例１】
【００２７】
図２は、本発明の実施例１による半導体装置１００を模式的に示す断面図である。図２を参照するに、本実施例による半導体装置の概略は、シリコン基板１０１に形成された、シリコン基板１０１を貫通する素子収納空間１０４に、積層された半導体素子２０１，２０５が、蓋部１０７および蓋部１０８によって封止された構造になっている。
【００２８】
上記の素子収納空間１０４は、シリコン基板１０１に形成された凹部１０１Ｃと、凹部１０１Ｃの底面側のシリコン基板１０１を貫通する穴部１０１Ａとより構成される。すなわち、平面視した場合に穴部１０１Ａの開口面積が、凹部１０１Ｃの開口面積よりも小さくなるように形成されている。
【００２９】
さらに、凹部１０１Ｃの底面側には、シリコン基板１０１を貫通するビアプラグ１０５が形成され、ビアプラグ１０５と半導体素子２０１は、バンプ１０６を介して電気的に接続されている。
【００３０】
また、蓋部１０７は例えばガラスよりなり、穴部１０１Ａの開口を塞ぐようにシリコン基板１０１に接合（陽極接合）されている。同様に、蓋部１０８は例えばガラスよりなり、凹部１０１Ｃの開口を塞ぐようにシリコン基板１０１に接合（陽極接合）されている。
【００３１】
また、半導体素子２０１，２０５は、例えば、半導体素子２０５がＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子よりなり、半導体素子２０１は、当該ＭＥＭＳ素子のドライバ素子よりなるよう構成される。
【００３２】
半導体素子（ＭＥＭＳ素子）２０５は、半導体素子（ドライバ素子）２０１に積層されるように、例えばペースト（Ａｇペーストなど）２０４により接合されている。さらに、半導体素子２０５と、半導体素子２０１の半導体素子２０５が接合された面に形成された電極パッド２０２が、ボンディングワイヤ２０６により接続されている。
【００３３】
また、半導体素子２０１には電極パッド２０２が形成された面と同じ面に電極パッド２０３が形成されている。上記の電極パッド２０３は、先に説明したようにバンプ１０６を介してビアプラグ１０５と接続されている。すなわち、半導体素子２０１は、半導体素子２０５が積層される側でビアプラグ１０５と接続されている。
【００３４】
一般的には、ＭＥＭＳ素子（半導体素子２０５）は、ドライバ素子（半導体素子２０１）より小さいため、ＭＥＭＳ素子とドライバ素子を封止する場合には、ＭＥＭＳ素子が穴部１０１Ａ側、ドライバ素子が凹部１０１Ｃに対応するように積層されて実装されることが好ましい。また、この場合に、ドライバ素子とビアプラグ１０５の接続が容易となる。
【００３５】
また、ビアプラグ１０５のバンプ１０６が形成された側の反対側（素子収納空１０４の外側）には、バンプ１０９が形成されており、半導体装置１００（半導体素子２０１）が、ボードなどの接続対象と接続が容易となるように構成されている。
【００３６】
また、シリコン基板１０１の表面は、蓋部１０７，１０８との接合面を除いて、例えばシリコン酸化膜よりなる絶縁膜１０１Ｄにより絶縁されており、ビアプラグ１０５とシリコン基板１０１との絶縁が確保されている。
【００３７】
上記の半導体装置１００では、半導体素子２０１，２０５を封止する収納空間１０４を画成する材料として、微細加工が可能なシリコンを用いていることが特徴の一つである。このため、従来用いられていたセラミック材料に比べて、エッチングなどの微細加工の精度が良好となり、半導体装置を微細化、小型化することが容易となる。また、シリコンはセラミック材料に比べて熱伝達率が高いため、高性能の半導体素子の発熱を効率的に冷却することも可能となる。
【００３８】
しかし一方で、一般的に入手が容易（低コスト）であるシリコン基板であるシリコンウェハは、厚さが６００μｍ〜８００μｍ程度であり、半導体素子を実装する凹部の深さを深くすることが困難となる問題が生じていた。
【００３９】
例えば、一般的に入手可能なシリコンウェハより厚い特殊な基板を作成すれば当該凹部を深く形成することが可能となるが、半導体基板の作成にかかるコストが大きくなり、量産時の生産性を考慮すると現実的ではない。また、上記の凹部を深く形成しようとする場合には、凹部の形状（深さ、角度など）のばらつきが大きくなってしまい、形成される半導体装置の歩留まり（生産性）が低下してしまう問題が生じていた。
【００４０】
そこで、本実施例による半導体装置１００では、シリコン基板１０１を貫通するように素子収納空間１０４を形成し、素子収納空間１０４を第１の蓋部１０７と第２の蓋部１０８で塞いで半導体素子を封止していることが特徴である。このため、素子収納空間１０４を深く形成することが可能になり、例えば積層された半導体素子２０１，２０５を収納することが可能になっている。また、素子収納空間１０４がシリコン基板１０１を貫通するように形成されるため、素子形成空間１０４の深さのばらつきが実質的に無くなるメリットがある。
【００４１】
さらに、素子収納空間１０４が、平面視した場合に開口面積が異なる凹部１０１Ｃと穴部１０１Ａとが連通した構造であるために、凹部１０１Ｃの底面を貫通するビアプラグ１０５を形成することが可能になっている。このため、封止される半導体素子２０１と素子収納空間１０４の外部との接続を確保している。
【００４２】
上記の構造を用いたことで、シリコン基板として入手が容易である安価なシリコンウェハを用いた場合であっても、大きな素子収納空間１０４を確保することが可能となっている。このため、例えば積層された複数の半導体素子（例えばＭＥＭＳ素子とＭＥＭＳ素子のドライバ素子など）を封止した半導体装置を低コストで小型化することが可能となっている。
【００４３】
また、上記の半導体素子２０５として実装可能なＭＥＭＳ素子の例としては、例えば加速度センサ、温度センサ、湿度センサ、などを含む素子の例がある。また、上記の半導体素子２０１として実装可能なドライバ素子の具体的な例としては、例えばＭＥＭＳ素子が加速度センサを含む素子である場合、加速度センサに一定の基準電圧を加える回路や、加速度センサから得られた容量変化などを電圧として出力する回路を含む素子を用いる。
【００４４】
次に、上記の半導体装置１００の製造方法の一例について、図３Ａ〜図３Ｋ、および図４Ａ〜図４Ｄを用いて説明する。ただし、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【００４５】
まず、図３Ａに示す工程において、シリコンよりなる基板（例えばシリコンウェハ）１０１を用意する。例えば基板１０１がシリコンウェハよりなる場合、基板１０１の厚さは６００乃至８００μｍ程度である。また、基板１０１が所定の厚さになるように、基板１０１を研削して用いてもよい。
【００４６】
次に、図３Ｂに示す工程において、基板１０１上に、開口部１０２Ａ，１０２Ｂを有するマスクマスクパターン１０２を形成する。マスクトパターン１０２を形成する場合には、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０２Ａは、後の工程で形成される穴部１０１Ａに、開口部１０２Ｂは後の工程において形成されるビアプラグ１０５が形成される位置に対応して形成される。
【００４７】
次に、図３Ｃに示す工程において、マスクパターン１０２をマスクにして、例えばＲＩＥ（リアクティブ・イオン・エッチング）などのドライエッチング（プラズマエッチング）により、基板１０１を貫通する穴部１０１Ａ，１０１Ｂを形成する。なお、上記のエッチングはウェットエッチングにより行ってもよい。
【００４８】
次に、図３Ｄに示す工程において、マスクパターン１０２を剥離した後、基板１０１上に新たに、開口部１０３Ａを有するマスクパターン１０３を形成する。マスクパターン１０３は、マスクパターン１０２の場合と同様に形成すればよい。すなわち、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０３Ａは、後の工程で形成される凹部１０１Ｃに対応して形成される。
【００４９】
次に、図３Ｅに示す工程において、マスクパターン１０３をマスクにしたエッチング（ドライエッチングまたはウェットエッチング）により、基板１０１の開口部１０３Ａに対応する部分に、凹部１０１Ｃを形成する。この場合、図１Ｃの工程で形成された穴部１０１Ａ，１０１Ｂの長さが短くなる。上記の結果、シリコン基板１０１に、凹部１０１Ｃと穴部１０１Ａとからなる素子収納部１０４が形成される。
【００５０】
次に、図３Ｆの工程において、マスクパターン１０３を剥離した後、基板１０１の表面に、絶縁膜１０１Ｄを形成する。上記の絶縁膜１０１Ｄは、例えばシリコンを熱酸化することにより形成されるシリコン酸化膜よりなる。また、絶縁膜１０１Ｄは、穴部１０１Ｂの内壁面にも形成され、後に形成される導電性のビアプラグと基板１０１との絶縁が確保される。
【００５１】
次に、図３Ｇに示す工程において、例えばメッキ法により、穴部１０１Ｂを、例えばＣｕなどの導電材料で埋設し、ビアプラグ１０５を形成する。この場合、まず無電解メッキによってシード層（給電層）を形成した後でマスクパターンを形成し、当該シード層を給電層とする電解メッキによってビアプラグ１０６を形成する。また、電解メッキ終了後には、当該マスクパターンとシード層を剥離する。
【００５２】
次に、図３Ｈに示す工程において、素子収納空間１０４側のビアプラグ１０５上に、例えばＡｕ、または半田よりなるバンプ１０６を形成する。
【００５３】
次に、図３Ｉに示す工程において、シリコン基板１０１の表面に形成された絶縁膜１０１Ｄのうち、後の工程において蓋部が接合される接合面となる部分の削除（剥離）を行う。例えば、シリコン基板１０１の凹部１０１Ｃの開口部の周囲の接合面１０１Ｅと、穴部１０１Ａの周囲の接合面１０１Ｆの酸化膜を、マスクパターンを用いたウェットエッチングまたはドライエッチングにより削除する。
【００５４】
次に、図３Ｊに示す工程において、例えば陽極接合により、平板状のガラスよりなる蓋部１０７を、穴部１０１Ａを塞ぐようにしてシリコン基板１０１に接合する。この場合、電源Ｖに接続された陽電極Ｅ１と陰電極Ｅ２を、蓋部（ガラス）１０７とシリコン基板１０１にそれぞれ接続し、蓋部１０７とシリコン基板１０１の間に高電圧を印加するとともに加熱することで陽極接合を行うことができる。
【００５５】
次に、図３Ｋに示す工程において、積層された半導体素子２０１、２０５を、素子収納空間１０４に収納するようにして実装する。この場合、例えばＭＥＭＳ素子からなる半導体素子２０５は、例えばドライバ素子からなる半導体素子２０１に積層されるように、半導体素子２０１に例えばペースト（Ａｇペーストなど）２０４により接合されている。さらに、半導体素子２０５と、半導体素子２０１の半導体素子２０５が接合された面に形成された電極パッド２０２が、ボンディングワイヤ２０６により接続されている（このような半導体素子の積層方法については後述）。
【００５６】
また、半導体素子２０１には電極パッド２０２が形成された面と同じ面に電極パッド２０３が形成されており、電極パッド２０３がバンプ１０６を介してビアプラグ１０５と接続されるように、半導体素子２０１（半導体素子２０５）が実装される。
【００５７】
一般的には、ＭＥＭＳ素子（半導体素子２０５）は、ドライバ素子（半導体素子２０１）より小さいため、ＭＥＭＳ素子とドライバ素子を実装する場合には、ＭＥＭＳ素子が穴部１０１Ａ側、ドライバ素子が凹部１０１Ｃに対応するように積層されて実装される。
【００５８】
さらに、この後の工程において、図２に示した蓋部１０８を図３Ｊに示した工程と同様にして接合面１０１Ｅに陽極接合する。さらに、必要に応じて、図２に示したバンプ１０９をビアプラグ１０５のバンプ１０６が形成された側の反対側（素子収納空１０４の外側）に形成し、図２に示した半導体装置１００を製造することができる。
【００５９】
上記の製造方法によって、シリコンウェハよりなるシリコン基板１０１に、大きな容量を有する素子収納空間１０４を形成し、積層された半導体素子２０１，２０５を封止することが可能になる。また、蓋部１０７，１０８と基板１０１を陽極接合により接合した場合、封止される素子収納空間１０４に有機物などの汚染物質が混入する影響が抑制され、素子収納空間１０４を清浄な状態に保持することが可能である。
【００６０】
また、素子収納空間１０４に封止される、半導体素子２０１，２０５の積層は、例えば以下に示すようにして行えばよい。
【００６１】
まず、図４Ａに示す工程において、電極パッド２０２，２０３が形成された半導体素子２０１のデバイス面に対して、必要に応じてダイシングや研削などの加工を施して半導体素子の積層が可能な状態とする。
【００６２】
次に、図４Ｂ示す工程において、上記のデバイス面に、例えばＡｇペーストよりなるペースト２０４を塗布する。
【００６３】
次に、図４Ｃに示す工程において、ペースト２０４上に半導体素子２０５をマウントし、さらにペースト２０４を硬化させて半導体素子２０５が半導体素子２０１上に安定に設置されるようにする。
【００６４】
次に、図４Ｄに示す工程において、例えばワイヤボンダーを用いて、半導体素子２０５と電極パッド２０２（半導体素子２０１）をボンディングワイヤ２０６によって接続する。このようにして、先に図３Ｋの工程で示した、半導体素子２０１に半導体素子２０５が積層された構造を構成することができる。また、積層される半導体素子の接続はワイヤボンディングに限定されるものではなく、例えばフリップチップ接続によるものでもよい。
【実施例２】
【００６５】
また、図５は、本発明の実施例２による半導体装置１００Ａを模式的に示す断面図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。また、特に説明しない部分の構造は実施例１の場合と同様であり、実施例１と同様の製造方法で製造が可能である。
【００６６】
図５を参照するに、本実施例による半導体装置１００Ａの場合、実施例１の蓋部１０７に相当する蓋部１０７Ａが、実施例１の場合よりも大きくなっており、蓋部１０７Ａにはバンプ１０９を露出させるための開口部１０７ａ形成されている。このように、蓋部の形状、大きさ、材質などは、様々に変形・変更することが可能である。
【００６７】
例えば、蓋部１０７、１０８を構成する材料は、ガラス（光透過性材料）に限定されず、例えばシリコンなどの他の材料を用いてもよい。この場合、シリコン基板１０１と蓋部とを接合するために、シリコン基板と蓋部の双方またはいずれかに、例えばＡｕやＣｕ，Ｎｉなどの接合のための膜を形成することで蓋部と基板の接合を容易に行うことが可能となる。
【００６８】
なお、上記の実施例１，実施例２では、１個の半導体装置を図示して説明しているが、実際の半導体装置の製造においては、１枚の基板（ウェハ）上に複数の素子収納空間やビアプラグを形成して半導体装置を搭載するパッケージを形成し、後の工程において基板を切断してパッケージを個片化することが行われる。さらに、上記の個片化された個々のパッケージに対して半導体素子を搭載し、半導体装置を製造する。
【００６９】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７０】
例えば、実装される半導体素子は、ＭＥＭＳ素子やドライバ素子に限定されず、他の様々な半導体素子であってもよい。例えば、蓋部１０７がガラスなどの光透過性材料よりなる場合、半導体素子２０５として、発光素子や受光素子などの光機能性素子を用いてよい。
【産業上の利用可能性】
【００７１】
本発明によれば、半導体素子が封止された構造を有する半導体装置を小型化することが可能となる。
【図面の簡単な説明】
【００７２】
【図１】従来の半導体装置の構成例である。
【図２】実施例１による半導体装置である。
【図３Ａ】実施例１による半導体装置の製造方法を示す図（その１）である。
【図３Ｂ】実施例１による半導体装置の製造方法を示す図（その２）である。
【図３Ｃ】実施例１による半導体装置の製造方法を示す図（その３）である。
【図３Ｄ】実施例１による半導体装置の製造方法を示す図（その４）である。
【図３Ｅ】実施例１による半導体装置の製造方法を示す図（その５）である。
【図３Ｆ】実施例１による半導体装置の製造方法を示す図（その６）である。
【図３Ｇ】実施例１による半導体装置の製造方法を示す図（その７）である。
【図３Ｈ】実施例１による半導体装置の製造方法を示す図（その８）である。
【図３Ｉ】実施例１による半導体装置の製造方法を示す図（その９）である。
【図３Ｊ】実施例１による半導体装置の製造方法を示す図（その１０）である。
【図３Ｋ】実施例１による半導体装置の製造方法を示す図（その１１）である。
【図４Ａ】実施例１による半導体装置の製造方法を示す図（その１２）である。
【図４Ｂ】実施例１による半導体装置の製造方法を示す図（その１３）である。
【図４Ｃ】実施例１による半導体装置の製造方法を示す図（その１４）である。
【図４Ｄ】実施例１による半導体装置の製造方法を示す図（その１５）である。
【図５】実施例２による半導体装置である。
【符号の説明】
【００７３】
１００，１００Ａ 半導体装置
１０１ シリコン基板
１０１Ａ，１０１Ｂ 穴部
１０１Ｃ 凹部
１０１Ｄ 絶縁膜
１０１Ｅ，１０１Ｆ 接合面
１０２，１０３ マスクパターン
１０２Ａ，１０２Ｂ，１０３Ａ 開口部
１０４ 素子収納空間
１０５ ビアプラグ
１０６ バンプ
１０７，１０８ 蓋部
１０９ バンプ
２０１ 半導体素子
２０２，２０３ 電極パッド
２０４ ペースト
２０５ 半導体素子
２０６ ボンディングワイヤ
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、
前記素子収納空間に収納される、積層された複数の半導体素子と、
前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、
前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子は、ＭＥＭＳ素子と該ＭＥＭＳ素子のドライバ素子を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドライバ素子は、前記ＭＥＭＳ素子が積層される側で前記ビアプラグと接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の蓋部および前記第２の蓋部はガラスよりなることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記第１の蓋部および前記第２の蓋部は前記シリコン基板に陽極接合により接合されていることを特徴とする請求項４記載の半導体装置。
【請求項１】
シリコン基板と、
前記シリコン基板に形成された凹部と該凹部の底面を貫通する穴部とを含む素子収納空間と、
前記素子収納空間に収納される、積層された複数の半導体素子と、
前記半導体素子を封止する、前記凹部を塞ぐ第１の蓋部および前記穴部を塞ぐ第２の蓋部と、
前記凹部の底面を貫通する、前記複数の半導体素子のいずれかに接続されるビアプラグと、を有することを特徴とする半導体装置。
【請求項２】
前記複数の半導体素子は、ＭＥＭＳ素子と該ＭＥＭＳ素子のドライバ素子を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドライバ素子は、前記ＭＥＭＳ素子が積層される側で前記ビアプラグと接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の蓋部および前記第２の蓋部はガラスよりなることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記第１の蓋部および前記第２の蓋部は前記シリコン基板に陽極接合により接合されていることを特徴とする請求項４記載の半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【公開番号】特開２００８−６６５１７（Ｐ２００８−６６５１７Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００６−２４２９１９（Ｐ２００６−２４２９１９）
【出願日】平成１８年９月７日（２００６．９．７）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１８年９月７日（２００６．９．７）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
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