半導体試験装置
【課題】被検体の破壊後に継続電流による被検体の損傷拡大や試験回路の損傷を抑制可能な半導体試験装置を提供する。
【解決手段】電源部２１と被検体１０との間に設けられ、被検体１０の破壊時に被検体１０に流れる電流を遮断する半導体スイッチ２２ａのターンオフ時に発生するサージ電圧を吸収するスナバ回路として、放電阻止型のスナバ回路２３を用いることで、半導体スイッチ２２ａがターンオフ後に流れる継続電流を減少でき、被検体１０の損傷の拡大及び試験回路の損傷が抑制される。
【解決手段】電源部２１と被検体１０との間に設けられ、被検体１０の破壊時に被検体１０に流れる電流を遮断する半導体スイッチ２２ａのターンオフ時に発生するサージ電圧を吸収するスナバ回路として、放電阻止型のスナバ回路２３を用いることで、半導体スイッチ２２ａがターンオフ後に流れる継続電流を減少でき、被検体１０の損傷の拡大及び試験回路の損傷が抑制される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特に、不良発生時に被検体の破壊を伴う試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体装置の試験において、不良発生時に被検体の破壊を伴うスクリーニング試験が行われる。
被検体の破壊を伴うスクリーニング試験には、たとえば、スイッチング試験、ＲＢＳＯＡ（Reverse Biased Safe Operating Area）試験、Ｌ負荷（誘導性負荷）アバランシェ試験、負荷短絡試験などがある。
【０００３】
このようなスクリーニング試験において、不良発生時の被検体の損傷量を低減するために、従来、以下のような半導体試験装置が用いられている。
図６は、従来の半導体試験装置の回路構成を示す図である。
【０００４】
ここでは、被検体５０に対して誘導負荷スイッチング試験を行う場合の回路構成を示している。
被検体５０は、たとえば、ＩＧＢＴ（Insulator Gate Bipolar Transistor）などのトランジスタを含む半導体モジュール、半導体パッケージ、ウェハ、チップなどである。
【０００５】
半導体試験装置は、電源部６１、遮断用スイッチ部６２、充放電型のスナバ回路６３、負荷用コイル６４、保護用フリーホイーリングダイオード（ＦＷＤ）６５，６６、ゲート抵抗６７、及びゲートドライバ６８を有する。なお、図６では、さらに、配線などに起因して生じている回路の浮遊インダクタンス６９ａ，６９ｂを図示している。
【０００６】
電源部６１は、電源電圧Ｖｃｃを供給する直流電源６１ａと電源安定用のコンデンサ６１ｂを有している。
遮断用スイッチ部６２は、ＩＧＢＴなどの半導体スイッチ６２ａ、ゲート抵抗６２ｂ、ゲートドライバ６２ｃを有している。
【０００７】
充放電型のスナバ回路６３は、半導体スイッチ６２ａのコレクタ−エミッタ間に直列に接続されたダイオード６３ａとコンデンサ６３ｂとを有している。また、ダイオード６３ａのアノード−カソード間にスナバ抵抗６３ｃを接続している。
【０００８】
誘導負荷スイッチング試験は、電源部６１で直流電圧を回路に印加し、ゲートドライバ６８により、被検体５０のゲート電極にゲート抵抗６７を介して矩形波のスイッチングパルスを入力し、被検体５０をスイッチング（オン／オフ）させることで行われる。
【０００９】
ここで、被検体５０が破壊した場合、その後の被検体５０の破壊拡大を防ぐために、遮断用スイッチ部６２のゲートドライバ６２ｃにより、破壊検出後直ちに、あるいは所定のタイミングで半導体スイッチ６２ａをターンオフさせ、電源部６１と被検体５０とを切り離す。
【００１０】
ただし、このとき回路の負荷用コイル６４や浮遊インダクタンス６９ａ，６９ｂによるサージ電圧が発生するが、保護用ＦＷＤ６５，６６と、サージ吸収用のスナバ回路６３によって、被検体５０の破壊拡大を防いでいる。このようなスナバ回路を用いた半導体試験装置に関する先行技術としては、たとえば、特許文献２に記載のものが知られている。
【００１１】
なお、ＩＧＢＴなどのスイッチング素子のターンオフ時のサージ電圧を抑制するために、放電阻止型のスナバ回路を内蔵した半導体モジュールは知られている（たとえば、特許文献１、非特許文献１参照。）。
【００１２】
しかし、被検体５０として半導体モジュールの試験を行う従来の半導体試験装置では、図６に示したような、サージ吸収効果が高い充放電型のスナバ回路６３が用いられている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１０−１３６６３７号公報
【特許文献２】特開平５−３３３０８９号公報
【非特許文献】
【００１４】
【非特許文献１】富士電機デバイステクノロジー株式会社、“富士 ＩＧＢＴ モジュール アプリケーション マニュアル”、ｐ．５−８〜５−１１、[online]、２００４年２月、［平成２０年９月１７日検索］、インターネット＜URL:http://www.fujielectric.co.jp/fdt/scd/pdf/RH984/RH984.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、充放電型のスナバ回路６３を用いた従来の半導体試験装置では、半導体スイッチ６２ａのターンオフ後に以下のような継続電流が回路に流れる。
図７は、図６の半導体試験装置に流れる継続電流の例である。
【００１６】
実線の矢印が、半導体スイッチ６２ａのターンオフ後に、充放電型のスナバ回路６３のコンデンサ６３ｂが充電されるまで回路に流れる充電電流Ｉａを示している。点線の矢印が、浮遊インダクタンス６９ａによる回生電流Ｉｂを示している。
【００１７】
ターンオフ直前のコンデンサ６３ｂの両端の電圧をＶｓ１、ターンオフ完了後のコンデンサ６３ｂの両端の電圧をＶｓ２、静電容量をＣｓとすると、充電電流Ｉａとして流れる電荷量Ｑは、Ｑ＝Ｃｓ（Ｖｓ２−Ｖｓ１）となる。
【００１８】
なお、Ｖｓ２は、ほぼ電源電圧Ｖｃｃに等しい。また、Ｖｓ１は、半導体スイッチ６２ａのオン電圧をＶｏｎ、ダイオードの順電圧をＶＦとすると、電圧Ｖｓ１＝Ｖｏｎ−ＶＦであるが、通常、Ｖｏｎ及びＶＦは数Ｖ以下である。試験時の電源電圧Ｖｃｃ（通常数１０Ｖ〜数１０００Ｖ）と比較すると、非常に小さい。そのため、充電電流Ｉａとして流れる電荷量は、Ｑ≒Ｃｓ×Ｖｃｃとなる。
【００１９】
図８は、被検体破壊前後の被検体のコレクタ電流Ｉｃの変化を示す図である。
縦軸がコレクタ電流Ｉｃ［Ａ］であり、横軸が時間ｔ［μｓ］である。時刻ｔｂで被検体５０の破壊が発生すると、半導体スイッチ６２ａがターンオフするが、図７の充電電流Ｉａや回生電流Ｉｂなどの継続電流によりコレクタ電流Ｉｃはただちに０にならない。
【００２０】
このような継続電流により、被検体５０の損傷が拡大し、また試験回路のプローブやステージなどの試験電極に損傷を与えてしまう問題があった。
同様の問題は、上述した誘導負荷スイッチング試験のほかに、ＲＢＳＯＡ試験、Ｌ負荷アバランシェ試験、負荷短絡試験など、遮断用の半導体スイッチを設ける必要があるスクリーニング試験でも発生する。
【００２１】
上記の点を鑑みて、本発明者らは、被検体の破壊後に継続電流による被検体の損傷拡大や試験回路の損傷を抑制可能な半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、以下のような構成を有する半導体試験装置が提供される。この半導体試験装置は、電源部と被検体との間に設けられ、前記被検体の破壊時に前記被検体に流れる電流を遮断する半導体スイッチと、前記被検体と前記半導体スイッチ間に接続された負荷と、前記負荷及び前記被検体に対して並列に接続されたフリーホイーリングダイオードと、前記被検体、前記負荷及び前記フリーホイーリングダイオードを結ぶ経路に挿入された抵抗器と、を有する。
【発明の効果】
【００２３】
被検体の破壊後の継続電流による被検体の損傷の拡大や、試験回路の損傷を低減できる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態の半導体試験装置の回路構成を示す図である。
【図２】第１の実施の形態の半導体試験装置の変形例を示す図である。
【図３】試験条件ｄＶｃｅ／ｄｔの抵抗器２９の抵抗値による変化を示す図である。
【図４】第１の実施の形態の半導体試験装置を適用したことによる継続電流の減衰の効果を示す図である。
【図５】第２の実施の形態半導体試験装置の回路構成を示す図である。
【図６】従来の半導体試験装置の回路構成を示す図である。
【図７】図６の半導体試験装置に流れる継続電流の例である。
【図８】被検体破壊前後の被検体のコレクタ電流Ｉｃの変化を示す図である。
【発明を実施するための形態】
【００２５】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体試験装置の回路構成を示す図である。
ここでは、被検体１０に対して誘導負荷スイッチング試験を行う場合の回路構成を示している。
【００２６】
被検体１０は、たとえば、ＩＧＢＴなどの半導体チップ、その集合体であるウェハ、半導体モジュールまたは半導体パッケージなどである。
第１の実施の形態の半導体試験装置は、電源部２１、遮断用スイッチ部２２、放電阻止型のスナバ回路２３、負荷用コイル２４、それぞれ負荷用コイル２４及び浮遊インダクタンスにより誘起される電流を流して負荷用コイル２４及び浮遊インダクタンスに蓄えられているエネルギーを回生・減衰させる保護用ＦＷＤ２５及び保護用ＦＷＤ２６、ゲート抵抗２７、ゲートドライバ２８及び抵抗器２９を有する。
【００２７】
なお、図１では、さらに、配線などに起因して生じている、回路の浮遊インダクタンス３０ａ，３０ｂを図示している。
電源部２１は、直流電源２１ａと電源安定用のコンデンサ２１ｂを有している。
【００２８】
遮断用スイッチ部２２は、被検体１０と電源部２１の正極との間にあって、被検体１０の破壊時に、被検体１０に流れる電流を遮断する。遮断用スイッチ部２２は、半導体スイッチ２２ａ、ゲート抵抗２２ｂ、ゲートドライバ２２ｃを有している。なお、半導体スイッチ２２ａは、ＩＧＢＴやＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor））などである。以下では、ＩＧＢＴとして説明する。ゲートドライバ２２ｃは、半導体スイッチ２２ａのエミッタに接続しているとともに、ゲート抵抗２２ｂを介して半導体スイッチ２２ａのゲートに接続していて、試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをオフさせる。
【００２９】
放電阻止型のスナバ回路２３は、直列に接続されたコンデンサ２３ａとダイオード２３ｂとを有しており、これらは、半導体スイッチ２２ａのコレクタ−エミッタ間に接続されている。また、コンデンサ２３ａと、ダイオード２３ｂのアノード間のノードが、スナバ抵抗２３ｃを介して直流電源２１ａの負極側に接続されている。このような放電阻止型のスナバ回路２３によれば、ターンオフ時に発生するサージ電圧を吸収するとともに、後述するように、ターンオフ後の継続電流を少なくできる。
【００３０】
負荷用コイル２４は、半導体スイッチ２２ａのエミッタと被検体１０との間に接続されている。誘導負荷スイッチング試験の負荷として用いられる。
保護用ＦＷＤ２５は、負荷用コイル２４に並列に接続されており、半導体スイッチ２２ａのターンオフ時の、負荷用コイル２４による逆起電力を防止している。
【００３１】
保護用ＦＷＤ２６は、負荷用コイル２４及び被検体１０の直列回路と並列に接続されており、半導体スイッチ２２ａのエミッタと負荷用コイル２４との間にカソードが接続され、被検体１０と直流電源２１ａの負極側との間にアノードが接続されている。保護用ＦＷＤ２６は、回路の浮遊インダクタンス３０ａによるサージ電圧を抑制する。
【００３２】
抵抗器２９は、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０を結ぶ経路の任意の位置に挿入される。図１の半導体試験回路では、保護用ＦＷＤ２６に直列に接続した場合について示している。抵抗器２９の役割については後述する。
【００３３】
ゲートドライバ２８は、ゲート抵抗２７を介して被検体１０に供給するゲート電圧を制御して、被検体１０をオンまたはオフする。
以下第１の実施の形態の半導体試験装置の動作を説明する。
【００３４】
誘導負荷スイッチング試験は、直流電源２１ａにより直流電圧を回路に印加し、ゲートドライバ２８により、被検体１０にゲート抵抗２７を介して矩形波のスイッチングパルスを入力し、被検体１０をスイッチング（オン／オフ）させることで行われる。
【００３５】
試験中（被検体１０の破壊前）は、半導体スイッチ２２ａはオン状態である。このとき、スナバ回路２３のコンデンサ２３ａの負極はスナバ抵抗２３ｃを介して、直流電源２１ａの負極と接続されている。定常状態での電源電圧をＶｃｃ、コンデンサ２３ａの両端の電圧をＶｓとすると、コンデンサ２３ａとスナバ抵抗２３ｃは時定数回路を構成していて、その時定数を小さなものに設定しておくことにより、試験開始後すぐにほぼＶｓ＝Ｖｃｃとなる。通常、試験時の電源電圧Ｖｃｃは数１０Ｖ〜数１０００Ｖであり、コンデンサ２３ａの両端は、この電源電圧がチャージされている状態となっている。
【００３６】
次に、遮断用スイッチ部２２のゲートドライバ２２ｃは、被検体１０の試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをターンオフする。このとき、半導体スイッチ２２ａの両端には電源電圧Ｖｃｃに回路の浮遊インダクタンス３０ａ，３０ｂにより誘起された電圧が重畳されたサージ電圧が印加される。ただし、スナバ回路２３のコンデンサ２３ａには、ほぼ電源電圧がチャージされているため、スナバ回路２３に流れる電流は抑制される。
【００３７】
コンデンサ２３ａの静電容量をＣｓ、半導体スイッチ２２ａの両端に発生するサージ電圧をＶｃｅとすると、Ｑ＝Ｃｓ×（Ｖｃｅ−Ｖｃｃ）で決まる電荷量の電流のみがスナバ回路２３に流れることになる。
【００３８】
この電荷量は、図６で示した充放電型のスナバ回路６３を用いた場合におけるターンオフ後に流れる電荷量Ｑ≒Ｃｓ×Ｖｃｃ、と比較すると大幅に少ない。
たとえば、Ｖｃｃ＝８００Ｖ、半導体スイッチ２２ａの両端に発生するサージ電圧のピーク値を、Ｖｃｅ＝９００Ｖとすると、放電阻止型のスナバ回路２３を用いた場合の方が、充電型のスナバ回路６３を用いた場合よりも電荷量を約１／８に低減することが可能である。
【００３９】
すなわち、充電完了までの電荷移動量を大幅に低減することができ、継続電流を低減できる。つまり、高速に電流を遮断できる。被検体１０がベアチップの場合には、高速な電流遮断が要求されるため、特に有益である。
【００４０】
一方、回路配線などによる浮遊インダクタンス３０ａ，３０ｂによる継続電流（回生電流）は、浮遊インダクタンス３０ａ，３０ｂに蓄積されたエネルギーＥ＝１／２×Ｌｓ×Ｉｃ2によって決まる。ここで、Ｌｓは、浮遊インダクタンス３０ａ，３０ｂのインダクタンス値であり、Ｉｃは半導体スイッチ２２ａのターンオフ前に回路に流れている試験電流である。
【００４１】
このエネルギーにより、被検体１０の破壊後または試験終了時、半導体スイッチ２２ａがターンオフすると継続電流が流れる。本実施の形態の半導体試験装置では、この継続電流による被検体１０の損傷拡大または試験電極の破壊を防止するために、抵抗器２９を、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０とを結ぶ経路の任意の位置に挿入している。これにより、継続電流を速く減衰させることができ、被検体１０の損傷拡大や試験電極の損傷を抑制することができる。
【００４２】
なお、誘導負荷スイッチング回路やＬ負荷アバランシェ試験回路、負荷短絡試験回路において、抵抗器２９の接続位置によっては試験条件、試験品質に影響を及ぼす場合がある。
【００４３】
図２は、第１の実施の形態の半導体試験装置の変形例を示す図である。
また、図３は、図２の半導体試験装置における、抵抗器２９の抵抗値による試験条件ｄＶｃｅ／ｄｔの変化を示す図である。縦軸はｄＶｃｅ／ｄｔ［ｋＶ／μｓ］、横軸は抵抗値［Ω］である。
【００４４】
図２の半導体試験装置では、浮遊インダクタンス３０ａ，３０ｂによる継続電流を減衰させるための抵抗器２９を、負荷用コイル２４と被検体１０と電源部２１の正極とを結ぶ経路に接続している。被検体１０の両側の電圧をＶｃｅとすると、試験条件の１つである被検体１０がターンオフするときのｄＶｃｅ／ｄｔは、図３のように、抵抗器２９の抵抗値によって変化する。そのため、試験条件を変化させたくない場合には、図１のように、抵抗器２９を、被検体１０と並列に接続された保護用ＦＷＤ２６と直列に接続することで、試験条件、試験品質への影響を回避できる。
【００４５】
図４は、第１の実施の形態の半導体試験装置を適用したことによる継続電流の減衰の効果を示す図である。
横軸が抵抗器２９の抵抗値［Ω］であり、縦軸が継続電流Ｉの２乗を時間で積分した値である。
【００４６】
黒塗りの四角のプロットが、放電阻止型のスナバ回路２３を用いた第１の実施の形態の半導体試験装置の特性を示している。比較のため、充放電型のスナバ回路を使用した場合の特性を丸印のプロットで、スナバ回路を用いず抵抗器２９のみの場合の特性を白抜きの四角のプロットで示している。
【００４７】
縦軸の値に破壊後の被検体１０の抵抗値を乗じればエネルギーになる。この抵抗値を一定と仮定した場合、継続電流により被検体１０に流れるエネルギーは、放電阻止型のスナバ回路２３を用いると、充放電型のスナバ回路を用いた場合より大幅に減少できる。
【００４８】
たとえば、充放電型のスナバ回路を用い、０．１Ωの抵抗器２９を用いた場合よりも、放電阻止型のスナバ回路２３を用い、５Ωの抵抗器２９を用いた場合には、図４のように、被検体１０の破壊後に被検体１０に流れるエネルギーを約１／５に低減できる。
【００４９】
これにより、被検体１０の損傷拡大や、試験電極の損傷を抑制できる。
次に、第２の実施の形態の半導体試験装置を説明する。
図５は、第２の実施の形態半導体試験装置の回路構成を示す図である。
【００５０】
図１で示した第１の実施の形態と同じ構成要素については、同一符号を付している。
第２の実施の形態の半導体試験装置は、スナバ回路２３を設けず、ツェナーダイオード３１ａ，３１ｂを逆方向に接続した双方向ツェナーダイオードを、半導体スイッチ２２ａのゲートと高電位側の端子（たとえば、ＮチャネルＩＧＢＴの場合はコレクタ、ＮチャネルＭＯＳＦＥＴの場合はドレイン。）間に接続している。
【００５１】
このような半導体試験装置において、遮断用スイッチ部２２のゲートドライバ２２ｃは、被検体１０の試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをターンオフする。このとき、半導体スイッチ２２ａの両端には、サージ電圧が発生するが、サージ電圧が、接続されたツェナーダイオード３１ａ，３１ｂのツェナー電圧を上回ると、半導体スイッチ２２ａがターンオンし、サージが吸収される。
【００５２】
第２の実施の形態の半導体試験装置では、双方向ツェナーダイオードを用いることで、被検体１０の破壊後に、スナバ回路２３を用いた場合のようにコンデンサに充電電流が流れることはないので、継続電流を少なくできる。また、浮遊インダクタンス３０ａによる継続電流についても、抵抗器２９を、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０とを結ぶ経路の任意の位置に挿入することで、早く減衰させることができる。
【００５３】
これにより、被検体１０の破壊拡大や、試験電極の破壊を抑制できる。
以上、誘導負荷スイッチング試験を行う場合を例にして、第１及び第２の実施の形態の半導体試験装置を説明してきたが、Ｌ負荷アバランシェ試験、負荷短絡試験などのスクリーニング試験を行う際にも同様に適用可能である。
【００５４】
また、サージ電圧の影響を、保護用ＦＷＤ２６や発生するサージ電圧に対し十分な耐圧をもつ半導体スイッチ２２ａを適用することなどで抑制可能であれば、スナバ回路２３や双方向ツェナーダイオードを設けず、抵抗器２９のみを設けるようにしてもよい。抵抗器２９のみとした場合、図４の白抜きの四角のプロットで示したように、半導体スイッチ２２ａのターンオフ後に被検体１０に流れるエネルギーを大幅に減少でき、被検体１０の損傷拡大や試験回路の損傷を抑制できる。
【符号の説明】
【００５５】
１０，５０ 被検体
２１，６１ 電源部
２１ａ，６１ａ 直流電源
２１ｂ，６１ｂ コンデンサ
２２，６２ 遮断用スイッチ部
２２ａ，６２ａ 半導体スイッチ
２２ｂ，２７，６２ｂ，６７ ゲート抵抗
２２ｃ，２８，６２ｃ，６８ ゲートドライバ
２３，６３ スナバ回路
２３ａ，６３ｂ コンデンサ
２３ｂ，６３ａ ダイオード
２３ｃ，６３ｃ スナバ抵抗
２４，６４ 負荷用コイル
２５，６５ 負荷用コイルのエネルギーを回生・減衰させる保護用フリーホイーリングダイオード（ＦＷＤ）
２６，６６ 浮遊インダクタンスのエネルギーを回生・減衰させる保護用フリーホイーリングダイオード（ＦＷＤ）
２９ 抵抗器
３０ａ，３０ｂ，６９ａ，６９ｂ 浮遊インダクタンス
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特に、不良発生時に被検体の破壊を伴う試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体装置の試験において、不良発生時に被検体の破壊を伴うスクリーニング試験が行われる。
被検体の破壊を伴うスクリーニング試験には、たとえば、スイッチング試験、ＲＢＳＯＡ（Reverse Biased Safe Operating Area）試験、Ｌ負荷（誘導性負荷）アバランシェ試験、負荷短絡試験などがある。
【０００３】
このようなスクリーニング試験において、不良発生時の被検体の損傷量を低減するために、従来、以下のような半導体試験装置が用いられている。
図６は、従来の半導体試験装置の回路構成を示す図である。
【０００４】
ここでは、被検体５０に対して誘導負荷スイッチング試験を行う場合の回路構成を示している。
被検体５０は、たとえば、ＩＧＢＴ（Insulator Gate Bipolar Transistor）などのトランジスタを含む半導体モジュール、半導体パッケージ、ウェハ、チップなどである。
【０００５】
半導体試験装置は、電源部６１、遮断用スイッチ部６２、充放電型のスナバ回路６３、負荷用コイル６４、保護用フリーホイーリングダイオード（ＦＷＤ）６５，６６、ゲート抵抗６７、及びゲートドライバ６８を有する。なお、図６では、さらに、配線などに起因して生じている回路の浮遊インダクタンス６９ａ，６９ｂを図示している。
【０００６】
電源部６１は、電源電圧Ｖｃｃを供給する直流電源６１ａと電源安定用のコンデンサ６１ｂを有している。
遮断用スイッチ部６２は、ＩＧＢＴなどの半導体スイッチ６２ａ、ゲート抵抗６２ｂ、ゲートドライバ６２ｃを有している。
【０００７】
充放電型のスナバ回路６３は、半導体スイッチ６２ａのコレクタ−エミッタ間に直列に接続されたダイオード６３ａとコンデンサ６３ｂとを有している。また、ダイオード６３ａのアノード−カソード間にスナバ抵抗６３ｃを接続している。
【０００８】
誘導負荷スイッチング試験は、電源部６１で直流電圧を回路に印加し、ゲートドライバ６８により、被検体５０のゲート電極にゲート抵抗６７を介して矩形波のスイッチングパルスを入力し、被検体５０をスイッチング（オン／オフ）させることで行われる。
【０００９】
ここで、被検体５０が破壊した場合、その後の被検体５０の破壊拡大を防ぐために、遮断用スイッチ部６２のゲートドライバ６２ｃにより、破壊検出後直ちに、あるいは所定のタイミングで半導体スイッチ６２ａをターンオフさせ、電源部６１と被検体５０とを切り離す。
【００１０】
ただし、このとき回路の負荷用コイル６４や浮遊インダクタンス６９ａ，６９ｂによるサージ電圧が発生するが、保護用ＦＷＤ６５，６６と、サージ吸収用のスナバ回路６３によって、被検体５０の破壊拡大を防いでいる。このようなスナバ回路を用いた半導体試験装置に関する先行技術としては、たとえば、特許文献２に記載のものが知られている。
【００１１】
なお、ＩＧＢＴなどのスイッチング素子のターンオフ時のサージ電圧を抑制するために、放電阻止型のスナバ回路を内蔵した半導体モジュールは知られている（たとえば、特許文献１、非特許文献１参照。）。
【００１２】
しかし、被検体５０として半導体モジュールの試験を行う従来の半導体試験装置では、図６に示したような、サージ吸収効果が高い充放電型のスナバ回路６３が用いられている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１０−１３６６３７号公報
【特許文献２】特開平５−３３３０８９号公報
【非特許文献】
【００１４】
【非特許文献１】富士電機デバイステクノロジー株式会社、“富士 ＩＧＢＴ モジュール アプリケーション マニュアル”、ｐ．５−８〜５−１１、[online]、２００４年２月、［平成２０年９月１７日検索］、インターネット＜URL:http://www.fujielectric.co.jp/fdt/scd/pdf/RH984/RH984.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、充放電型のスナバ回路６３を用いた従来の半導体試験装置では、半導体スイッチ６２ａのターンオフ後に以下のような継続電流が回路に流れる。
図７は、図６の半導体試験装置に流れる継続電流の例である。
【００１６】
実線の矢印が、半導体スイッチ６２ａのターンオフ後に、充放電型のスナバ回路６３のコンデンサ６３ｂが充電されるまで回路に流れる充電電流Ｉａを示している。点線の矢印が、浮遊インダクタンス６９ａによる回生電流Ｉｂを示している。
【００１７】
ターンオフ直前のコンデンサ６３ｂの両端の電圧をＶｓ１、ターンオフ完了後のコンデンサ６３ｂの両端の電圧をＶｓ２、静電容量をＣｓとすると、充電電流Ｉａとして流れる電荷量Ｑは、Ｑ＝Ｃｓ（Ｖｓ２−Ｖｓ１）となる。
【００１８】
なお、Ｖｓ２は、ほぼ電源電圧Ｖｃｃに等しい。また、Ｖｓ１は、半導体スイッチ６２ａのオン電圧をＶｏｎ、ダイオードの順電圧をＶＦとすると、電圧Ｖｓ１＝Ｖｏｎ−ＶＦであるが、通常、Ｖｏｎ及びＶＦは数Ｖ以下である。試験時の電源電圧Ｖｃｃ（通常数１０Ｖ〜数１０００Ｖ）と比較すると、非常に小さい。そのため、充電電流Ｉａとして流れる電荷量は、Ｑ≒Ｃｓ×Ｖｃｃとなる。
【００１９】
図８は、被検体破壊前後の被検体のコレクタ電流Ｉｃの変化を示す図である。
縦軸がコレクタ電流Ｉｃ［Ａ］であり、横軸が時間ｔ［μｓ］である。時刻ｔｂで被検体５０の破壊が発生すると、半導体スイッチ６２ａがターンオフするが、図７の充電電流Ｉａや回生電流Ｉｂなどの継続電流によりコレクタ電流Ｉｃはただちに０にならない。
【００２０】
このような継続電流により、被検体５０の損傷が拡大し、また試験回路のプローブやステージなどの試験電極に損傷を与えてしまう問題があった。
同様の問題は、上述した誘導負荷スイッチング試験のほかに、ＲＢＳＯＡ試験、Ｌ負荷アバランシェ試験、負荷短絡試験など、遮断用の半導体スイッチを設ける必要があるスクリーニング試験でも発生する。
【００２１】
上記の点を鑑みて、本発明者らは、被検体の破壊後に継続電流による被検体の損傷拡大や試験回路の損傷を抑制可能な半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、以下のような構成を有する半導体試験装置が提供される。この半導体試験装置は、電源部と被検体との間に設けられ、前記被検体の破壊時に前記被検体に流れる電流を遮断する半導体スイッチと、前記被検体と前記半導体スイッチ間に接続された負荷と、前記負荷及び前記被検体に対して並列に接続されたフリーホイーリングダイオードと、前記被検体、前記負荷及び前記フリーホイーリングダイオードを結ぶ経路に挿入された抵抗器と、を有する。
【発明の効果】
【００２３】
被検体の破壊後の継続電流による被検体の損傷の拡大や、試験回路の損傷を低減できる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態の半導体試験装置の回路構成を示す図である。
【図２】第１の実施の形態の半導体試験装置の変形例を示す図である。
【図３】試験条件ｄＶｃｅ／ｄｔの抵抗器２９の抵抗値による変化を示す図である。
【図４】第１の実施の形態の半導体試験装置を適用したことによる継続電流の減衰の効果を示す図である。
【図５】第２の実施の形態半導体試験装置の回路構成を示す図である。
【図６】従来の半導体試験装置の回路構成を示す図である。
【図７】図６の半導体試験装置に流れる継続電流の例である。
【図８】被検体破壊前後の被検体のコレクタ電流Ｉｃの変化を示す図である。
【発明を実施するための形態】
【００２５】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体試験装置の回路構成を示す図である。
ここでは、被検体１０に対して誘導負荷スイッチング試験を行う場合の回路構成を示している。
【００２６】
被検体１０は、たとえば、ＩＧＢＴなどの半導体チップ、その集合体であるウェハ、半導体モジュールまたは半導体パッケージなどである。
第１の実施の形態の半導体試験装置は、電源部２１、遮断用スイッチ部２２、放電阻止型のスナバ回路２３、負荷用コイル２４、それぞれ負荷用コイル２４及び浮遊インダクタンスにより誘起される電流を流して負荷用コイル２４及び浮遊インダクタンスに蓄えられているエネルギーを回生・減衰させる保護用ＦＷＤ２５及び保護用ＦＷＤ２６、ゲート抵抗２７、ゲートドライバ２８及び抵抗器２９を有する。
【００２７】
なお、図１では、さらに、配線などに起因して生じている、回路の浮遊インダクタンス３０ａ，３０ｂを図示している。
電源部２１は、直流電源２１ａと電源安定用のコンデンサ２１ｂを有している。
【００２８】
遮断用スイッチ部２２は、被検体１０と電源部２１の正極との間にあって、被検体１０の破壊時に、被検体１０に流れる電流を遮断する。遮断用スイッチ部２２は、半導体スイッチ２２ａ、ゲート抵抗２２ｂ、ゲートドライバ２２ｃを有している。なお、半導体スイッチ２２ａは、ＩＧＢＴやＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor））などである。以下では、ＩＧＢＴとして説明する。ゲートドライバ２２ｃは、半導体スイッチ２２ａのエミッタに接続しているとともに、ゲート抵抗２２ｂを介して半導体スイッチ２２ａのゲートに接続していて、試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをオフさせる。
【００２９】
放電阻止型のスナバ回路２３は、直列に接続されたコンデンサ２３ａとダイオード２３ｂとを有しており、これらは、半導体スイッチ２２ａのコレクタ−エミッタ間に接続されている。また、コンデンサ２３ａと、ダイオード２３ｂのアノード間のノードが、スナバ抵抗２３ｃを介して直流電源２１ａの負極側に接続されている。このような放電阻止型のスナバ回路２３によれば、ターンオフ時に発生するサージ電圧を吸収するとともに、後述するように、ターンオフ後の継続電流を少なくできる。
【００３０】
負荷用コイル２４は、半導体スイッチ２２ａのエミッタと被検体１０との間に接続されている。誘導負荷スイッチング試験の負荷として用いられる。
保護用ＦＷＤ２５は、負荷用コイル２４に並列に接続されており、半導体スイッチ２２ａのターンオフ時の、負荷用コイル２４による逆起電力を防止している。
【００３１】
保護用ＦＷＤ２６は、負荷用コイル２４及び被検体１０の直列回路と並列に接続されており、半導体スイッチ２２ａのエミッタと負荷用コイル２４との間にカソードが接続され、被検体１０と直流電源２１ａの負極側との間にアノードが接続されている。保護用ＦＷＤ２６は、回路の浮遊インダクタンス３０ａによるサージ電圧を抑制する。
【００３２】
抵抗器２９は、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０を結ぶ経路の任意の位置に挿入される。図１の半導体試験回路では、保護用ＦＷＤ２６に直列に接続した場合について示している。抵抗器２９の役割については後述する。
【００３３】
ゲートドライバ２８は、ゲート抵抗２７を介して被検体１０に供給するゲート電圧を制御して、被検体１０をオンまたはオフする。
以下第１の実施の形態の半導体試験装置の動作を説明する。
【００３４】
誘導負荷スイッチング試験は、直流電源２１ａにより直流電圧を回路に印加し、ゲートドライバ２８により、被検体１０にゲート抵抗２７を介して矩形波のスイッチングパルスを入力し、被検体１０をスイッチング（オン／オフ）させることで行われる。
【００３５】
試験中（被検体１０の破壊前）は、半導体スイッチ２２ａはオン状態である。このとき、スナバ回路２３のコンデンサ２３ａの負極はスナバ抵抗２３ｃを介して、直流電源２１ａの負極と接続されている。定常状態での電源電圧をＶｃｃ、コンデンサ２３ａの両端の電圧をＶｓとすると、コンデンサ２３ａとスナバ抵抗２３ｃは時定数回路を構成していて、その時定数を小さなものに設定しておくことにより、試験開始後すぐにほぼＶｓ＝Ｖｃｃとなる。通常、試験時の電源電圧Ｖｃｃは数１０Ｖ〜数１０００Ｖであり、コンデンサ２３ａの両端は、この電源電圧がチャージされている状態となっている。
【００３６】
次に、遮断用スイッチ部２２のゲートドライバ２２ｃは、被検体１０の試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをターンオフする。このとき、半導体スイッチ２２ａの両端には電源電圧Ｖｃｃに回路の浮遊インダクタンス３０ａ，３０ｂにより誘起された電圧が重畳されたサージ電圧が印加される。ただし、スナバ回路２３のコンデンサ２３ａには、ほぼ電源電圧がチャージされているため、スナバ回路２３に流れる電流は抑制される。
【００３７】
コンデンサ２３ａの静電容量をＣｓ、半導体スイッチ２２ａの両端に発生するサージ電圧をＶｃｅとすると、Ｑ＝Ｃｓ×（Ｖｃｅ−Ｖｃｃ）で決まる電荷量の電流のみがスナバ回路２３に流れることになる。
【００３８】
この電荷量は、図６で示した充放電型のスナバ回路６３を用いた場合におけるターンオフ後に流れる電荷量Ｑ≒Ｃｓ×Ｖｃｃ、と比較すると大幅に少ない。
たとえば、Ｖｃｃ＝８００Ｖ、半導体スイッチ２２ａの両端に発生するサージ電圧のピーク値を、Ｖｃｅ＝９００Ｖとすると、放電阻止型のスナバ回路２３を用いた場合の方が、充電型のスナバ回路６３を用いた場合よりも電荷量を約１／８に低減することが可能である。
【００３９】
すなわち、充電完了までの電荷移動量を大幅に低減することができ、継続電流を低減できる。つまり、高速に電流を遮断できる。被検体１０がベアチップの場合には、高速な電流遮断が要求されるため、特に有益である。
【００４０】
一方、回路配線などによる浮遊インダクタンス３０ａ，３０ｂによる継続電流（回生電流）は、浮遊インダクタンス３０ａ，３０ｂに蓄積されたエネルギーＥ＝１／２×Ｌｓ×Ｉｃ2によって決まる。ここで、Ｌｓは、浮遊インダクタンス３０ａ，３０ｂのインダクタンス値であり、Ｉｃは半導体スイッチ２２ａのターンオフ前に回路に流れている試験電流である。
【００４１】
このエネルギーにより、被検体１０の破壊後または試験終了時、半導体スイッチ２２ａがターンオフすると継続電流が流れる。本実施の形態の半導体試験装置では、この継続電流による被検体１０の損傷拡大または試験電極の破壊を防止するために、抵抗器２９を、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０とを結ぶ経路の任意の位置に挿入している。これにより、継続電流を速く減衰させることができ、被検体１０の損傷拡大や試験電極の損傷を抑制することができる。
【００４２】
なお、誘導負荷スイッチング回路やＬ負荷アバランシェ試験回路、負荷短絡試験回路において、抵抗器２９の接続位置によっては試験条件、試験品質に影響を及ぼす場合がある。
【００４３】
図２は、第１の実施の形態の半導体試験装置の変形例を示す図である。
また、図３は、図２の半導体試験装置における、抵抗器２９の抵抗値による試験条件ｄＶｃｅ／ｄｔの変化を示す図である。縦軸はｄＶｃｅ／ｄｔ［ｋＶ／μｓ］、横軸は抵抗値［Ω］である。
【００４４】
図２の半導体試験装置では、浮遊インダクタンス３０ａ，３０ｂによる継続電流を減衰させるための抵抗器２９を、負荷用コイル２４と被検体１０と電源部２１の正極とを結ぶ経路に接続している。被検体１０の両側の電圧をＶｃｅとすると、試験条件の１つである被検体１０がターンオフするときのｄＶｃｅ／ｄｔは、図３のように、抵抗器２９の抵抗値によって変化する。そのため、試験条件を変化させたくない場合には、図１のように、抵抗器２９を、被検体１０と並列に接続された保護用ＦＷＤ２６と直列に接続することで、試験条件、試験品質への影響を回避できる。
【００４５】
図４は、第１の実施の形態の半導体試験装置を適用したことによる継続電流の減衰の効果を示す図である。
横軸が抵抗器２９の抵抗値［Ω］であり、縦軸が継続電流Ｉの２乗を時間で積分した値である。
【００４６】
黒塗りの四角のプロットが、放電阻止型のスナバ回路２３を用いた第１の実施の形態の半導体試験装置の特性を示している。比較のため、充放電型のスナバ回路を使用した場合の特性を丸印のプロットで、スナバ回路を用いず抵抗器２９のみの場合の特性を白抜きの四角のプロットで示している。
【００４７】
縦軸の値に破壊後の被検体１０の抵抗値を乗じればエネルギーになる。この抵抗値を一定と仮定した場合、継続電流により被検体１０に流れるエネルギーは、放電阻止型のスナバ回路２３を用いると、充放電型のスナバ回路を用いた場合より大幅に減少できる。
【００４８】
たとえば、充放電型のスナバ回路を用い、０．１Ωの抵抗器２９を用いた場合よりも、放電阻止型のスナバ回路２３を用い、５Ωの抵抗器２９を用いた場合には、図４のように、被検体１０の破壊後に被検体１０に流れるエネルギーを約１／５に低減できる。
【００４９】
これにより、被検体１０の損傷拡大や、試験電極の損傷を抑制できる。
次に、第２の実施の形態の半導体試験装置を説明する。
図５は、第２の実施の形態半導体試験装置の回路構成を示す図である。
【００５０】
図１で示した第１の実施の形態と同じ構成要素については、同一符号を付している。
第２の実施の形態の半導体試験装置は、スナバ回路２３を設けず、ツェナーダイオード３１ａ，３１ｂを逆方向に接続した双方向ツェナーダイオードを、半導体スイッチ２２ａのゲートと高電位側の端子（たとえば、ＮチャネルＩＧＢＴの場合はコレクタ、ＮチャネルＭＯＳＦＥＴの場合はドレイン。）間に接続している。
【００５１】
このような半導体試験装置において、遮断用スイッチ部２２のゲートドライバ２２ｃは、被検体１０の試験の終了または被検体１０の破壊を検知した場合、半導体スイッチ２２ａをターンオフする。このとき、半導体スイッチ２２ａの両端には、サージ電圧が発生するが、サージ電圧が、接続されたツェナーダイオード３１ａ，３１ｂのツェナー電圧を上回ると、半導体スイッチ２２ａがターンオンし、サージが吸収される。
【００５２】
第２の実施の形態の半導体試験装置では、双方向ツェナーダイオードを用いることで、被検体１０の破壊後に、スナバ回路２３を用いた場合のようにコンデンサに充電電流が流れることはないので、継続電流を少なくできる。また、浮遊インダクタンス３０ａによる継続電流についても、抵抗器２９を、保護用ＦＷＤ２６と負荷用コイル２４と被検体１０とを結ぶ経路の任意の位置に挿入することで、早く減衰させることができる。
【００５３】
これにより、被検体１０の破壊拡大や、試験電極の破壊を抑制できる。
以上、誘導負荷スイッチング試験を行う場合を例にして、第１及び第２の実施の形態の半導体試験装置を説明してきたが、Ｌ負荷アバランシェ試験、負荷短絡試験などのスクリーニング試験を行う際にも同様に適用可能である。
【００５４】
また、サージ電圧の影響を、保護用ＦＷＤ２６や発生するサージ電圧に対し十分な耐圧をもつ半導体スイッチ２２ａを適用することなどで抑制可能であれば、スナバ回路２３や双方向ツェナーダイオードを設けず、抵抗器２９のみを設けるようにしてもよい。抵抗器２９のみとした場合、図４の白抜きの四角のプロットで示したように、半導体スイッチ２２ａのターンオフ後に被検体１０に流れるエネルギーを大幅に減少でき、被検体１０の損傷拡大や試験回路の損傷を抑制できる。
【符号の説明】
【００５５】
１０，５０ 被検体
２１，６１ 電源部
２１ａ，６１ａ 直流電源
２１ｂ，６１ｂ コンデンサ
２２，６２ 遮断用スイッチ部
２２ａ，６２ａ 半導体スイッチ
２２ｂ，２７，６２ｂ，６７ ゲート抵抗
２２ｃ，２８，６２ｃ，６８ ゲートドライバ
２３，６３ スナバ回路
２３ａ，６３ｂ コンデンサ
２３ｂ，６３ａ ダイオード
２３ｃ，６３ｃ スナバ抵抗
２４，６４ 負荷用コイル
２５，６５ 負荷用コイルのエネルギーを回生・減衰させる保護用フリーホイーリングダイオード（ＦＷＤ）
２６，６６ 浮遊インダクタンスのエネルギーを回生・減衰させる保護用フリーホイーリングダイオード（ＦＷＤ）
２９ 抵抗器
３０ａ，３０ｂ，６９ａ，６９ｂ 浮遊インダクタンス
【特許請求の範囲】
【請求項１】
被検体の破壊を伴う試験を行う半導体試験装置において、
電源部と前記被検体との間に設けられ、前記被検体の破壊時に前記被検体に流れる電流を遮断する半導体スイッチと、
前記被検体と前記半導体スイッチ間に接続された負荷と、
前記負荷及び前記被検体に対して並列に接続されたフリーホイーリングダイオードと、
前記被検体、前記負荷及び前記フリーホイーリングダイオードを結ぶ経路に挿入された抵抗器と、
を有することを特徴とする半導体試験装置。
【請求項１】
被検体の破壊を伴う試験を行う半導体試験装置において、
電源部と前記被検体との間に設けられ、前記被検体の破壊時に前記被検体に流れる電流を遮断する半導体スイッチと、
前記被検体と前記半導体スイッチ間に接続された負荷と、
前記負荷及び前記被検体に対して並列に接続されたフリーホイーリングダイオードと、
前記被検体、前記負荷及び前記フリーホイーリングダイオードを結ぶ経路に挿入された抵抗器と、
を有することを特徴とする半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−９２５３４（Ｐ２０１３−９２５３４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１３−５９７８（Ｐ２０１３−５９７８）
【出願日】平成２５年１月１７日（２０１３．１．１７）
【分割の表示】特願２００９−２５７６８（Ｐ２００９−２５７６８）の分割
【原出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２５年１月１７日（２０１３．１．１７）
【分割の表示】特願２００９−２５７６８（Ｐ２００９−２５７６８）の分割
【原出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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