半導体集積回路装置
【課題】高精度化と低消費電力化及び小面積を実現したパイプライン型Ａ／Ｄ変換回路を備えた半導体集積回路装置を提供する。
【解決手段】シリーズに結合された複数のステージを有するパイプライン型Ａ／Ｄ変換回路を有する。上記複数のステージのうち最終段を除く各ステージは、サブＡ／Ｄ変換器でその入力信号を小ビットのデジタル信号に変換する。上記サブＡ／Ｄ変換器のデジタル出力信号をサブＤ／Ａ変換器でＤ／Ａ変換を行い、上記入力信号との差信号を減算器で生成し、サンプルホールドアンプで増幅して次段に伝えられるアナログ信号を形成する。上記最終段ステージは、前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、上記比較器の出力信号を保持するラッチ回路とを有する。
【解決手段】シリーズに結合された複数のステージを有するパイプライン型Ａ／Ｄ変換回路を有する。上記複数のステージのうち最終段を除く各ステージは、サブＡ／Ｄ変換器でその入力信号を小ビットのデジタル信号に変換する。上記サブＡ／Ｄ変換器のデジタル出力信号をサブＤ／Ａ変換器でＤ／Ａ変換を行い、上記入力信号との差信号を減算器で生成し、サンプルホールドアンプで増幅して次段に伝えられるアナログ信号を形成する。上記最終段ステージは、前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、上記比較器の出力信号を保持するラッチ回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、メガヘルツ帯域以上のパイプライン型ビデオ用ＡＤＣ（アナログ／デジタル変換器）や無線通信用ＡＤＣを備えた半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ（アナログ／デジタル）変換回路の例として、例えば"A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. Solid-State Circuits, vol.27, No.3 1992. がある。
【非特許文献１】"A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. Solid-State Circuits, vol.27, No.3 1992.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記非特許文献１に基づいて、図１３に示すようなパイプライン型Ａ／Ｄ変換回路を本願発明に先立って検討した。このパイプライン型Ａ／Ｄ変換回路（以下、ＡＤＣという）は、分解能が１０ビットのＡＤＣであり、１．５ビットサブＡＤＣと１．５ビットサブＤ／Ａ変換器（以下、ＤＡＣという）と減算器とサンプルホールドアンプ（以下、ＳＨＡという）からなるパイプラインステージを例示的に示したような１０２、１０３、１０４及び１０５のように８段使用し、最終段ステージ１０５に２ビットサブＡＤＣを使用している。上記サブＡＤＣの構成は、図１４に示される回路からなる。各ステージのサブＡＤＣの動作タイミング図は、図１５に示す。
【０００４】
上記ＳＨＡ１０１を通したアナログ入力が第１段目ステージ１０２の入力に供給される。各ステージの出力はパイプライン接続の次段に接続される。この構成を用いて、次の順序でＡ／Ｄ変換が行なわれる。例えば、ＳＨＡ１０1 によって、アナログ入力がサンプルされる。ホールドされたアナログ入力は、パイプラインステージ１（１０２）のサブＡＤＣ１０６によって量子化（比較）され、２進デジタル値に符号化される。符号化されたデジタル値は続いてサブＤＡＣ１０７に入力され、アナログ信号に再生される。再生されたアナログ信号は、減算回路１０８によって、ＳＨＡ１０１にサンプルされた入力から減算され、減算の残余信号がＳＨＡ１０９によって保持される。この残余信号が次段のアナログ入力電圧となり、同様の動作が実行される。それぞれのサブＡＤＣで符号化された２進デジタル値はデジタル補正回路１１０に集められＡ／Ｄ変換結果として出力される。
【０００５】
上述した構成では、上位サブＡＤＣが１．５ビット構成に対して最下位サブＡＤＣは２ビット構成となるので、各コンパレータのうち最下位ステージのコンパレータの要求精度が最も高く、ＡＤＣ全体の変換速度においてボトルネックになる。また、この構成において、ｎビットのＡＤＣはｎ−１段のパイプラインステージからなり、ビット数とパイプラインステージ数が比例関係にある。多ビット化するとパイプラインステージ数が増え、消費電力、面積が増大する。最下位サブＡＤＣのビット数を増やすことでも多ビット化が図れるが、このときビット数を１ビット増やすごとにコンパレータの要求精度が２倍ずつ高まる。この結果、最下位サブＡＤＣにおいては、より小さな電位を比較することになるため、コンパレータの速度低下が顕著になるという問題が生じる。このため、上記最下位サブＡＤＣにあっては、コンパレータの素子定数を大きくして消費電力を増やすことで速度を上げる設計が必要になり、ＡＤＣの消費電力、面積が増大するという問題の生じることが判明した。
【０００６】
この発明の目的は、高精度化と低消費電力化及び小面積を実現したパイプライン型Ａ／Ｄ変換回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のステージがシリーズに結合されたパイプライン型Ａ／Ｄ変換回路を有する。上記複数のステージのうち最終段を除く各ステージは、サブＡ／Ｄ変換器でその入力信号を小ビットのデジタル信号に変換する。上記サブＡ／Ｄ変換器のデジタル出力信号をサブＤ／Ａ変換器でＤ／Ａ変換を行い、上記入力信号との差信号を減算器で生成し、サンプルホールドアンプで増幅して次段に伝えられるアナログ信号を形成する。上記最終段ステージは、前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、上記比較器の出力信号を保持するラッチ回路とを有する。
【発明の効果】
【０００８】
最終段のサブＡ／Ｄ変換器での負担が軽くなり、多ビット化が容易にできる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るパイプライン型Ａ／Ｄ変換回路（以下、ＡＤＣという）の一実施例のブロック図が示されている。この実施例のＡ／Ｄ変換器ではＮ段構成のＡＤＣであり、１段目のステージ３０１からＮ−１段目のステージ３０３は、１．５ビット分解能を有し、最終段のステージ３０４は２ビット以上の分解能を有するようにされる。上記例示的に示されている１段目のステージ３０１は、サブＡＤＣ３０６とサブＤＡＣ３０７、減算回路３０８及びＳＨＡ３０９から構成される。特に制限されないが、上記ＳＨＡでは２倍アンプを行う。同図に例示的に示されている他のステージ３０２、３０３においても同様にサブＡＤＣ３１０，３１４とサブＤＡＣ３１１，３１５、減算回路３１２，３１６及びＳＨＡ３１３，３１７からそれぞれ構成される。入力には、ＳＨＡ３０５が設けられる。このＳＨＡは、実質的にサンプルホールド回路であり、アンプは１倍の増幅動作を行うようにされる。
【００１０】
最終段を除く各ステージ３０１〜３０３において、例えば１段目ステージ３０１のサブＡＤＣ３０６によって量子化（比較）され、２進デジタル値に符号化される。符号化されたデジタル値は続いてサブＤＡＣ３０７に入力され、アナログ信号に再生される。再生されたアナログ信号は、減算回路３０８によって、ＳＨＡ３０５にサンプルされた入力から減算され、減算の残余信号がＳＨＡ３０９によって増幅保持される。この残余信号が次段のアナログ入力電圧となり、同様の動作が実行される。
【００１１】
最終段ステージ３０４では、次の段へ信号を渡す必要が無い為２ビット以上のサブＡＤＣのみで構成されている。そして、上記サブＤＡＣ、減算回路、ＳＨＡでの動作タイミングが不要であることから、入力部にサンプルホール回路（以下、Ｓ／Ｈという）３１８が設けられる。つまり、前段ステージ３０３の出力部にＳＨＡ３１７が設けられているにもかかわらず、上記のようなＳ／Ｈ３１８が設けられ、他のステージ３０１〜３０３と同様に２段構成にされる。そして、上記各ステージ３０１〜３０４の出力信号は、デジタル補正回路３２０に供給されて、デジタル出力信号Ｄout が形成される。
【００１２】
図２には、図１の最終段を除くサブＡＤＣの一実施例のブロック図が示されている。２個の比較器４０１，４０２と、符号化回路４０３と基準電圧Ｖref1, Ｖref2を発生する回路からなる。比較器４０１は、図３のタイミング図に示したように、タイミング信号φ１がロウレベルのとき前段ＳＨＡがホールド／アンプの状態の状態の時に出力される残余電圧Ｖsha を、基準電圧Ｖref1と比較する。この比較した結果は、タイミング信号φ１がハイレベルにされる次のサイクルでラッチ（デジタル化、結果の保持）される。比較器４０２でも、基準電圧をＶref2として上記比較器４０１と同様の動作を行う。符号化回路４０３によって比較器４０１と４０２の出力が２進デジタル値に変換される。
【００１３】
図４には、図１の最終段ステージ３０４の一実施例のブロック図が示されている。最終段のサブＡＤＣは、ビット数をｋとするとき、２k −１個のコンパレータが並列に接続されるフラッシュ型サブＡＤＣである。これらの比較器５０４〜５０６の入力部にはそれぞれＳ／Ｈ５０１〜５０３を備える。例えば、上記ｋが２ビットのときには、Ｓ／Ｈは、Ｓ／Ｈ５０１〜５０３のように３個からなり、それに対応して比較器５０４〜５０６が設けられる。また、上記ｋが３ビットのときには、Ｓ／Ｈ５０１〜５０３は、７個からなり、それに対応して比較器５０４〜５０６も７個から構成される。
【００１４】
図５には、上記最終段ステージ３０４の動作を説明するためのタイミング図が示されている。Ｓ／Ｈ５０１〜５０３は、タイミング信号φ２がハイレベルのとき前段ＳＨＡがホールド／アンプの状態の時に出力される残余電圧Ｖsha をサンプルする。このサンプルされた残余電圧Ｖsha をタイミング信号φ２がロウレベルにされる次のサイクルでホールドする。そして、タイミング信号φ２がロウレベルのとき上記Ｓ／Ｈにホールドされた残余電圧Ｖsha は、比較器５０４で基準電圧Ｖref1と比較される。この比較した結果は、タイミング信号φ２がハイレベルにされる次のサイクルでラッチされる。比較器５０５〜５０６でも、基準電圧をＶref2〜Ｖrefkとして上記比較器５０４と同様の動作を行う。符号化回路５０７によって比較器５０４と５０６の出力が２進デジタル値に変換される。上記タイミング信号φ２は、前記図３等のタイミング信号φ１の反転信号とされる。
【００１５】
図６には、図２の比較器（コンパレータ）の一実施例の回路図が示されている。この実施例では、完全差動形式（入力が２つの差動信号で、基準電圧が２つの差動信号の形式）の比較器が用いられる。４入力の差動アンプによって、入力信号（Ｖshap−Ｖshan）と差動基準電圧（Ｖrefp−Ｖrefn）を比較し、ラッチ回路によってデジタル化と信号保持を行う。上記４入力の差動アンプは、２組のＮチャネル型の差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４で構成される。上記差動ＭＯＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電位ＶＳＳとの間には、電流源ＩＯが設けられる。これらの差動ＭＯＳＦＥＴＱ１とＱ２のゲートには、前段からの入力信号ＶshapとＶshanが供給される。同様な構成の差動ＭＯＳＦＥＴＱ３とＱ４のゲートには、基準電圧ＶrefpとＶrefnが供給される。そして、ＭＯＳＦＥＴＱ１とＱ４のドレインが共通接続されて電源電圧ＶＤＤとの間に負荷手段としてのＰチャネルＭＯＳＦＥＴＱ５が設けられる。他方の差動ＭＯＳＦＥＴＱ２とＱ３のドレインも共通接続されて同様に負荷手段としてのＰチャネルＭＯＳＦＥＴＱ６が設けられる。上記ＭＯＳＦＥＴＱ５とＱ６は、ゲートとドレインとが接続されて等価的に抵抗手段として動作し、相補の出力信号ａ，ｂを形成する。
【００１６】
上記差動ＭＯＳＦＥＴＱ１とＱ２では、入力信号ＶshapとＶshanの差分に対応して電流源ＩＯの電流が分配され、差動ＭＯＳＦＥＴＱ３とＱ４では、基準電圧ＶrefpとＶrefnの差分に対応して電流源ＩＯの電流が分配される。これらの差動ＭＯＳＦＥＴＱ１とＱ２のドレイン分配電流と、上記差動ＭＯＳＦＥＴＱ４とＱ３のドレイン分配電流が上記の負荷ＭＯＳＦＥＴＱ５とＱ６で合成される。これにより、基準電圧ＶrefpとＶrefnの差電圧Ｖref （＝Ｖrefp−Ｖrefn）に対して、入力信号ＶshapとＶshanの差電圧Ｖsha （Ｖshap−Ｖshan）が大きいとき（Ｖsha ＞Ｖref ）には、ＭＯＳＦＥＴＱ５に流れる電流がＭＯＳＦＥＴＱ６に流れる電流より多くなり、出力ａ＞ｂの関係となる。逆に、上記基準電圧Ｖref に対して入力信号Ｖsha が小さいときには、出力ａ＜ｂとなる。これらの比較出力ａ，ｂは、図７に示したタイミング信号φ１のロウレベルのときに形成され、タイミング信号φ１がハイレベルのときにラッチ回路でラッチされる。
【００１７】
図８には、図４のＳ／Ｈと比較器の一実施例の回路図が示されている。この実施例では、比較器の入力部にはスイッチと容量Ｃ１，Ｃ２で構成されるＳ／Ｈ回路を備える。図９に示したタイミング図のように、タイミングφ１がハイレベルの期間に、前段ＳＨＡの出力電圧ＶshapおよびＶshanを容量Ｃ１とＣ２にサンプリングする。タイミング信号φ１がロウレベルの期間、つまりはタイミング信号φ２がハイレベルの期間に、スイッチを切り替えて上記容量Ｃ１とＣ２に保持された出力電圧ＶshapおよびＶshanに基準電圧ＶrefpおよびＶrefnの差電圧を比較器のアンプＡＭＰによって増幅し、タイミング信号φ１が再びハイレベルに変わる時刻にラッチによってデジタル化と信号保持を行う。
【００１８】
図１０には、前記図１のパイプライン型Ａ／Ｄ変換回路の動作タイミング図が示されている。ＳＨＡ３０５は、入力されたアナログ信号のサンプルとホールド／アンプの動作を繰り返し、サンプル期間には電圧を取り込み、ホールド（／アンプ）期間に、取り込んだ電圧を増幅し出力する。このとき、増幅は利得１であり、入力アナログ信号がそのまま保持されて第１段目ステージに入力される。
【００１９】
第１段目ステージのサブＡＤＣ３０６は、１タイミング期間遅れた前記ＳＨＡ３０５のホールド（／アンプ）期間に前記ＳＨＡ３０５の出力を基準電圧と比較し、次のタイミングのラッチ期間に比較結果をラッチ（デジタル化と保持）する。このタイミングではサブＤＡＣ３０７は、上記サブＡＤＣ３０７のラッチ結果のデジタルデータをアナログ値に変換する。この変換されたアナログ値と上記ＳＨＡ３０５の保持値の差分が減算回路で減算されてＳＨＡ３０９でホールド／アンプされる。実際には、前記図８のＳ／Ｈ回路と比較器のアンプＡＭＰのように、タイミング信号φ１によりＳＨＡ３０５の出力信号が容量Ｃ１，Ｃ２に保持され、タイミング信号φ２により上記サブＤＡＣ３０７が上記容量Ｃ１，Ｃ２に入力されて減算が行われて差分が容量Ｃ１，Ｃ２に保持されるとともにアンプＡＭＰを通して増幅されて次段に伝えられる。このようにタイミングφ２によりホールド／アンプ動作が実行される。以下、同様の動作がステージ３０３までそれぞれ１タイミングづつずれてパイプライン動作が行われる。
【００２０】
最終段では、上記サブＡＤＣ３１９の前段にＳ／Ｈ３１８が設けられている。これに対応して前段ＳＨＡ３１７のホールド／アンプ期間に、ＳＨＡ３１７の出力を上記Ｓ／Ｈにサンプルし、その次のホールド期間にホールドされた信号を上記サブＡＤＣ３１９において基準電圧と比較し、次のタイミングのラッチ期間に比較結果をラッチする。同図では、１つの入力信号に対応した各動作を例示的に示している。実際には、入力信号は、上記タイミングに同期してサンプリングされて、１タイミングずつ遅れて各ステージにより上記各信号処理が順次に遅れて実施されてパイプライン動作が行われる。
【００２１】
図１１には、上位１．５ビット構成のＡＤＣにおいて、最下位サブＡＤＣのビット数を２ビットから６ビットまで増やした場合に得られるトータル段数の低減効果の説明図が示されている。横軸が最下位サブＡＤＣのビット数、縦軸がＡＤＣのステージ段数。最下位サブＡＤＣを１ビット高ビット化するごとにＡＤＣの段数が１段低減できる。例えば、１０ビットのＡＤＣで説明するなら、９段のステージで構成するときには、最下位ステージは２ビットとなる。最下位ビットを６ビットにすると、ステージ数は５段のように低減できる。１４ビットのＡＤＣで説明するなら、１３段のステージで構成するときには、最下位ステージは２ビットとなる。最下位ビットを６ビットにすると、ステージ数は９段のように低減できる。
【００２２】
図１２には、本発明を説明するための波形図が示されている。最終段ステージにサンプルホールド（Ｓ／Ｈ）回路を用いない場合を（ａ）に示し、本発明のように最終段ステージにサンプルホールド回路（Ｓ／Ｈ）を用いる場合を（ｂ）に示す。（ａ）では前段サンプルホールドアンプＳＨＡからの増幅過程の過渡的信号がコンパレータ（比較器）に直接入力されるため過渡的な逆方向動作が生じ整定動作が遅くなる。つまり、前段ステージでは、上記サブＤＡＣの出力信号が得られて真の減算結果が得られるまで無効信号がそのままＳＨＡのアンプを通して出力される。このような過渡的信号にも応答してサブＡＤＣが出力信号を形成してしまう。また、最終段のサブＤＡＣのビット数に対応した複数の比較器に対して、パラレルに上記出力信号を供給するものであるので、上記前段ＳＨＡにおいては、ビット数の増大に対応して大きな負荷容量を持つようにされる。この結果、上記前段サンプルホールドアンプＳＨＡからの増幅過程の過渡的信号を本来の信号に戻すようにするためには、前段ＳＨＡにおいても動作電流を大きくしなければならず、消費電流を増大させる。
【００２３】
本発明のように最終段ステージにサンプルホールド回路（Ｓ／Ｈ）を用いる（ｂ）では、前段ＳＨＡの増幅過程の過渡的信号がサブＡＤＣの比較器に直接入力されないため、サブＡＤＣにおいて過渡的な逆方向動作が生じずに高速なセトリング特性が得られる。また、前段ＳＨＡにおいても、上記サンプルホールド回路（Ｓ／Ｈ）の容量を駆動すればよいから低消費電力化を図ることができる。
【００２４】
以上説明した実施例においては、最下位ステージのサブＡＤＣの比較器ひとつひとつの入力部にサンプルホールド回路（Ｓ／Ｈ）を設け、前段ステージのＳＨＡの増幅信号を時間離散化するため、上記図１２（ｂ）のように比較の速度が上がる。これにより最下位サブＡＤＣを高速化し、ＡＤＣ全体の動作速度が高速化することができる。またこのとき、比較器一つ一つに設けるサンプルホールド（Ｓ／Ｈ）回路は、例えば図８に示したようなオープンループ型の簡易な回路で実現でき、サンプルホールド回路の追加による回路規模の増大は最小限ですむ。
【００２５】
最下位サブＡＤＣのビット数を高ビット化することにより、ＡＤＣの段数を低減できる。これにより、変換結果を得るまでに要するサイクル数（レイテンシ）の短縮になる。またＡＤＣの段数の低減は、消費電力と面積において大きな比率を占めるＳＨＡの数を低減することになるので、ＡＤＣの消費電力と面積の低減になる。高速で高精度のＡＤＣを小面積で低消費電力で実現できるので、高速で高精度のＡＤＣを安価で供給できる。
【００２６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上位ビット側は、前記１．５ビット構成に限定されずに、２ビット以上にするものでもってもよい。また、速度がメガヘルツ帯域以上のビデオ用ＡＤＣや無線通信用ＡＤＣは、１．５ビットパイプラインアーキテクチャの適用に適していて、高ビット化、高速化の要請が強い製品分野であることから、本発明の適用が有効である。このように本願発明は、パイプライン型Ａ／Ｄ変換回路を備えた各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００２７】
【図１】この発明に係るパイプライン型Ａ／Ｄ変換回路の一実施例を示すブロック図である。
【図２】図１の最終段を除くサブＡＤＣの一実施例を示すブロック図である。
【図３】図２のサブＡＤＣの動作を説明するためのタイミング図である。
【図４】図１の最終段ステージの一実施例を示すブロック図である。
【図５】図４の最終段ステージの動作を説明するためのタイミング図である。
【図６】図２の比較器の一実施例を示す回路図である。
【図７】図６の比較器の動作を説明するためのタイミング図である。
【図８】図４のＳ／Ｈと比較器の一実施例を示す回路図である。
【図９】図８のＳ／Ｈと比較器の動作を説明するためのタイミング図である。
【図１０】図１のパイプライン型Ａ／Ｄ変換回路の動作タイミング図である。
【図１１】この発明に係るＡＤＣのステージ段数と最下位サブＡＤＣのビット数との関係を説明する説明図である。
【図１２】本発明を説明するための波形図である。
【図１３】本願発明に先立って検討されたパイプライン型Ａ／Ｄ変換回路のブロック図である。
【図１４】図１３のサブＡＤＣのブロック図である。
【図１５】図１４のサブＡＤＣの動作を説明するためのタイミング図である。
【符号の説明】
【００２８】
１０１…ＳＨＡ，１０２〜１０５…ステージ、１０６…サブＡＤＣ、１０７…サブＤＡＣ、１０８…減算回路、１０９…ＳＨＡ、１１０…デジタル補正回路、
３０１〜３０４…ステージ、３０５…ＳＨＡ、３０６，３１０，３１４，３１９…サブＡＤＣ、３０７，３１１，３１５…サブＤＡＣ、３０８，３１２，３１６…減算回路、３０９，３１３，３１７…ＳＨＡ、３１８…Ｓ／Ｈ、３２０…デジタル補正回路、４０１，４０２…比較器、４０３…符号化回路、５０１〜５０３…Ｓ／Ｈ、５０４〜５０６…比較器、５０７…符号化回路、
Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、Ｃ１，Ｃ２…容量
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、メガヘルツ帯域以上のパイプライン型ビデオ用ＡＤＣ（アナログ／デジタル変換器）や無線通信用ＡＤＣを備えた半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ（アナログ／デジタル）変換回路の例として、例えば"A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. Solid-State Circuits, vol.27, No.3 1992. がある。
【非特許文献１】"A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. Solid-State Circuits, vol.27, No.3 1992.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記非特許文献１に基づいて、図１３に示すようなパイプライン型Ａ／Ｄ変換回路を本願発明に先立って検討した。このパイプライン型Ａ／Ｄ変換回路（以下、ＡＤＣという）は、分解能が１０ビットのＡＤＣであり、１．５ビットサブＡＤＣと１．５ビットサブＤ／Ａ変換器（以下、ＤＡＣという）と減算器とサンプルホールドアンプ（以下、ＳＨＡという）からなるパイプラインステージを例示的に示したような１０２、１０３、１０４及び１０５のように８段使用し、最終段ステージ１０５に２ビットサブＡＤＣを使用している。上記サブＡＤＣの構成は、図１４に示される回路からなる。各ステージのサブＡＤＣの動作タイミング図は、図１５に示す。
【０００４】
上記ＳＨＡ１０１を通したアナログ入力が第１段目ステージ１０２の入力に供給される。各ステージの出力はパイプライン接続の次段に接続される。この構成を用いて、次の順序でＡ／Ｄ変換が行なわれる。例えば、ＳＨＡ１０1 によって、アナログ入力がサンプルされる。ホールドされたアナログ入力は、パイプラインステージ１（１０２）のサブＡＤＣ１０６によって量子化（比較）され、２進デジタル値に符号化される。符号化されたデジタル値は続いてサブＤＡＣ１０７に入力され、アナログ信号に再生される。再生されたアナログ信号は、減算回路１０８によって、ＳＨＡ１０１にサンプルされた入力から減算され、減算の残余信号がＳＨＡ１０９によって保持される。この残余信号が次段のアナログ入力電圧となり、同様の動作が実行される。それぞれのサブＡＤＣで符号化された２進デジタル値はデジタル補正回路１１０に集められＡ／Ｄ変換結果として出力される。
【０００５】
上述した構成では、上位サブＡＤＣが１．５ビット構成に対して最下位サブＡＤＣは２ビット構成となるので、各コンパレータのうち最下位ステージのコンパレータの要求精度が最も高く、ＡＤＣ全体の変換速度においてボトルネックになる。また、この構成において、ｎビットのＡＤＣはｎ−１段のパイプラインステージからなり、ビット数とパイプラインステージ数が比例関係にある。多ビット化するとパイプラインステージ数が増え、消費電力、面積が増大する。最下位サブＡＤＣのビット数を増やすことでも多ビット化が図れるが、このときビット数を１ビット増やすごとにコンパレータの要求精度が２倍ずつ高まる。この結果、最下位サブＡＤＣにおいては、より小さな電位を比較することになるため、コンパレータの速度低下が顕著になるという問題が生じる。このため、上記最下位サブＡＤＣにあっては、コンパレータの素子定数を大きくして消費電力を増やすことで速度を上げる設計が必要になり、ＡＤＣの消費電力、面積が増大するという問題の生じることが判明した。
【０００６】
この発明の目的は、高精度化と低消費電力化及び小面積を実現したパイプライン型Ａ／Ｄ変換回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のステージがシリーズに結合されたパイプライン型Ａ／Ｄ変換回路を有する。上記複数のステージのうち最終段を除く各ステージは、サブＡ／Ｄ変換器でその入力信号を小ビットのデジタル信号に変換する。上記サブＡ／Ｄ変換器のデジタル出力信号をサブＤ／Ａ変換器でＤ／Ａ変換を行い、上記入力信号との差信号を減算器で生成し、サンプルホールドアンプで増幅して次段に伝えられるアナログ信号を形成する。上記最終段ステージは、前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、上記比較器の出力信号を保持するラッチ回路とを有する。
【発明の効果】
【０００８】
最終段のサブＡ／Ｄ変換器での負担が軽くなり、多ビット化が容易にできる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るパイプライン型Ａ／Ｄ変換回路（以下、ＡＤＣという）の一実施例のブロック図が示されている。この実施例のＡ／Ｄ変換器ではＮ段構成のＡＤＣであり、１段目のステージ３０１からＮ−１段目のステージ３０３は、１．５ビット分解能を有し、最終段のステージ３０４は２ビット以上の分解能を有するようにされる。上記例示的に示されている１段目のステージ３０１は、サブＡＤＣ３０６とサブＤＡＣ３０７、減算回路３０８及びＳＨＡ３０９から構成される。特に制限されないが、上記ＳＨＡでは２倍アンプを行う。同図に例示的に示されている他のステージ３０２、３０３においても同様にサブＡＤＣ３１０，３１４とサブＤＡＣ３１１，３１５、減算回路３１２，３１６及びＳＨＡ３１３，３１７からそれぞれ構成される。入力には、ＳＨＡ３０５が設けられる。このＳＨＡは、実質的にサンプルホールド回路であり、アンプは１倍の増幅動作を行うようにされる。
【００１０】
最終段を除く各ステージ３０１〜３０３において、例えば１段目ステージ３０１のサブＡＤＣ３０６によって量子化（比較）され、２進デジタル値に符号化される。符号化されたデジタル値は続いてサブＤＡＣ３０７に入力され、アナログ信号に再生される。再生されたアナログ信号は、減算回路３０８によって、ＳＨＡ３０５にサンプルされた入力から減算され、減算の残余信号がＳＨＡ３０９によって増幅保持される。この残余信号が次段のアナログ入力電圧となり、同様の動作が実行される。
【００１１】
最終段ステージ３０４では、次の段へ信号を渡す必要が無い為２ビット以上のサブＡＤＣのみで構成されている。そして、上記サブＤＡＣ、減算回路、ＳＨＡでの動作タイミングが不要であることから、入力部にサンプルホール回路（以下、Ｓ／Ｈという）３１８が設けられる。つまり、前段ステージ３０３の出力部にＳＨＡ３１７が設けられているにもかかわらず、上記のようなＳ／Ｈ３１８が設けられ、他のステージ３０１〜３０３と同様に２段構成にされる。そして、上記各ステージ３０１〜３０４の出力信号は、デジタル補正回路３２０に供給されて、デジタル出力信号Ｄout が形成される。
【００１２】
図２には、図１の最終段を除くサブＡＤＣの一実施例のブロック図が示されている。２個の比較器４０１，４０２と、符号化回路４０３と基準電圧Ｖref1, Ｖref2を発生する回路からなる。比較器４０１は、図３のタイミング図に示したように、タイミング信号φ１がロウレベルのとき前段ＳＨＡがホールド／アンプの状態の状態の時に出力される残余電圧Ｖsha を、基準電圧Ｖref1と比較する。この比較した結果は、タイミング信号φ１がハイレベルにされる次のサイクルでラッチ（デジタル化、結果の保持）される。比較器４０２でも、基準電圧をＶref2として上記比較器４０１と同様の動作を行う。符号化回路４０３によって比較器４０１と４０２の出力が２進デジタル値に変換される。
【００１３】
図４には、図１の最終段ステージ３０４の一実施例のブロック図が示されている。最終段のサブＡＤＣは、ビット数をｋとするとき、２k −１個のコンパレータが並列に接続されるフラッシュ型サブＡＤＣである。これらの比較器５０４〜５０６の入力部にはそれぞれＳ／Ｈ５０１〜５０３を備える。例えば、上記ｋが２ビットのときには、Ｓ／Ｈは、Ｓ／Ｈ５０１〜５０３のように３個からなり、それに対応して比較器５０４〜５０６が設けられる。また、上記ｋが３ビットのときには、Ｓ／Ｈ５０１〜５０３は、７個からなり、それに対応して比較器５０４〜５０６も７個から構成される。
【００１４】
図５には、上記最終段ステージ３０４の動作を説明するためのタイミング図が示されている。Ｓ／Ｈ５０１〜５０３は、タイミング信号φ２がハイレベルのとき前段ＳＨＡがホールド／アンプの状態の時に出力される残余電圧Ｖsha をサンプルする。このサンプルされた残余電圧Ｖsha をタイミング信号φ２がロウレベルにされる次のサイクルでホールドする。そして、タイミング信号φ２がロウレベルのとき上記Ｓ／Ｈにホールドされた残余電圧Ｖsha は、比較器５０４で基準電圧Ｖref1と比較される。この比較した結果は、タイミング信号φ２がハイレベルにされる次のサイクルでラッチされる。比較器５０５〜５０６でも、基準電圧をＶref2〜Ｖrefkとして上記比較器５０４と同様の動作を行う。符号化回路５０７によって比較器５０４と５０６の出力が２進デジタル値に変換される。上記タイミング信号φ２は、前記図３等のタイミング信号φ１の反転信号とされる。
【００１５】
図６には、図２の比較器（コンパレータ）の一実施例の回路図が示されている。この実施例では、完全差動形式（入力が２つの差動信号で、基準電圧が２つの差動信号の形式）の比較器が用いられる。４入力の差動アンプによって、入力信号（Ｖshap−Ｖshan）と差動基準電圧（Ｖrefp−Ｖrefn）を比較し、ラッチ回路によってデジタル化と信号保持を行う。上記４入力の差動アンプは、２組のＮチャネル型の差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４で構成される。上記差動ＭＯＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電位ＶＳＳとの間には、電流源ＩＯが設けられる。これらの差動ＭＯＳＦＥＴＱ１とＱ２のゲートには、前段からの入力信号ＶshapとＶshanが供給される。同様な構成の差動ＭＯＳＦＥＴＱ３とＱ４のゲートには、基準電圧ＶrefpとＶrefnが供給される。そして、ＭＯＳＦＥＴＱ１とＱ４のドレインが共通接続されて電源電圧ＶＤＤとの間に負荷手段としてのＰチャネルＭＯＳＦＥＴＱ５が設けられる。他方の差動ＭＯＳＦＥＴＱ２とＱ３のドレインも共通接続されて同様に負荷手段としてのＰチャネルＭＯＳＦＥＴＱ６が設けられる。上記ＭＯＳＦＥＴＱ５とＱ６は、ゲートとドレインとが接続されて等価的に抵抗手段として動作し、相補の出力信号ａ，ｂを形成する。
【００１６】
上記差動ＭＯＳＦＥＴＱ１とＱ２では、入力信号ＶshapとＶshanの差分に対応して電流源ＩＯの電流が分配され、差動ＭＯＳＦＥＴＱ３とＱ４では、基準電圧ＶrefpとＶrefnの差分に対応して電流源ＩＯの電流が分配される。これらの差動ＭＯＳＦＥＴＱ１とＱ２のドレイン分配電流と、上記差動ＭＯＳＦＥＴＱ４とＱ３のドレイン分配電流が上記の負荷ＭＯＳＦＥＴＱ５とＱ６で合成される。これにより、基準電圧ＶrefpとＶrefnの差電圧Ｖref （＝Ｖrefp−Ｖrefn）に対して、入力信号ＶshapとＶshanの差電圧Ｖsha （Ｖshap−Ｖshan）が大きいとき（Ｖsha ＞Ｖref ）には、ＭＯＳＦＥＴＱ５に流れる電流がＭＯＳＦＥＴＱ６に流れる電流より多くなり、出力ａ＞ｂの関係となる。逆に、上記基準電圧Ｖref に対して入力信号Ｖsha が小さいときには、出力ａ＜ｂとなる。これらの比較出力ａ，ｂは、図７に示したタイミング信号φ１のロウレベルのときに形成され、タイミング信号φ１がハイレベルのときにラッチ回路でラッチされる。
【００１７】
図８には、図４のＳ／Ｈと比較器の一実施例の回路図が示されている。この実施例では、比較器の入力部にはスイッチと容量Ｃ１，Ｃ２で構成されるＳ／Ｈ回路を備える。図９に示したタイミング図のように、タイミングφ１がハイレベルの期間に、前段ＳＨＡの出力電圧ＶshapおよびＶshanを容量Ｃ１とＣ２にサンプリングする。タイミング信号φ１がロウレベルの期間、つまりはタイミング信号φ２がハイレベルの期間に、スイッチを切り替えて上記容量Ｃ１とＣ２に保持された出力電圧ＶshapおよびＶshanに基準電圧ＶrefpおよびＶrefnの差電圧を比較器のアンプＡＭＰによって増幅し、タイミング信号φ１が再びハイレベルに変わる時刻にラッチによってデジタル化と信号保持を行う。
【００１８】
図１０には、前記図１のパイプライン型Ａ／Ｄ変換回路の動作タイミング図が示されている。ＳＨＡ３０５は、入力されたアナログ信号のサンプルとホールド／アンプの動作を繰り返し、サンプル期間には電圧を取り込み、ホールド（／アンプ）期間に、取り込んだ電圧を増幅し出力する。このとき、増幅は利得１であり、入力アナログ信号がそのまま保持されて第１段目ステージに入力される。
【００１９】
第１段目ステージのサブＡＤＣ３０６は、１タイミング期間遅れた前記ＳＨＡ３０５のホールド（／アンプ）期間に前記ＳＨＡ３０５の出力を基準電圧と比較し、次のタイミングのラッチ期間に比較結果をラッチ（デジタル化と保持）する。このタイミングではサブＤＡＣ３０７は、上記サブＡＤＣ３０７のラッチ結果のデジタルデータをアナログ値に変換する。この変換されたアナログ値と上記ＳＨＡ３０５の保持値の差分が減算回路で減算されてＳＨＡ３０９でホールド／アンプされる。実際には、前記図８のＳ／Ｈ回路と比較器のアンプＡＭＰのように、タイミング信号φ１によりＳＨＡ３０５の出力信号が容量Ｃ１，Ｃ２に保持され、タイミング信号φ２により上記サブＤＡＣ３０７が上記容量Ｃ１，Ｃ２に入力されて減算が行われて差分が容量Ｃ１，Ｃ２に保持されるとともにアンプＡＭＰを通して増幅されて次段に伝えられる。このようにタイミングφ２によりホールド／アンプ動作が実行される。以下、同様の動作がステージ３０３までそれぞれ１タイミングづつずれてパイプライン動作が行われる。
【００２０】
最終段では、上記サブＡＤＣ３１９の前段にＳ／Ｈ３１８が設けられている。これに対応して前段ＳＨＡ３１７のホールド／アンプ期間に、ＳＨＡ３１７の出力を上記Ｓ／Ｈにサンプルし、その次のホールド期間にホールドされた信号を上記サブＡＤＣ３１９において基準電圧と比較し、次のタイミングのラッチ期間に比較結果をラッチする。同図では、１つの入力信号に対応した各動作を例示的に示している。実際には、入力信号は、上記タイミングに同期してサンプリングされて、１タイミングずつ遅れて各ステージにより上記各信号処理が順次に遅れて実施されてパイプライン動作が行われる。
【００２１】
図１１には、上位１．５ビット構成のＡＤＣにおいて、最下位サブＡＤＣのビット数を２ビットから６ビットまで増やした場合に得られるトータル段数の低減効果の説明図が示されている。横軸が最下位サブＡＤＣのビット数、縦軸がＡＤＣのステージ段数。最下位サブＡＤＣを１ビット高ビット化するごとにＡＤＣの段数が１段低減できる。例えば、１０ビットのＡＤＣで説明するなら、９段のステージで構成するときには、最下位ステージは２ビットとなる。最下位ビットを６ビットにすると、ステージ数は５段のように低減できる。１４ビットのＡＤＣで説明するなら、１３段のステージで構成するときには、最下位ステージは２ビットとなる。最下位ビットを６ビットにすると、ステージ数は９段のように低減できる。
【００２２】
図１２には、本発明を説明するための波形図が示されている。最終段ステージにサンプルホールド（Ｓ／Ｈ）回路を用いない場合を（ａ）に示し、本発明のように最終段ステージにサンプルホールド回路（Ｓ／Ｈ）を用いる場合を（ｂ）に示す。（ａ）では前段サンプルホールドアンプＳＨＡからの増幅過程の過渡的信号がコンパレータ（比較器）に直接入力されるため過渡的な逆方向動作が生じ整定動作が遅くなる。つまり、前段ステージでは、上記サブＤＡＣの出力信号が得られて真の減算結果が得られるまで無効信号がそのままＳＨＡのアンプを通して出力される。このような過渡的信号にも応答してサブＡＤＣが出力信号を形成してしまう。また、最終段のサブＤＡＣのビット数に対応した複数の比較器に対して、パラレルに上記出力信号を供給するものであるので、上記前段ＳＨＡにおいては、ビット数の増大に対応して大きな負荷容量を持つようにされる。この結果、上記前段サンプルホールドアンプＳＨＡからの増幅過程の過渡的信号を本来の信号に戻すようにするためには、前段ＳＨＡにおいても動作電流を大きくしなければならず、消費電流を増大させる。
【００２３】
本発明のように最終段ステージにサンプルホールド回路（Ｓ／Ｈ）を用いる（ｂ）では、前段ＳＨＡの増幅過程の過渡的信号がサブＡＤＣの比較器に直接入力されないため、サブＡＤＣにおいて過渡的な逆方向動作が生じずに高速なセトリング特性が得られる。また、前段ＳＨＡにおいても、上記サンプルホールド回路（Ｓ／Ｈ）の容量を駆動すればよいから低消費電力化を図ることができる。
【００２４】
以上説明した実施例においては、最下位ステージのサブＡＤＣの比較器ひとつひとつの入力部にサンプルホールド回路（Ｓ／Ｈ）を設け、前段ステージのＳＨＡの増幅信号を時間離散化するため、上記図１２（ｂ）のように比較の速度が上がる。これにより最下位サブＡＤＣを高速化し、ＡＤＣ全体の動作速度が高速化することができる。またこのとき、比較器一つ一つに設けるサンプルホールド（Ｓ／Ｈ）回路は、例えば図８に示したようなオープンループ型の簡易な回路で実現でき、サンプルホールド回路の追加による回路規模の増大は最小限ですむ。
【００２５】
最下位サブＡＤＣのビット数を高ビット化することにより、ＡＤＣの段数を低減できる。これにより、変換結果を得るまでに要するサイクル数（レイテンシ）の短縮になる。またＡＤＣの段数の低減は、消費電力と面積において大きな比率を占めるＳＨＡの数を低減することになるので、ＡＤＣの消費電力と面積の低減になる。高速で高精度のＡＤＣを小面積で低消費電力で実現できるので、高速で高精度のＡＤＣを安価で供給できる。
【００２６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上位ビット側は、前記１．５ビット構成に限定されずに、２ビット以上にするものでもってもよい。また、速度がメガヘルツ帯域以上のビデオ用ＡＤＣや無線通信用ＡＤＣは、１．５ビットパイプラインアーキテクチャの適用に適していて、高ビット化、高速化の要請が強い製品分野であることから、本発明の適用が有効である。このように本願発明は、パイプライン型Ａ／Ｄ変換回路を備えた各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００２７】
【図１】この発明に係るパイプライン型Ａ／Ｄ変換回路の一実施例を示すブロック図である。
【図２】図１の最終段を除くサブＡＤＣの一実施例を示すブロック図である。
【図３】図２のサブＡＤＣの動作を説明するためのタイミング図である。
【図４】図１の最終段ステージの一実施例を示すブロック図である。
【図５】図４の最終段ステージの動作を説明するためのタイミング図である。
【図６】図２の比較器の一実施例を示す回路図である。
【図７】図６の比較器の動作を説明するためのタイミング図である。
【図８】図４のＳ／Ｈと比較器の一実施例を示す回路図である。
【図９】図８のＳ／Ｈと比較器の動作を説明するためのタイミング図である。
【図１０】図１のパイプライン型Ａ／Ｄ変換回路の動作タイミング図である。
【図１１】この発明に係るＡＤＣのステージ段数と最下位サブＡＤＣのビット数との関係を説明する説明図である。
【図１２】本発明を説明するための波形図である。
【図１３】本願発明に先立って検討されたパイプライン型Ａ／Ｄ変換回路のブロック図である。
【図１４】図１３のサブＡＤＣのブロック図である。
【図１５】図１４のサブＡＤＣの動作を説明するためのタイミング図である。
【符号の説明】
【００２８】
１０１…ＳＨＡ，１０２〜１０５…ステージ、１０６…サブＡＤＣ、１０７…サブＤＡＣ、１０８…減算回路、１０９…ＳＨＡ、１１０…デジタル補正回路、
３０１〜３０４…ステージ、３０５…ＳＨＡ、３０６，３１０，３１４，３１９…サブＡＤＣ、３０７，３１１，３１５…サブＤＡＣ、３０８，３１２，３１６…減算回路、３０９，３１３，３１７…ＳＨＡ、３１８…Ｓ／Ｈ、３２０…デジタル補正回路、４０１，４０２…比較器、４０３…符号化回路、５０１〜５０３…Ｓ／Ｈ、５０４〜５０６…比較器、５０７…符号化回路、
Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、Ｃ１，Ｃ２…容量
【特許請求の範囲】
【請求項１】
アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型Ａ／Ｄ変換回路を備え、
上記複数のステージのうち最終段を除く各ステージは、
その入力信号を小ビットのデジタル信号に変換するサブＡ／Ｄ変換器と、
上記サブＡ／Ｄ変換器のデジタル出力信号のＤ／Ａ変換を行なうサブＤ／Ａ変換器と、
上記サブＤ／Ａ変換器のアナログ出力信号と上記入力信号との差信号を生成する減算器と、
上記減算器の出力信号を増幅して次段に伝えられるアナログ信号を形成するサンプルホールドアンプとを備え、
上記最終段ステージは、
前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、
上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、
上記比較器の出力信号を保持するラッチ回路とを有する半導体集積回路装置。
【請求項２】
請求項１において、
上記最終段を除く複数のステージは、
第１のタイミングで上記サブＡ／Ｄ変換器による比較動作を行い、
第２のタイミングで上記サブＡ／Ｄ変換器の出力信号のラッチ及び上記サブＤ／Ａ変換器でのＤＡ変換、上記減算器での減算動作とサンプルホールドアンプでのホールド／アンプ動作を行うものであり、
上記最終段ステージは、
上記第１のタイミングで上記サンプルホールド回路によるサンプル動作及び上記サブＡ／Ｄ変換器によるラッチ動作を行い、
上記第２のタイミングで上記サンプルホールド回路によるホールド動作及び上記サブＡ／Ｄ変換器による比較動作を行う半導体集積回路装置。
【請求項３】
請求項２において、
上記複数のステージは、
前段のステージが上記第２のタイミングでの動作を行うとき、後段のステージでは上記第１のタイミングでの動作を行うことによりパイプライン動作を行う半導体集積回路装置。
【請求項４】
請求項３において、
入力アナログ信号を取り込むサンプルホールドアンプを更に備え、
上記サンプルホールドアンプは、
上記第１のタイミングで入力アナログ信号のサンプル動作を行い、
上記第２のタイミングで上記入力アナログ信号のホールド動作を行い、上記複数のステージのうちの初段のステージの入力信号を形成する半導体集積回路装置。
【請求項５】
請求項３と４のいずれかにおいて、
上記最終段ステージのサブＡＤＣは、２ビット以上である半導体集積回路装置。
【請求項１】
アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型Ａ／Ｄ変換回路を備え、
上記複数のステージのうち最終段を除く各ステージは、
その入力信号を小ビットのデジタル信号に変換するサブＡ／Ｄ変換器と、
上記サブＡ／Ｄ変換器のデジタル出力信号のＤ／Ａ変換を行なうサブＤ／Ａ変換器と、
上記サブＤ／Ａ変換器のアナログ出力信号と上記入力信号との差信号を生成する減算器と、
上記減算器の出力信号を増幅して次段に伝えられるアナログ信号を形成するサンプルホールドアンプとを備え、
上記最終段ステージは、
前段のサンプルホールドアンプの出力信号を取り込むサンプルホールド回路と、
上記サンプルホールド回路の出力信号と基準電圧とを比較する比較器と、
上記比較器の出力信号を保持するラッチ回路とを有する半導体集積回路装置。
【請求項２】
請求項１において、
上記最終段を除く複数のステージは、
第１のタイミングで上記サブＡ／Ｄ変換器による比較動作を行い、
第２のタイミングで上記サブＡ／Ｄ変換器の出力信号のラッチ及び上記サブＤ／Ａ変換器でのＤＡ変換、上記減算器での減算動作とサンプルホールドアンプでのホールド／アンプ動作を行うものであり、
上記最終段ステージは、
上記第１のタイミングで上記サンプルホールド回路によるサンプル動作及び上記サブＡ／Ｄ変換器によるラッチ動作を行い、
上記第２のタイミングで上記サンプルホールド回路によるホールド動作及び上記サブＡ／Ｄ変換器による比較動作を行う半導体集積回路装置。
【請求項３】
請求項２において、
上記複数のステージは、
前段のステージが上記第２のタイミングでの動作を行うとき、後段のステージでは上記第１のタイミングでの動作を行うことによりパイプライン動作を行う半導体集積回路装置。
【請求項４】
請求項３において、
入力アナログ信号を取り込むサンプルホールドアンプを更に備え、
上記サンプルホールドアンプは、
上記第１のタイミングで入力アナログ信号のサンプル動作を行い、
上記第２のタイミングで上記入力アナログ信号のホールド動作を行い、上記複数のステージのうちの初段のステージの入力信号を形成する半導体集積回路装置。
【請求項５】
請求項３と４のいずれかにおいて、
上記最終段ステージのサブＡＤＣは、２ビット以上である半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−６７２５０（Ｐ２００８−６７２５０Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００６−２４５０５２（Ｐ２００６−２４５０５２）
【出願日】平成１８年９月１１日（２００６．９．１１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１８年９月１１日（２００６．９．１１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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