半導体集積回路
【課題】 エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加してノイズ等の影響によるレジスタへの誤書き込み防止をはかる。
【解決手段】 書き込み制御回路が、レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶されたデータを読み出し、先にラッチ回路３に保持されたデータと一致検出回路２で一致が検出されたときのみその書き込みを許可して、狭パルス状のノイズに対するプロテクトを行う。
【解決手段】 書き込み制御回路が、レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶されたデータを読み出し、先にラッチ回路３に保持されたデータと一致検出回路２で一致が検出されたときのみその書き込みを許可して、狭パルス状のノイズに対するプロテクトを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ等によるレジスタへの誤書き込みを防止する、半導体集積回路に関する。
【背景技術】
【０００２】
ノイズを除去する技術については従来から多数提案されており、例えば、入力側回路にヒステリス特性を持つシュミットバッファを備え、当該シュミットバッファに積分回路を挿入し、パルス性のノイズとともにアナログ性のノイズを除去して内部回路の誤動作をなくしたもの（例えば、特許文献１参照）、入力パルス信号の論理レベルのうち、あらかじめ設定された基準時間幅に達していないレベルをノイズとしてデジタル的に除去したデジタルノイズフィルタ（例えば、特許文献２参照）がある。
【特許文献１】特開２００３−８７１０１号公報
【特許文献２】特開平５−１４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
レジスタを内蔵する半導体集積回路の動作は、図４にタイミングチャートとして示されているように、Ｗｒｉｔｅ信号（負論理）の立ち上がり（図中、Ｘ）をトリガとしてレジスタにデータ（Ｗ１ Ｄａｔａ）を書き込んでいた。
このため、ノイズ等の影響により、Ｗｒｉｔｅ信号に意図しないエッジが発生しただけでこれをトリガとしてレジスタにデータの誤書き込みが発生する可能性がある。
【０００４】
本発明は上記事情に鑑みてなされたものであり、エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加するだけで、ノイズ等の影響によるレジスタへの誤書き込み防止をはかった半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために本発明の半導体集積回路は、レジスタ回路と、前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶されたデータを読み出し保持するラッチ回路と、前記レジスタ回路に対する新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路と、を具備することを特徴とする。
【０００６】
また、本発明において、前記ラッチ回路にデータを読み出し保持する制御信号は、前記データの書き込み時に生成されるライトイネーブル信号から読み出し信号を生成することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、書き込み制御回路が、レジスタ回路に対する新しいデータの書き込み前に、レジスタ回路に記憶されたデータを読み出し、先にラッチ回路に保持されたデータと比較し一致したときのみ書き込みを許可することにより、狭パルス状のノイズに対するプロテクトが可能となる。つまり、ノイズ等によって意図しないエッジが発生しても上記したデータの一致が検出されることは無いため、レジスタ回路のデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。
【０００８】
また、書き込み制御回路は、データの書き込み時に生成されるライトイネーブル信号から読み出し信号を生成する簡単な構成で実現できる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の半導体集積回路の一実施形態を示す図である。図１において、符号１は、８ビットのレジスタ回路、符号２は、一致検出回路、符号３は、ラッチ回路、符号４は、デコード回路である。
なお、□の中に×印が付されたマークは、本半導体集積回路（ＬＳＩ）の入出力端子を示す。
【００１０】
レジスタ回路１には、クロック信号（ＣＫ）の他に、レジスタ（ＲＥＧ）出力とＷ（入力）バスから得られるデータのいずれかを、一致検出回路２により出力される選択信号（ＳＥＬ）で選択したデータが供給されている。ここでは、ＡＮＤ／ＯＲ回路の組み合わせにより構成される選択回路を書き込み制御回路と称する。
一致検出回路２には、ラッチ回路３出力とＲバスからのデータが供給され、ここで比較した結果をＳＥＬ信号としてレジスタ回路１に供給している。また、デコード回路４は、レジスタ１を指定するｎビットのアドレスをデコードして書き込み許可（ＷＥ）信号と論理積演算を行った結果をレジスタ回路１に供給している。
【００１１】
なお、Ｗバス／Ｒバスは、ＬＳＩ内部に対する、それぞれ入力（Ｗｒｉｔｅ）、出力（Ｒｅａｄ）に関する一方向性のバスであり、また、ＷＥは書き込み許可信号、ＲＥは読出し許可信号（いずれも負論理）である。
【００１２】
図２に、レジスタ回路に対するデータ書き込み時の動作タイミングチャートが示されている。
以下、図２に示すタイミングチャートを参照しながら図１に示す半導体集積回路の動作について詳細に説明する。
【００１３】
ここで、ラッチ回路読み出し信号Ｒ１（負論理）は、ＬＳＩ内部で生成される信号で、例えば、ＷＥを内部のクロックで同期して、所定の１クロック分の幅だけ発生する様に構成される。ＷＥ信号が印加されると、内部で信号Ｒ１が発生し、この信号により、一旦、レジスタ回路１のＲＥＧが保持するデータ（ｄｏ）をラッチ回路３に保持する。続いて、信号Ｒ１で保持したデータと、信号ＷＥの立ち上がり時点で記憶していたデータと一致検出回路２で比較され、ここで一致が確認されたときに、ＷＥ信号の立ち上がりエッジで新しいデータをＲＥＧに書き込み、更新される。
【００１４】
図３に、ノイズ発生等による異常時の動作がタイミングチャートで示されている。例えば、ＷＥが意図しないノイズとして図３に示すように印加されても、結果的に一致検出回路２により一致が成立せず、従って、レジスタ回路１のＲＥＧが更新されることはない。
このことにより、エッジトリガで動作するレジスタ回路１は、ノイズに対して弱く誤書き込みが発生しやすいが、本実施形態によれば狭パルス状のノイズに対して保護がかかり、誤ったデータ更新は回避される。
【００１５】
以上説明のように本発明は、書き込み制御回路が、レジスタ１に対する新しいデータの書き込み時、レジスタ１に記憶されたデータを読み出し、先にラッチ回路３に保持されたデータと一致検出回路２で一致したときのみ書き込みを許可することにより、狭パルス状のノイズに対するプロテクトを可能とする。つまり、ノイズ等によって意図しないエッジが発生しても上記したデータの一致が検出されることは無い。従って、レジスタのデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。
また、書き込み制御回路は、データの書き込み時に生成されるＷＥ信号からＲ１信号を生成する簡単な構成で実現でき、更に、書き込み制御回路は、データを書き込む前に読み出しを実行する外部接続されるマイクロコンピュータ等のシーケンサでも代替可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態を示す図である。
【図２】本発明実施形態の動作を示すタイミングチャートである。
【図３】本発明実施形態の動作を示すタイミングチャートである。
【図４】従来例の動作を示すタイミングチャートである。
【符号の説明】
【００１７】
１…レジスタ回路、２…一致検出回路、３…ラッチ回路、４…デコード回路（ＤＥＣ）
【技術分野】
【０００１】
本発明は、ノイズ等によるレジスタへの誤書き込みを防止する、半導体集積回路に関する。
【背景技術】
【０００２】
ノイズを除去する技術については従来から多数提案されており、例えば、入力側回路にヒステリス特性を持つシュミットバッファを備え、当該シュミットバッファに積分回路を挿入し、パルス性のノイズとともにアナログ性のノイズを除去して内部回路の誤動作をなくしたもの（例えば、特許文献１参照）、入力パルス信号の論理レベルのうち、あらかじめ設定された基準時間幅に達していないレベルをノイズとしてデジタル的に除去したデジタルノイズフィルタ（例えば、特許文献２参照）がある。
【特許文献１】特開２００３−８７１０１号公報
【特許文献２】特開平５−１４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
レジスタを内蔵する半導体集積回路の動作は、図４にタイミングチャートとして示されているように、Ｗｒｉｔｅ信号（負論理）の立ち上がり（図中、Ｘ）をトリガとしてレジスタにデータ（Ｗ１ Ｄａｔａ）を書き込んでいた。
このため、ノイズ等の影響により、Ｗｒｉｔｅ信号に意図しないエッジが発生しただけでこれをトリガとしてレジスタにデータの誤書き込みが発生する可能性がある。
【０００４】
本発明は上記事情に鑑みてなされたものであり、エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加するだけで、ノイズ等の影響によるレジスタへの誤書き込み防止をはかった半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために本発明の半導体集積回路は、レジスタ回路と、前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶されたデータを読み出し保持するラッチ回路と、前記レジスタ回路に対する新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路と、を具備することを特徴とする。
【０００６】
また、本発明において、前記ラッチ回路にデータを読み出し保持する制御信号は、前記データの書き込み時に生成されるライトイネーブル信号から読み出し信号を生成することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、書き込み制御回路が、レジスタ回路に対する新しいデータの書き込み前に、レジスタ回路に記憶されたデータを読み出し、先にラッチ回路に保持されたデータと比較し一致したときのみ書き込みを許可することにより、狭パルス状のノイズに対するプロテクトが可能となる。つまり、ノイズ等によって意図しないエッジが発生しても上記したデータの一致が検出されることは無いため、レジスタ回路のデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。
【０００８】
また、書き込み制御回路は、データの書き込み時に生成されるライトイネーブル信号から読み出し信号を生成する簡単な構成で実現できる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の半導体集積回路の一実施形態を示す図である。図１において、符号１は、８ビットのレジスタ回路、符号２は、一致検出回路、符号３は、ラッチ回路、符号４は、デコード回路である。
なお、□の中に×印が付されたマークは、本半導体集積回路（ＬＳＩ）の入出力端子を示す。
【００１０】
レジスタ回路１には、クロック信号（ＣＫ）の他に、レジスタ（ＲＥＧ）出力とＷ（入力）バスから得られるデータのいずれかを、一致検出回路２により出力される選択信号（ＳＥＬ）で選択したデータが供給されている。ここでは、ＡＮＤ／ＯＲ回路の組み合わせにより構成される選択回路を書き込み制御回路と称する。
一致検出回路２には、ラッチ回路３出力とＲバスからのデータが供給され、ここで比較した結果をＳＥＬ信号としてレジスタ回路１に供給している。また、デコード回路４は、レジスタ１を指定するｎビットのアドレスをデコードして書き込み許可（ＷＥ）信号と論理積演算を行った結果をレジスタ回路１に供給している。
【００１１】
なお、Ｗバス／Ｒバスは、ＬＳＩ内部に対する、それぞれ入力（Ｗｒｉｔｅ）、出力（Ｒｅａｄ）に関する一方向性のバスであり、また、ＷＥは書き込み許可信号、ＲＥは読出し許可信号（いずれも負論理）である。
【００１２】
図２に、レジスタ回路に対するデータ書き込み時の動作タイミングチャートが示されている。
以下、図２に示すタイミングチャートを参照しながら図１に示す半導体集積回路の動作について詳細に説明する。
【００１３】
ここで、ラッチ回路読み出し信号Ｒ１（負論理）は、ＬＳＩ内部で生成される信号で、例えば、ＷＥを内部のクロックで同期して、所定の１クロック分の幅だけ発生する様に構成される。ＷＥ信号が印加されると、内部で信号Ｒ１が発生し、この信号により、一旦、レジスタ回路１のＲＥＧが保持するデータ（ｄｏ）をラッチ回路３に保持する。続いて、信号Ｒ１で保持したデータと、信号ＷＥの立ち上がり時点で記憶していたデータと一致検出回路２で比較され、ここで一致が確認されたときに、ＷＥ信号の立ち上がりエッジで新しいデータをＲＥＧに書き込み、更新される。
【００１４】
図３に、ノイズ発生等による異常時の動作がタイミングチャートで示されている。例えば、ＷＥが意図しないノイズとして図３に示すように印加されても、結果的に一致検出回路２により一致が成立せず、従って、レジスタ回路１のＲＥＧが更新されることはない。
このことにより、エッジトリガで動作するレジスタ回路１は、ノイズに対して弱く誤書き込みが発生しやすいが、本実施形態によれば狭パルス状のノイズに対して保護がかかり、誤ったデータ更新は回避される。
【００１５】
以上説明のように本発明は、書き込み制御回路が、レジスタ１に対する新しいデータの書き込み時、レジスタ１に記憶されたデータを読み出し、先にラッチ回路３に保持されたデータと一致検出回路２で一致したときのみ書き込みを許可することにより、狭パルス状のノイズに対するプロテクトを可能とする。つまり、ノイズ等によって意図しないエッジが発生しても上記したデータの一致が検出されることは無い。従って、レジスタのデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。
また、書き込み制御回路は、データの書き込み時に生成されるＷＥ信号からＲ１信号を生成する簡単な構成で実現でき、更に、書き込み制御回路は、データを書き込む前に読み出しを実行する外部接続されるマイクロコンピュータ等のシーケンサでも代替可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態を示す図である。
【図２】本発明実施形態の動作を示すタイミングチャートである。
【図３】本発明実施形態の動作を示すタイミングチャートである。
【図４】従来例の動作を示すタイミングチャートである。
【符号の説明】
【００１７】
１…レジスタ回路、２…一致検出回路、３…ラッチ回路、４…デコード回路（ＤＥＣ）
【特許請求の範囲】
【請求項１】
レジスタ回路と、
前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶されたデータを読み出し保持するラッチ回路と、
前記レジスタ回路に対する新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記ラッチ回路にデータを読み出し保持する制御信号は、
前記データの書き込み時に生成されるライトイネーブル信号から生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項１】
レジスタ回路と、
前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶されたデータを読み出し保持するラッチ回路と、
前記レジスタ回路に対する新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記ラッチ回路にデータを読み出し保持する制御信号は、
前記データの書き込み時に生成されるライトイネーブル信号から生成することを特徴とする請求項１に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−３３４５６（Ｐ２００６−３３４５６Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０９９１５（Ｐ２００４−２０９９１５）
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１６日（２００４．７．１６）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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