双方向シフトレジスタ及びこれを用いた画像表示装置
【課題】安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置を提供する。
【解決手段】順シフト動作において、双方向シフトレジスタの後尾段に当たる第(n+4)段の単位レジスタ回路は、基準点N1がHレベルのとき、第(n+4)段の単位レジスタ回路に入力されるクロックパルスV(n+4)に同期してパルスG(n+4)を出力する。逆方向トリガ信号VSTBは、逆シフトの開始時だけでなく、順シフトの垂直帰線期間のうち例えばG(n+4)が出力された直後のクロック1相分の期間(時刻t4〜t5)にも生成される。この逆方向トリガ信号VSTBは、逆シフトの開始時に第(n+4)段の単位レジスタ回路の基準点N1をHレベルに設定するために設けられたトランジスタのゲート端子に入力される。
【解決手段】順シフト動作において、双方向シフトレジスタの後尾段に当たる第(n+4)段の単位レジスタ回路は、基準点N1がHレベルのとき、第(n+4)段の単位レジスタ回路に入力されるクロックパルスV(n+4)に同期してパルスG(n+4)を出力する。逆方向トリガ信号VSTBは、逆シフトの開始時だけでなく、順シフトの垂直帰線期間のうち例えばG(n+4)が出力された直後のクロック1相分の期間(時刻t4〜t5)にも生成される。この逆方向トリガ信号VSTBは、逆シフトの開始時に第(n+4)段の単位レジスタ回路の基準点N1をHレベルに設定するために設けられたトランジスタのゲート端子に入力される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。
【背景技術】
【0002】
画像表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現される。それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路の縮小も求められる。
【0003】
通常、ゲート線への電圧は、垂直走査方向における画像データの入力順序に対応させて、画像の上から下へ向けた順番で片方向(順方向)に印加される。シフトレジスタを双方向に(順方向だけでなく逆方向にも)駆動可能とすれば、下から上へ向けた走査線の順番で入力画像データを画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。
【0004】
ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを1回出力する動作を垂直走査等に連動して行う。
【0005】
図17は、単位レジスタ回路の基本構成を示す回路図である(特許文献1参照)。第n段の単位レジスタ回路の出力端子(GOUT[n])とクロック信号源CKとの間には、出力トランジスタM1が、また端子(GOUT[n])と電源VOFFとの間にはトランジスタM2が接続される。図18は、単位レジスタ回路の動作を説明する信号波形図である(特許文献1参照)。単位レジスタ回路に前段の出力パルスGOUT[n−1]が入力されると、M1のゲートにつながるノードN3(キャパシタCの一方端)の電位は電源VONに接続され、トランジスタをオンする電位であるHigh(H)レベルに引き上げられる。また、N3がHレベルのとき、ノードN4は電源VOFFに接続されてトランジスタをオフする電位であるLow(L)レベルに設定され、M2はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態でクロック信号CKV(CK)がLレベルからHレベルに遷移すると、M1のソース−ゲート間に接続されたキャパシタCを介してN3の電位がさらに上昇し、クロック信号CKVのHレベルが出力GOUT[n]に現れる。
【0006】
一方、クロック信号CKVのHレベルからLレベルへの遷移では、N3の電位は低下し、また出力GOUT[n]の電圧も低下する。このとき、第(n+1)段へのクロック信号CKVBの立ち上がりに連動して、後段の出力信号GOUT[n+1]にパルスが生成され第n段の単位レジスタ回路に入力される。GOUT[n+1]のパルスはN3の電位を引き下げると共に、N4の電位を引き上げてM2をオン状態とし、出力端子をVOFFに接続する。これらの動作により、出力信号GOUT[n]のパルスの出力が終了する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−157508号公報
【特許文献2】特開2009−272037号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
双方向の駆動を実現するために、順方向駆動時に用いる構成及び逆方向駆動時に用いる構成の両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。
【0009】
しかしながら、そのような単位レジスタ回路を採用する双方向シフトレジスタを連続して片方向駆動させると、上記スイッチ素子のしきい値電圧が負方向にシフトして、動作が不安定になることがある。
【0010】
本発明は上記課題を解決するためになされたものであり、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明に係る双方向シフトレジスタは、N段(Nは6以上の整数)に従属接続された単位レジスタ回路を含み、第k段(kは1≦k≦Nなる整数)の出力パルスG(k)を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、M相(Mは3以上の整数)のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、第k段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第1電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第2電位に設定するリセット回路と、前記基準点が前記第1電位である状態では、入力される前記クロックパルスに同期して前記出力パルスG(k)を出力する出力回路と、を備え、αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、第k段の前記セット回路は、前記順方向セット端子に出力パルスG(k−αf)(但しk>αf)又は前記順方向トリガ信号(但しk≦αf)を、一方、前記逆方向セット端子に出力パルスG(k+αb)(但しk≦N−αb)又は前記逆方向トリガ信号(但しk>N−αb)を、それぞれ前記セット信号として入力され、第k段の前記リセット回路は、前記順方向リセット端子に出力パルスG(k+βf)(但しk≦N−βf)又は前記順方向トリガ信号(但しk>N−βf)を、一方、前記逆方向リセット端子に出力パルスG(k−βb)(但しk>βb)又は前記逆方向トリガ信号(但しk≦βb)をそれぞれ前記リセット信号として入力される。
【0012】
本発明の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力された直後のクロックβf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力された直後のクロックβb相分の期間に前記順方向トリガ信号を生成する。
【0013】
本発明の他の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力される直前のクロックαf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力される直前のクロックαb相分の期間に前記順方向トリガ信号を生成する。
【0014】
本発明の他の一態様では、前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高い。
【0015】
本発明の他の一態様では、第k段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の逆方向スイッチと、を含み、第k段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の逆方向スイッチと、を含む。
【0016】
本発明の他の一態様では、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタである。
【0017】
本発明の他の一態様では、前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第1の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第1の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の順方向セットトランジスタと、を備え、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第1の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の逆方向リセットトランジスタと、を備え、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第1の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第1の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の逆方向セットトランジスタと、を備え、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第1の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の順方向リセットトランジスタと、を備える。
【0018】
この態様では、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記第1の順方向セットトランジスタのソース端子と前記第2の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記第1の逆方向リセットトランジスタのソース端子と前記第2の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記第1の逆方向セットトランジスタのソース端子と前記第2の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記第1の順方向リセットトランジスタのソース端子と前記第2の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備えてもよい。
【0019】
本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、上記双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、を有する。
【発明の効果】
【0020】
本発明によれば、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置が得られる。
【図面の簡単な説明】
【0021】
【図1】実施形態1,2に係る画像表示装置の構成を示す模式図である。
【図2】実施形態1,2に係る双方向シフトレジスタの構成を示す模式図である。
【図3】実施形態1に係る双方向シフトレジスタの第n段の単位レジスタ回路の回路図である。
【図4】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図5】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図6】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図7】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図8】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図9】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図10】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図11】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図12A】実施形態2に係る双方向シフトレジスタの第1段の単位レジスタ回路の回路図である。
【図12B】実施形態2に係る双方向シフトレジスタの第3段の単位レジスタ回路の回路図である。
【図12C】実施形態2に係る双方向シフトレジスタの第n段の単位レジスタ回路の回路図である。
【図12D】実施形態2に係る双方向シフトレジスタの第(n+2)段の単位レジスタ回路の回路図である。
【図12E】実施形態2に係る双方向シフトレジスタの第(n+4)段の単位レジスタ回路の回路図である。
【図13】実施形態2に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図14】実施形態2に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図15A】図12Aに示す構造A1の変形例を示す図である。
【図15B】図12A及び図12Bに示す構造A9の変形例を示す図である。
【図15C】図12Eに示す構造B1の変形例を示す図である。
【図15D】図12D及び図12Eに示す構造B9の変形例を示す図である。
【図16A】図15Aに示す構造の変形例を示す図である。
【図16B】図15Bに示す構造の変形例を示す図である。
【図16C】図15Cに示す構造の変形例を示す図である。
【図16D】図15Dに示す構造の変形例を示す図である。
【図17】従来の単位レジスタ回路の構成を示す回路図である。
【図18】従来の単位レジスタ回路の動作を説明する信号波形図である。
【発明を実施するための形態】
【0022】
以下、本発明の実施形態1,2を図面に基づいて説明する。
【0023】
図1は、実施形態1,2に係る画像表示装置10の構成を示す模式図である。画像表示装置10は、例えば液晶ディスプレイなどである。画像表示装置10は、複数の画素回路12、ゲート線駆動回路14、データ線駆動回路16及び制御回路18を有する。
【0024】
画素回路12は、画素に対応して表示部にマトリクス状に配列される。
【0025】
ゲート線駆動回路14には、複数のゲート信号線20が接続される。各ゲート信号線20には、水平方向(行方向)に並ぶ複数の画素回路12が接続される。ゲート線駆動回路14は、ゲート信号線20に順番にゲート信号を出力し、当該ゲート信号線20に接続される画素回路12をデータ書き込み可能にする。
【0026】
データ線駆動回路16には、複数のデータ線22が接続される。各データ線22には、垂直方向(列方向)に並ぶ複数の画素回路12が接続される。データ線駆動回路16は、1走査線分の画像データをデータ線22に出力する。各データ線22に出力されたデータは、ゲート信号により書き込み可能とされている画素回路12に書き込まれ、各画素回路12は書き込まれたデータに応じて画素から出射される光の量を制御する。
【0027】
制御回路18は、ゲート線駆動回路14及びデータ線駆動回路16の動作を制御する。
【0028】
画像表示装置10は、ゲート線駆動回路14として表示部の左側部に配置されるゲート線駆動回路14Lと、右側部に配置されるゲート線駆動回路14Rと、を備える。ゲート線駆動回路14Rは、奇数行のゲート信号線20にゲート信号を供給し、ゲート線駆動回路14Lは、偶数行のゲート信号線20にゲート信号を供給する。ゲート線駆動回路14及び制御回路18は、双方向シフトレジスタを構成し、ゲート信号線20にゲート信号を供給する順序を、表示部の上側から下側へ向かう順方向(図1の上から下へ向かう方向)と、下側から上側へ向かう逆方向(図1の下から上へ向かう方向)と、に切り替えることができる。
【0029】
図2は、画像表示装置10のゲート信号線20の走査に用いる双方向シフトレジスタ30の構成を示す模式図である。双方向シフトレジスタ30は、シフトレジスタ部32、クロック信号生成部34及びトリガ信号生成部36を含んで構成される。シフトレジスタ部32は、ゲート線駆動回路14に設けられ、クロック信号生成部34及びトリガ信号生成部36は、例えば制御回路18に設けられる。シフトレジスタ部32は、従属接続された複数段の単位レジスタ回路38からなる。
【0030】
図2は、一例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分を示している。ゲート線駆動回路14Rは、奇数行つまり2行ごとのゲート信号線20を2H(Hは1行の水平走査期間である)ずれたタイミングで順次駆動する。一方、ゲート線駆動回路14Lは、偶数行のゲート信号線20を奇数行とは1Hずれたタイミングでゲート信号線20を順次駆動する。片側のゲート線駆動回路14のシフトレジスタ部32は4相のクロックで駆動する構成とするが、上述のように両側で互いに1H位相がずれた駆動とするため、クロック信号生成部34は8相のクロック信号V1〜V8を生成する。各クロック信号には8H周期で2H幅のパルスが発生され、位相が隣接するクロック信号同士、つまりV(j)とV(j+1)(jは1≦j≦7なる自然数)とは1H期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Hレベルに維持される2H期間のうち1H期間が互いにオーバーラップする。クロック信号生成部34は、それぞれ2Hずつ位相がずれた信号の組であるV1,V3,V5,V7からなる第1のセットをゲート線駆動回路14Rへ供給し、V2,V4,V6,V8からなる第2のセットをゲート線駆動回路14Lへ供給する。各段の単位レジスタ回路38には、複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号(出力制御クロック信号)が1つ対応付けられる。
【0031】
クロック信号生成部34は、シフトレジスタ部32の順シフト動作時には順方向で順番に、つまりV1,V2,・・・,V8,V1,・・・の順序でクロックパルスを生成する。一方、クロック信号生成部34は、逆シフト動作時には逆方向で順番に、つまりV8,V7,・・・,V1,V8,・・・の順序でクロックパルスを生成する。そして、クロック信号生成部34は、生成したクロックパルスをそれぞれシフトレジスタ部32の各段に供給する。例えば順シフト動作時に、クロック信号生成部34は、ゲート線駆動回路14Rの先頭段(上側)から後尾段(下側)へ向けて、V1,V3,V5,V7,V1,・・・の順序で1段ずつ位相を変えたクロック信号を出力制御クロック信号として供給する。ゲート線駆動回路14Lでは、当該順序はV2,V4,V6,V8,V2,・・・となる。
【0032】
トリガ信号生成部36は、順シフトの開始時に順方向トリガ信号VSTFを生成し、逆シフトの開始時に逆方向トリガ信号VSTBを生成する。具体的には、順シフトの開始時に、信号VSTFにHレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号VSTBにHレベルに立ち上がるパルスを発生させる。さらに、トリガ信号生成部36は、順シフト反復動作の合間の期間(順シフトの垂直帰線期間)に逆方向トリガ信号VSTBを生成し、逆シフト反復動作の合間の期間(逆シフトの垂直帰線期間)に順方向トリガ信号VSTFを生成する(後述)。
【0033】
シフトレジスタ部32は、既に述べたように複数段の単位レジスタ回路38を従属接続した構成を有する。各単位レジスタ回路38は、その出力端子からパルスを出力する。シフトレジスタ部32は、順シフト動作では先頭段の単位レジスタ回路38から順番にパルスを出力し、逆シフト動作では後尾段の単位レジスタ回路38から順番にパルスを出力する。
【0034】
図2に示すように、複数段の単位レジスタ回路38には、出力端子にゲート信号線20が接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線20が接続されないダミー段と、が含まれる。シフトレジスタ部32の総段数は、画像表示装置10の走査線数、つまりゲート信号線20の本数と、先頭ダミー段及び後尾ダミー段の段数と、に応じて定まる。本実施形態では、ダミー段を先頭及び後尾にそれぞれ2段設ける。双方向シフトレジスタ30の第n段の単位レジスタ回路38の出力をG(n)と表すと(本実施形態では、奇数行のゲート信号線20を駆動するゲート線駆動回路14R側の主要段の後端を第n段としている)、ゲート線駆動回路14R側では、ダミー段の出力G1,G3,G(n+2),G(n+4)はゲート信号線20へ出力されず、主要段の出力G(5),・・・,G(n)がゲート信号線20へ出力される。
【0035】
なお、ゲート線駆動回路14L側では、ダミー段の出力G2,G4,G(n+3),G(n+5)はゲート信号線20へ出力されず、主要段の出力G(6),・・・,G(n+1)がゲート信号線20へ出力される。
【0036】
図2には、各単位レジスタ回路38の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばV(ζ)といった記号を用いる。この表記において、8を超える数ζで相が表されるクロック信号V(ζ)は、ζを8で除したときの剰余ξで表されるクロック信号V(ξ)を意味するものとする。
【0037】
[実施形態1]
図3は、実施形態1に係る双方向シフトレジスタ30の第n段の単位レジスタ回路38(ゲート線駆動回路14R側)の回路図である。まず、図3に基づいて主要段である第n段の単位レジスタ回路38の基本構成を説明し、その後、ダミー段である第1段,第3段,第(n+2)段,第(n+4)段の単位レジスタ回路38の構成について基本構成との相違点を中心に説明する。
【0038】
第n段の単位レジスタ回路38は、nチャネルのトランジスタT1F,T1B,T2〜T6,T7F,T7B,T9F,T9B及びキャパシタC1,C3を含んで構成される。
【0039】
第n段の単位レジスタ回路38は、自段のパルスG(n)を出力する出力端子NOUT(n)を有し、また、他の段のパルス又はトリガ信号を入力される端子として順方向セット端子NSF(n)、逆方向セット端子NSB(n)、順方向リセット端子NRF(n)及び逆方向リセット端子NRB(n)を有する。主要段の端子NSF(n)は第(n−2)段から出力信号G(n−2)を入力され、端子NSB(n)は第(n+2)段から出力信号G(n+2)を入力され、端子NRF(n)は第(n+4)段から出力信号G(n+4)を入力され、端子NRB(n)は第(n−4)段から出力信号G(n−4)を入力される。ダミー段に関しては、対応する他の段の出力信号が存在しない場合があり、その場合にはトリガ信号が入力される。ダミー段についてはさらに具体的に後述する。
【0040】
また、第n段の単位レジスタ回路38は、クロック信号生成部34からはV(n),V(n+4)を入力される。
【0041】
さらに各単位レジスタ回路38は、電源VGPLからLレベルの電圧を供給される。
【0042】
出力トランジスタT5は、ドレインを出力制御クロック信号V(n)の信号線に、またソースを出力端子NOUT(n)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点であるノードN1がHレベルである状態で、入力されるクロックパルスV(n)に同期して自段の出力パルスG(n)を出力する出力回路として機能する。
【0043】
また、出力端子NOUT(n)にドレインを接続されるトランジスタT6はソースを電源VGPLに接続され、ゲートに接続されるノードN2の電位に応じてオン/オフを制御される。ノードN2と電源VGPLとの間にはキャパシタC3が接続される。
【0044】
基準点N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(n)及びNSB(n)に接続される。トランジスタT1F,T1Bは、端子NSF(n)又はNSB(n)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0045】
互いに並列に基準点N1と電源VGPLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGPLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(n)に接続され、T9Bはゲートを端子NRB(n)に接続され、N2,端子NRF(n),NRB(n)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは、端子NRF(n)又はNRB(n)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0046】
ここで、基準点N1がHレベルにセットされる期間以外はノードN2がHレベルに設定される。トランジスタT2は、ノードN2がHレベルの期間オンするので、比較的長時間通電状態となる。その結果、トランジスタT2のしきい値電圧Vth(T2)は正方向にシフトし、T2が基準点N1をLレベルに固定する能力は低下する。一方、基準点N1のセット期間(第n段の出力期間)以外でもT5のドレインにはクロック信号V(n)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタT5のサイズは大きくする必要があり、それと共にCgdも大きくなり、基準点N1の電位浮き上がりも大きくなる。そこで、T9F,T9Bを設けてN1を好適にLレベルにリセットするようにしている。
【0047】
ノードN2は、ダイオード接続されたT3及びC3を介してクロック信号V(n+4)の信号線に接続される。トランジスタT3は、クロック信号V(n+4)の電位がHレベルとなるとノードN2の電位をHレベルに設定する。なお、全クロック信号の電位をHレベルにしてもノードN2の電位をHレベルに設定することができる。
【0048】
互いに並列にノードN2と電源VGPLとの間に接続されたトランジスタT4,T7F,T7Bは、N2とVGPLとの間を断続するスイッチ素子として機能する。T4はゲートをN1に接続され、T7Fはゲートを端子NSF(n)に接続され、T7Bはゲートを端子NSB(n)に接続され、N1,端子NSF(n),NSB(n)のいずれかの電位がHレベルとなるとノードN2の電位をLレベルに設定する。
【0049】
次にダミー段の単位レジスタ回路38について説明する。上述したようにダミー段に関しては、端子NSF,NSB,NRF,NRBへ出力パルスを供給する他の段の出力信号が存在しない場合がある。他の段からの出力信号が存在しない端子は、具体的には、第1段のNSF、第1,3段のNRB、第(n+4)段のNSB、第(n+2),(n+4)段のNRFである。
【0050】
これらのうちセット端子NSF,NSBは出力パルスの生成準備として基準点N1をHレベルにセットする信号を入力するために用いられる。そこで、第1段のNSFには、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力する。また、第(n+4)段のNSBには、逆シフトの開始時に逆方向トリガ信号VSTBのパルスを入力する。
【0051】
一方、リセット端子NRF,NRBは出力パルスの生成後、基準点N1をLレベルにリセットする信号を入力するために用いられる。N1をLレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段の出力はゲート信号線20の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第(n+2),(n+4)段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第1,3段の出力は他の段の基準点N1をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。そこで、順シフトにおける第(n+2),(n+4)段の端子NRF、逆シフトにおける第1,3段の端子NRBには、次のフレームに対するシフト動作の開始までにHレベルの何らかの信号を入力して、当該段の基準点N1をリセット状態とすれば足りる。その一例として、本実施形態では、第(n+2),(n+4)段のNRFには順方向トリガ信号VSTFを入力し、第1,3段のNRBには逆方向トリガ信号VSTBを入力する構成としている。
【0052】
主要段は、駆動対象負荷として出力端子NOUTにゲート信号線20及び複数の画素回路12を接続される。大画面化によるゲート信号線20の長さの増加、及び高解像度化によるゲート信号線20に接続される画素回路12の数の増加に応じて、当該駆動対象負荷は大きくなる。主要段の出力トランジスタT5は、当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅(チャネル幅)を大きく設計される。例えば、主要段のT5は、5000μm程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線20に接続されないので、その出力トランジスタT5の駆動能力は主要段より低く設定される。例えば、ダミー段のT5は、主要段のT5のチャネル幅の1/10である500μm程度に設定される。このように、ダミー段のトランジスタT5のサイズが小さくなり、ダミー段の単位レジスタ回路38を縮小できる。また、ダミー段の消費電力が低減される。
【0053】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様である。
【0054】
次に、双方向シフトレジスタ30の動作について説明する。図4は、順シフト動作における各種信号波形の一例を示すタイミング図である。
【0055】
順シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は、時刻t0にて奇数行駆動用の順方向トリガ信号VSTFのパルスを生成した後、1H期間遅れた時刻t1にて偶数行駆動用の順方向トリガ信号VSTF2のパルスを生成する(時刻t1)。一方、奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2は、順シフトの垂直帰線期間までLレベルに固定される。
【0056】
クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号V(j)のパルス立ち上がりから1H遅れてクロック信号V(j+1)のパルスを立ち上げ、また、クロック信号V8のパルス立ち上がりから1H遅れてクロック信号V1のパルスを立ち上げる。
【0057】
ここではまず、ゲート線駆動回路14Rの主要段(第n段)の単位レジスタ回路38の順シフト動作を説明する。
【0058】
第n段の動作の前には第1,3,・・・,(n−4),(n−2)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。端子NSF(n)に第(n−2)段の出力信号G(n−2)のパルスが入力されると(時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。また、このときT7Fもオンすることにより、T4だけの場合より速やかにノードN2がLレベルに設定される。当該ノードN2の電位はキャパシタC3に保持される。ノードN2がLレベルであることにより、T2及びT6はオフ状態である。
【0059】
第(n−2)段の出力パルスはクロックV(n−2)のパルス(クロックV(n)より2H先行して立ち上がるパルス)に同期して発生し、時刻t2から2H経った時刻t3では第n段へクロック信号V(n)のパルスが入力される。クロック信号V(n)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果によりN1の電位がさらに上昇し、クロック信号V(n)のパルスは電位低下することなく信号G(n)のパルスとなって端子NOUT(n)から出力される。この信号G(n)のパルスは第(n+2)段の端子NSFに入力され、当該段のN1をHレベルにセットする。
【0060】
時刻t4にてクロック信号V(n)のパルスが立ち下がると、信号G(n)のパルスも立ち下がる。一方、基準点N1の電位はHレベルに維持される。
【0061】
時刻t4では、第(n+2)段がクロック信号V(n+2)のパルスに同期して信号G(n+2)のパルスを出力する。第(n+2)段のパルス出力を受けた第(n+4)段は、時刻t4から2H経った時刻t5にて信号G(n+4)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。
【0062】
時刻t5にて第n段は端子NRFに信号G(n+4)のパルスを入力されると、T9Fがオンして基準点N1をLレベルにリセットする。それと同時にクロック信号V(n+4)によりT3もオンしてノードN2をHレベルに引き上げる。その結果、T6がオンして出力端子NOUT(n)を電源VGLに接続する。
【0063】
なお、T3はクロック信号V(n+4)により時刻t5以外のタイミングでも周期的にオンし、基準点N1がセット状態とされる期間を除き、ノードN2をHレベルに良好に維持する。これにより、基準点N1がHレベルにセット状態とされる期間を除き、NOUT(n)はLレベルに維持される。
【0064】
以上の動作にて時刻t2に先行する2H期間には第(n−4)段から端子NRB(n)にパルスが入力されT9Bがオンするが、当該期間は第(n−2)段から端子NSF(n)へのパルス入力で基準点N1がHレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻t4〜t5の2H期間には第(n+2)段から端子NSB(n)にパルスが入力され、T1Bを介して端子NSB(n)から基準点N1にHレベルの電位が印加されるが、当該期間は第(n+4)段から端子NRF(n)へのパルス入力で基準点N1がLレベルにリセットされる前であるので、上述の動作に影響を与えない。
【0065】
また、基準点N1をHレベルにセットするタイミングは、クロック信号V(n)の複数のパルスのうち時刻t3のパルスに1周期先行するパルスよりも後であり、基準点N1をLレベルにリセットするタイミングは、1周期後に生成されるパルスよりも前であるので、端子NOUT(n)からのパルス出力は時刻t3のクロックパルスに同期した1回だけである。
【0066】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第n段と同様である。また、第(n+2),(n+4)段のダミー段には2つ後の段が存在しない。そこで、既に述べたように第(n+2),(n+4)段は端子NRFに順方向トリガ信号VSTFのパルスを入力する構成としている。第(n+2),(n+4)段の基準点N1は1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時に生成される信号VSTFのパルスを受けてLレベルにリセットされる。
【0067】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0068】
図5は、逆シフト動作における各種信号波形の一例を示すタイミング図である。
【0069】
逆シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は、時刻t0にて偶数行駆動用の逆方向トリガ信号VSTB2のパルスを生成した後、1H期間遅れた時刻t1にて奇数行駆動用の逆方向トリガ信号VSTBのパルスを生成する(時刻t1)。一方、奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2は、逆シフトの垂直帰線期間までLレベルに固定される。
【0070】
クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号V(j+1)のパルス立ち上がりから1H遅れてクロック信号V(j)のパルスを立ち上げ、また、クロック信号V1のパルス立ち上がりから1H遅れてクロック信号V8のパルスを立ち上げる。
【0071】
シフトレジスタ部32の各段の単位レジスタ回路38は、端子NSFに関する部分と端子NSBに関する部分とが対称な回路構成とされ、端子NRFに関する部分と端子NRBに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路14を駆動に用いる4相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路38は端子NSBに自段よりクロック1相分先行して、つまり2H期間先行して生成された出力パルスを受けて基準点N1をセット状態とし、端子NRBに自段よりクロック2相分後、つまり4H遅れて生成された出力パルスを受けて基準点N1をリセット状態とするように構成されている。また、シフトレジスタ部32の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0072】
例えば、ゲート線駆動回路14Rの第(n+4)段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(n+4)のパルスに同期して、出力信号G(n+4)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0073】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0074】
ここで、自段を基点として、リセット端子NRFにパルスを入力する他の段を、セット端子NSBにパルスを入力する他の段より遠い段に設定し、かつリセット端子NRBにパルスを入力する他の段を、セット端子NSFにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子NSB,NRBに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子NSF,NRFに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子NSF,NRFの入力のみを選択的に受け付け、一方、逆シフト動作時には端子NSB,NRBの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部32及びそれを構成する単位レジスタ回路38はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路38の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部32に沿って配する必要がないので、ゲート線駆動回路14の水平方向のサイズ増加を抑制できる。
【0075】
なお、順シフト動作にて説明したように、基準点N1をリセットする動作に同期して、クロック信号を用いてT3をオンしてノードN2をHレベルに引き上げる。本実施形態では、片側のゲート線駆動回路14を駆動するクロックを4相とし、例えば、ゲート線駆動回路14R側の主要段である第n段の単位レジスタ回路38では自段の出力トランジスタT5への出力制御クロック信号V(n)にクロック2相分遅れたタイミングで基準点N1をリセットする。この基準点N1のリセットのタイミングでT3をオンするクロック信号は順シフトではV(n+4)であり、逆シフトではV(n−4)となり、これらは同相である。すなわち本実施形態ではT3を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。
【0076】
さて、上記実施形態では、ゲート線駆動回路14L,14Rのそれぞれを4相駆動とし、ゲート線駆動回路14L,14Rそれぞれにおける第k段の単位レジスタ回路38に基本的に第(k−2)段,第(k−1)段,第(k+1)段,第(k+2)段の出力を入力し、第(k−1)段,第(k+1)段の出力パルスで基準点N1がHレベルにセットされ、第(k−2)段,第(k+2)段の出力パルスで基準点N1がLレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点N1のHレベルをLレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点N1がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点N1の電位がHレベルより高い電位からLレベルへ一気に引き下げられると共にトランジスタT6がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。
【0077】
なお、上記実施形態の構成に限らず、一般的には、シフトレジスタ部32を駆動するクロック信号をM相(Mは3以上の整数)とし、αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、第k段の単位レジスタ回路38に第(k−βb)段,第(k−αf)段,第(k+αb)段,第(k+βf)段の出力を入力し、第(k−αf)段,第(k+αb)段の出力パルスで基準点N1がHレベルにセットされ、第(k−βb)段,第(k+βf)段の出力パルスで基準点N1がLレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。
【0078】
ちなみに、αf<βb及びαb<βfという条件からβf,βbは2以上であり、この条件からはNは3以上であればよい。しかし、上記実施形態のように先頭にβb段、後尾にβf段のダミー段を設ける双方向シフトレジスタでは、順シフト及び逆シフトを行うために主要段を最低2段必要とすることからNは6以上となる。
【0079】
なお、この一般的な場合のシフトレジスタ部32の両端部の単位レジスタ回路38の端子NSF,NSB,NRF,NRBへも、上述のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数N段の双方向シフトレジスタにおいて、第1〜αf段の端子NSFには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点N1をHレベルにセットする。また第(N−αb+1)〜N段の端子NSBには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点N1をセット状態とする。また、第(N−βf+1)〜N段の端子NRFに入力するリセット信号として、順方向トリガ信号を用いることができる。第1〜βb段の端子NRBに入力するリセット信号として、逆方向トリガ信号を用いることができる。
【0080】
αfは順シフト動作にて基準点N1がセットされてから出力パルスが立ち上がるまでの「先行セット期間」に相当し、αbは逆シフト動作における「先行セット期間」に相当する(βfは順シフト動作における「後続セット期間」に相当し、βbは逆シフト動作における「後続セット期間」に相当する)。この先行セット期間が長くなると、キャパシタC1によって保持されたN1の電位がT9FやT9Bのリーク電流等により低下して、T5のドレインへのクロックパルス入力時にT5のゲートが端子NOUTからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタC1の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαf及びαbを1に設定して先行セット期間を短くする構成が好適である。
【0081】
また、順シフト動作と逆シフト動作とにおける画像表示装置10の動作を対称にする観点からαf=αb、βf=βbとすることが好適である。
【0082】
M=4、βf=βb=2とする上記実施形態では、上述したようにT3の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにT3の制御を双方向で共通のクロック信号で行う構成は、βf+βb=Mのときに実現される。
【0083】
なお、上記実施形態において、順シフト動作で逆方向トリガ信号VSTBをLレベルに固定すると、順シフト動作では、第1〜βb段の逆方向リセット端子NRBにゲートを接続されるT9Bはオフ状態に維持され、第(N−αb+1)〜N段の逆方向セット端子NSBにゲートを接続されるT1B,T7Bもオフ状態に維持される。また、逆シフト動作で順方向トリガ信号VSTFをLレベルに固定すると、逆シフト動作では第(N−βf+1)〜N段の順方向リセット端子NRFにゲートを接続されるT9Fはオフ状態に維持され、第1〜αf段の順方向セット端子NSFにゲートを接続されるT1F,T7Fもオフ状態に維持される。
【0084】
このように、ドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Vthシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはnチャネルのトランジスタではしきい値電圧Vthが負方向にシフトして低下し、リーク電流を生じやすくなる。Vthシフトは特にa−Si薄膜トランジスタ(TFT)トランジスタにて問題となる。例えば、Vthシフトを起こしたトランジスタは、一旦、オンして電流を流すことによりVthシフトを解消できることが知られている。
【0085】
そこで、上記実施形態におけるシフトレジスタ部32の駆動方法において、トリガ信号生成部36は、順シフトが複数フレームに亘り反復される場合には、当該反復動作の合間の期間(順シフトの垂直帰線期間)に奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2をHレベルに切り替えてT1B,T7B,T9Bをオンする。一方、トリガ信号生成部36は、逆シフトが反復される場合には、当該反復動作の合間の期間(逆シフトの垂直帰線期間)に奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2をHレベルに切り替えてT1F,T7F,T9Fをオンする。これにより、ダミー段においてT1F,T7F,T9F又はT1B,T7B,T9Bからの電流のリークによる基準点N1の電位低下を抑制することができ、シフトレジスタ部32のシフト動作を安定させることができる。
【0086】
ここで、図6〜図9に基づいて、順シフト動作時に逆方向トリガ信号VSTB,VSTB2をHレベルに切り替えるタイミングの例と、逆シフト動作時に順方向トリガ信号VSTF,VSTF2をHレベルに切り替えるタイミングの例について説明する。
【0087】
図6及び図7は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路14R,14Lそれぞれの後尾段の単位レジスタ回路38が出力パルスを生じた直後のタイミングで、逆方向トリガ信号VSTB,VSTB2をHレベルにすることが望ましい。例えば、ゲート線駆動回路14Rにおいて、図6に示す時刻t4〜t5の2H期間(後続セット期間)に逆方向トリガ信号VSTBをHレベルにすれば、第1,3段のT9B及び第(n+4)段のT1B,T7Bのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。逆方向トリガ信号VSTBをHレベルにする期間は、時刻t4〜t5の2H期間全部である必要はなく、少なくとも基準点N1の電位が落ち込むタイミングを含む期間であればよい。一方、逆シフト動作では、ゲート線駆動回路14R,14Lそれぞれの第1段が出力パルスを生じた直後のタイミングで、順方向トリガ信号VSTF,VSTF2をHレベルにすることが望ましい。例えば、ゲート線駆動回路14Rにおいて、図7に示す時刻t4〜t5の2H期間(後続セット期間)に順方向トリガ信号VSTFをHレベルにすれば、第1段のT1F,T7F及び第(n+2),(n+4)段のT9Fのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。順方向トリガ信号VSTFをHレベルにする期間は、時刻t4〜t5の2H期間全部である必要はなく、少なくとも基準点N1の電位が落ち込むタイミングを含む期間であればよい。
【0088】
図8及び図9は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の他の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路14R,14Lそれぞれの後尾段の単位レジスタ回路38が出力パルスを生じる直前のタイミングで、逆方向トリガ信号VSTB,VSTB2をHレベルにしてもよい。例えば、ゲート線駆動回路14Rにおいて、図8に示す時刻t2〜t3の2H期間(先行セット期間)に逆方向トリガ信号VSTBをHレベルにすれば、第1,3段のT9B及び第(n+4)段のT1B,T7Bのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。一方、逆シフト動作では、ゲート線駆動回路14R,14Lそれぞれの第1段が出力パルスを生じる直前のタイミングで、順方向トリガ信号VSTF,VSTF2をHレベルにしてもよい。例えば、ゲート線駆動回路14Rにおいて、図9に示す時刻t2〜t3の2H期間(先行セット期間)に順方向トリガ信号VSTFをHレベルにすれば、第1段のT1F,T7F及び第(n+2),(n+4)段のT9Fのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。
【0089】
また、順シフト動作では、図10に示すように、逆方向トリガ信号VSTB,VSTB2のHレベル(VVSTB,VVSTB2)をクロック信号V1〜V8のHレベル(VVn)より高くしてもよい。一方、逆シフト動作では、図11に示すように、順方向トリガ信号VSTF,VSTF2のHレベル(VVSTF,VVSTF2)をクロック信号V1〜V8のHレベル(VVn)より高くしてもよい。基準点N1の電位はクロック信号V1〜V8の電位と同等以下であるため(N1電位≦前段出力電位≦クロック信号電位)、これにより、T1F,T7F,T9F又はT1B,T7B,T9BのVthシフトをより確実に解消することができる。
【0090】
さらに、単位レジスタ回路は、図3に示すものに限られず、順方向セット端子NSF及び逆方向セット端子NSBと、順方向リセット端子NRF及び逆方向リセット端子NRBと、端子NSF,NSBのいずれかにセット信号を入力されると基準点の電位を第1の電位に設定するセット回路と、端子NRF,NRBのいずれかにリセット信号を入力されると基準点の電位を第2の電位に設定するリセット回路と、基準点が第1の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。例えば、上述したT3を順シフトと逆シフトとで共通のクロック信号で制御できる条件(βf+βb=M)を満たさない場合には、T3のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の1つの変形例となる。
【0091】
なお、上記実施形態では、双方向シフトレジスタ30を構成するトランジスタとしてnチャネルのトランジスタを用いる例を説明したが、トランジスタはpチャネルであってもよい。また、トランジスタは、TFTであってもMOSFETであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン(a−Si)、多結晶シリコン(poly−Si)のいずれでもよく、またIGZO(インジウムガリウム亜鉛オキサイド)等の酸化物半導体であってもよい。
【0092】
[実施形態2]
以下、上記実施形態1と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。
【0093】
図12A〜図12Eは、実施形態2に係る双方向シフトレジスタ30の単位レジスタ回路38(ゲート線駆動回路14R側)の回路図であり、図12Aは第1段、図12Bは第3段、図12Cは第n段(図3と同じ)、図12Dは第(n+2)段、図12Eは第(n+4)段の単位レジスタ回路38を表している。図2に示すように、このうち第1,3段は先頭ダミー段、第n段は主要段の後端、第(n+2),(n+4)段は後尾ダミー段である。
【0094】
実施形態2に係る単位レジスタ回路38は、実施形態1に係る単位レジスタ回路38と比較して、先頭ダミー段である第1段のT1F,T7Fと、第1,3段のT9Bと、後尾ダミー段である第(n+4)段のT1B,T7Bと、後尾ダミー段である第(n+2),(n+4)段のT9Fと、がそれぞれダブルゲート構造になっている点が相違する。
【0095】
順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合(図13参照)、第(n+4)段のT1Bに代えてT1B’とT1B”とからなるダブルゲート構造を採用すると、T1B’のソースとT1B”のドレインとを接続するノードN3Bの電位が常時Lレベルとなるため、T1B”のしきい値電圧が負方向にシフトしたとしても、T1B’のしきい値電圧についてはシフトしないとみなすことができる。これにより、T1B’及びT1B”を介した電流のリークを抑制することができる。一方、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合(図14参照)、第1段のT1Fに代えてT1F’とT1F”とからなるダブルゲート構造を採用すると、T1F’のソースとT1F”のドレインとを接続するノードN3Fの電位が常時Lレベルとなるため、T1F”のしきい値電圧が負方向にシフトしたとしても、T1F’のしきい値電圧についてはシフトしないとみなすことができる。これにより、T1F’及びT1F”を介した電流のリークを抑制することができる。第1段のT7F、第1,3段のT9B、第(n+4)段のT7B、及び第(n+2),(n+4)段のT9Fをそれぞれダブルゲート構造にする理由も同様である。
【0096】
図15Aは、図12A(第1段)に示す構造A1の変形例を示す図である。図15Aには、T1F’とT1F”とが直列接続された構造が示されている。具体的には、T1F’のソースとT1F”のドレインとがノードN3Fで接続され、T1F”のソースに基準点N1が接続され、T1F’のゲート及びドレインに順方向トリガ信号VSTFが入力され、T1F”のゲートに補助トリガ信号VSTF’が入力されている。補助トリガ信号VSTF’は、順シフトの開始時にHレベルに立ち上がるだけでなく(順方向トリガ信号VSTFと同様)、逆シフト動作時にも所定のタイミング(例えば第1段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12Aに示すダブルゲート構造A1を図15Aに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合でも、補助トリガ信号VSTF’がHレベルに立ち上がるタイミングでT1F”のしきい値電圧が正方向にシフトするため、直接接続されたT1F’及びT1F”を介した電流のリークを抑制することができる。
【0097】
図15Bは、図12A(第1段)及び図12B(第3段)に示す構成A9の変形例を示す図である。図15Bには、T9B’とT9B”とが直列接続された構造が示されている。具体的には、T9B’のソースとT9B”のドレインとがノードN4Bで接続され、T9B’のドレインに基準点N1が接続され、T9B”のソースに電源VGPLが接続され、T9B’のゲートに補助トリガ信号VSTB’が入力され、T9B”のゲートに逆方向トリガ信号VSTBが入力されている。補助トリガ信号VSTB’は、逆シフトの開始時にHレベルに立ち上がるだけでなく(逆方向トリガ信号VSTBと同様)、順方向シフト時にも所定のタイミング(例えば第(n+4)段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12A及び図12Bに示すダブルゲート構造A9を図15Bに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合でも、補助トリガ信号VSTB’がHレベルに立ち上がるタイミングでT9B’のしきい値電圧が正方向にシフトするため、直接接続されたT9B’及びT9B”を介した電流のリークを抑制することができる。
【0098】
図15Cは、図12E(第(n+4)段)に示す構造B1の変形例を示す図である。図15Cには、T1B’とT1B”とが直列接続された構造が示されている。具体的には、T1B’のソースとT1B”のドレインとがノードN3Bで接続され、T1B”のソースに基準点N1が接続され、T1B’のゲート及びドレインに逆方向トリガ信号VSTBが入力され、T1B”のゲートに補助トリガ信号VSTB’が入力されている。補助トリガ信号VSTB’は、逆シフトの開始時にHレベルに立ち上がるだけでなく(逆方向トリガ信号VSTBと同様)、順方向シフト時にも所定のタイミング(例えば第(n+4)段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12Eに示すダブルゲート構造B1を図15Cに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合でも、補助トリガ信号VSTB’がHレベルに立ち上がるタイミングでT1B”のしきい値電圧が正方向にシフトするため、直接接続されたT1B’及びT1B”を介した電流のリークを抑制することができる。
【0099】
図15Dは、図12D(第(n+2)段)及び図12E(第(n+4)段)に示す構造B9の変形例を示す図である。図15Dには、T9F’とT9F”とが直列接続された構造が示されている。具体的には、T9F’のソースとT9F”のドレインとがノードN4Fで接続され、T9F’のドレインに基準点N1が接続され、T9F”のソースに電源VGPLが接続され、T9F’のゲートに補助トリガ信号VSTF’が入力され、T9F”のゲートに順方向トリガ信号VSTFが入力されている。補助トリガ信号VSTF’は、順シフトの開始時にHレベルに立ち上がるだけでなく(順方向トリガ信号VSTFと同様)、逆シフト動作時にも所定のタイミング(例えば第1段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12D及び図12Eに示すダブルゲート構造B9を図15Dに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合でも、補助トリガ信号VSTF’がHレベルに立ち上がるタイミングでT9F’のしきい値電圧が正方向にシフトするため、直接接続されたT9F’及びT9F”を介した電流のリークを抑制することができる。
【0100】
図16Aは、図15Aに示す構造の変形例を示す図である。図16Aには、トランジスタTN3Fを介してノードN3Fが電源VGPLに接続された構造が示されている。TN3Fは、ドレインをノードN3Fに接続され、ソースを電源VGPLに接続され、ゲートに第5段の出力信号G5を入力されており、第5段から出力されるパルスに応じてオンしノードN3Fの電位をLレベルに引き下げる。このため、図12Aに示すダブルゲート構造A1を図16Aに示す構造に置き換えると、直接接続されたT1F’及びT1F”を介した電流のリークをより確実に抑制することができる。
【0101】
図16Bは、図15Bに示す構造の変形例を示す図である。図16Bには、トランジスタTN4Bを介してノードN4Bが電源VGPLに接続された構造が示されている。TN4Bは、ドレインをノードN4Bに接続され、ソースを電源VGPLに接続され、ゲートに第5段の出力信号G5を入力されており、第5段から出力されるパルスに応じてオンしノードN4Bの電位をLレベルに引き下げる。このため、図12A及び図12Bに示すダブルゲート構造A9を図16Bに示す構造に置き換えると、直接接続されたT9B’及びT9B”を介した電流のリークをより確実に抑制することができる。
【0102】
図16Cは、図15Cに示す構造の変形例を示す図である。図16Cには、トランジスタTN3Bを介してノードN3Bが電源VGPLに接続された構造が示されている。TN3Bは、ドレインをノードN3Bに接続され、ソースを電源VGPLに接続され、ゲートに第n段の出力信号G(n)を入力されており、第n段から出力されるパルスに応じてオンしノードN3Bの電位をLレベルに引き下げる。このため、図12Eに示すダブルゲート構造B1を図16Cに示す構造に置き換えると、直接接続されたT1B’及びT1B”を介した電流のリークをより確実に抑制することができる。
【0103】
図16Dは、図15Dに示す構造の変形例を示す図である。図16Dには、トランジスタTN4Fを介してノードN4Fが電源VGPLに接続された構造が示されている。TN4Fは、ドレインをノードN4Fに接続され、ソースを電源VGPLに接続され、ゲートに第n段の出力信号G(n)を入力されており、第n段から出力されるパルスに応じてオンしノードN4Fの電位をLレベルに引き下げる。このため、図12D及び図12Eに示すダブルゲート構造B9を図16Dに示す構造に置き換えると、直接接続されたT9F’及びT9F”を介した電流のリークをより確実に抑制することができる。
【0104】
なお、以上のようなダブルゲート構造及びその変形例は、順方向トリガ信号VSTF及び逆方向トリガ信号VSTBをLレベルに固定する場合だけでなく、実施形態1のように(図6〜図11参照)、順方向トリガ信号VSTF及び逆方向トリガ信号VSTBを垂直帰線期間中にHレベルに切り替える場合にも有効である。また、トランジスタTN3F,TN3B,TN4F,TN4Bは、他の段から出力されるパルスまたはクロックパルスなどに応じてオンするスイッチ素子に置き換えることも可能である。また、図12A(第1段)のT7F及び第12E(第(n+4)段)のT7Bについても、上記と同様の変形例を適用することができる。
【0105】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様である。
【0106】
なお、実施形態1で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。
【符号の説明】
【0107】
10 画像表示装置、12 画素回路、14,14L,14R ゲート線駆動回路、16 データ線駆動回路、18 制御回路、20 ゲート信号線、22 データ線、30 双方向シフトレジスタ、32 シフトレジスタ部、34 クロック信号生成部、36 トリガ信号生成部、38 単位レジスタ回路。
【技術分野】
【0001】
本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。
【背景技術】
【0002】
画像表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現される。それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路の縮小も求められる。
【0003】
通常、ゲート線への電圧は、垂直走査方向における画像データの入力順序に対応させて、画像の上から下へ向けた順番で片方向(順方向)に印加される。シフトレジスタを双方向に(順方向だけでなく逆方向にも)駆動可能とすれば、下から上へ向けた走査線の順番で入力画像データを画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。
【0004】
ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを1回出力する動作を垂直走査等に連動して行う。
【0005】
図17は、単位レジスタ回路の基本構成を示す回路図である(特許文献1参照)。第n段の単位レジスタ回路の出力端子(GOUT[n])とクロック信号源CKとの間には、出力トランジスタM1が、また端子(GOUT[n])と電源VOFFとの間にはトランジスタM2が接続される。図18は、単位レジスタ回路の動作を説明する信号波形図である(特許文献1参照)。単位レジスタ回路に前段の出力パルスGOUT[n−1]が入力されると、M1のゲートにつながるノードN3(キャパシタCの一方端)の電位は電源VONに接続され、トランジスタをオンする電位であるHigh(H)レベルに引き上げられる。また、N3がHレベルのとき、ノードN4は電源VOFFに接続されてトランジスタをオフする電位であるLow(L)レベルに設定され、M2はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態でクロック信号CKV(CK)がLレベルからHレベルに遷移すると、M1のソース−ゲート間に接続されたキャパシタCを介してN3の電位がさらに上昇し、クロック信号CKVのHレベルが出力GOUT[n]に現れる。
【0006】
一方、クロック信号CKVのHレベルからLレベルへの遷移では、N3の電位は低下し、また出力GOUT[n]の電圧も低下する。このとき、第(n+1)段へのクロック信号CKVBの立ち上がりに連動して、後段の出力信号GOUT[n+1]にパルスが生成され第n段の単位レジスタ回路に入力される。GOUT[n+1]のパルスはN3の電位を引き下げると共に、N4の電位を引き上げてM2をオン状態とし、出力端子をVOFFに接続する。これらの動作により、出力信号GOUT[n]のパルスの出力が終了する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−157508号公報
【特許文献2】特開2009−272037号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
双方向の駆動を実現するために、順方向駆動時に用いる構成及び逆方向駆動時に用いる構成の両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。
【0009】
しかしながら、そのような単位レジスタ回路を採用する双方向シフトレジスタを連続して片方向駆動させると、上記スイッチ素子のしきい値電圧が負方向にシフトして、動作が不安定になることがある。
【0010】
本発明は上記課題を解決するためになされたものであり、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明に係る双方向シフトレジスタは、N段(Nは6以上の整数)に従属接続された単位レジスタ回路を含み、第k段(kは1≦k≦Nなる整数)の出力パルスG(k)を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、M相(Mは3以上の整数)のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、第k段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第1電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第2電位に設定するリセット回路と、前記基準点が前記第1電位である状態では、入力される前記クロックパルスに同期して前記出力パルスG(k)を出力する出力回路と、を備え、αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、第k段の前記セット回路は、前記順方向セット端子に出力パルスG(k−αf)(但しk>αf)又は前記順方向トリガ信号(但しk≦αf)を、一方、前記逆方向セット端子に出力パルスG(k+αb)(但しk≦N−αb)又は前記逆方向トリガ信号(但しk>N−αb)を、それぞれ前記セット信号として入力され、第k段の前記リセット回路は、前記順方向リセット端子に出力パルスG(k+βf)(但しk≦N−βf)又は前記順方向トリガ信号(但しk>N−βf)を、一方、前記逆方向リセット端子に出力パルスG(k−βb)(但しk>βb)又は前記逆方向トリガ信号(但しk≦βb)をそれぞれ前記リセット信号として入力される。
【0012】
本発明の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力された直後のクロックβf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力された直後のクロックβb相分の期間に前記順方向トリガ信号を生成する。
【0013】
本発明の他の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力される直前のクロックαf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力される直前のクロックαb相分の期間に前記順方向トリガ信号を生成する。
【0014】
本発明の他の一態様では、前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高い。
【0015】
本発明の他の一態様では、第k段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の逆方向スイッチと、を含み、第k段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の逆方向スイッチと、を含む。
【0016】
本発明の他の一態様では、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタである。
【0017】
本発明の他の一態様では、前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第1の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第1の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の順方向セットトランジスタと、を備え、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第1の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の逆方向リセットトランジスタと、を備え、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第1の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第1の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の逆方向セットトランジスタと、を備え、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第1の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の順方向リセットトランジスタと、を備える。
【0018】
この態様では、第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記第1の順方向セットトランジスタのソース端子と前記第2の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記第1の逆方向リセットトランジスタのソース端子と前記第2の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記第1の逆方向セットトランジスタのソース端子と前記第2の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記第1の順方向リセットトランジスタのソース端子と前記第2の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備えてもよい。
【0019】
本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、上記双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、を有する。
【発明の効果】
【0020】
本発明によれば、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置が得られる。
【図面の簡単な説明】
【0021】
【図1】実施形態1,2に係る画像表示装置の構成を示す模式図である。
【図2】実施形態1,2に係る双方向シフトレジスタの構成を示す模式図である。
【図3】実施形態1に係る双方向シフトレジスタの第n段の単位レジスタ回路の回路図である。
【図4】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図5】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図6】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図7】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図8】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図9】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図10】実施形態1に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図11】実施形態1に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。
【図12A】実施形態2に係る双方向シフトレジスタの第1段の単位レジスタ回路の回路図である。
【図12B】実施形態2に係る双方向シフトレジスタの第3段の単位レジスタ回路の回路図である。
【図12C】実施形態2に係る双方向シフトレジスタの第n段の単位レジスタ回路の回路図である。
【図12D】実施形態2に係る双方向シフトレジスタの第(n+2)段の単位レジスタ回路の回路図である。
【図12E】実施形態2に係る双方向シフトレジスタの第(n+4)段の単位レジスタ回路の回路図である。
【図13】実施形態2に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。
【図14】実施形態2に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。
【図15A】図12Aに示す構造A1の変形例を示す図である。
【図15B】図12A及び図12Bに示す構造A9の変形例を示す図である。
【図15C】図12Eに示す構造B1の変形例を示す図である。
【図15D】図12D及び図12Eに示す構造B9の変形例を示す図である。
【図16A】図15Aに示す構造の変形例を示す図である。
【図16B】図15Bに示す構造の変形例を示す図である。
【図16C】図15Cに示す構造の変形例を示す図である。
【図16D】図15Dに示す構造の変形例を示す図である。
【図17】従来の単位レジスタ回路の構成を示す回路図である。
【図18】従来の単位レジスタ回路の動作を説明する信号波形図である。
【発明を実施するための形態】
【0022】
以下、本発明の実施形態1,2を図面に基づいて説明する。
【0023】
図1は、実施形態1,2に係る画像表示装置10の構成を示す模式図である。画像表示装置10は、例えば液晶ディスプレイなどである。画像表示装置10は、複数の画素回路12、ゲート線駆動回路14、データ線駆動回路16及び制御回路18を有する。
【0024】
画素回路12は、画素に対応して表示部にマトリクス状に配列される。
【0025】
ゲート線駆動回路14には、複数のゲート信号線20が接続される。各ゲート信号線20には、水平方向(行方向)に並ぶ複数の画素回路12が接続される。ゲート線駆動回路14は、ゲート信号線20に順番にゲート信号を出力し、当該ゲート信号線20に接続される画素回路12をデータ書き込み可能にする。
【0026】
データ線駆動回路16には、複数のデータ線22が接続される。各データ線22には、垂直方向(列方向)に並ぶ複数の画素回路12が接続される。データ線駆動回路16は、1走査線分の画像データをデータ線22に出力する。各データ線22に出力されたデータは、ゲート信号により書き込み可能とされている画素回路12に書き込まれ、各画素回路12は書き込まれたデータに応じて画素から出射される光の量を制御する。
【0027】
制御回路18は、ゲート線駆動回路14及びデータ線駆動回路16の動作を制御する。
【0028】
画像表示装置10は、ゲート線駆動回路14として表示部の左側部に配置されるゲート線駆動回路14Lと、右側部に配置されるゲート線駆動回路14Rと、を備える。ゲート線駆動回路14Rは、奇数行のゲート信号線20にゲート信号を供給し、ゲート線駆動回路14Lは、偶数行のゲート信号線20にゲート信号を供給する。ゲート線駆動回路14及び制御回路18は、双方向シフトレジスタを構成し、ゲート信号線20にゲート信号を供給する順序を、表示部の上側から下側へ向かう順方向(図1の上から下へ向かう方向)と、下側から上側へ向かう逆方向(図1の下から上へ向かう方向)と、に切り替えることができる。
【0029】
図2は、画像表示装置10のゲート信号線20の走査に用いる双方向シフトレジスタ30の構成を示す模式図である。双方向シフトレジスタ30は、シフトレジスタ部32、クロック信号生成部34及びトリガ信号生成部36を含んで構成される。シフトレジスタ部32は、ゲート線駆動回路14に設けられ、クロック信号生成部34及びトリガ信号生成部36は、例えば制御回路18に設けられる。シフトレジスタ部32は、従属接続された複数段の単位レジスタ回路38からなる。
【0030】
図2は、一例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分を示している。ゲート線駆動回路14Rは、奇数行つまり2行ごとのゲート信号線20を2H(Hは1行の水平走査期間である)ずれたタイミングで順次駆動する。一方、ゲート線駆動回路14Lは、偶数行のゲート信号線20を奇数行とは1Hずれたタイミングでゲート信号線20を順次駆動する。片側のゲート線駆動回路14のシフトレジスタ部32は4相のクロックで駆動する構成とするが、上述のように両側で互いに1H位相がずれた駆動とするため、クロック信号生成部34は8相のクロック信号V1〜V8を生成する。各クロック信号には8H周期で2H幅のパルスが発生され、位相が隣接するクロック信号同士、つまりV(j)とV(j+1)(jは1≦j≦7なる自然数)とは1H期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Hレベルに維持される2H期間のうち1H期間が互いにオーバーラップする。クロック信号生成部34は、それぞれ2Hずつ位相がずれた信号の組であるV1,V3,V5,V7からなる第1のセットをゲート線駆動回路14Rへ供給し、V2,V4,V6,V8からなる第2のセットをゲート線駆動回路14Lへ供給する。各段の単位レジスタ回路38には、複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号(出力制御クロック信号)が1つ対応付けられる。
【0031】
クロック信号生成部34は、シフトレジスタ部32の順シフト動作時には順方向で順番に、つまりV1,V2,・・・,V8,V1,・・・の順序でクロックパルスを生成する。一方、クロック信号生成部34は、逆シフト動作時には逆方向で順番に、つまりV8,V7,・・・,V1,V8,・・・の順序でクロックパルスを生成する。そして、クロック信号生成部34は、生成したクロックパルスをそれぞれシフトレジスタ部32の各段に供給する。例えば順シフト動作時に、クロック信号生成部34は、ゲート線駆動回路14Rの先頭段(上側)から後尾段(下側)へ向けて、V1,V3,V5,V7,V1,・・・の順序で1段ずつ位相を変えたクロック信号を出力制御クロック信号として供給する。ゲート線駆動回路14Lでは、当該順序はV2,V4,V6,V8,V2,・・・となる。
【0032】
トリガ信号生成部36は、順シフトの開始時に順方向トリガ信号VSTFを生成し、逆シフトの開始時に逆方向トリガ信号VSTBを生成する。具体的には、順シフトの開始時に、信号VSTFにHレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号VSTBにHレベルに立ち上がるパルスを発生させる。さらに、トリガ信号生成部36は、順シフト反復動作の合間の期間(順シフトの垂直帰線期間)に逆方向トリガ信号VSTBを生成し、逆シフト反復動作の合間の期間(逆シフトの垂直帰線期間)に順方向トリガ信号VSTFを生成する(後述)。
【0033】
シフトレジスタ部32は、既に述べたように複数段の単位レジスタ回路38を従属接続した構成を有する。各単位レジスタ回路38は、その出力端子からパルスを出力する。シフトレジスタ部32は、順シフト動作では先頭段の単位レジスタ回路38から順番にパルスを出力し、逆シフト動作では後尾段の単位レジスタ回路38から順番にパルスを出力する。
【0034】
図2に示すように、複数段の単位レジスタ回路38には、出力端子にゲート信号線20が接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線20が接続されないダミー段と、が含まれる。シフトレジスタ部32の総段数は、画像表示装置10の走査線数、つまりゲート信号線20の本数と、先頭ダミー段及び後尾ダミー段の段数と、に応じて定まる。本実施形態では、ダミー段を先頭及び後尾にそれぞれ2段設ける。双方向シフトレジスタ30の第n段の単位レジスタ回路38の出力をG(n)と表すと(本実施形態では、奇数行のゲート信号線20を駆動するゲート線駆動回路14R側の主要段の後端を第n段としている)、ゲート線駆動回路14R側では、ダミー段の出力G1,G3,G(n+2),G(n+4)はゲート信号線20へ出力されず、主要段の出力G(5),・・・,G(n)がゲート信号線20へ出力される。
【0035】
なお、ゲート線駆動回路14L側では、ダミー段の出力G2,G4,G(n+3),G(n+5)はゲート信号線20へ出力されず、主要段の出力G(6),・・・,G(n+1)がゲート信号線20へ出力される。
【0036】
図2には、各単位レジスタ回路38の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばV(ζ)といった記号を用いる。この表記において、8を超える数ζで相が表されるクロック信号V(ζ)は、ζを8で除したときの剰余ξで表されるクロック信号V(ξ)を意味するものとする。
【0037】
[実施形態1]
図3は、実施形態1に係る双方向シフトレジスタ30の第n段の単位レジスタ回路38(ゲート線駆動回路14R側)の回路図である。まず、図3に基づいて主要段である第n段の単位レジスタ回路38の基本構成を説明し、その後、ダミー段である第1段,第3段,第(n+2)段,第(n+4)段の単位レジスタ回路38の構成について基本構成との相違点を中心に説明する。
【0038】
第n段の単位レジスタ回路38は、nチャネルのトランジスタT1F,T1B,T2〜T6,T7F,T7B,T9F,T9B及びキャパシタC1,C3を含んで構成される。
【0039】
第n段の単位レジスタ回路38は、自段のパルスG(n)を出力する出力端子NOUT(n)を有し、また、他の段のパルス又はトリガ信号を入力される端子として順方向セット端子NSF(n)、逆方向セット端子NSB(n)、順方向リセット端子NRF(n)及び逆方向リセット端子NRB(n)を有する。主要段の端子NSF(n)は第(n−2)段から出力信号G(n−2)を入力され、端子NSB(n)は第(n+2)段から出力信号G(n+2)を入力され、端子NRF(n)は第(n+4)段から出力信号G(n+4)を入力され、端子NRB(n)は第(n−4)段から出力信号G(n−4)を入力される。ダミー段に関しては、対応する他の段の出力信号が存在しない場合があり、その場合にはトリガ信号が入力される。ダミー段についてはさらに具体的に後述する。
【0040】
また、第n段の単位レジスタ回路38は、クロック信号生成部34からはV(n),V(n+4)を入力される。
【0041】
さらに各単位レジスタ回路38は、電源VGPLからLレベルの電圧を供給される。
【0042】
出力トランジスタT5は、ドレインを出力制御クロック信号V(n)の信号線に、またソースを出力端子NOUT(n)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点であるノードN1がHレベルである状態で、入力されるクロックパルスV(n)に同期して自段の出力パルスG(n)を出力する出力回路として機能する。
【0043】
また、出力端子NOUT(n)にドレインを接続されるトランジスタT6はソースを電源VGPLに接続され、ゲートに接続されるノードN2の電位に応じてオン/オフを制御される。ノードN2と電源VGPLとの間にはキャパシタC3が接続される。
【0044】
基準点N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(n)及びNSB(n)に接続される。トランジスタT1F,T1Bは、端子NSF(n)又はNSB(n)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0045】
互いに並列に基準点N1と電源VGPLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGPLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(n)に接続され、T9Bはゲートを端子NRB(n)に接続され、N2,端子NRF(n),NRB(n)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは、端子NRF(n)又はNRB(n)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0046】
ここで、基準点N1がHレベルにセットされる期間以外はノードN2がHレベルに設定される。トランジスタT2は、ノードN2がHレベルの期間オンするので、比較的長時間通電状態となる。その結果、トランジスタT2のしきい値電圧Vth(T2)は正方向にシフトし、T2が基準点N1をLレベルに固定する能力は低下する。一方、基準点N1のセット期間(第n段の出力期間)以外でもT5のドレインにはクロック信号V(n)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタT5のサイズは大きくする必要があり、それと共にCgdも大きくなり、基準点N1の電位浮き上がりも大きくなる。そこで、T9F,T9Bを設けてN1を好適にLレベルにリセットするようにしている。
【0047】
ノードN2は、ダイオード接続されたT3及びC3を介してクロック信号V(n+4)の信号線に接続される。トランジスタT3は、クロック信号V(n+4)の電位がHレベルとなるとノードN2の電位をHレベルに設定する。なお、全クロック信号の電位をHレベルにしてもノードN2の電位をHレベルに設定することができる。
【0048】
互いに並列にノードN2と電源VGPLとの間に接続されたトランジスタT4,T7F,T7Bは、N2とVGPLとの間を断続するスイッチ素子として機能する。T4はゲートをN1に接続され、T7Fはゲートを端子NSF(n)に接続され、T7Bはゲートを端子NSB(n)に接続され、N1,端子NSF(n),NSB(n)のいずれかの電位がHレベルとなるとノードN2の電位をLレベルに設定する。
【0049】
次にダミー段の単位レジスタ回路38について説明する。上述したようにダミー段に関しては、端子NSF,NSB,NRF,NRBへ出力パルスを供給する他の段の出力信号が存在しない場合がある。他の段からの出力信号が存在しない端子は、具体的には、第1段のNSF、第1,3段のNRB、第(n+4)段のNSB、第(n+2),(n+4)段のNRFである。
【0050】
これらのうちセット端子NSF,NSBは出力パルスの生成準備として基準点N1をHレベルにセットする信号を入力するために用いられる。そこで、第1段のNSFには、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力する。また、第(n+4)段のNSBには、逆シフトの開始時に逆方向トリガ信号VSTBのパルスを入力する。
【0051】
一方、リセット端子NRF,NRBは出力パルスの生成後、基準点N1をLレベルにリセットする信号を入力するために用いられる。N1をLレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段の出力はゲート信号線20の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第(n+2),(n+4)段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第1,3段の出力は他の段の基準点N1をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。そこで、順シフトにおける第(n+2),(n+4)段の端子NRF、逆シフトにおける第1,3段の端子NRBには、次のフレームに対するシフト動作の開始までにHレベルの何らかの信号を入力して、当該段の基準点N1をリセット状態とすれば足りる。その一例として、本実施形態では、第(n+2),(n+4)段のNRFには順方向トリガ信号VSTFを入力し、第1,3段のNRBには逆方向トリガ信号VSTBを入力する構成としている。
【0052】
主要段は、駆動対象負荷として出力端子NOUTにゲート信号線20及び複数の画素回路12を接続される。大画面化によるゲート信号線20の長さの増加、及び高解像度化によるゲート信号線20に接続される画素回路12の数の増加に応じて、当該駆動対象負荷は大きくなる。主要段の出力トランジスタT5は、当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅(チャネル幅)を大きく設計される。例えば、主要段のT5は、5000μm程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線20に接続されないので、その出力トランジスタT5の駆動能力は主要段より低く設定される。例えば、ダミー段のT5は、主要段のT5のチャネル幅の1/10である500μm程度に設定される。このように、ダミー段のトランジスタT5のサイズが小さくなり、ダミー段の単位レジスタ回路38を縮小できる。また、ダミー段の消費電力が低減される。
【0053】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様である。
【0054】
次に、双方向シフトレジスタ30の動作について説明する。図4は、順シフト動作における各種信号波形の一例を示すタイミング図である。
【0055】
順シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は、時刻t0にて奇数行駆動用の順方向トリガ信号VSTFのパルスを生成した後、1H期間遅れた時刻t1にて偶数行駆動用の順方向トリガ信号VSTF2のパルスを生成する(時刻t1)。一方、奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2は、順シフトの垂直帰線期間までLレベルに固定される。
【0056】
クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号V(j)のパルス立ち上がりから1H遅れてクロック信号V(j+1)のパルスを立ち上げ、また、クロック信号V8のパルス立ち上がりから1H遅れてクロック信号V1のパルスを立ち上げる。
【0057】
ここではまず、ゲート線駆動回路14Rの主要段(第n段)の単位レジスタ回路38の順シフト動作を説明する。
【0058】
第n段の動作の前には第1,3,・・・,(n−4),(n−2)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。端子NSF(n)に第(n−2)段の出力信号G(n−2)のパルスが入力されると(時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。また、このときT7Fもオンすることにより、T4だけの場合より速やかにノードN2がLレベルに設定される。当該ノードN2の電位はキャパシタC3に保持される。ノードN2がLレベルであることにより、T2及びT6はオフ状態である。
【0059】
第(n−2)段の出力パルスはクロックV(n−2)のパルス(クロックV(n)より2H先行して立ち上がるパルス)に同期して発生し、時刻t2から2H経った時刻t3では第n段へクロック信号V(n)のパルスが入力される。クロック信号V(n)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果によりN1の電位がさらに上昇し、クロック信号V(n)のパルスは電位低下することなく信号G(n)のパルスとなって端子NOUT(n)から出力される。この信号G(n)のパルスは第(n+2)段の端子NSFに入力され、当該段のN1をHレベルにセットする。
【0060】
時刻t4にてクロック信号V(n)のパルスが立ち下がると、信号G(n)のパルスも立ち下がる。一方、基準点N1の電位はHレベルに維持される。
【0061】
時刻t4では、第(n+2)段がクロック信号V(n+2)のパルスに同期して信号G(n+2)のパルスを出力する。第(n+2)段のパルス出力を受けた第(n+4)段は、時刻t4から2H経った時刻t5にて信号G(n+4)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。
【0062】
時刻t5にて第n段は端子NRFに信号G(n+4)のパルスを入力されると、T9Fがオンして基準点N1をLレベルにリセットする。それと同時にクロック信号V(n+4)によりT3もオンしてノードN2をHレベルに引き上げる。その結果、T6がオンして出力端子NOUT(n)を電源VGLに接続する。
【0063】
なお、T3はクロック信号V(n+4)により時刻t5以外のタイミングでも周期的にオンし、基準点N1がセット状態とされる期間を除き、ノードN2をHレベルに良好に維持する。これにより、基準点N1がHレベルにセット状態とされる期間を除き、NOUT(n)はLレベルに維持される。
【0064】
以上の動作にて時刻t2に先行する2H期間には第(n−4)段から端子NRB(n)にパルスが入力されT9Bがオンするが、当該期間は第(n−2)段から端子NSF(n)へのパルス入力で基準点N1がHレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻t4〜t5の2H期間には第(n+2)段から端子NSB(n)にパルスが入力され、T1Bを介して端子NSB(n)から基準点N1にHレベルの電位が印加されるが、当該期間は第(n+4)段から端子NRF(n)へのパルス入力で基準点N1がLレベルにリセットされる前であるので、上述の動作に影響を与えない。
【0065】
また、基準点N1をHレベルにセットするタイミングは、クロック信号V(n)の複数のパルスのうち時刻t3のパルスに1周期先行するパルスよりも後であり、基準点N1をLレベルにリセットするタイミングは、1周期後に生成されるパルスよりも前であるので、端子NOUT(n)からのパルス出力は時刻t3のクロックパルスに同期した1回だけである。
【0066】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第n段と同様である。また、第(n+2),(n+4)段のダミー段には2つ後の段が存在しない。そこで、既に述べたように第(n+2),(n+4)段は端子NRFに順方向トリガ信号VSTFのパルスを入力する構成としている。第(n+2),(n+4)段の基準点N1は1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時に生成される信号VSTFのパルスを受けてLレベルにリセットされる。
【0067】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0068】
図5は、逆シフト動作における各種信号波形の一例を示すタイミング図である。
【0069】
逆シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は、時刻t0にて偶数行駆動用の逆方向トリガ信号VSTB2のパルスを生成した後、1H期間遅れた時刻t1にて奇数行駆動用の逆方向トリガ信号VSTBのパルスを生成する(時刻t1)。一方、奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2は、逆シフトの垂直帰線期間までLレベルに固定される。
【0070】
クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号V(j+1)のパルス立ち上がりから1H遅れてクロック信号V(j)のパルスを立ち上げ、また、クロック信号V1のパルス立ち上がりから1H遅れてクロック信号V8のパルスを立ち上げる。
【0071】
シフトレジスタ部32の各段の単位レジスタ回路38は、端子NSFに関する部分と端子NSBに関する部分とが対称な回路構成とされ、端子NRFに関する部分と端子NRBに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路14を駆動に用いる4相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路38は端子NSBに自段よりクロック1相分先行して、つまり2H期間先行して生成された出力パルスを受けて基準点N1をセット状態とし、端子NRBに自段よりクロック2相分後、つまり4H遅れて生成された出力パルスを受けて基準点N1をリセット状態とするように構成されている。また、シフトレジスタ部32の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0072】
例えば、ゲート線駆動回路14Rの第(n+4)段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(n+4)のパルスに同期して、出力信号G(n+4)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0073】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0074】
ここで、自段を基点として、リセット端子NRFにパルスを入力する他の段を、セット端子NSBにパルスを入力する他の段より遠い段に設定し、かつリセット端子NRBにパルスを入力する他の段を、セット端子NSFにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子NSB,NRBに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子NSF,NRFに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子NSF,NRFの入力のみを選択的に受け付け、一方、逆シフト動作時には端子NSB,NRBの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部32及びそれを構成する単位レジスタ回路38はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路38の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部32に沿って配する必要がないので、ゲート線駆動回路14の水平方向のサイズ増加を抑制できる。
【0075】
なお、順シフト動作にて説明したように、基準点N1をリセットする動作に同期して、クロック信号を用いてT3をオンしてノードN2をHレベルに引き上げる。本実施形態では、片側のゲート線駆動回路14を駆動するクロックを4相とし、例えば、ゲート線駆動回路14R側の主要段である第n段の単位レジスタ回路38では自段の出力トランジスタT5への出力制御クロック信号V(n)にクロック2相分遅れたタイミングで基準点N1をリセットする。この基準点N1のリセットのタイミングでT3をオンするクロック信号は順シフトではV(n+4)であり、逆シフトではV(n−4)となり、これらは同相である。すなわち本実施形態ではT3を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。
【0076】
さて、上記実施形態では、ゲート線駆動回路14L,14Rのそれぞれを4相駆動とし、ゲート線駆動回路14L,14Rそれぞれにおける第k段の単位レジスタ回路38に基本的に第(k−2)段,第(k−1)段,第(k+1)段,第(k+2)段の出力を入力し、第(k−1)段,第(k+1)段の出力パルスで基準点N1がHレベルにセットされ、第(k−2)段,第(k+2)段の出力パルスで基準点N1がLレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点N1のHレベルをLレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点N1がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点N1の電位がHレベルより高い電位からLレベルへ一気に引き下げられると共にトランジスタT6がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。
【0077】
なお、上記実施形態の構成に限らず、一般的には、シフトレジスタ部32を駆動するクロック信号をM相(Mは3以上の整数)とし、αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、第k段の単位レジスタ回路38に第(k−βb)段,第(k−αf)段,第(k+αb)段,第(k+βf)段の出力を入力し、第(k−αf)段,第(k+αb)段の出力パルスで基準点N1がHレベルにセットされ、第(k−βb)段,第(k+βf)段の出力パルスで基準点N1がLレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。
【0078】
ちなみに、αf<βb及びαb<βfという条件からβf,βbは2以上であり、この条件からはNは3以上であればよい。しかし、上記実施形態のように先頭にβb段、後尾にβf段のダミー段を設ける双方向シフトレジスタでは、順シフト及び逆シフトを行うために主要段を最低2段必要とすることからNは6以上となる。
【0079】
なお、この一般的な場合のシフトレジスタ部32の両端部の単位レジスタ回路38の端子NSF,NSB,NRF,NRBへも、上述のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数N段の双方向シフトレジスタにおいて、第1〜αf段の端子NSFには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点N1をHレベルにセットする。また第(N−αb+1)〜N段の端子NSBには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点N1をセット状態とする。また、第(N−βf+1)〜N段の端子NRFに入力するリセット信号として、順方向トリガ信号を用いることができる。第1〜βb段の端子NRBに入力するリセット信号として、逆方向トリガ信号を用いることができる。
【0080】
αfは順シフト動作にて基準点N1がセットされてから出力パルスが立ち上がるまでの「先行セット期間」に相当し、αbは逆シフト動作における「先行セット期間」に相当する(βfは順シフト動作における「後続セット期間」に相当し、βbは逆シフト動作における「後続セット期間」に相当する)。この先行セット期間が長くなると、キャパシタC1によって保持されたN1の電位がT9FやT9Bのリーク電流等により低下して、T5のドレインへのクロックパルス入力時にT5のゲートが端子NOUTからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタC1の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαf及びαbを1に設定して先行セット期間を短くする構成が好適である。
【0081】
また、順シフト動作と逆シフト動作とにおける画像表示装置10の動作を対称にする観点からαf=αb、βf=βbとすることが好適である。
【0082】
M=4、βf=βb=2とする上記実施形態では、上述したようにT3の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにT3の制御を双方向で共通のクロック信号で行う構成は、βf+βb=Mのときに実現される。
【0083】
なお、上記実施形態において、順シフト動作で逆方向トリガ信号VSTBをLレベルに固定すると、順シフト動作では、第1〜βb段の逆方向リセット端子NRBにゲートを接続されるT9Bはオフ状態に維持され、第(N−αb+1)〜N段の逆方向セット端子NSBにゲートを接続されるT1B,T7Bもオフ状態に維持される。また、逆シフト動作で順方向トリガ信号VSTFをLレベルに固定すると、逆シフト動作では第(N−βf+1)〜N段の順方向リセット端子NRFにゲートを接続されるT9Fはオフ状態に維持され、第1〜αf段の順方向セット端子NSFにゲートを接続されるT1F,T7Fもオフ状態に維持される。
【0084】
このように、ドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Vthシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはnチャネルのトランジスタではしきい値電圧Vthが負方向にシフトして低下し、リーク電流を生じやすくなる。Vthシフトは特にa−Si薄膜トランジスタ(TFT)トランジスタにて問題となる。例えば、Vthシフトを起こしたトランジスタは、一旦、オンして電流を流すことによりVthシフトを解消できることが知られている。
【0085】
そこで、上記実施形態におけるシフトレジスタ部32の駆動方法において、トリガ信号生成部36は、順シフトが複数フレームに亘り反復される場合には、当該反復動作の合間の期間(順シフトの垂直帰線期間)に奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2をHレベルに切り替えてT1B,T7B,T9Bをオンする。一方、トリガ信号生成部36は、逆シフトが反復される場合には、当該反復動作の合間の期間(逆シフトの垂直帰線期間)に奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2をHレベルに切り替えてT1F,T7F,T9Fをオンする。これにより、ダミー段においてT1F,T7F,T9F又はT1B,T7B,T9Bからの電流のリークによる基準点N1の電位低下を抑制することができ、シフトレジスタ部32のシフト動作を安定させることができる。
【0086】
ここで、図6〜図9に基づいて、順シフト動作時に逆方向トリガ信号VSTB,VSTB2をHレベルに切り替えるタイミングの例と、逆シフト動作時に順方向トリガ信号VSTF,VSTF2をHレベルに切り替えるタイミングの例について説明する。
【0087】
図6及び図7は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路14R,14Lそれぞれの後尾段の単位レジスタ回路38が出力パルスを生じた直後のタイミングで、逆方向トリガ信号VSTB,VSTB2をHレベルにすることが望ましい。例えば、ゲート線駆動回路14Rにおいて、図6に示す時刻t4〜t5の2H期間(後続セット期間)に逆方向トリガ信号VSTBをHレベルにすれば、第1,3段のT9B及び第(n+4)段のT1B,T7Bのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。逆方向トリガ信号VSTBをHレベルにする期間は、時刻t4〜t5の2H期間全部である必要はなく、少なくとも基準点N1の電位が落ち込むタイミングを含む期間であればよい。一方、逆シフト動作では、ゲート線駆動回路14R,14Lそれぞれの第1段が出力パルスを生じた直後のタイミングで、順方向トリガ信号VSTF,VSTF2をHレベルにすることが望ましい。例えば、ゲート線駆動回路14Rにおいて、図7に示す時刻t4〜t5の2H期間(後続セット期間)に順方向トリガ信号VSTFをHレベルにすれば、第1段のT1F,T7F及び第(n+2),(n+4)段のT9Fのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。順方向トリガ信号VSTFをHレベルにする期間は、時刻t4〜t5の2H期間全部である必要はなく、少なくとも基準点N1の電位が落ち込むタイミングを含む期間であればよい。
【0088】
図8及び図9は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の他の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路14R,14Lそれぞれの後尾段の単位レジスタ回路38が出力パルスを生じる直前のタイミングで、逆方向トリガ信号VSTB,VSTB2をHレベルにしてもよい。例えば、ゲート線駆動回路14Rにおいて、図8に示す時刻t2〜t3の2H期間(先行セット期間)に逆方向トリガ信号VSTBをHレベルにすれば、第1,3段のT9B及び第(n+4)段のT1B,T7Bのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。一方、逆シフト動作では、ゲート線駆動回路14R,14Lそれぞれの第1段が出力パルスを生じる直前のタイミングで、順方向トリガ信号VSTF,VSTF2をHレベルにしてもよい。例えば、ゲート線駆動回路14Rにおいて、図9に示す時刻t2〜t3の2H期間(先行セット期間)に順方向トリガ信号VSTFをHレベルにすれば、第1段のT1F,T7F及び第(n+2),(n+4)段のT9Fのソース・ドレイン電位よりもゲート電位の方が一時的に(少なくとも基準点N1の電位が落ち込むタイミングで)高くなるため、それらのVthシフトを解消することができる。
【0089】
また、順シフト動作では、図10に示すように、逆方向トリガ信号VSTB,VSTB2のHレベル(VVSTB,VVSTB2)をクロック信号V1〜V8のHレベル(VVn)より高くしてもよい。一方、逆シフト動作では、図11に示すように、順方向トリガ信号VSTF,VSTF2のHレベル(VVSTF,VVSTF2)をクロック信号V1〜V8のHレベル(VVn)より高くしてもよい。基準点N1の電位はクロック信号V1〜V8の電位と同等以下であるため(N1電位≦前段出力電位≦クロック信号電位)、これにより、T1F,T7F,T9F又はT1B,T7B,T9BのVthシフトをより確実に解消することができる。
【0090】
さらに、単位レジスタ回路は、図3に示すものに限られず、順方向セット端子NSF及び逆方向セット端子NSBと、順方向リセット端子NRF及び逆方向リセット端子NRBと、端子NSF,NSBのいずれかにセット信号を入力されると基準点の電位を第1の電位に設定するセット回路と、端子NRF,NRBのいずれかにリセット信号を入力されると基準点の電位を第2の電位に設定するリセット回路と、基準点が第1の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。例えば、上述したT3を順シフトと逆シフトとで共通のクロック信号で制御できる条件(βf+βb=M)を満たさない場合には、T3のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の1つの変形例となる。
【0091】
なお、上記実施形態では、双方向シフトレジスタ30を構成するトランジスタとしてnチャネルのトランジスタを用いる例を説明したが、トランジスタはpチャネルであってもよい。また、トランジスタは、TFTであってもMOSFETであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン(a−Si)、多結晶シリコン(poly−Si)のいずれでもよく、またIGZO(インジウムガリウム亜鉛オキサイド)等の酸化物半導体であってもよい。
【0092】
[実施形態2]
以下、上記実施形態1と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。
【0093】
図12A〜図12Eは、実施形態2に係る双方向シフトレジスタ30の単位レジスタ回路38(ゲート線駆動回路14R側)の回路図であり、図12Aは第1段、図12Bは第3段、図12Cは第n段(図3と同じ)、図12Dは第(n+2)段、図12Eは第(n+4)段の単位レジスタ回路38を表している。図2に示すように、このうち第1,3段は先頭ダミー段、第n段は主要段の後端、第(n+2),(n+4)段は後尾ダミー段である。
【0094】
実施形態2に係る単位レジスタ回路38は、実施形態1に係る単位レジスタ回路38と比較して、先頭ダミー段である第1段のT1F,T7Fと、第1,3段のT9Bと、後尾ダミー段である第(n+4)段のT1B,T7Bと、後尾ダミー段である第(n+2),(n+4)段のT9Fと、がそれぞれダブルゲート構造になっている点が相違する。
【0095】
順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合(図13参照)、第(n+4)段のT1Bに代えてT1B’とT1B”とからなるダブルゲート構造を採用すると、T1B’のソースとT1B”のドレインとを接続するノードN3Bの電位が常時Lレベルとなるため、T1B”のしきい値電圧が負方向にシフトしたとしても、T1B’のしきい値電圧についてはシフトしないとみなすことができる。これにより、T1B’及びT1B”を介した電流のリークを抑制することができる。一方、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合(図14参照)、第1段のT1Fに代えてT1F’とT1F”とからなるダブルゲート構造を採用すると、T1F’のソースとT1F”のドレインとを接続するノードN3Fの電位が常時Lレベルとなるため、T1F”のしきい値電圧が負方向にシフトしたとしても、T1F’のしきい値電圧についてはシフトしないとみなすことができる。これにより、T1F’及びT1F”を介した電流のリークを抑制することができる。第1段のT7F、第1,3段のT9B、第(n+4)段のT7B、及び第(n+2),(n+4)段のT9Fをそれぞれダブルゲート構造にする理由も同様である。
【0096】
図15Aは、図12A(第1段)に示す構造A1の変形例を示す図である。図15Aには、T1F’とT1F”とが直列接続された構造が示されている。具体的には、T1F’のソースとT1F”のドレインとがノードN3Fで接続され、T1F”のソースに基準点N1が接続され、T1F’のゲート及びドレインに順方向トリガ信号VSTFが入力され、T1F”のゲートに補助トリガ信号VSTF’が入力されている。補助トリガ信号VSTF’は、順シフトの開始時にHレベルに立ち上がるだけでなく(順方向トリガ信号VSTFと同様)、逆シフト動作時にも所定のタイミング(例えば第1段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12Aに示すダブルゲート構造A1を図15Aに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合でも、補助トリガ信号VSTF’がHレベルに立ち上がるタイミングでT1F”のしきい値電圧が正方向にシフトするため、直接接続されたT1F’及びT1F”を介した電流のリークを抑制することができる。
【0097】
図15Bは、図12A(第1段)及び図12B(第3段)に示す構成A9の変形例を示す図である。図15Bには、T9B’とT9B”とが直列接続された構造が示されている。具体的には、T9B’のソースとT9B”のドレインとがノードN4Bで接続され、T9B’のドレインに基準点N1が接続され、T9B”のソースに電源VGPLが接続され、T9B’のゲートに補助トリガ信号VSTB’が入力され、T9B”のゲートに逆方向トリガ信号VSTBが入力されている。補助トリガ信号VSTB’は、逆シフトの開始時にHレベルに立ち上がるだけでなく(逆方向トリガ信号VSTBと同様)、順方向シフト時にも所定のタイミング(例えば第(n+4)段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12A及び図12Bに示すダブルゲート構造A9を図15Bに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合でも、補助トリガ信号VSTB’がHレベルに立ち上がるタイミングでT9B’のしきい値電圧が正方向にシフトするため、直接接続されたT9B’及びT9B”を介した電流のリークを抑制することができる。
【0098】
図15Cは、図12E(第(n+4)段)に示す構造B1の変形例を示す図である。図15Cには、T1B’とT1B”とが直列接続された構造が示されている。具体的には、T1B’のソースとT1B”のドレインとがノードN3Bで接続され、T1B”のソースに基準点N1が接続され、T1B’のゲート及びドレインに逆方向トリガ信号VSTBが入力され、T1B”のゲートに補助トリガ信号VSTB’が入力されている。補助トリガ信号VSTB’は、逆シフトの開始時にHレベルに立ち上がるだけでなく(逆方向トリガ信号VSTBと同様)、順方向シフト時にも所定のタイミング(例えば第(n+4)段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12Eに示すダブルゲート構造B1を図15Cに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号VSTBをLレベルに固定する場合でも、補助トリガ信号VSTB’がHレベルに立ち上がるタイミングでT1B”のしきい値電圧が正方向にシフトするため、直接接続されたT1B’及びT1B”を介した電流のリークを抑制することができる。
【0099】
図15Dは、図12D(第(n+2)段)及び図12E(第(n+4)段)に示す構造B9の変形例を示す図である。図15Dには、T9F’とT9F”とが直列接続された構造が示されている。具体的には、T9F’のソースとT9F”のドレインとがノードN4Fで接続され、T9F’のドレインに基準点N1が接続され、T9F”のソースに電源VGPLが接続され、T9F’のゲートに補助トリガ信号VSTF’が入力され、T9F”のゲートに順方向トリガ信号VSTFが入力されている。補助トリガ信号VSTF’は、順シフトの開始時にHレベルに立ち上がるだけでなく(順方向トリガ信号VSTFと同様)、逆シフト動作時にも所定のタイミング(例えば第1段が出力パルスを生じた直後のタイミング)でHレベルに立ち上がる。このため、図12D及び図12Eに示すダブルゲート構造B9を図15Dに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号VSTFをLレベルに固定する場合でも、補助トリガ信号VSTF’がHレベルに立ち上がるタイミングでT9F’のしきい値電圧が正方向にシフトするため、直接接続されたT9F’及びT9F”を介した電流のリークを抑制することができる。
【0100】
図16Aは、図15Aに示す構造の変形例を示す図である。図16Aには、トランジスタTN3Fを介してノードN3Fが電源VGPLに接続された構造が示されている。TN3Fは、ドレインをノードN3Fに接続され、ソースを電源VGPLに接続され、ゲートに第5段の出力信号G5を入力されており、第5段から出力されるパルスに応じてオンしノードN3Fの電位をLレベルに引き下げる。このため、図12Aに示すダブルゲート構造A1を図16Aに示す構造に置き換えると、直接接続されたT1F’及びT1F”を介した電流のリークをより確実に抑制することができる。
【0101】
図16Bは、図15Bに示す構造の変形例を示す図である。図16Bには、トランジスタTN4Bを介してノードN4Bが電源VGPLに接続された構造が示されている。TN4Bは、ドレインをノードN4Bに接続され、ソースを電源VGPLに接続され、ゲートに第5段の出力信号G5を入力されており、第5段から出力されるパルスに応じてオンしノードN4Bの電位をLレベルに引き下げる。このため、図12A及び図12Bに示すダブルゲート構造A9を図16Bに示す構造に置き換えると、直接接続されたT9B’及びT9B”を介した電流のリークをより確実に抑制することができる。
【0102】
図16Cは、図15Cに示す構造の変形例を示す図である。図16Cには、トランジスタTN3Bを介してノードN3Bが電源VGPLに接続された構造が示されている。TN3Bは、ドレインをノードN3Bに接続され、ソースを電源VGPLに接続され、ゲートに第n段の出力信号G(n)を入力されており、第n段から出力されるパルスに応じてオンしノードN3Bの電位をLレベルに引き下げる。このため、図12Eに示すダブルゲート構造B1を図16Cに示す構造に置き換えると、直接接続されたT1B’及びT1B”を介した電流のリークをより確実に抑制することができる。
【0103】
図16Dは、図15Dに示す構造の変形例を示す図である。図16Dには、トランジスタTN4Fを介してノードN4Fが電源VGPLに接続された構造が示されている。TN4Fは、ドレインをノードN4Fに接続され、ソースを電源VGPLに接続され、ゲートに第n段の出力信号G(n)を入力されており、第n段から出力されるパルスに応じてオンしノードN4Fの電位をLレベルに引き下げる。このため、図12D及び図12Eに示すダブルゲート構造B9を図16Dに示す構造に置き換えると、直接接続されたT9F’及びT9F”を介した電流のリークをより確実に抑制することができる。
【0104】
なお、以上のようなダブルゲート構造及びその変形例は、順方向トリガ信号VSTF及び逆方向トリガ信号VSTBをLレベルに固定する場合だけでなく、実施形態1のように(図6〜図11参照)、順方向トリガ信号VSTF及び逆方向トリガ信号VSTBを垂直帰線期間中にHレベルに切り替える場合にも有効である。また、トランジスタTN3F,TN3B,TN4F,TN4Bは、他の段から出力されるパルスまたはクロックパルスなどに応じてオンするスイッチ素子に置き換えることも可能である。また、図12A(第1段)のT7F及び第12E(第(n+4)段)のT7Bについても、上記と同様の変形例を適用することができる。
【0105】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様である。
【0106】
なお、実施形態1で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。
【符号の説明】
【0107】
10 画像表示装置、12 画素回路、14,14L,14R ゲート線駆動回路、16 データ線駆動回路、18 制御回路、20 ゲート信号線、22 データ線、30 双方向シフトレジスタ、32 シフトレジスタ部、34 クロック信号生成部、36 トリガ信号生成部、38 単位レジスタ回路。
【特許請求の範囲】
【請求項1】
N段(Nは6以上の整数)に従属接続された単位レジスタ回路を含み、第k段(kは1≦k≦Nなる整数)の出力パルスG(k)を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、
M相(Mは3以上の整数)のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、
を有し、
第k段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第1電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第2電位に設定するリセット回路と、前記基準点が前記第1電位である状態では、入力される前記クロックパルスに同期して前記出力パルスG(k)を出力する出力回路と、を備え、
αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、
第k段の前記セット回路は、前記順方向セット端子に出力パルスG(k−αf)(但しk>αf)又は前記順方向トリガ信号(但しk≦αf)を、一方、前記逆方向セット端子に出力パルスG(k+αb)(但しk≦N−αb)又は前記逆方向トリガ信号(但しk>N−αb)を、それぞれ前記セット信号として入力され、
第k段の前記リセット回路は、前記順方向リセット端子に出力パルスG(k+βf)(但しk≦N−βf)又は前記順方向トリガ信号(但しk>N−βf)を、一方、前記逆方向リセット端子に出力パルスG(k−βb)(但しk>βb)又は前記逆方向トリガ信号(但しk≦βb)をそれぞれ前記リセット信号として入力されること、
を特徴とする双方向シフトレジスタ。
【請求項2】
請求項1に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力された直後のクロックβf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力された直後のクロックβb相分の期間に前記順方向トリガ信号を生成すること、
を特徴とする双方向シフトレジスタ。
【請求項3】
請求項1に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力される直前のクロックαf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力される直前のクロックαb相分の期間に前記順方向トリガ信号を生成すること、
を特徴とする双方向シフトレジスタ。
【請求項4】
請求項1に記載の双方向シフトレジスタにおいて、
前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高いこと、
を特徴とする双方向シフトレジスタ。
【請求項5】
請求項1に記載の双方向シフトレジスタにおいて、
第k段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の逆方向スイッチと、を含み、
第k段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の逆方向スイッチと、を含むこと、
を特徴とする双方向シフトレジスタ。
【請求項6】
請求項5に記載の双方向シフトレジスタにおいて、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであること、
を特徴とする双方向シフトレジスタ。
【請求項7】
請求項5に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第1の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第1の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の順方向セットトランジスタと、を備え、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第1の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の逆方向リセットトランジスタと、を備え、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第1の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第1の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の逆方向セットトランジスタと、を備え、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第1の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の順方向リセットトランジスタと、を備えること、
を特徴とする双方向シフトレジスタ。
【請求項8】
請求項7に記載の双方向シフトレジスタにおいて、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記第1の順方向セットトランジスタのソース端子と前記第2の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記第1の逆方向リセットトランジスタのソース端子と前記第2の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記第1の逆方向セットトランジスタのソース端子と前記第2の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記第1の順方向リセットトランジスタのソース端子と前記第2の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備えること、
を特徴とする双方向シフトレジスタ。
【請求項9】
複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
請求項1から請求項8のいずれか1つに記載の双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、
を有することを特徴とする画像表示装置。
【請求項1】
N段(Nは6以上の整数)に従属接続された単位レジスタ回路を含み、第k段(kは1≦k≦Nなる整数)の出力パルスG(k)を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、
M相(Mは3以上の整数)のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、
を有し、
第k段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第1電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第2電位に設定するリセット回路と、前記基準点が前記第1電位である状態では、入力される前記クロックパルスに同期して前記出力パルスG(k)を出力する出力回路と、を備え、
αf,αb,βf及びβbをαf<βb<Mかつαb<βf<Mなる自然数として、
第k段の前記セット回路は、前記順方向セット端子に出力パルスG(k−αf)(但しk>αf)又は前記順方向トリガ信号(但しk≦αf)を、一方、前記逆方向セット端子に出力パルスG(k+αb)(但しk≦N−αb)又は前記逆方向トリガ信号(但しk>N−αb)を、それぞれ前記セット信号として入力され、
第k段の前記リセット回路は、前記順方向リセット端子に出力パルスG(k+βf)(但しk≦N−βf)又は前記順方向トリガ信号(但しk>N−βf)を、一方、前記逆方向リセット端子に出力パルスG(k−βb)(但しk>βb)又は前記逆方向トリガ信号(但しk≦βb)をそれぞれ前記リセット信号として入力されること、
を特徴とする双方向シフトレジスタ。
【請求項2】
請求項1に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力された直後のクロックβf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力された直後のクロックβb相分の期間に前記順方向トリガ信号を生成すること、
を特徴とする双方向シフトレジスタ。
【請求項3】
請求項1に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスG(N)が出力される直前のクロックαf相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスG(1)が出力される直前のクロックαb相分の期間に前記順方向トリガ信号を生成すること、
を特徴とする双方向シフトレジスタ。
【請求項4】
請求項1に記載の双方向シフトレジスタにおいて、
前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高いこと、
を特徴とする双方向シフトレジスタ。
【請求項5】
請求項1に記載の双方向シフトレジスタにおいて、
第k段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第1電位に設定する第1の逆方向スイッチと、を含み、
第k段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第2電位に設定する第2の逆方向スイッチと、を含むこと、
を特徴とする双方向シフトレジスタ。
【請求項6】
請求項5に記載の双方向シフトレジスタにおいて、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであること、
を特徴とする双方向シフトレジスタ。
【請求項7】
請求項5に記載の双方向シフトレジスタにおいて、
前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第1の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第1の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の順方向セットトランジスタと、を備え、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第1の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の逆方向リセットトランジスタと、を備え、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第1の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第1の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第2の逆方向セットトランジスタと、を備え、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第1の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第1の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第2電位の電源にソース端子を接続された第2の順方向リセットトランジスタと、を備えること、
を特徴とする双方向シフトレジスタ。
【請求項8】
請求項7に記載の双方向シフトレジスタにおいて、
第1段乃至第αf段の前記セット回路に含まれる前記第1の順方向スイッチは、前記第1の順方向セットトランジスタのソース端子と前記第2の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第1段乃至第βb段の前記リセット回路に含まれる前記第2の逆方向スイッチは、前記第1の逆方向リセットトランジスタのソース端子と前記第2の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第(N−αb+1)段乃至第N段の前記セット回路に含まれる前記第1の逆方向スイッチは、前記第1の逆方向セットトランジスタのソース端子と前記第2の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備え、
第(N−βf+1)乃至第N段の前記リセット回路に含まれる前記第2の順方向スイッチは、前記第1の順方向リセットトランジスタのソース端子と前記第2の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第2電位に設定するスイッチ、をさらに備えること、
を特徴とする双方向シフトレジスタ。
【請求項9】
複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
請求項1から請求項8のいずれか1つに記載の双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、
を有することを特徴とする画像表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図16A】
【図16B】
【図16C】
【図16D】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図16A】
【図16B】
【図16C】
【図16D】
【図17】
【図18】
【公開番号】特開2012−142048(P2012−142048A)
【公開日】平成24年7月26日(2012.7.26)
【国際特許分類】
【出願番号】特願2010−293639(P2010−293639)
【出願日】平成22年12月28日(2010.12.28)
【出願人】(502356528)株式会社ジャパンディスプレイイースト (2,552)
【Fターム(参考)】
【公開日】平成24年7月26日(2012.7.26)
【国際特許分類】
【出願日】平成22年12月28日(2010.12.28)
【出願人】(502356528)株式会社ジャパンディスプレイイースト (2,552)
【Fターム(参考)】
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