周波数測定回路
【課題】オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができるようにする。
【解決手段】観測信号がロジックＬｏｗになったとき、ラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウント値ｍ及びカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出する。
【解決手段】観測信号がロジックＬｏｗになったとき、ラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウント値ｍ及びカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、無線通信装置やレーダ装置などに実装され、入力信号の周波数を測定する周波数測定回路に関するものである。
【背景技術】
【０００２】
図９は非特許文献１に開示されている周波数測定回路を示す構成図である。
処理回路１０１は、外部から観測信号の入力を受けると、入力信号（周波数ｆｉｎ）の周波数の測定を開始するため、制御信号Ｂ，Ｃをカウンタ１０４，１０６に出力して、カウンタ１０４，１０６のカウント値ｍ，ｎをゼロリセットするとともに、制御信号Ｄ，Ｅをアナログ補間器１０７，１０８に出力して、アナログ補間器１０７，１０８を初期状態に設定する。
また、処理回路１０１は、外部から観測信号の入力を受けると、制御信号Ａを同期回路１０２に出力して、同期回路１０２の動作を開始させる。
【０００３】
同期回路１０２は、処理回路１０１から制御信号Ａを受けてから、入力信号（周波数ｆｉｎ）の立ち上がりエッジを検出すると、図１１に示すように、同期信号をロジックＨｉｇｈに設定し、その同期信号をＡＮＤ回路１０３，１０５及びアナログ補間器１０７，１０８に出力する。
【０００４】
ＡＮＤ回路１０３は、同期回路１０２から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ１０４に出力する。
ＡＮＤ回路１０５は、同期回路１０２から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ１０６に出力する。
【０００５】
カウンタ１０４は、ＡＮＤ回路１０３から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを処理回路１０１に出力する。
カウンタ１０６は、ＡＮＤ回路１０５から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを処理回路１０１に出力する。
アナログ補間器１０７は、同期回路１０２からロジックＨｉｇｈの同期信号を受けると、その同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、図１１に示すように、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を処理回路１０１に出力する。
【０００６】
処理回路１０１は、カウンタ１０６から出力されるカウント値ｎが所定の値（例えば、Ｎ）になると、制御信号Ａを同期回路１０２に出力して、その同期回路１０２の動作を停止させる。
同期回路１０２は、処理回路１０１から制御信号Ａを受けてから、入力信号の立ち上がりエッジを検出すると、図１１に示すように、同期信号をロジックＬｏｗに設定し、その同期信号をＡＮＤ回路１０３，１０５及びアナログ補間器１０７，１０８に出力する。
【０００７】
同期回路１０２が同期信号をロジックＬｏｗに設定することで、カウンタ１０４，１０６のカウントアップ動作は停止する。
このとき、カウンタ１０４のカウント値はＭ、カウンタ１０６のカウント値はＮであるとする。
アナログ補間器１０７は、同期信号の立ち上がりエッジを検出するものであるため、同期回路１０２が同期信号をロジックＬｏｗに設定しても反応せず、検出電圧Ｖ１を処理回路１０１に出力する。
アナログ補間器１０８は、同期回路１０２からロジックＬｏｗの同期信号を受けると、その同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジを検出することで、図１１に示すように、それらのエッジ間の時間差Ｔ２を検出し、その時間差Ｔ２に応じた検出電圧Ｖ２を処理回路１０１に出力する。
【０００８】
ここで、図１０はアナログ補間器１０７，１０８の内部を示す構成図である。
アナログ補間器１０７のエッジ検出回路１１１は、同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、その同期信号の立ち上がりエッジを検出してから、クロック信号の立ち上がりエッジを検出するまでの間、ロジックＨｉｇｈの制御信号をスイッチ１１３に出力する。
一方、アナログ補間器１０８のエッジ検出回路１１１は、同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジを検出し、その同期信号の立ち下がりエッジを検出してから、クロック信号の立ち上がりエッジを検出するまでの間、ロジックＨｉｇｈの制御信号をスイッチ１１３に出力する。
【０００９】
アナログ補間器１０７，１０８のスイッチ１１３は、エッジ検出回路１１１からロジックＨｉｇｈの制御信号を受けている期間中、閉状態になり、定電流源１１２から出力される定電流がコンデンサ１１４に流れる。
これにより、アナログ補間器１０７のコンデンサ１１４には、同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジ間の時間差Ｔ１に比例する電荷が充電され、その電荷の充電量に対応する検出電圧Ｖ１が処理回路１０１に出力される。
また、アナログ補間器１０８のコンデンサ１１４には、同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジ間の時間差Ｔ２に比例する電荷が充電され、その電荷の充電量に対応する検出電圧Ｖ２が処理回路１０１に出力される。
【００１０】
なお、アナログ補間器１０７，１０８のスイッチ１１５は、外部から制御信号を受けると、閉状態になる。
これにより、アナログ補間器１０７，１０８のコンデンサ１１４は、両端が接地されるので、充電されている電荷が放電される。
【００１１】
図１１に示すように、同期信号がロジックＨｉｇｈである時間（ＴａからＴｂまでの時間）は、（Ｎ−１）／ｆｉｎであり、また、Ｔ１＋Ｍ／ｆｃｌｋ−Ｔ２であることが分かる。
このとき、ｆｃｌｋ、Ｎ、Ｍ、Ｔ１及びＴ２は既知であるため、入力信号の周波数ｆｉｎは下記の式（１）で求めることができる。
ｆｉｎ＝（Ｎ−１）／（Ｔ１＋Ｍ／ｆｃｌｋ−Ｔ２） （１）
【００１２】
ただし、図９の周波数測定回路は、入力信号が図１２に示すような連続波であることを前提としている。
即ち、図９の周波数測定回路は、所定のカウント値となるまでの時間内（Ｎ／ｆｉｎ）では、入力信号が入力されていることで、カウンタ１０６が所望の動作を行うことができる。
したがって、入力信号が図１２に示すようなパルス波であり、カウンタ１０６のカウント値ｎが所定のカウント値になる前に入力信号がオフするような場合には、正しい周波数測定を行うことができない。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｓ．Ｊｏｈａｎｓｓｏｎ著、「Ｎｅｗ ｆｒｅｑｕｅｎｃｙ ｃｏｕｎｔｉｎｇ ｐｒｉｎｃｉｐｌｅ ｉｍｐｒｏｖｅｓ ｒｅｓｏｌｕｔｉｏｎ」 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｃｏｔｒｏｌ Ｓｙｍｐｏｓｉｕｍ ａｎｄ Ｅｘｐｏｓｉｔｉｏｎ、２００５年８月２９〜３１日、ｐ．６２８〜６３５
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の周波数測定回路は以上のように構成されているので、入力信号がパルス波である場合、そのパルス波がオンとなる時間が既知であれば、カウンタ１０６における所定のカウント値Ｎを事前に変更することで周波数を測定することができる。しかし、パルス波がオンとなる時間が変化し、その時間が不定の場合には、周波数の測定精度が著しく劣化するなどの課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる周波数測定回路を得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る周波数測定回路は、同期信号生成手段から出力された同期信号とクロック信号間の時間差を検出する時間差検出手段と、クロック信号に対する入力信号の遅延時間を検出する第１の遅延時間検出手段と、クロック信号に対する入力信号の遅延時間を検出する第２の遅延時間検出手段とを設け、周波数算出手段が、第１の遅延時間検出手段による遅延時間の検出処理と第２の遅延時間検出手段による遅延時間の検出処理をクロック信号の周期毎に交互に実施させて、第１の遅延時間検出手段又は第２の遅延時間検出手段により検出された遅延時間と時間差検出手段により検出された時間差とクロック信号計数手段及び入力信号計数手段の計数結果とを用いて、入力信号の周波数を算出するようにしたものである。
【発明の効果】
【００１７】
この発明によれば、同期信号生成手段から出力された同期信号とクロック信号間の時間差を検出する時間差検出手段と、クロック信号に対する入力信号の遅延時間を検出する第１の遅延時間検出手段と、クロック信号に対する入力信号の遅延時間を検出する第２の遅延時間検出手段とを設け、周波数算出手段が、第１の遅延時間検出手段による遅延時間の検出処理と第２の遅延時間検出手段による遅延時間の検出処理をクロック信号の周期毎に交互に実施させて、第１の遅延時間検出手段又は第２の遅延時間検出手段により検出された遅延時間と時間差検出手段により検出された時間差とクロック信号計数手段及び入力信号計数手段の計数結果とを用いて、入力信号の周波数を算出するように構成したので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる効果がある。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態１による周波数測定回路を示す構成図である。
【図２】各種信号の時間波形を示す説明図である。
【図３】この発明の実施の形態２による周波数測定回路を示す構成図である。
【図４】各種信号の時間波形を示す説明図である。
【図５】この発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
【図６】この発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
【図７】この発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
【図８】この発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
【図９】非特許文献１に開示されている周波数測定回路を示す構成図である。
【図１０】アナログ補間器１０７，１０８の内部を示す構成図である。
【図１１】各種信号の時間波形を示す説明図である。
【図１２】連続波である入力信号とパルス波である入力信号の時間波形を示す説明図である。
【発明を実施するための形態】
【００１９】
実施の形態１．
図１はこの発明の実施の形態１による周波数測定回路を示す構成図である。
図１において、同期回路１は周波数算出処理回路９からロジックＨｉｇｈの制御信号Ａ（入力信号が有意な期間中、ロジックＨｉｇｈとなる観測信号が入力されているとき、ロジックＨｉｇｈになる信号）を受けると、入力信号（周波数ｆｉｎ）の立ち上がりエッジに同期して、同期信号をロジックＨｉｇｈに設定し、ロジックＨｉｇｈの同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する処理を実施する。なお、同期回路１は同期信号生成手段を構成している。
【００２０】
ＡＮＤ回路２は同期回路１から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ３に出力する処理を実施する。
カウンタ３はＡＮＤ回路２から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを周波数算出処理回路９に出力する処理を実施する。
なお、ＡＮＤ回路２及びカウンタ３からクロック信号計数手段が構成されている。
【００２１】
ＡＮＤ回路４は同期回路１から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ５に出力する処理を実施する。
カウンタ５はＡＮＤ回路４から出力される入力信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを周波数算出処理回路９に出力する処理を実施する。
なお、ＡＮＤ回路４及びカウンタ５から入力信号計数手段が構成されている。
【００２２】
アナログ補間器６は同期回路１から出力された同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力する処理を実施する。なお、アナログ補間器６は時間差検出手段を構成している。
【００２３】
ラッチ内蔵アナログ補間器７はクロック信号に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器７は遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ａをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器７は第１の遅延時間検出手段を構成している。
【００２４】
ラッチ内蔵アナログ補間器８はクロック信号に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器８は遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ｂをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器８は第２の遅延時間検出手段を構成している。
【００２５】
周波数算出処理回路９はラッチ内蔵アナログ補間器７からラッチ信号Ｌａを受けると、制御信号Ｆをラッチ内蔵アナログ補間器８に出力して、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂをゼロリセットする一方、ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂを受けると、制御信号Ｅをラッチ内蔵アナログ補間器７に出力して、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａをゼロリセットする。
また、周波数算出処理回路９は観測信号がロジックＬｏｗになったとき、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値ｍ及びカウンタ５から出力されたカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出する処理を実施する。
なお、周波数算出処理回路９は周波数算出手段を構成している。
【００２６】
次に動作について説明する。
周波数算出処理回路９は、外部から入力信号（周波数ｆｉｎ）が有意な期間中（パルス波がＯＮの期間中：図１２を参照）、ロジックＨｉｇｈとなる観測信号の入力を受けると、入力信号の周波数の測定を開始するため、制御信号Ｂ，Ｃをカウンタ３，５に出力して、カウンタ３，５のカウント値ｍ，ｎをゼロリセットする。
また、周波数算出処理回路９は、外部から観測信号の入力を受けると、制御信号Ｄをアナログ補間器６に出力して、アナログ補間器６の検出電圧Ｖ１をゼロリセットするとともに、制御信号Ｅ，Ｆをラッチ内蔵アナログ補間器７，８に出力して、ラッチ内蔵アナログ補間器７，８の検出電圧Ｖ２ａ，Ｖ２ｂをゼロリセットする
さらに、周波数算出処理回路９は、外部から観測信号の入力を受けると、制御信号Ａを同期回路１に出力して、同期回路１の動作を開始させる。
【００２７】
同期回路１は、周波数算出処理回路９から制御信号Ａを受けてから、入力信号（周波数ｆｉｎ）の立ち上がりエッジを検出すると、図２に示すように、同期信号をロジックＨｉｇｈに設定し、その同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する。
【００２８】
ＡＮＤ回路２は、同期回路１から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ３に出力する。
ＡＮＤ回路４は、同期回路１から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ５に出力する。
【００２９】
カウンタ３は、ＡＮＤ回路２から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを周波数算出処理回路９に出力する。
カウンタ５は、ＡＮＤ回路４から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを周波数算出処理回路９に出力する。
アナログ補間器６は、同期回路１からロジックＨｉｇｈの同期信号を受けると、その同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出することで、図２に示すように、それらのエッジ間の時間差Ｔ１を検出し、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力する。
【００３０】
ラッチ内蔵アナログ補間器７とラッチ内蔵アナログ補間器８は、周波数算出処理回路９の制御の下、クロック信号の周期毎に交互に動作して、クロック信号に対する入力信号の遅延時間Ｔ２（Ｖ２ａ、または、Ｖ２ｂ）を検出する。
即ち、ラッチ内蔵アナログ補間器７は、周波数算出処理回路９から制御信号Ｅが出力されることで、保持している検出電圧Ｖ２ａがゼロリセットされたのち、クロック信号と入力信号が入力されると、そのクロック信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器７は、クロック信号に対する入力信号の遅延時間Ｔ２ａとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器７は、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器７は、クロック信号に対する入力信号の遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する。
【００３１】
ラッチ内蔵アナログ補間器８は、周波数算出処理回路９から制御信号Ｆが出力されることで、保持している検出電圧Ｖ２ｂがゼロリセットされたのち、クロック信号と入力信号が入力されると、そのクロック信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器８は、クロック信号に対する入力信号の遅延時間Ｔ２ｂとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器８は、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器８は、クロック信号に対する入力信号の遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する。
【００３２】
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７とラッチ内蔵アナログ補間器８をクロック信号の周期毎に交互に動作させるため、ラッチ内蔵アナログ補間器７からラッチ信号Ｌａを受けると、制御信号Ｆをラッチ内蔵アナログ補間器８に出力して、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂをゼロリセットする。
一方、ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂを受けると、制御信号Ｅをラッチ内蔵アナログ補間器７に出力して、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａをゼロリセットする。
【００３３】
周波数算出処理回路９は、観測信号がロジックＬｏｗになると、制御信号Ａを同期回路１に出力して、その同期回路１の動作を停止させる。
同期回路１は、周波数算出処理回路９から制御信号Ａを受けると、図２に示すように、同期信号をロジックＬｏｗに設定し、その同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する。
【００３４】
同期回路１が同期信号をロジックＬｏｗに設定することで、カウンタ３，５のカウントアップ動作は停止する。
このとき、カウンタ３のカウント値はＭ、カウンタ５のカウント値はＮであるとする。
アナログ補間器６は、同期信号の立ち上がりエッジを検出するものであるため、同期回路１が同期信号をロジックＬｏｗに設定しても反応せず、検出電圧Ｖ１を周波数算出処理回路９に出力する。
【００３５】
また、周波数算出処理回路９は、観測信号がロジックＬｏｗになると、ラッチ内蔵アナログ補間器７，８から出力されているラッチ信号Ｌａ，Ｌｂのうち、どちらのラッチ信号がロジックＨｉｇｈであるかを判別する。
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択する。
逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択する。
【００３６】
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａ又はラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂのいずれかを選択すると、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値Ｍ及びカウンタ５から出力されたカウント値Ｎとを用いて、入力信号の周波数ｆｉｎを算出する。
即ち、図２に示すように、同期信号がロジックＨｉｇｈである時間（ＴａからＴｂまでの時間）は、（Ｎ−１）／ｆｉｎであり、また、Ｔ１＋（Ｍ−１）／ｆｃｌｋ＋Ｔ２であることが分かる。
このとき、ｆｃｌｋ、Ｎ、Ｍ、Ｔ１及びＴ２は既知であるため、周波数算出処理回路９は、入力信号の周波数ｆｉｎを下記の式（２）で求める。
ｆｉｎ＝（Ｎ−１）／（Ｔ１＋（Ｍ−１）／ｆｃｌｋ＋Ｔ２） （２）
なお、時間差Ｔ１は検出電圧Ｖ１から一意に決定され、遅延時間Ｔ２は検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）から一意に決定される。
【００３７】
以上で明らかなように、この実施の形態１によれば、同期回路１から出力された同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力するアナログ補間器６と、クロック信号に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力するラッチ内蔵アナログ補間器７と、クロック信号に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力するラッチ内蔵アナログ補間器８とを設け、周波数算出処理回路９が、観測信号がロジックＬｏｗになったとき、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値ｍ及びカウンタ５から出力されたカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出するように構成したので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる効果を奏する。
即ち、この実施の形態１では、カウンタ３，５のカウント値の設定に条件を持たせずに、観測信号がロジックＬｏｗとなるまで周波数の測定を自動的に行うものであるため、オンとなる時間が不定のパルス波が入力信号である場合でも、周波数の測定を正しく行うことが可能となる。
【００３８】
この実施の形態１では、カウンタ３，５がクロック信号の立ち上がりエッジに同期して、カウント値ｍ，ｎを１ずつ増加させるものについて示したが、カウンタ３，５がクロック信号の立ち下がりエッジに同期して、カウント値ｍ，ｎを１ずつ増加させるようにしてもよい。
また、アナログ補間器６が同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出するものについて示したが、アナログ補間器６が同期信号の立ち下がりエッジとクロック信号の立ち下がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出するようにしてもよい。
また、ラッチ内蔵アナログ補間器７，８が、クロック信号に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出するものについて示したが、クロック信号の立ち下がりエッジを検出してから、入力信号の立ち下がりエッジを検出するまでの時間を検出するようにしてもよい。
【００３９】
実施の形態２．
図３はこの発明の実施の形態２による周波数測定回路を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
２分周器１０はクロック信号の周波数を２分周し、２分周後のクロック信号である矩形信号をラッチ内蔵アナログ補間器１１，１２に出力する処理を実施する。なお、２分周器１０は周波数分周手段を構成している。
【００４０】
ラッチ内蔵アナログ補間器１１は２分周器１０から出力された矩形信号（２分周後のクロック信号）に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器１１は遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器１２からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ａをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器１１は第１の遅延時間検出手段を構成している。
【００４１】
ラッチ内蔵アナログ補間器１２は２分周器１０から出力された矩形信号（２分周後のクロック信号）に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器１２は遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器１１からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ｂをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器１２は第２の遅延時間検出手段を構成している。
【００４２】
次に動作について説明する。
２分周器１０及びラッチ内蔵アナログ補間器１１，１２以外は、上記実施の形態１と同様であるため、２分周器１０及びラッチ内蔵アナログ補間器１１，１２の処理内容のみを説明する。
２分周器１０は、クロック信号を入力すると、図４に示すように、そのクロック信号の周波数を２分周し、２分周後のクロック信号である矩形信号をラッチ内蔵アナログ補間器１１，１２に出力する。
【００４３】
ラッチ内蔵アナログ補間器１１とラッチ内蔵アナログ補間器１２は、周波数算出処理回路９の制御の下、クロック信号の周期毎に交互に動作して、クロック信号に対する入力信号の遅延時間Ｔ２（Ｖ２ａ、または、Ｖ２ｂ）を検出する。
即ち、ラッチ内蔵アナログ補間器１１は、周波数算出処理回路９から制御信号Ｅが出力されることで、保持している検出電圧Ｖ２ａがゼロリセットされたのち、２分周器１０から出力された矩形信号と入力信号が入力されると、その矩形信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器１１は、図４に示すように、その矩形信号に対する入力信号の遅延時間Ｔ２ａとして、その矩形信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器１１は、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器１１は、その矩形信号に対する入力信号の遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する。
【００４４】
ラッチ内蔵アナログ補間器１２は、周波数算出処理回路９から制御信号Ｆが出力されることで、保持している検出電圧Ｖ２ｂがゼロリセットされたのち、２分周器１０から出力された矩形信号と入力信号が入力されると、その矩形信号の立ち下がりエッジと入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器１２は、図４に示すように、その矩形信号に対する入力信号の遅延時間Ｔ２ｂとして、その矩形信号の立ち下がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器１２は、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器１２は、その矩形信号に対する入力信号の遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する。
【００４５】
以上で明らかなように、この実施の形態２によれば、クロック信号の周波数を２分周する２分周器１０を設け、ラッチ内蔵アナログ補間器１１が２分周器１０により周波数が２分周されたクロック信号が入力されてから入力信号が入力されるまでの時間（遅延時間Ｔ２ａ）を検出し、ラッチ内蔵アナログ補間器１２が２分周器１０により周波数が２分周されたクロック信号の終端から入力信号が入力されるまでの時間（遅延時間Ｔ２ｂ）を検出するように構成したので、クロック信号の周期毎に確実に、ラッチ内蔵アナログ補間器１１とラッチ内蔵アナログ補間器１２を交互に動作させることができる効果を奏する。
【００４６】
実施の形態３．
図５はこの発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
図５において、定電流源２１は一定の電流（定電流）を出力する電流源である。
エッジ検出回路２２はクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジと入力信号の立ち上がりエッジを検出する処理を実施する。
【００４７】
電荷充電回路２３はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されるまでの間、定電流源２１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路２３はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００４８】
電荷充電回路２３のスイッチ２４はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されると閉状態になり、エッジ検出回路２２により入力信号の立ち上がりエッジが検出されると開状態になるスイッチング素子である。
電荷充電回路２３のコンデンサ２５はスイッチ２４が閉状態になると、定電流源２１から出力される定電流によって電荷を充電する素子である。
【００４９】
電荷充電回路２３のスイッチ２６は周波数算出処理回路９から制御信号Ｅが出力されると閉状態になって、コンデンサ２５に充電されている電荷を放電させるためのスイッチング素子である。
ラッチ回路２７はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されると、ラッチ信号Ｌａを周波数算出処理回路９に出力する処理を実施する。
【００５０】
図６はこの発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
図６において、定電流源３１は一定の電流（定電流）を出力する電流源である。
エッジ検出回路３２はクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）と入力信号の立ち上がりエッジを検出する処理を実施する。
【００５１】
電荷充電回路３３はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されるまでの間、定電流源３１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路３３はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００５２】
電荷充電回路３３のスイッチ３４はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されると閉状態になり、エッジ検出回路３２により入力信号の立ち上がりエッジが検出されると開状態になるスイッチング素子である。
電荷充電回路３３のコンデンサ３５はスイッチ３４が閉状態になると、定電流源３１から出力される定電流によって電荷を充電する素子である。
【００５３】
電荷充電回路３３のスイッチ３６は周波数算出処理回路９から制御信号Ｆが出力されると閉状態になって、コンデンサ３５に充電されている電荷を放電させるためのスイッチング素子である。
ラッチ回路３７はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する処理を実施する。
【００５４】
上記実施の形態１，２では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）がクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂに応じた検出電圧Ｖ２ａ，Ｖ２ｂを周波数算出処理回路９に出力するものについて示したが、この実施の形態３では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）の具体的な構成を説明する。
【００５５】
ラッチ内蔵アナログ補間器７，１１のエッジ検出回路２２は、クロック信号（または、２分周器１０から出力された矩形信号）と入力信号を入力すると、そのクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジと入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２４は、エッジ検出回路２２がクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると閉状態になる。
これにより、ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のコンデンサ２５が定電流源２１と接続されるため、定電流源２１から出力される定電流によって電荷がコンデンサ２５に充電される。
【００５６】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２４は、エッジ検出回路２２が入力信号の立ち上がりエッジを検出すると開状態になる。
これにより、ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のコンデンサ２５が定電流源２１と切断されるため、定電流源２１から出力される定電流による電荷の充電が停止される。
電荷充電回路２３のコンデンサ２５における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａが周波数算出処理回路９に出力される。
【００５７】
ラッチ内蔵アナログ補間器７，１１のラッチ回路２７は、エッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２６は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路２３のコンデンサ２５の両端が接地されるため、コンデンサ２５に充電されていた電荷が放電される。
なお、ラッチ回路２７は、周波数算出処理回路９から上記の制御信号Ｅが出力されると、リセットされてラッチ信号ＬａがロジックＬｏｗに変更される。
【００５８】
ラッチ内蔵アナログ補間器８，１２のエッジ検出回路３２は、クロック信号（または、２分周器１０から出力された矩形信号）と入力信号を入力すると、そのクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３４は、エッジ検出回路３２がクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると閉状態になる。
これにより、ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のコンデンサ３５が定電流源３１と接続されるため、定電流源３１から出力される定電流によって電荷がコンデンサ３５に充電される。
【００５９】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３４は、エッジ検出回路３２が入力信号の立ち上がりエッジを検出すると開状態になる。
これにより、ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のコンデンサ３５が定電流源３１と切断されるため、定電流源３１から出力される定電流による電荷の充電が停止される。
電荷充電回路３３のコンデンサ３５における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂが周波数算出処理回路９に出力される。
【００６０】
ラッチ内蔵アナログ補間器８，１２のラッチ回路３７は、エッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３６は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路３３のコンデンサ３５の両端が接地されるため、コンデンサ３５に充電されていた電荷が放電される。
なお、ラッチ回路３７は、周波数算出処理回路９から上記の制御信号Ｆが出力されると、リセットされてラッチ信号ＬｂがロジックＬｏｗに変更される。
【００６１】
以上で明らかなように、ラッチ内蔵アナログ補間器７，１１を図５のように構成し、ラッチ内蔵アナログ補間器８，１２を図６のように構成し、ラッチ回路２７，３７から出力されるラッチ信号Ｌｂ，Ｌｂのロジックを参照すれば、従来のアナログ補間器１０７，１０８（図９を参照）と異なり、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂを正常に検出することができているか否かを判別することができる効果を奏する。
図９の従来例では、クロック信号の立ち上がりエッジと入力信号の立ち上がりエッジ間で、パルス波である入力信号がオフとなったときに、非ゼロである検出電圧が正しい値であるか否かを判断することができない。
【００６２】
実施の形態４．
図７はこの発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
図７において、定電流源４１は一定の電流（定電流）を出力する電流源である。
ラッチ回路４２はクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力し、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路４２は第１のラッチ回路を構成している。
【００６３】
ラッチ回路４３は入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力し、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路４３は第２のラッチ回路を構成している。
【００６４】
電荷充電回路４４はラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されている期間中、定電流源４１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路４４はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００６５】
電荷充電回路４４のスイッチ４５はラッチ回路４２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路４２からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路４４のスイッチ４６はラッチ回路４３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路４３からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路４４のコンデンサ４７はスイッチ４５，４６が閉状態になると、定電流源４１から出力される定電流によって電荷を充電する素子である。
【００６６】
電荷充電回路４４のスイッチ４８は周波数算出処理回路９から上記の制御信号Ｅが出力されると閉状態になって、コンデンサ４７に充電されている電荷を放電させるためのスイッチング素子である。
ＡＮＤ回路４９はラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力し、ラッチ回路４２又はラッチ回路４３の少なくとも一方からロジックＬｏｗのラッチ信号が出力されると、周波数算出処理回路９に出力しているラッチ信号ＬａをロジックＬｏｗに変更する処理を実施する。
【００６７】
図８はこの発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
図８において、定電流源５１は一定の電流（定電流）を出力する電流源である。
ラッチ回路５２はクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力し、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路５２は第１のラッチ回路を構成している。
【００６８】
ラッチ回路５３は入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力し、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路５３は第２のラッチ回路を構成している。
【００６９】
電荷充電回路５４はラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されている期間中、定電流源５１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路５４はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００７０】
電荷充電回路５４のスイッチ５５はラッチ回路５２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路５２からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路５４のスイッチ５６はラッチ回路５３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路５３からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路５４のコンデンサ５７はスイッチ５５，５６が閉状態になると、定電流源５１から出力される定電流によって電荷を充電する素子である。
【００７１】
電荷充電回路５４のスイッチ５８は周波数算出処理回路９から上記の制御信号Ｆが出力されると閉状態になって、コンデンサ５７に充電されている電荷を放電させるためのスイッチング素子である。
ＡＮＤ回路５９はラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力し、ラッチ回路５２又はラッチ回路５３の少なくとも一方からロジックＬｏｗのラッチ信号が出力されると、周波数算出処理回路９に出力しているラッチ信号ＬｂをロジックＬｏｗに変更する処理を実施する。
【００７２】
上記実施の形態１，２では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）がクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂに応じた検出電圧Ｖ２ａ，Ｖ２ｂを周波数算出処理回路９に出力するものについて示したが、この実施の形態４では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）の具体的な構成を説明する。
【００７３】
ラッチ内蔵アナログ補間器７，１１のラッチ回路４２は、クロック信号（または、２分周器１０から出力された矩形信号）を入力し、クロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力する。
ラッチ内蔵アナログ補間器７，１１のラッチ回路４３は、入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力する。
【００７４】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４５は、ラッチ回路４２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
また、ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４６は、ラッチ回路４３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
スイッチ４５，４６が閉状態になると、電荷充電回路４４のコンデンサ４７が定電流源４１と接続されるため、定電流源４１から出力される定電流によって電荷がコンデンサ４７に充電される。
【００７５】
ラッチ内蔵アナログ補間器７，１１のＡＮＤ回路４９は、ラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１のラッチ回路４２は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する。
また、ラッチ内蔵アナログ補間器７，１１のラッチ回路４３も、周波数算出処理回路９から、上記の制御信号Ｅを受けると、電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する。
【００７６】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４５は、ラッチ回路４２からロジックＬｏｗのラッチ信号が出力されると開状態になる。
また、ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４６は、ラッチ回路４３からロジックＬｏｗのラッチ信号が出力されると開状態になる。
スイッチ４５，４６が開状態になると、電荷充電回路４４のコンデンサ４７が定電流源４１と切断されるため、定電流源４１から出力される定電流による電荷の充電が停止される。
電荷充電回路４４のコンデンサ４７における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａが周波数算出処理回路９に出力される。
【００７７】
ラッチ内蔵アナログ補間器７，１１のＡＮＤ回路４９は、ラッチ回路４２，４３からロジックＬｏｗのラッチ信号が出力されると、ロジックＬｏｗのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４８は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路４４のコンデンサ４７の両端が接地されるため、コンデンサ４７に充電されていた電荷が放電される。
【００７８】
ラッチ内蔵アナログ補間器８，１２のラッチ回路５２は、クロック信号（または、２分周器１０から出力された矩形信号）を入力し、クロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力する。
ラッチ内蔵アナログ補間器８，１２のラッチ回路５３は、入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力する。
【００７９】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５５は、ラッチ回路５２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
また、ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５６は、ラッチ回路５３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
スイッチ５５，５６が閉状態になると、電荷充電回路５４のコンデンサ５７が定電流源５１と接続されるため、定電流源５１から出力される定電流によって電荷がコンデンサ５７に充電される。
【００８０】
ラッチ内蔵アナログ補間器８，１２のＡＮＤ回路５９は、ラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２のラッチ回路５２は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する。
また、ラッチ内蔵アナログ補間器８，１２のラッチ回路５３も、周波数算出処理回路９から、上記の制御信号Ｆを受けると、電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する。
【００８１】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５５は、ラッチ回路５２からロジックＬｏｗのラッチ信号が出力されると開状態になる。
また、ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５６は、ラッチ回路５３からロジックＬｏｗのラッチ信号が出力されると開状態になる。
スイッチ５５，５６が開状態になると、電荷充電回路５４のコンデンサ５７が定電流源５１と切断されるため、定電流源５１から出力される定電流による電荷の充電が停止される。
電荷充電回路５４のコンデンサ５７における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂが周波数算出処理回路９に出力される。
【００８２】
ラッチ内蔵アナログ補間器８，１２のＡＮＤ回路５９は、ラッチ回路５２，５３からロジックＬｏｗのラッチ信号が出力されると、ロジックＬｏｗのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５８は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路５４のコンデンサ５７の両端が接地されるため、コンデンサ５７に充電されていた電荷が放電される。
【００８３】
以上で明らかなように、ラッチ内蔵アナログ補間器７，１１を図７のように構成し、ラッチ内蔵アナログ補間器８，１２を図８のように構成し、ＡＮＤ回路４９，５９から出力されるラッチ信号Ｌｂ，Ｌｂのロジックを参照すれば、従来のアナログ補間器１０７，１０８（図９を参照）と異なり、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂを正常に検出することができているか否かを判別することができる効果を奏する。
【符号の説明】
【００８４】
１ 同期回路（同期信号生成手段）、２ ＡＮＤ回路（クロック信号計数手段）、３ カウンタ（クロック信号計数手段）、４ ＡＮＤ回路（入力信号計数手段）、５ カウンタ（入力信号計数手段）、６ アナログ補間器（時間差検出手段）、７ ラッチ内蔵アナログ補間器（第１の遅延時間検出手段）、８ ラッチ内蔵アナログ補間器（第２の遅延時間検出手段）、９ 周波数算出処理回路（周波数算出手段）、１０ ２分周器（周波数分周手段）、１１ ラッチ内蔵アナログ補間器（第１の遅延時間検出手段）、１２ ラッチ内蔵アナログ補間器（第２の遅延時間検出手段）、２１，３１ 定電流源、２２，３２ エッジ検出回路、２３，３３ 電荷充電回路、２４，３４ スイッチ、２５，３５ コンデンサ、２６，３６ スイッチ、２７，３７ ラッチ回路、４１，５１ 定電流源、４２，５２ ラッチ回路（第１のラッチ回路）、４３，５３ ラッチ回路（第２のラッチ回路）、４４，５４ 電荷充電回路、４５，４６，５５，５６ スイッチ、４７，５７ コンデンサ、４８，５８ スイッチ、４９，５０ ＡＮＤ回路、１０１ 処理回路、１０２ 同期回路、１０３，１０５ ＡＮＤ回路、１０４，１０６ カウンタ、１０７，１０８ アナログ補間器、１１１ エッジ検出回路、１１２ 定電流源、１１３，１１５ スイッチ、１１４ コンデンサ。
【技術分野】
【０００１】
この発明は、例えば、無線通信装置やレーダ装置などに実装され、入力信号の周波数を測定する周波数測定回路に関するものである。
【背景技術】
【０００２】
図９は非特許文献１に開示されている周波数測定回路を示す構成図である。
処理回路１０１は、外部から観測信号の入力を受けると、入力信号（周波数ｆｉｎ）の周波数の測定を開始するため、制御信号Ｂ，Ｃをカウンタ１０４，１０６に出力して、カウンタ１０４，１０６のカウント値ｍ，ｎをゼロリセットするとともに、制御信号Ｄ，Ｅをアナログ補間器１０７，１０８に出力して、アナログ補間器１０７，１０８を初期状態に設定する。
また、処理回路１０１は、外部から観測信号の入力を受けると、制御信号Ａを同期回路１０２に出力して、同期回路１０２の動作を開始させる。
【０００３】
同期回路１０２は、処理回路１０１から制御信号Ａを受けてから、入力信号（周波数ｆｉｎ）の立ち上がりエッジを検出すると、図１１に示すように、同期信号をロジックＨｉｇｈに設定し、その同期信号をＡＮＤ回路１０３，１０５及びアナログ補間器１０７，１０８に出力する。
【０００４】
ＡＮＤ回路１０３は、同期回路１０２から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ１０４に出力する。
ＡＮＤ回路１０５は、同期回路１０２から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ１０６に出力する。
【０００５】
カウンタ１０４は、ＡＮＤ回路１０３から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを処理回路１０１に出力する。
カウンタ１０６は、ＡＮＤ回路１０５から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを処理回路１０１に出力する。
アナログ補間器１０７は、同期回路１０２からロジックＨｉｇｈの同期信号を受けると、その同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、図１１に示すように、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を処理回路１０１に出力する。
【０００６】
処理回路１０１は、カウンタ１０６から出力されるカウント値ｎが所定の値（例えば、Ｎ）になると、制御信号Ａを同期回路１０２に出力して、その同期回路１０２の動作を停止させる。
同期回路１０２は、処理回路１０１から制御信号Ａを受けてから、入力信号の立ち上がりエッジを検出すると、図１１に示すように、同期信号をロジックＬｏｗに設定し、その同期信号をＡＮＤ回路１０３，１０５及びアナログ補間器１０７，１０８に出力する。
【０００７】
同期回路１０２が同期信号をロジックＬｏｗに設定することで、カウンタ１０４，１０６のカウントアップ動作は停止する。
このとき、カウンタ１０４のカウント値はＭ、カウンタ１０６のカウント値はＮであるとする。
アナログ補間器１０７は、同期信号の立ち上がりエッジを検出するものであるため、同期回路１０２が同期信号をロジックＬｏｗに設定しても反応せず、検出電圧Ｖ１を処理回路１０１に出力する。
アナログ補間器１０８は、同期回路１０２からロジックＬｏｗの同期信号を受けると、その同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジを検出することで、図１１に示すように、それらのエッジ間の時間差Ｔ２を検出し、その時間差Ｔ２に応じた検出電圧Ｖ２を処理回路１０１に出力する。
【０００８】
ここで、図１０はアナログ補間器１０７，１０８の内部を示す構成図である。
アナログ補間器１０７のエッジ検出回路１１１は、同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、その同期信号の立ち上がりエッジを検出してから、クロック信号の立ち上がりエッジを検出するまでの間、ロジックＨｉｇｈの制御信号をスイッチ１１３に出力する。
一方、アナログ補間器１０８のエッジ検出回路１１１は、同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジを検出し、その同期信号の立ち下がりエッジを検出してから、クロック信号の立ち上がりエッジを検出するまでの間、ロジックＨｉｇｈの制御信号をスイッチ１１３に出力する。
【０００９】
アナログ補間器１０７，１０８のスイッチ１１３は、エッジ検出回路１１１からロジックＨｉｇｈの制御信号を受けている期間中、閉状態になり、定電流源１１２から出力される定電流がコンデンサ１１４に流れる。
これにより、アナログ補間器１０７のコンデンサ１１４には、同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジ間の時間差Ｔ１に比例する電荷が充電され、その電荷の充電量に対応する検出電圧Ｖ１が処理回路１０１に出力される。
また、アナログ補間器１０８のコンデンサ１１４には、同期信号の立ち下がりエッジとクロック信号の立ち上がりエッジ間の時間差Ｔ２に比例する電荷が充電され、その電荷の充電量に対応する検出電圧Ｖ２が処理回路１０１に出力される。
【００１０】
なお、アナログ補間器１０７，１０８のスイッチ１１５は、外部から制御信号を受けると、閉状態になる。
これにより、アナログ補間器１０７，１０８のコンデンサ１１４は、両端が接地されるので、充電されている電荷が放電される。
【００１１】
図１１に示すように、同期信号がロジックＨｉｇｈである時間（ＴａからＴｂまでの時間）は、（Ｎ−１）／ｆｉｎであり、また、Ｔ１＋Ｍ／ｆｃｌｋ−Ｔ２であることが分かる。
このとき、ｆｃｌｋ、Ｎ、Ｍ、Ｔ１及びＴ２は既知であるため、入力信号の周波数ｆｉｎは下記の式（１）で求めることができる。
ｆｉｎ＝（Ｎ−１）／（Ｔ１＋Ｍ／ｆｃｌｋ−Ｔ２） （１）
【００１２】
ただし、図９の周波数測定回路は、入力信号が図１２に示すような連続波であることを前提としている。
即ち、図９の周波数測定回路は、所定のカウント値となるまでの時間内（Ｎ／ｆｉｎ）では、入力信号が入力されていることで、カウンタ１０６が所望の動作を行うことができる。
したがって、入力信号が図１２に示すようなパルス波であり、カウンタ１０６のカウント値ｎが所定のカウント値になる前に入力信号がオフするような場合には、正しい周波数測定を行うことができない。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｓ．Ｊｏｈａｎｓｓｏｎ著、「Ｎｅｗ ｆｒｅｑｕｅｎｃｙ ｃｏｕｎｔｉｎｇ ｐｒｉｎｃｉｐｌｅ ｉｍｐｒｏｖｅｓ ｒｅｓｏｌｕｔｉｏｎ」 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｃｏｔｒｏｌ Ｓｙｍｐｏｓｉｕｍ ａｎｄ Ｅｘｐｏｓｉｔｉｏｎ、２００５年８月２９〜３１日、ｐ．６２８〜６３５
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の周波数測定回路は以上のように構成されているので、入力信号がパルス波である場合、そのパルス波がオンとなる時間が既知であれば、カウンタ１０６における所定のカウント値Ｎを事前に変更することで周波数を測定することができる。しかし、パルス波がオンとなる時間が変化し、その時間が不定の場合には、周波数の測定精度が著しく劣化するなどの課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる周波数測定回路を得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る周波数測定回路は、同期信号生成手段から出力された同期信号とクロック信号間の時間差を検出する時間差検出手段と、クロック信号に対する入力信号の遅延時間を検出する第１の遅延時間検出手段と、クロック信号に対する入力信号の遅延時間を検出する第２の遅延時間検出手段とを設け、周波数算出手段が、第１の遅延時間検出手段による遅延時間の検出処理と第２の遅延時間検出手段による遅延時間の検出処理をクロック信号の周期毎に交互に実施させて、第１の遅延時間検出手段又は第２の遅延時間検出手段により検出された遅延時間と時間差検出手段により検出された時間差とクロック信号計数手段及び入力信号計数手段の計数結果とを用いて、入力信号の周波数を算出するようにしたものである。
【発明の効果】
【００１７】
この発明によれば、同期信号生成手段から出力された同期信号とクロック信号間の時間差を検出する時間差検出手段と、クロック信号に対する入力信号の遅延時間を検出する第１の遅延時間検出手段と、クロック信号に対する入力信号の遅延時間を検出する第２の遅延時間検出手段とを設け、周波数算出手段が、第１の遅延時間検出手段による遅延時間の検出処理と第２の遅延時間検出手段による遅延時間の検出処理をクロック信号の周期毎に交互に実施させて、第１の遅延時間検出手段又は第２の遅延時間検出手段により検出された遅延時間と時間差検出手段により検出された時間差とクロック信号計数手段及び入力信号計数手段の計数結果とを用いて、入力信号の周波数を算出するように構成したので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる効果がある。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態１による周波数測定回路を示す構成図である。
【図２】各種信号の時間波形を示す説明図である。
【図３】この発明の実施の形態２による周波数測定回路を示す構成図である。
【図４】各種信号の時間波形を示す説明図である。
【図５】この発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
【図６】この発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
【図７】この発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
【図８】この発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
【図９】非特許文献１に開示されている周波数測定回路を示す構成図である。
【図１０】アナログ補間器１０７，１０８の内部を示す構成図である。
【図１１】各種信号の時間波形を示す説明図である。
【図１２】連続波である入力信号とパルス波である入力信号の時間波形を示す説明図である。
【発明を実施するための形態】
【００１９】
実施の形態１．
図１はこの発明の実施の形態１による周波数測定回路を示す構成図である。
図１において、同期回路１は周波数算出処理回路９からロジックＨｉｇｈの制御信号Ａ（入力信号が有意な期間中、ロジックＨｉｇｈとなる観測信号が入力されているとき、ロジックＨｉｇｈになる信号）を受けると、入力信号（周波数ｆｉｎ）の立ち上がりエッジに同期して、同期信号をロジックＨｉｇｈに設定し、ロジックＨｉｇｈの同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する処理を実施する。なお、同期回路１は同期信号生成手段を構成している。
【００２０】
ＡＮＤ回路２は同期回路１から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ３に出力する処理を実施する。
カウンタ３はＡＮＤ回路２から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを周波数算出処理回路９に出力する処理を実施する。
なお、ＡＮＤ回路２及びカウンタ３からクロック信号計数手段が構成されている。
【００２１】
ＡＮＤ回路４は同期回路１から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ５に出力する処理を実施する。
カウンタ５はＡＮＤ回路４から出力される入力信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを周波数算出処理回路９に出力する処理を実施する。
なお、ＡＮＤ回路４及びカウンタ５から入力信号計数手段が構成されている。
【００２２】
アナログ補間器６は同期回路１から出力された同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力する処理を実施する。なお、アナログ補間器６は時間差検出手段を構成している。
【００２３】
ラッチ内蔵アナログ補間器７はクロック信号に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器７は遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ａをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器７は第１の遅延時間検出手段を構成している。
【００２４】
ラッチ内蔵アナログ補間器８はクロック信号に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器８は遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ｂをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器８は第２の遅延時間検出手段を構成している。
【００２５】
周波数算出処理回路９はラッチ内蔵アナログ補間器７からラッチ信号Ｌａを受けると、制御信号Ｆをラッチ内蔵アナログ補間器８に出力して、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂをゼロリセットする一方、ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂを受けると、制御信号Ｅをラッチ内蔵アナログ補間器７に出力して、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａをゼロリセットする。
また、周波数算出処理回路９は観測信号がロジックＬｏｗになったとき、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値ｍ及びカウンタ５から出力されたカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出する処理を実施する。
なお、周波数算出処理回路９は周波数算出手段を構成している。
【００２６】
次に動作について説明する。
周波数算出処理回路９は、外部から入力信号（周波数ｆｉｎ）が有意な期間中（パルス波がＯＮの期間中：図１２を参照）、ロジックＨｉｇｈとなる観測信号の入力を受けると、入力信号の周波数の測定を開始するため、制御信号Ｂ，Ｃをカウンタ３，５に出力して、カウンタ３，５のカウント値ｍ，ｎをゼロリセットする。
また、周波数算出処理回路９は、外部から観測信号の入力を受けると、制御信号Ｄをアナログ補間器６に出力して、アナログ補間器６の検出電圧Ｖ１をゼロリセットするとともに、制御信号Ｅ，Ｆをラッチ内蔵アナログ補間器７，８に出力して、ラッチ内蔵アナログ補間器７，８の検出電圧Ｖ２ａ，Ｖ２ｂをゼロリセットする
さらに、周波数算出処理回路９は、外部から観測信号の入力を受けると、制御信号Ａを同期回路１に出力して、同期回路１の動作を開始させる。
【００２７】
同期回路１は、周波数算出処理回路９から制御信号Ａを受けてから、入力信号（周波数ｆｉｎ）の立ち上がりエッジを検出すると、図２に示すように、同期信号をロジックＨｉｇｈに設定し、その同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する。
【００２８】
ＡＮＤ回路２は、同期回路１から出力された同期信号とクロック信号（周波数ｆｃｌｋ）を入力し、その同期信号がロジックＨｉｇｈである期間中、そのクロック信号をカウンタ３に出力する。
ＡＮＤ回路４は、同期回路１から出力された同期信号と入力信号（周波数ｆｉｎ）を入力し、その同期信号がロジックＨｉｇｈである期間中、その入力信号をカウンタ５に出力する。
【００２９】
カウンタ３は、ＡＮＤ回路２から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｍを１ずつ増加させ、そのカウント値ｍを周波数算出処理回路９に出力する。
カウンタ５は、ＡＮＤ回路４から出力されるクロック信号の立ち上がりエッジに同期して、カウント値ｎを１ずつ増加させ、そのカウント値ｎを周波数算出処理回路９に出力する。
アナログ補間器６は、同期回路１からロジックＨｉｇｈの同期信号を受けると、その同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出することで、図２に示すように、それらのエッジ間の時間差Ｔ１を検出し、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力する。
【００３０】
ラッチ内蔵アナログ補間器７とラッチ内蔵アナログ補間器８は、周波数算出処理回路９の制御の下、クロック信号の周期毎に交互に動作して、クロック信号に対する入力信号の遅延時間Ｔ２（Ｖ２ａ、または、Ｖ２ｂ）を検出する。
即ち、ラッチ内蔵アナログ補間器７は、周波数算出処理回路９から制御信号Ｅが出力されることで、保持している検出電圧Ｖ２ａがゼロリセットされたのち、クロック信号と入力信号が入力されると、そのクロック信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器７は、クロック信号に対する入力信号の遅延時間Ｔ２ａとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器７は、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器７は、クロック信号に対する入力信号の遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する。
【００３１】
ラッチ内蔵アナログ補間器８は、周波数算出処理回路９から制御信号Ｆが出力されることで、保持している検出電圧Ｖ２ｂがゼロリセットされたのち、クロック信号と入力信号が入力されると、そのクロック信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器８は、クロック信号に対する入力信号の遅延時間Ｔ２ｂとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器８は、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器８は、クロック信号に対する入力信号の遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する。
【００３２】
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７とラッチ内蔵アナログ補間器８をクロック信号の周期毎に交互に動作させるため、ラッチ内蔵アナログ補間器７からラッチ信号Ｌａを受けると、制御信号Ｆをラッチ内蔵アナログ補間器８に出力して、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂをゼロリセットする。
一方、ラッチ内蔵アナログ補間器８からラッチ信号Ｌｂを受けると、制御信号Ｅをラッチ内蔵アナログ補間器７に出力して、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａをゼロリセットする。
【００３３】
周波数算出処理回路９は、観測信号がロジックＬｏｗになると、制御信号Ａを同期回路１に出力して、その同期回路１の動作を停止させる。
同期回路１は、周波数算出処理回路９から制御信号Ａを受けると、図２に示すように、同期信号をロジックＬｏｗに設定し、その同期信号をＡＮＤ回路２，４及びアナログ補間器６に出力する。
【００３４】
同期回路１が同期信号をロジックＬｏｗに設定することで、カウンタ３，５のカウントアップ動作は停止する。
このとき、カウンタ３のカウント値はＭ、カウンタ５のカウント値はＮであるとする。
アナログ補間器６は、同期信号の立ち上がりエッジを検出するものであるため、同期回路１が同期信号をロジックＬｏｗに設定しても反応せず、検出電圧Ｖ１を周波数算出処理回路９に出力する。
【００３５】
また、周波数算出処理回路９は、観測信号がロジックＬｏｗになると、ラッチ内蔵アナログ補間器７，８から出力されているラッチ信号Ｌａ，Ｌｂのうち、どちらのラッチ信号がロジックＨｉｇｈであるかを判別する。
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択する。
逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択する。
【００３６】
周波数算出処理回路９は、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａ又はラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂのいずれかを選択すると、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値Ｍ及びカウンタ５から出力されたカウント値Ｎとを用いて、入力信号の周波数ｆｉｎを算出する。
即ち、図２に示すように、同期信号がロジックＨｉｇｈである時間（ＴａからＴｂまでの時間）は、（Ｎ−１）／ｆｉｎであり、また、Ｔ１＋（Ｍ−１）／ｆｃｌｋ＋Ｔ２であることが分かる。
このとき、ｆｃｌｋ、Ｎ、Ｍ、Ｔ１及びＴ２は既知であるため、周波数算出処理回路９は、入力信号の周波数ｆｉｎを下記の式（２）で求める。
ｆｉｎ＝（Ｎ−１）／（Ｔ１＋（Ｍ−１）／ｆｃｌｋ＋Ｔ２） （２）
なお、時間差Ｔ１は検出電圧Ｖ１から一意に決定され、遅延時間Ｔ２は検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）から一意に決定される。
【００３７】
以上で明らかなように、この実施の形態１によれば、同期回路１から出力された同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出して、その時間差Ｔ１に応じた検出電圧Ｖ１を周波数算出処理回路９に出力するアナログ補間器６と、クロック信号に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力するラッチ内蔵アナログ補間器７と、クロック信号に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力するラッチ内蔵アナログ補間器８とを設け、周波数算出処理回路９が、観測信号がロジックＬｏｗになったとき、ラッチ内蔵アナログ補間器７が出力しているラッチ信号ＬａがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器７により保持されている検出電圧Ｖ２ａを選択し、逆に、ラッチ内蔵アナログ補間器８が出力しているラッチ信号ＬｂがロジックＨｉｇｈであれば、ラッチ内蔵アナログ補間器８により保持されている検出電圧Ｖ２ｂを選択し、その選択した検出電圧Ｖ２（Ｖ２ａ、または、Ｖ２ｂ）と、アナログ補間器６から出力された検出電圧Ｖ１と、カウンタ３から出力されたカウント値ｍ及びカウンタ５から出力されたカウント値ｎとを用いて、入力信号の周波数ｆｉｎを算出するように構成したので、オンとなる時間が不定のパルス波が入力信号である場合でも、所望の精度で入力信号の周波数を測定することができる効果を奏する。
即ち、この実施の形態１では、カウンタ３，５のカウント値の設定に条件を持たせずに、観測信号がロジックＬｏｗとなるまで周波数の測定を自動的に行うものであるため、オンとなる時間が不定のパルス波が入力信号である場合でも、周波数の測定を正しく行うことが可能となる。
【００３８】
この実施の形態１では、カウンタ３，５がクロック信号の立ち上がりエッジに同期して、カウント値ｍ，ｎを１ずつ増加させるものについて示したが、カウンタ３，５がクロック信号の立ち下がりエッジに同期して、カウント値ｍ，ｎを１ずつ増加させるようにしてもよい。
また、アナログ補間器６が同期信号の立ち上がりエッジとクロック信号の立ち上がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出するものについて示したが、アナログ補間器６が同期信号の立ち下がりエッジとクロック信号の立ち下がりエッジを検出し、それらのエッジ間の時間差Ｔ１を検出するようにしてもよい。
また、ラッチ内蔵アナログ補間器７，８が、クロック信号に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂとして、クロック信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出するものについて示したが、クロック信号の立ち下がりエッジを検出してから、入力信号の立ち下がりエッジを検出するまでの時間を検出するようにしてもよい。
【００３９】
実施の形態２．
図３はこの発明の実施の形態２による周波数測定回路を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
２分周器１０はクロック信号の周波数を２分周し、２分周後のクロック信号である矩形信号をラッチ内蔵アナログ補間器１１，１２に出力する処理を実施する。なお、２分周器１０は周波数分周手段を構成している。
【００４０】
ラッチ内蔵アナログ補間器１１は２分周器１０から出力された矩形信号（２分周後のクロック信号）に対する入力信号の遅延時間Ｔ２ａを検出して、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器１１は遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器１２からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ａをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器１１は第１の遅延時間検出手段を構成している。
【００４１】
ラッチ内蔵アナログ補間器１２は２分周器１０から出力された矩形信号（２分周後のクロック信号）に対する入力信号の遅延時間Ｔ２ｂを検出して、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する処理を実施する。
また、ラッチ内蔵アナログ補間器１２は遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器１１からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、保持している検出電圧Ｖ２ｂをゼロリセット（初期化）する。
なお、ラッチ内蔵アナログ補間器１２は第２の遅延時間検出手段を構成している。
【００４２】
次に動作について説明する。
２分周器１０及びラッチ内蔵アナログ補間器１１，１２以外は、上記実施の形態１と同様であるため、２分周器１０及びラッチ内蔵アナログ補間器１１，１２の処理内容のみを説明する。
２分周器１０は、クロック信号を入力すると、図４に示すように、そのクロック信号の周波数を２分周し、２分周後のクロック信号である矩形信号をラッチ内蔵アナログ補間器１１，１２に出力する。
【００４３】
ラッチ内蔵アナログ補間器１１とラッチ内蔵アナログ補間器１２は、周波数算出処理回路９の制御の下、クロック信号の周期毎に交互に動作して、クロック信号に対する入力信号の遅延時間Ｔ２（Ｖ２ａ、または、Ｖ２ｂ）を検出する。
即ち、ラッチ内蔵アナログ補間器１１は、周波数算出処理回路９から制御信号Ｅが出力されることで、保持している検出電圧Ｖ２ａがゼロリセットされたのち、２分周器１０から出力された矩形信号と入力信号が入力されると、その矩形信号と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器１１は、図４に示すように、その矩形信号に対する入力信号の遅延時間Ｔ２ａとして、その矩形信号の立ち上がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器１１は、その遅延時間Ｔ２ａに応じた検出電圧Ｖ２ａを保持し、その保持している検出電圧Ｖ２ａを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器１１は、その矩形信号に対する入力信号の遅延時間Ｔ２ａを検出すると、ラッチ信号Ｌａを周波数算出処理回路９に出力する。
【００４４】
ラッチ内蔵アナログ補間器１２は、周波数算出処理回路９から制御信号Ｆが出力されることで、保持している検出電圧Ｖ２ｂがゼロリセットされたのち、２分周器１０から出力された矩形信号と入力信号が入力されると、その矩形信号の立ち下がりエッジと入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器１２は、図４に示すように、その矩形信号に対する入力信号の遅延時間Ｔ２ｂとして、その矩形信号の立ち下がりエッジを検出してから、入力信号の立ち上がりエッジを検出するまでの時間を検出する。
ラッチ内蔵アナログ補間器１２は、その遅延時間Ｔ２ｂに応じた検出電圧Ｖ２ｂを保持し、その保持している検出電圧Ｖ２ｂを周波数算出処理回路９に出力する。
また、ラッチ内蔵アナログ補間器１２は、その矩形信号に対する入力信号の遅延時間Ｔ２ｂを検出すると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する。
【００４５】
以上で明らかなように、この実施の形態２によれば、クロック信号の周波数を２分周する２分周器１０を設け、ラッチ内蔵アナログ補間器１１が２分周器１０により周波数が２分周されたクロック信号が入力されてから入力信号が入力されるまでの時間（遅延時間Ｔ２ａ）を検出し、ラッチ内蔵アナログ補間器１２が２分周器１０により周波数が２分周されたクロック信号の終端から入力信号が入力されるまでの時間（遅延時間Ｔ２ｂ）を検出するように構成したので、クロック信号の周期毎に確実に、ラッチ内蔵アナログ補間器１１とラッチ内蔵アナログ補間器１２を交互に動作させることができる効果を奏する。
【００４６】
実施の形態３．
図５はこの発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
図５において、定電流源２１は一定の電流（定電流）を出力する電流源である。
エッジ検出回路２２はクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジと入力信号の立ち上がりエッジを検出する処理を実施する。
【００４７】
電荷充電回路２３はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されるまでの間、定電流源２１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路２３はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００４８】
電荷充電回路２３のスイッチ２４はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されると閉状態になり、エッジ検出回路２２により入力信号の立ち上がりエッジが検出されると開状態になるスイッチング素子である。
電荷充電回路２３のコンデンサ２５はスイッチ２４が閉状態になると、定電流源２１から出力される定電流によって電荷を充電する素子である。
【００４９】
電荷充電回路２３のスイッチ２６は周波数算出処理回路９から制御信号Ｅが出力されると閉状態になって、コンデンサ２５に充電されている電荷を放電させるためのスイッチング素子である。
ラッチ回路２７はエッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されると、ラッチ信号Ｌａを周波数算出処理回路９に出力する処理を実施する。
【００５０】
図６はこの発明の実施の形態３による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
図６において、定電流源３１は一定の電流（定電流）を出力する電流源である。
エッジ検出回路３２はクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）と入力信号の立ち上がりエッジを検出する処理を実施する。
【００５１】
電荷充電回路３３はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されるまでの間、定電流源３１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路３３はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００５２】
電荷充電回路３３のスイッチ３４はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されると閉状態になり、エッジ検出回路３２により入力信号の立ち上がりエッジが検出されると開状態になるスイッチング素子である。
電荷充電回路３３のコンデンサ３５はスイッチ３４が閉状態になると、定電流源３１から出力される定電流によって電荷を充電する素子である。
【００５３】
電荷充電回路３３のスイッチ３６は周波数算出処理回路９から制御信号Ｆが出力されると閉状態になって、コンデンサ３５に充電されている電荷を放電させるためのスイッチング素子である。
ラッチ回路３７はエッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されると、ラッチ信号Ｌｂを周波数算出処理回路９に出力する処理を実施する。
【００５４】
上記実施の形態１，２では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）がクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂに応じた検出電圧Ｖ２ａ，Ｖ２ｂを周波数算出処理回路９に出力するものについて示したが、この実施の形態３では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）の具体的な構成を説明する。
【００５５】
ラッチ内蔵アナログ補間器７，１１のエッジ検出回路２２は、クロック信号（または、２分周器１０から出力された矩形信号）と入力信号を入力すると、そのクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジと入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２４は、エッジ検出回路２２がクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると閉状態になる。
これにより、ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のコンデンサ２５が定電流源２１と接続されるため、定電流源２１から出力される定電流によって電荷がコンデンサ２５に充電される。
【００５６】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２４は、エッジ検出回路２２が入力信号の立ち上がりエッジを検出すると開状態になる。
これにより、ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のコンデンサ２５が定電流源２１と切断されるため、定電流源２１から出力される定電流による電荷の充電が停止される。
電荷充電回路２３のコンデンサ２５における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａが周波数算出処理回路９に出力される。
【００５７】
ラッチ内蔵アナログ補間器７，１１のラッチ回路２７は、エッジ検出回路２２によりクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジが検出されてから、入力信号の立ち上がりエッジが検出されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路２３のスイッチ２６は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路２３のコンデンサ２５の両端が接地されるため、コンデンサ２５に充電されていた電荷が放電される。
なお、ラッチ回路２７は、周波数算出処理回路９から上記の制御信号Ｅが出力されると、リセットされてラッチ信号ＬａがロジックＬｏｗに変更される。
【００５８】
ラッチ内蔵アナログ補間器８，１２のエッジ検出回路３２は、クロック信号（または、２分周器１０から出力された矩形信号）と入力信号を入力すると、そのクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）と入力信号の立ち上がりエッジを検出する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３４は、エッジ検出回路３２がクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると閉状態になる。
これにより、ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のコンデンサ３５が定電流源３１と接続されるため、定電流源３１から出力される定電流によって電荷がコンデンサ３５に充電される。
【００５９】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３４は、エッジ検出回路３２が入力信号の立ち上がりエッジを検出すると開状態になる。
これにより、ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のコンデンサ３５が定電流源３１と切断されるため、定電流源３１から出力される定電流による電荷の充電が停止される。
電荷充電回路３３のコンデンサ３５における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂが周波数算出処理回路９に出力される。
【００６０】
ラッチ内蔵アナログ補間器８，１２のラッチ回路３７は、エッジ検出回路３２によりクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）が検出されてから、入力信号の立ち上がりエッジが検出されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路３３のスイッチ３６は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路３３のコンデンサ３５の両端が接地されるため、コンデンサ３５に充電されていた電荷が放電される。
なお、ラッチ回路３７は、周波数算出処理回路９から上記の制御信号Ｆが出力されると、リセットされてラッチ信号ＬｂがロジックＬｏｗに変更される。
【００６１】
以上で明らかなように、ラッチ内蔵アナログ補間器７，１１を図５のように構成し、ラッチ内蔵アナログ補間器８，１２を図６のように構成し、ラッチ回路２７，３７から出力されるラッチ信号Ｌｂ，Ｌｂのロジックを参照すれば、従来のアナログ補間器１０７，１０８（図９を参照）と異なり、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂを正常に検出することができているか否かを判別することができる効果を奏する。
図９の従来例では、クロック信号の立ち上がりエッジと入力信号の立ち上がりエッジ間で、パルス波である入力信号がオフとなったときに、非ゼロである検出電圧が正しい値であるか否かを判断することができない。
【００６２】
実施の形態４．
図７はこの発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器７，１１を示す構成図である。
図７において、定電流源４１は一定の電流（定電流）を出力する電流源である。
ラッチ回路４２はクロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力し、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路４２は第１のラッチ回路を構成している。
【００６３】
ラッチ回路４３は入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力し、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路４３は第２のラッチ回路を構成している。
【００６４】
電荷充電回路４４はラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されている期間中、定電流源４１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路４４はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００６５】
電荷充電回路４４のスイッチ４５はラッチ回路４２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路４２からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路４４のスイッチ４６はラッチ回路４３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路４３からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路４４のコンデンサ４７はスイッチ４５，４６が閉状態になると、定電流源４１から出力される定電流によって電荷を充電する素子である。
【００６６】
電荷充電回路４４のスイッチ４８は周波数算出処理回路９から上記の制御信号Ｅが出力されると閉状態になって、コンデンサ４７に充電されている電荷を放電させるためのスイッチング素子である。
ＡＮＤ回路４９はラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力し、ラッチ回路４２又はラッチ回路４３の少なくとも一方からロジックＬｏｗのラッチ信号が出力されると、周波数算出処理回路９に出力しているラッチ信号ＬａをロジックＬｏｗに変更する処理を実施する。
【００６７】
図８はこの発明の実施の形態４による周波数測定回路のラッチ内蔵アナログ補間器８，１２を示す構成図である。
図８において、定電流源５１は一定の電流（定電流）を出力する電流源である。
ラッチ回路５２はクロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力し、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路５２は第１のラッチ回路を構成している。
【００６８】
ラッチ回路５３は入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力し、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する処理を実施する。なお、ラッチ回路５３は第２のラッチ回路を構成している。
【００６９】
電荷充電回路５４はラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されている期間中、定電流源５１から出力される定電流によって電荷を充電する処理を実施する。
また、電荷充電回路５４はクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂとして、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂを周波数算出処理回路９に出力する一方、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると、充電されている電荷を放電する処理を実施する。
【００７０】
電荷充電回路５４のスイッチ５５はラッチ回路５２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路５２からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路５４のスイッチ５６はラッチ回路５３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になり、ラッチ回路５３からロジックＬｏｗのラッチ信号が出力されると開状態になるスイッチング素子である。
電荷充電回路５４のコンデンサ５７はスイッチ５５，５６が閉状態になると、定電流源５１から出力される定電流によって電荷を充電する素子である。
【００７１】
電荷充電回路５４のスイッチ５８は周波数算出処理回路９から上記の制御信号Ｆが出力されると閉状態になって、コンデンサ５７に充電されている電荷を放電させるためのスイッチング素子である。
ＡＮＤ回路５９はラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力し、ラッチ回路５２又はラッチ回路５３の少なくとも一方からロジックＬｏｗのラッチ信号が出力されると、周波数算出処理回路９に出力しているラッチ信号ＬｂをロジックＬｏｗに変更する処理を実施する。
【００７２】
上記実施の形態１，２では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）がクロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂに応じた検出電圧Ｖ２ａ，Ｖ２ｂを周波数算出処理回路９に出力するものについて示したが、この実施の形態４では、ラッチ内蔵アナログ補間器７，８（または、１１，１２）の具体的な構成を説明する。
【００７３】
ラッチ内蔵アナログ補間器７，１１のラッチ回路４２は、クロック信号（または、２分周器１０から出力された矩形信号）を入力し、クロック信号（または、２分周器１０から出力された矩形信号）の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力する。
ラッチ内蔵アナログ補間器７，１１のラッチ回路４３は、入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力する。
【００７４】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４５は、ラッチ回路４２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
また、ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４６は、ラッチ回路４３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
スイッチ４５，４６が閉状態になると、電荷充電回路４４のコンデンサ４７が定電流源４１と接続されるため、定電流源４１から出力される定電流によって電荷がコンデンサ４７に充電される。
【００７５】
ラッチ内蔵アナログ補間器７，１１のＡＮＤ回路４９は、ラッチ回路４２，４３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１のラッチ回路４２は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路４４のスイッチ４５及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する。
また、ラッチ内蔵アナログ補間器７，１１のラッチ回路４３も、周波数算出処理回路９から、上記の制御信号Ｅを受けると、電荷充電回路４４のスイッチ４６及びＡＮＤ回路４９に出力しているラッチ信号をロジックＬｏｗに変更する。
【００７６】
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４５は、ラッチ回路４２からロジックＬｏｗのラッチ信号が出力されると開状態になる。
また、ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４６は、ラッチ回路４３からロジックＬｏｗのラッチ信号が出力されると開状態になる。
スイッチ４５，４６が開状態になると、電荷充電回路４４のコンデンサ４７が定電流源４１と切断されるため、定電流源４１から出力される定電流による電荷の充電が停止される。
電荷充電回路４４のコンデンサ４７における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ａが周波数算出処理回路９に出力される。
【００７７】
ラッチ内蔵アナログ補間器７，１１のＡＮＤ回路４９は、ラッチ回路４２，４３からロジックＬｏｗのラッチ信号が出力されると、ロジックＬｏｗのラッチ信号Ｌａを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器７，１１における電荷充電回路４４のスイッチ４８は、周波数算出処理回路９から制御信号Ｅ（ラッチ内蔵アナログ補間器８，１２からロジックＨｉｇｈのラッチ信号Ｌｂが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路４４のコンデンサ４７の両端が接地されるため、コンデンサ４７に充電されていた電荷が放電される。
【００７８】
ラッチ内蔵アナログ補間器８，１２のラッチ回路５２は、クロック信号（または、２分周器１０から出力された矩形信号）を入力し、クロック信号の立ち上がりエッジ（または、２分周器１０から出力された矩形信号の立ち下がりエッジ）を検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力する。
ラッチ内蔵アナログ補間器８，１２のラッチ回路５３は、入力信号の立ち上がりエッジを検出すると、ロジックＨｉｇｈのラッチ信号を電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力する。
【００７９】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５５は、ラッチ回路５２からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
また、ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５６は、ラッチ回路５３からロジックＨｉｇｈのラッチ信号が出力されると閉状態になる。
スイッチ５５，５６が閉状態になると、電荷充電回路５４のコンデンサ５７が定電流源５１と接続されるため、定電流源５１から出力される定電流によって電荷がコンデンサ５７に充電される。
【００８０】
ラッチ内蔵アナログ補間器８，１２のＡＮＤ回路５９は、ラッチ回路５２，５３からロジックＨｉｇｈのラッチ信号が出力されると、ロジックＨｉｇｈのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２のラッチ回路５２は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）を受けると、電荷充電回路５４のスイッチ５５及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する。
また、ラッチ内蔵アナログ補間器８，１２のラッチ回路５３も、周波数算出処理回路９から、上記の制御信号Ｆを受けると、電荷充電回路５４のスイッチ５６及びＡＮＤ回路５９に出力しているラッチ信号をロジックＬｏｗに変更する。
【００８１】
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５５は、ラッチ回路５２からロジックＬｏｗのラッチ信号が出力されると開状態になる。
また、ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５６は、ラッチ回路５３からロジックＬｏｗのラッチ信号が出力されると開状態になる。
スイッチ５５，５６が開状態になると、電荷充電回路５４のコンデンサ５７が定電流源５１と切断されるため、定電流源５１から出力される定電流による電荷の充電が停止される。
電荷充電回路５４のコンデンサ５７における電荷の充電量は、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ｂに相当し、電荷の充電量に応じた電圧値である検出電圧Ｖ２ｂが周波数算出処理回路９に出力される。
【００８２】
ラッチ内蔵アナログ補間器８，１２のＡＮＤ回路５９は、ラッチ回路５２，５３からロジックＬｏｗのラッチ信号が出力されると、ロジックＬｏｗのラッチ信号Ｌｂを周波数算出処理回路９に出力する。
ラッチ内蔵アナログ補間器８，１２における電荷充電回路５４のスイッチ５８は、周波数算出処理回路９から制御信号Ｆ（ラッチ内蔵アナログ補間器７，１１からロジックＨｉｇｈのラッチ信号Ｌａが周波数算出処理回路９に出力されたときに、周波数算出処理回路９から出力される信号）が出力されると閉状態になる。
これにより、電荷充電回路５４のコンデンサ５７の両端が接地されるため、コンデンサ５７に充電されていた電荷が放電される。
【００８３】
以上で明らかなように、ラッチ内蔵アナログ補間器７，１１を図７のように構成し、ラッチ内蔵アナログ補間器８，１２を図８のように構成し、ＡＮＤ回路４９，５９から出力されるラッチ信号Ｌｂ，Ｌｂのロジックを参照すれば、従来のアナログ補間器１０７，１０８（図９を参照）と異なり、クロック信号（または、２分周器１０から出力された矩形信号）に対する入力信号の遅延時間Ｔ２ａ，Ｔ２ｂを正常に検出することができているか否かを判別することができる効果を奏する。
【符号の説明】
【００８４】
１ 同期回路（同期信号生成手段）、２ ＡＮＤ回路（クロック信号計数手段）、３ カウンタ（クロック信号計数手段）、４ ＡＮＤ回路（入力信号計数手段）、５ カウンタ（入力信号計数手段）、６ アナログ補間器（時間差検出手段）、７ ラッチ内蔵アナログ補間器（第１の遅延時間検出手段）、８ ラッチ内蔵アナログ補間器（第２の遅延時間検出手段）、９ 周波数算出処理回路（周波数算出手段）、１０ ２分周器（周波数分周手段）、１１ ラッチ内蔵アナログ補間器（第１の遅延時間検出手段）、１２ ラッチ内蔵アナログ補間器（第２の遅延時間検出手段）、２１，３１ 定電流源、２２，３２ エッジ検出回路、２３，３３ 電荷充電回路、２４，３４ スイッチ、２５，３５ コンデンサ、２６，３６ スイッチ、２７，３７ ラッチ回路、４１，５１ 定電流源、４２，５２ ラッチ回路（第１のラッチ回路）、４３，５３ ラッチ回路（第２のラッチ回路）、４４，５４ 電荷充電回路、４５，４６，５５，５６ スイッチ、４７，５７ コンデンサ、４８，５８ スイッチ、４９，５０ ＡＮＤ回路、１０１ 処理回路、１０２ 同期回路、１０３，１０５ ＡＮＤ回路、１０４，１０６ カウンタ、１０７，１０８ アナログ補間器、１１１ エッジ検出回路、１１２ 定電流源、１１３，１１５ スイッチ、１１４ コンデンサ。
【特許請求の範囲】
【請求項１】
入力信号が有意な期間中、上記入力信号に同期している同期信号を生成して、上記同期信号を出力する同期信号生成手段と、上記同期信号生成手段から同期信号が出力されている期間中、クロック信号を計数するクロック信号計数手段と、上記同期信号生成手段から同期信号が出力されている期間中、上記入力信号を計数する入力信号計数手段と、上記同期信号生成手段から出力された同期信号と上記クロック信号間の時間差を検出する時間差検出手段と、上記クロック信号に対する上記入力信号の遅延時間を検出する第１の遅延時間検出手段と、上記クロック信号に対する上記入力信号の遅延時間を検出する第２の遅延時間検出手段と、上記第１の遅延時間検出手段による遅延時間の検出処理と上記第２の遅延時間検出手段による遅延時間の検出処理を上記クロック信号の周期毎に交互に実施させて、上記第１の遅延時間検出手段又は上記第２の遅延時間検出手段により検出された遅延時間と上記時間差検出手段により検出された時間差と上記クロック信号計数手段及び上記入力信号計数手段の計数結果とを用いて、上記入力信号の周波数を算出する周波数算出手段とを備えた周波数測定回路。
【請求項２】
クロック信号の周波数を２分周する周波数分周手段を設け、第１の遅延時間検出手段が上記周波数分周手段により周波数が２分周されたクロック信号が入力されてから上記入力信号が入力されるまでの時間を遅延時間として検出し、第２の遅延時間検出手段が上記周波数分周手段により周波数が２分周されたクロック信号の終端から上記入力信号が入力されるまでの時間を遅延時間として検出することを特徴とする請求項１記載の周波数測定回路。
【請求項３】
第１の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジと入力信号のエッジを検出するエッジ検出回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されるまでの間、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されると、ラッチ信号を出力するラッチ回路とから構成され、
第２の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジと入力信号のエッジを検出するエッジ検出回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されるまでの間、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されると、ラッチ信号を出力するラッチ回路とから構成されており、
上記第１の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第２の遅延時間検出手段のラッチ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第２の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第１の遅延時間検出手段のラッチ回路からラッチ信号が出力されると、充電されている電荷を放電することを特徴とする請求項１記載の周波数測定回路。
【請求項４】
第１の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジを検出すると、ラッチ信号を出力する第１のラッチ回路と、入力信号のエッジを検出すると、ラッチ信号を出力する第２のラッチ回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されている期間中、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されると、ラッチ信号を出力するＡＮＤ回路とから構成され、
第２の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジを検出すると、ラッチ信号を出力する第１のラッチ回路と、入力信号のエッジを検出すると、ラッチ信号を出力する第２のラッチ回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されている期間中、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されると、ラッチ信号を出力するＡＮＤ回路とから構成されており、
上記第１の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第２の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第１の遅延時間検出手段の第１及び第２のラッチ回路とＡＮＤ回路は、上記第２の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、ラッチ信号の出力を停止し、
上記第２の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第１の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第２の遅延時間検出手段の第１及び第２のラッチ回路とＡＮＤ回路は、上記第１の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、ラッチ信号の出力を停止することを特徴とする請求項１記載の周波数測定回路。
【請求項１】
入力信号が有意な期間中、上記入力信号に同期している同期信号を生成して、上記同期信号を出力する同期信号生成手段と、上記同期信号生成手段から同期信号が出力されている期間中、クロック信号を計数するクロック信号計数手段と、上記同期信号生成手段から同期信号が出力されている期間中、上記入力信号を計数する入力信号計数手段と、上記同期信号生成手段から出力された同期信号と上記クロック信号間の時間差を検出する時間差検出手段と、上記クロック信号に対する上記入力信号の遅延時間を検出する第１の遅延時間検出手段と、上記クロック信号に対する上記入力信号の遅延時間を検出する第２の遅延時間検出手段と、上記第１の遅延時間検出手段による遅延時間の検出処理と上記第２の遅延時間検出手段による遅延時間の検出処理を上記クロック信号の周期毎に交互に実施させて、上記第１の遅延時間検出手段又は上記第２の遅延時間検出手段により検出された遅延時間と上記時間差検出手段により検出された時間差と上記クロック信号計数手段及び上記入力信号計数手段の計数結果とを用いて、上記入力信号の周波数を算出する周波数算出手段とを備えた周波数測定回路。
【請求項２】
クロック信号の周波数を２分周する周波数分周手段を設け、第１の遅延時間検出手段が上記周波数分周手段により周波数が２分周されたクロック信号が入力されてから上記入力信号が入力されるまでの時間を遅延時間として検出し、第２の遅延時間検出手段が上記周波数分周手段により周波数が２分周されたクロック信号の終端から上記入力信号が入力されるまでの時間を遅延時間として検出することを特徴とする請求項１記載の周波数測定回路。
【請求項３】
第１の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジと入力信号のエッジを検出するエッジ検出回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されるまでの間、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されると、ラッチ信号を出力するラッチ回路とから構成され、
第２の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジと入力信号のエッジを検出するエッジ検出回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されるまでの間、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記エッジ検出回路によりクロック信号のエッジが検出されてから、上記入力信号のエッジが検出されると、ラッチ信号を出力するラッチ回路とから構成されており、
上記第１の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第２の遅延時間検出手段のラッチ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第２の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第１の遅延時間検出手段のラッチ回路からラッチ信号が出力されると、充電されている電荷を放電することを特徴とする請求項１記載の周波数測定回路。
【請求項４】
第１の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジを検出すると、ラッチ信号を出力する第１のラッチ回路と、入力信号のエッジを検出すると、ラッチ信号を出力する第２のラッチ回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されている期間中、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されると、ラッチ信号を出力するＡＮＤ回路とから構成され、
第２の遅延時間検出手段は、定電流を出力する定電流源と、クロック信号のエッジを検出すると、ラッチ信号を出力する第１のラッチ回路と、入力信号のエッジを検出すると、ラッチ信号を出力する第２のラッチ回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されている期間中、上記定電流源から出力される定電流によって電荷を充電する電荷充電回路と、上記第１及び第２のラッチ回路からラッチ信号が出力されると、ラッチ信号を出力するＡＮＤ回路とから構成されており、
上記第１の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第２の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第１の遅延時間検出手段の第１及び第２のラッチ回路とＡＮＤ回路は、上記第２の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、ラッチ信号の出力を停止し、
上記第２の遅延時間検出手段の電荷充電回路は、上記クロック信号に対する上記入力信号の遅延時間として、電荷の充電量に応じた電圧値を出力する一方、上記第１の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、充電されている電荷を放電し、
上記第２の遅延時間検出手段の第１及び第２のラッチ回路とＡＮＤ回路は、上記第１の遅延時間検出手段のＡＮＤ回路からラッチ信号が出力されると、ラッチ信号の出力を停止することを特徴とする請求項１記載の周波数測定回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２６１７７５（Ｐ２０１０−２６１７７５Ａ）
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２００９−１１１９９９（Ｐ２００９−１１１９９９）
【出願日】平成２１年５月１日（２００９．５．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２１年５月１日（２００９．５．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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