回路装置及び印刷装置
【課題】記憶装置に供給する電源電圧の変動を抑制できる回路装置及び印刷装置等を提供すること。
【解決手段】回路装置は、電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２と、端子群ＰＧ１、ＰＧ２と、を含む。端子群ＰＧ１は、電源端子ＶＤＤ１、ＶＳＳ１からの電源電圧を第１記憶装置に対して供給する電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１を有する。端子群ＰＧ２は、電源端子ＶＤＤ１、ＶＳＳ２からの電源電圧を第２記憶装置に対して供給する電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２を有する。端子群ＰＧ１の少なくとも電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１と、端子群ＰＧ２の少なくとも電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２とは、電源端子ＶＤＤ１に対して端子の配置順が対称である。
【解決手段】回路装置は、電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２と、端子群ＰＧ１、ＰＧ２と、を含む。端子群ＰＧ１は、電源端子ＶＤＤ１、ＶＳＳ１からの電源電圧を第１記憶装置に対して供給する電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１を有する。端子群ＰＧ２は、電源端子ＶＤＤ１、ＶＳＳ２からの電源電圧を第２記憶装置に対して供給する電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２を有する。端子群ＰＧ１の少なくとも電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１と、端子群ＰＧ２の少なくとも電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２とは、電源端子ＶＤＤ１に対して端子の配置順が対称である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び印刷装置等に関する。
【背景技術】
【０００２】
インクカートリッジ（印刷材収容体）に記憶装置が備えられ、その記憶装置には、インクカートリッジの種類の情報や、インクカートリッジに収容されるインク（印刷材）の量のレベルの情報が記憶され、印刷装置が記憶装置と通信することにより、それらの情報を取得する技術が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１９６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
印刷装置と記憶装置の通信は、インクカートリッジを装着するカートリッジホルダーに設けられた回路装置を介して行われ、回路装置の電源端子には印刷装置からの電源電圧が供給され、回路装置はその電源電圧を電源供給端子から記憶装置に対して供給する。このとき、電源端子から電源供給端子までの配線長が長くなると、記憶装置に供給する電源電圧の変動が大きくなるという課題がある。
【０００５】
本発明の幾つかの態様によれば、記憶装置に供給する電源電圧の変動を抑制できる回路装置及び印刷装置等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数の印刷材収容体に設けられる複数の記憶装置と通信を行う回路装置であって、高電位側電源電圧及び低電位側電源電圧の一方が供給される第１電位電源端子と、前記高電位側電源電圧及び前記低電位側電源電圧の他方が供給される第１の第２電位電源端子及び第２の第２電位電源端子と、前記第１電位電源端子と前記第１の第２電位電源端子との間に設けられる第１端子群と、前記第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第２端子群と、を含み、前記第１端子群は、前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第１記憶装置に対して供給する第１の第１電位電源供給端子と、前記第１の第２電位電源端子からの電源電圧を、前記第１記憶装置に対して供給する第１の第２電位電源供給端子と、を有し、前記第２端子群は、前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第２記憶装置に対して供給する第２の第１電位電源供給端子と、前記第２の第２電位電源端子からの電源電圧を、前記第２記憶装置に対して供給する第２の第２電位電源供給端子と、を有し、前記第１端子群の少なくとも前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子と、前記第２端子群の少なくとも前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子とは、前記第１電位電源端子に対して端子の配置順が対称である回路装置に関係する。
【０００７】
本発明の一態様によれば、第１端子群の少なくとも第１の第１電位電源供給端子及び第１の第２電位電源供給端子と、第２端子群の少なくとも第２の第１電位電源供給端子及び第２の第２電位電源供給端子とが、第１電位電源端子に対して対称な配置順で配置される。これにより、記憶装置に供給する電源電圧の変動を抑制することが可能となる。
【０００８】
また本発明の一態様では、前記第１端子群が有する端子の中で前記第１の第１電位電源供給端子が前記第１電位電源端子に最も近く、前記第２端子群が有する端子の中で前記第２の第１電位電源供給端子が前記第１電位電源端子に最も近くてもよい。
【０００９】
このようにすれば、第１電位電源端子から第１、第２の第１電位電源供給端子までの距離を近くできるため、第１、第２の第１電位電源供給端子から第１、第２記憶装置に対して供給する高電位側電源電圧及び低電位側電源電圧の一方の電圧変動を抑制できる。
【００１０】
また本発明の一態様では、前記第１端子群が有する端子の中で前記第１の第２電位電源供給端子が前記第１の第２電位電源端子に最も近く、前記第２端子群が有する端子の中で前記第２の第２電位電源供給端子が前記第２の第２電位電源端子に最も近くてもよい。
【００１１】
このようにすれば、第１、第２の第２電位電源端子から第１、第２の第１電位電源供給端子までの距離を短くできるため、第１、第２の第２電位電源供給端子から第１、第２記憶装置に対して供給する高電位側電源電圧及び低電位側電源電圧の他方の電圧変動を抑制できる。
【００１２】
また本発明の一態様では、前記第１端子群は、前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第１記憶装置に対して供給する第１データ端子、第１リセット端子、第１クロック端子を有し、前記第２端子群は、前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第２記憶装置に対して供給する第２データ端子、第２リセット端子、第２クロック端子を有し、前記第１データ端子、前記第１リセット端子及び前記第１クロック端子と、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子とは、前記第１電位電源端子に対して端子の配置順が対称であってもよい。
【００１３】
このようにすれば、第１、第２の第１電位電源供給端子の電圧変動と、第１、第２の第２電位電源供給端子の電圧変動との差を小さくできる。これにより、その電圧に基づくデータ信号、リセット信号、クロック信号の信号レベルの電圧変動について、第１端子群と第２端子群で差を小さくできる。
【００１４】
また本発明の一態様では、前記第１データ端子、前記第１リセット端子及び前記第１クロック端子は、前記第１の第１電位電源供給端子と前記第１の第２電位電源供給端子との間に配置され、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子は、前記第２の第１電位電源供給端子と前記第２の第２電位電源供給端子との間に配置されてもよい。
【００１５】
このようにすれば、第１、第２の第１電位電源供給端子の電圧変動と、第１、第２の第２電位電源供給端子の電圧変動を小さくできるため、その電圧に基づくデータ信号、リセット信号、クロック信号の信号レベルの電圧変動を小さくできる。
【００１６】
また本発明の一態様では、前記第１電位電源端子及び前記第１の第２電位電源端子のいずれか一方からの前記高電位側電源電圧を、前記第１の第１電位電源供給端子に対して出力する第１バッファー回路と、前記第１電位電源端子又は前記第２の第２電位電源端子からの前記高電位側電源電圧を、前記第２の第１電位電源供給端子に対して出力する第２バッファー回路と、を含んでもよい。
【００１７】
このようにすれば、第１バッファー回路を介して、第１電位電源端子又は第１の第２電位電源端子からの高電位側電源電圧を、第１の第１電位電源供給端子に対して出力できる。また、第２バッファー回路を介して、第１電位電源端子又は第２の第２電位電源端子からの高電位側電源電圧を、第２の第１電位電源供給端子に対して出力できる。
【００１８】
また本発明の一態様では、前記第１記憶装置に対する非アクセス時には、前記第１バッファー回路は、前記第１の第１電位電源供給端子を高インピーダンス状態に設定し、前記第２記憶装置に対する非アクセス時には、前記第２バッファー回路は、前記第２の第１電位電源供給端子を高インピーダンス状態に設定してもよい。
【００１９】
このようにすれば、高電位側電源電圧よりも高い電圧が印加される端子と、第１、第２の第１電位電源供給端子がショートしている可能性がある場合に、その高い電圧が回路装置に対して印加されることを防止できる。
【００２０】
また本発明の一態様では、前記回路装置の端子配置領域に沿って配線され、前記第１電位電源端子に接続された第１電源配線と、前記端子配置領域に沿って配線され、前記第１の第２電位電源端子及び前記第２の第２電位電源端子に接続された第２電源配線と、を含み、前記第１電源配線及び前記第２電源配線は、前記第１の第１電位電源供給端子のＩ／Ｏ領域（入出力領域）に配置された前記第１バッファー回路、及び前記第２の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第２バッファー回路の上に配線され、前記第１バッファー回路及び前記第２バッファー回路に対して前記高電位側電源電圧及び前記低電位側電源電圧を供給してもよい。
【００２１】
このようにすれば、第１電位電源端子から第１バッファー回路、第２バッファー回路までの配線長を短くできるため、第１バッファー回路、第２バッファー回路が出力する電圧の電圧変動を抑制できる。
【００２２】
また本発明の一態様では、前記高電位側電源電圧及び前記低電位側電源電圧の前記一方が供給される第２の第１電位電源端子と、前記第２の第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第３端子群と、を含み、前記第１の端子群は、前記複数の記憶装置である第１〜第ｎ記憶装置のうち前記第１記憶装置に対して、電源電圧と制御信号を供給し、前記第２の端子群は、前記第１〜第ｎ記憶装置のうち前記第２記憶装置及び第３〜第ｎ−１記憶装置に対して、共通のバスを介して電源電圧と制御信号を供給し、前記第３端子群は、前記第１〜第ｎ記憶装置のうち第ｎ記憶装置に対して、電源電圧と制御信号を供給してもよい。
【００２３】
このようにすれば、第１、第ｎ記憶装置の端子に短絡が発生した場合であっても、第２〜第ｎ−１記憶装置と分離されているから、回路装置と第２〜第ｎ−１記憶装置との間の通信に影響を与えることを防止できる。
【００２４】
また本発明の他の態様は、上記のいずれかに記載された回路装置と、前記複数の記憶装置が設けられた前記複数の印刷材収容体と、を含む印刷装置に関係する。
【００２５】
また本発明の他の態様では、前記高電位側電源電圧及び前記低電位側電源電圧を前記回路装置に対して供給する主制御部を含んでもよい。
【００２６】
また本発明の他の態様では、前記回路装置が設けられた回路基板が設けられ、前記複数の印刷材収容体が装着される装着部を含んでもよい。
【図面の簡単な説明】
【００２７】
【図１】本実施形態の回路装置におけるパッド配置例。
【図２】本実施形態の回路装置における電源配線のレイアウト配置例。
【図３】本実施形態の回路装置におけるバッファー回路のレイアウト配置例。
【図４】印刷装置の構成例を示す斜視図。
【図５】図５（Ａ）、図５（Ｂ）は、印刷材収容体の外観を示す斜視図。
【図６】図６（Ａ）、図６（Ｂ）は、基板の構成例。
【図７】印刷材収容体及び回路基板等の構成例。
【図８】印刷装置の電気的構成の基本的な構成例。
【図９】装着検出及びメモリーアクセスのフローチャート。
【図１０】図１０（Ａ）〜図１０（Ｄ）は、出力回路及び入出力回路の詳細な構成例。
【発明を実施するための形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．回路装置
図１に、本実施形態の回路装置１０（集積回路装置）におけるパッド配置例を示す。図１には、半導体プロセスにより回路素子が形成される面側から、回路装置１０のシリコン基板を平面視した図を示す。
【００３０】
図１に示す回路装置１０は、第１の低電位側電源端子ＶＳＳ１、第２の低電位側電源端子ＶＳＳ２、第１の高電位側電源端子ＶＤＤ１、第２の高電位側電源端子ＶＤＤ２、第１〜第３の端子群ＰＧ１〜ＰＧ３を含む。これらの端子は、半導体回路の形成プロセスにより形成されたパッドに相当する。
【００３１】
回路装置１０は、図８で後述するように、印刷材収容体１００（例えばインクカートリッジ）に設けられた記憶装置２０３との通信処理を行う制御部３００に対応している。回路装置１０は、主制御部４００とバスＢＵＳを介して通信処理を行い、その通信処理に基づいて端子群ＰＧ１（又はＰＧ２、ＰＧ３）を介して記憶装置２０３との通信処理を行う。また、回路装置１０の電源端子ＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２には、図８の主制御部４００の低電圧電源４４１から電源電圧ＶＤＤ、ＶＳＳが供給され、回路装置１０は、端子群ＰＧ１（又はＰＧ２、ＰＧ３）を介して記憶装置２０３に対して電源電圧ＶＤＤ、ＶＳＳを供給する。なお、図８の主制御部４００、制御部３００、記憶装置２０３は、それぞれ図４の印刷装置１０００、ホルダー１１００、印刷材収容体１００に設けられている。
【００３２】
図１に示すように、端子群ＰＧ１は、高電位側電源電圧ＶＤＤを出力する第１の高電位側電源供給端子Ｐ＿ＶＤＤ１と、低電位側電源電圧ＶＳＳを出力する第１の低電位側電源供給端子Ｐ＿ＶＳＳ１と、クロック信号を出力する第１のクロック端子Ｐ＿ＳＣＫ１と、リセット信号を出力する第１のリセット端子Ｐ＿ＸＲＳＴ１と、データ信号の入出力を行う第１のデータ端子Ｐ＿ＳＤＡ１と、テスト信号の入出力を行う第１のテスト端子ＴＣＶ１とを有する。ここで、高電位側電源電圧ＶＤＤは、例えば図８の低電圧電源４４１が出力する高電位側の電源電圧ＶＤＤに対応し、低電位側電源電圧ＶＳＳは、例えば図８の低電圧電源４４１が出力する低電位側の電源電圧ＶＳＳに対応する。
【００３３】
同様に、端子群ＰＧ２は、第２の高電位側電源供給端子Ｐ＿ＶＤＤ２、第２の低電位側電源供給端子Ｐ＿ＶＳＳ２、第２のクロック端子Ｐ＿ＳＣＫ２、第２のリセット端子Ｐ＿ＸＲＳＴ２、第２のデータ端子Ｐ＿ＳＤＡ２、第２のテスト端子ＴＣＶ２を有する。
【００３４】
これらの端子群ＰＧ１、ＰＧ２の端子と、電源端子ＶＳＳ１、ＶＤＤ１、ＶＳＳ２は、回路装置１０のペリフェラルに沿って配置されている。回路装置１０の平面視においてペリフェラルに沿って反時計回りの方向を第１方向Ｄ１とし、ペリフェラルに沿って時計回りの方向を第２方向Ｄ２とする。このとき、電源端子ＶＤＤ１を起点として、方向Ｄ１に端子群ＰＧ１、電源端子ＶＳＳ１の順に配置され、方向Ｄ２に端子群ＰＧ２、電源端子ＶＳＳ２の順に配置される。
【００３５】
より具体的には、端子群ＰＧ１の方向Ｄ１における端子配置順と、端子群ＰＧ２の方向Ｄ２における端子配置順とは、電源端子ＶＤＤ１を中心として対称である。即ち、端子群ＰＧ１では、電源端子ＶＤＤ１の方向Ｄ１側の隣に電源供給端子Ｐ＿ＶＤＤ１が設けられ、電源端子ＶＳＳ１の方向Ｄ２側の隣に電源供給端子Ｐ＿ＶＳＳ２が設けられる。それと対称に、端子群ＰＧ２では、電源端子ＶＤＤ１の方向Ｄ２側の隣に電源供給端子Ｐ＿ＶＤＤ２が設けられ、電源端子ＶＳＳ２の方向Ｄ１側の隣に電源供給端子Ｐ＿ＶＳＳ２が設けられる。端子群ＰＧ１の制御端子Ｐ＿ＳＣＫ１、Ｐ＿ＸＲＳＴ１、Ｐ＿ＳＤＡ１は、電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１の間に設けられ、それと対称に、端子群ＰＧ２の制御端子Ｐ＿ＳＣＫ２、Ｐ＿ＸＲＳＴ２、Ｐ＿ＳＤＡ２は、電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２の間に設けられる。制御端子の配置順は、電源端子ＶＤＤ１を中心に対称である。
【００３６】
また、端子群ＰＧ３は、第３の高電位側電源供給端子Ｐ＿ＶＤＤ３、第３の低電位側電源供給端子Ｐ＿ＶＳＳ３、第３のクロック端子Ｐ＿ＳＣＫ３、第３のリセット端子Ｐ＿ＸＲＳＴ３、第３のデータ端子Ｐ＿ＳＤＡ３、第３のテスト端子ＴＣＶ３を有する。端子群ＰＧ３の端子と、電源端子ＶＤＤ２は、回路装置１０のペリフェラルに沿って配置され、端子群ＰＧ２の方向Ｄ１における端子配置順と、端子群ＰＧ３の方向Ｄ２における端子配置順とは、電源端子ＶＳＳ２を中心として対称である。
【００３７】
このように電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２と端子群ＰＧ１、ＰＧ２の配置順を対称にすることで、電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２から電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２までの配線抵抗を小さくすることが可能となる。同様に、電源端子ＶＳＳ２、ＶＤＤ１、ＶＤＤ２と端子群ＰＧ２、ＰＧ３の配置順を対称にすることで、電源端子ＶＳＳ２、ＶＤＤ１、ＶＤＤ２から電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２、Ｐ＿ＶＤＤ３、Ｐ＿ＶＳＳ３までの配線抵抗を小さくすることが可能となる。これにより、電源供給端子が出力する電圧の変動（例えば電圧ドロップ）を抑制できる。また、端子群ＰＧ１〜ＰＧ３で、ほぼ同等の電圧変動にすることが可能である。
【００３８】
なお、回路装置１０のシリコン基板の辺やコーナーと端子との位置関係は、図１の構成に限定されず、端子の配置順が上述のように対称となっていればよい。
【００３９】
２．電源配線レイアウト
図２に、回路装置１０における電源配線のレイアウト配置例を示す。図２に示すように、回路装置１０の配線層には、低電位側電源端子ＶＳＳ１、ＶＳＳ２に接続される配線ＬＳと、高電位側電源端子ＶＤＤ１、ＶＤＤ２に接続される配線ＬＤと、端子群ＰＧ１〜ＰＧ３の低電位側電源供給端子Ｐ＿ＶＳＳ１〜Ｐ＿ＶＳＳ３にそれぞれ接続される配線ＬＰＳ１〜ＬＰＳ３と、端子群ＰＧ１〜ＰＧ３の高電位側電源供給端子Ｐ＿ＶＤＤ１〜Ｐ＿ＶＤＤ３にそれぞれ接続される配線ＬＰＤ１〜ＬＰＤ３とが、配線されている。
【００４０】
配線ＬＳ、ＬＤは、端子の配置方向Ｄ１（又はＤ２）に沿って、端子よりも内側に配線される。図２には配線ＬＳ、ＬＤの一部を図示しているが、配線ＬＳ、ＬＤは、端子の配置方向に沿って環状に配線されてもよい。例えば回路装置１０内において、共通の電圧ＶＳＳをグランド電圧として用いる場合、配線ＬＳが環状であってもよい。
【００４１】
配線ＬＰＳ１〜ＬＰＳ３は、電源供給端子Ｐ＿ＶＳＳ１〜Ｐ＿ＶＳＳ３側から方向Ｄ２へ伸びるように配線される。また、配線ＬＰＤ１〜ＬＰＤ３は、電源供給端子Ｐ＿ＶＤＤ１〜Ｐ＿ＶＤＤ３側から方向Ｄ１へ伸びるように配線される。回路装置１０のペリフェラルから中央に向かって見た場合、配線ＬＳ、配線ＬＰＳ１〜ＬＰＳ３、配線ＬＰＤ１〜ＬＰＤ３、配線ＬＤの順に配置されている。なお、配線の配置順はこれに限定されない。
【００４２】
上記の各配線は、例えば半導体プロセスの金属（例えばアルミ）配線層により形成される。配線ＬＤの内側には、端子群ＰＧ１〜ＰＧ３に対して制御信号を出力する回路等の回路が配置される。
【００４３】
図３に、各端子のＩ／Ｏ領域（入出力領域）に配置されるバッファー回路のレイアウト配置例を示す。図３には、端子群ＰＧ１、ＰＧ２に対応するバッファー回路を示すが、省略した端子群ＰＧ３に対応するバッファー回路についても同様である。
【００４４】
回路装置１０は、配線ＬＳから供給された電源電圧ＶＳＳを配線ＬＰＳ１を介して端子Ｐ＿ＶＳＳ１に対して出力するバッファー回路ＢＳ１と、配線ＬＤから供給された電源電圧ＶＤＤを配線ＬＰＤ１を介して端子Ｐ＿ＶＤＤ１に対して出力するバッファー回路ＢＤ１とを含む。また回路装置１０は、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＳＣＫ１に対してクロック信号を出力するバッファー回路ＢＣ１と、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＸＲＳＴ１に対してリセット信号を出力するバッファー回路ＢＲ１と、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＳＤＡ１を介してデータ信号の入出力を行うバッファー回路ＩＯ１とを含む。
【００４５】
バッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１は、端子群ＰＧ１の端子に対応して配置されており、端子の配置方向に沿って端子の配置順と同じ順序で配置される。バッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１の上には、端子側に配線ＬＳが配置され、端子から離れた側に配線ＬＳが配置される。また、バッファー回路ＢＣ１、ＢＲ１、ＩＯ１の上には、配線ＬＳ、ＬＤの間に配線ＬＰＳ１、ＬＰＤ１が配置される。
【００４６】
また回路装置１０は、端子群ＰＧ２に対応するバッファー回路として、バッファー回路ＢＳ２、ＢＣ２、ＢＲ２、ＩＯ２、ＢＤ２を含む。これらのバッファー回路ＢＳ２、ＢＣ２、ＢＲ２、ＩＯ２、ＢＤ２は、端子の配置順が対称であることに対応して、端子群ＰＧ１のバッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１と対称な配置順で配置されている。
【００４７】
なお、上記のバッファー回路の詳細な構成については、図１０（Ａ）〜図１０（Ｄ）で後述する。
【００４８】
このように端子及びバッファー回路が対称な配置順で配置されることで、端子群ＰＧ１、ＰＧ２で電源供給端子の電圧変動をほぼ同一にすることが可能となるため、電源供給端子の電圧を信号レベルとする制御信号の電圧変動が、端子群ＰＧ１、ＰＧ２でほぼ同一となる。これにより、信号レベルの変動がノイズとなって後段の回路（図８の記憶装置２０３）が誤動作してしまうことを抑制できる。
【００４９】
さて、一組の高電位側電源端子と低電位側電源端子から各端子群に対して電源が供給された場合、電源端子から端子群までの配線抵抗が異なるため、電源端子から遠い端子群ほど電圧ドロップ等が生じやすく、電源電圧が変動しやすいという課題がある。電源電圧が変動すると、後段の記憶装置に安定した電圧の電源を供給できず、また、制御信号のノイズ増大につながる可能性がある。
【００５０】
この点、本実施形態によれば、図１に示すように、第１の端子群（例えば端子群ＰＧ１）は、第１電位電源端子（例えば高電位側電源端子ＶＤＤ１）と第１の第２電位電源端子（例えば低電位側電源端子ＶＳＳ１）との間に設けられる。第２の端子群（例えば端子群ＰＧ２）は、第１電位電源端子ＶＤＤ１と第２の第２電位電源端子（例えば低電位側電源端子ＶＳＳ２）との間に設けられる。そして、第１端子群ＰＧ１の少なくとも第１の第１電位電源供給端子（例えば高電位側電源供給端子Ｐ＿ＶＤＤ１）及び第１の第２電位電源供給端子（例えば低電位側電源供給端子Ｐ＿ＶＳＳ１）と、第２端子群ＰＧ２の少なくとも第２の第１電位電源供給端子（例えば高電位側電源供給端子Ｐ＿ＶＤＤ２）及び第２の第２電位電源供給端子（例えば低電位側電源供給端子Ｐ＿ＶＳＳ２）とは、第１電位電源端子ＶＤＤ１に対して端子の配置順が対称である。
【００５１】
なお、第１電位電源端子、第２電位電源端子が、それぞれ高電位側電源電圧ＶＤＤ、低電位側電源電圧ＶＳＳが供給される端子である場合を例に説明するが、本実施形態ではこれに限定されず、第１電位電源端子、第２電位電源端子が、それぞれ低電位側電源電圧ＶＳＳ、高電位側電源電圧ＶＤＤが供給される端子であってもよい。即ち、第１電位電源端子、第１の第２電位電源端子、第２の第２電位電源端子、第１端子群、第２端子群が、それぞれ図１の低電位側電源端子ＶＳＳ２、高電位側電源端子ＶＤＤ２、高電位側電源端子ＶＤＤ１、端子群ＰＧ３、端子群ＰＧ２に対応してもよく、この場合にも以下に述べるのと同様のことが言える。
【００５２】
これにより、電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２、までの配線抵抗、及び電源端子ＶＳＳ１、ＶＳＳ２から電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２までの配線抵抗を小さくすることが可能となるため、電源供給端子が出力する電圧の変動（例えば電圧ドロップ）を抑制できる。また、配置順が対称であることにより、端子群ＰＧ１、ＰＧ２で、電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ１までの配線抵抗と電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ２までの配線抵抗との差が小さくなる。同様に、電源端子ＶＳＳ１から電源供給端子Ｐ＿ＶＳＳ１までの配線抵抗と電源端子ＶＳＳ２から電源供給端子Ｐ＿ＶＳＳ２までの配線抵抗との差が小さくなる。これにより、電源端子から離れた特定の端子群が存在しなくなるため、そのような特定の端子群に接続される記憶装置に不具合が生じてしまうことを防止できる。また、理想的には各端子群に１組ずつ電源端子を設ければよいが、本実施形態では対称に配置して電源端子ＶＤＤ１を端子群ＰＧ１、ＰＧ２で共有できるため、回路装置１０の面積を削減できる。
【００５３】
また本実施形態では、第１端子群ＰＧ１が有する端子の中で第１の第１電位電源供給端子Ｐ＿ＶＤＤ１が第１電位電源端子ＶＤＤ１に最も近く、第２端子群ＰＧ２が有する端子の中で第２の第１電位電源供給端子Ｐ＿ＶＤＤ２が第１電位電源端子ＶＤＤ１に最も近い。
【００５４】
このようにすれば、第１電位電源端子ＶＤＤ１から第１、第２の第１電位電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２までの距離を近くできるため、第１、第２の第１電位電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２における電圧変動を軽減できる。例えば図１０（Ｃ）で後述するように、端子ＶＤＤ１から供給される電源電圧ＶＤＤは、トランジスターＴＰ５を介して電源電圧ＣＶＤＤとして端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２に供給される。この場合に、トランジスターＴＰ５までの配線が短くなることで、ＣＶＤＤの電圧ドロップを軽減できる。また、端子間の距離が近いことで配線の幅を小さくできるため、回路装置１０のレイアウト面積を削減できる。
【００５５】
また本実施形態では、第１端子群ＰＧ１が有する端子の中で第１の第２電位電源供給端子Ｐ＿ＶＳＳ１が第１の第２電位電源端子ＶＳＳ１に最も近く、第２端子群ＰＧ２が有する端子の中で第２の第２電位電源供給端子Ｐ＿ＶＳＳ２が第２の第２電位電源端子ＶＳＳ２に最も近い。
【００５６】
このようにすれば、第１、第２の第２電位電源端子ＶＳＳ１、ＶＳＳ２から第１、第２の第１電位電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２までの距離を短くできるため、第１、第２の第２電位電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２における電圧変動を軽減できる。例えば図１０（Ｂ）で後述するように、端子ＶＳＳ１から供給される電源電圧ＶＳＳは、トランジスターＴＮ４を介して電源電圧ＣＶＳＳとして端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２に供給される。この場合に、トランジスターＴＮ４までの配線が短くなることで、ＣＶＳＳの電圧ドロップを軽減できる。また、端子間の距離が近いことで配線の幅を小さくできるため、回路装置１０のレイアウト面積を削減できる。
【００５７】
また本実施形態では、第１端子群ＰＧ１が有する第１データ端子Ｐ＿ＳＤＡ１、第１リセット端子Ｐ＿ＸＲＳＴ１及び第１クロック端子Ｐ＿ＳＣＫ１と、第２端子群ＰＧ２が有する第２データ端子Ｐ＿ＳＤＡ２、第２リセット端子Ｐ＿ＸＲＳＴ２及び第２クロック端子Ｐ＿ＳＣＫ２とは、第１電位電源端子ＶＤＤ１に対して端子の配置順が対称である。
【００５８】
また本実施形態では、第１データ端子Ｐ＿ＳＤＡ１、第１リセット端子Ｐ＿ＸＲＳＴ１及び第１クロック端子Ｐ＿ＳＣＫ１は、第１の第１電位電源供給端子Ｐ＿ＶＤＤ１と第１の第２電位電源供給端子Ｐ＿ＶＳＳ１との間に配置される。第２データ端子Ｐ＿ＳＤＡ２、第２リセット端子Ｐ＿ＸＲＳＴ２及び第２クロック端子Ｐ＿ＳＣＫ２は、第２の第１電位電源供給端子Ｐ＿ＶＤＤ２と第２の第２電位電源供給端子Ｐ＿ＶＳＳ２との間に配置される。
【００５９】
このようにすれば、図２に示すように、端子配置順が対称であることで、ＣＶＳＳを供給する配線ＬＰＳ１、ＬＰＳ２の長さをほぼ同一にでき、ＣＶＤＤを供給する配線ＬＰＤ１、ＬＰＤ２の長さをほぼ同一にできる。図１０（Ａ）、図１０（Ｄ）で後述するように、制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫは、ＣＶＤＤ、ＣＶＳＳにより動作するトランジスターＴＰ２、ＴＮ２、ＴＰ７、ＴＮ７から出力される。この場合に、配線長が同一であることで、制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫのノイズ量（ＣＶＤＤ、ＣＶＳＳの変動によるノイズ）の差を、端子群ＰＧ１とＰＧ２で小さくできる。また、上述のようにＣＶＤＤ、ＣＶＳＳの電圧変動を小さくできるため、そのＣＶＤＤ、ＣＶＳＳを信号レベルとする制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫの信号レベルの変動を小さくできる。これにより、ノイズに起因する記憶装置の誤動作を抑制できる。
【００６０】
また本実施形態では、図３に示すように、第１電源配線ＬＤ及び第２電源配線ＬＳは、第１の第１電位電源供給端子Ｐ＿ＶＤＤ１のＩ／Ｏ領域に配置された第１バッファー回路ＢＤ１、及び第２の第１電位電源供給端子Ｐ＿ＶＤＤ２のＩ／Ｏ領域に配置された第２バッファー回路ＢＤ２の上に配線され、第１バッファー回路ＢＤ１及び第２バッファー回路ＢＤ２に対して高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを供給する。
【００６１】
ここで、「上に配線」の「上」とは、回路装置１０のシリコン基板の平面のうち半導体プロセスにより回路が形成される平面に垂直な方向において、平面から離れる方向のことである。即ち、シリコン基板の平面にバッファー回路ＢＤ１及びＢＤ２が形成され、そのバッファー回路ＢＤ１及びＢＤ２よりもシリコン基板の平面から離れる方向側に更に配線ＬＤ及びＬＳが積層されるということである。
【００６２】
このようにすれば、第１電位電源端子ＶＤＤ１から第１バッファー回路ＢＤ１、第２バッファー回路ＢＤ２までの配線長を短くできるため、第１バッファー回路ＢＤ１、第２バッファー回路ＢＤ２が出力する電圧ＣＶＤＤの電圧変動を抑制できる。
【００６３】
３．印刷装置
図４は、本実施形態における印刷装置の構成例を示す斜視図である。なお以下では、印刷材収容体が、印刷材としてインクを収容するインクカートリッジである場合を例に説明するが、本実施形態はこれに限定されず、印刷材収容体がインク以外の印刷材を収容する場合にも本実施形態を適用可能である。
【００６４】
印刷装置１０００は、インクカートリッジ（広義には印刷材収容体）が装着されるカートリッジ装着部１１００と、回動自在なカバー１２００と、操作部１３００とを有する。カートリッジ装着部１１００を「カートリッジホルダー」又は単に「ホルダー」とも呼ぶ。図４に示す例では、カートリッジ装着部１１００には、４つのインクカートリッジが独立に装着可能であり、例えば、ブラック、イエロー、マゼンタ、シアンの４種類のインクカートリッジ（印刷材収容体）１００が装着される。カバー１２００は省略可能である。操作部１３００は、ユーザーが各種の指示や設定を行うための入力装置であり、また、ユーザーに各種の通知を行うための表示部を備えている。
【００６５】
図５（Ａ）、図５（Ｂ）は、インクカートリッジ１００の外観を示す斜視図である。図５（Ａ）、図５（Ｂ）におけるＸＹＺ軸は、図４のＸＹＺ軸に対応している。なお、インクカートリッジを単に「カートリッジ」とも呼ぶ。このカートリッジ１００は、扁平な略直方体の外観形状を有しており、３方向の寸法Ｌ１、Ｌ２、Ｌ３のうちで、長さＬ１（挿入方向のサイズ）が最も大きく、幅Ｌ２が最も小さく、高さＬ３が長さＬ１と幅Ｌ２の中間である。
【００６６】
カートリッジ１００は、先端面（第１の面）Ｓｆと、後端面（第２の面）Ｓｒと、天井面（第３の面）Ｓｔと、底面（第４の面）Ｓｂと、２つの側面（第５及び第６の面）Ｓｃ、Ｓｄとを備えている。カートリッジ１００の内部には、可撓性材料で形成されたインク収容室１２０（「インク収容袋」とも呼ぶ）が設けられている。先端面Ｓｆは、２つの位置決め穴１３１，１３２と、インク供給口１１０とを有している。天井面ｓｔには、記憶装置が実装される基板２００が設けられている。基板２００には、インクに関する情報を格納するための不揮発性の記憶装置が搭載されている。第１の側面Ｓｃと第２の側面Ｓｄは互いに対向しており、また、先端面Ｓｆ、天井面Ｓｔ、後端面Ｓｒ、及び、底面Ｓｂと直交する。第２の側面Ｓｄと先端面Ｓｆが交わる位置には、凹凸嵌合部１３４が配置されている。
【００６７】
図６（Ａ）は、本実施形態における基板２００の構成を示している。基板２００の表面は、カートリッジ１００に基板２００が装着されたときに外側に露出している面である。図６（Ｂ）は、基板２００の側面から見た図を示している。基板２００の上端部には、ボス溝２０１が形成され、基板２００の下端部には、ボス穴２０２が形成されている。
【００６８】
図６（Ａ）における矢印ＳＤは、カートリッジ装着部１１００へのカートリッジ１００の装着方向を示している。この装着方向ＳＤは、図５（Ａ）に示すカートリッジの装着方向（Ｘ方向）と一致する。基板２００は、裏面に記憶装置２０３を有しており、表面には９つの端子からなる端子群が設けられている。図示を省略するが、基板２００の表面と裏面には、端子と記憶装置２０３を接続するための配線やその他の配線、基板表面の配線と基板の裏面の配線を電気的に接続するためのスルーホールが配置されている。記憶装置２０３は、カートリッジ１００に関する情報や、カートリッジ１００に収容されているインクに関する情報（例えばインク量情報、インク残量、インク消費量）を格納する。これらの端子は、略矩形状に形成され、装着方向ＳＤと略垂直な列を２列形成するように配置されている。
【００６９】
基板２００には、複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＳＤＡ、ＶＤＤ、ＶＳＳと、第１の装着検出端子ＤＴ１と、第２の装着検出端子ＤＴ２と、第１の短絡検出端子ＣＯ１と、第２の短絡検出端子ＣＯ２とが設けられる。
【００７０】
２つの列のうち、装着方向ＳＤの手前側の例（図６（Ａ）における上側に位置する列）を上側列Ａ１（第１列）と呼び、装着方向ＳＤの奥側の列（図６（Ａ）における下側に位置する列）を下側列Ａ２（第２列）と呼ぶ。なお、これらの列Ａ１、Ａ２は、複数の端子の接触部ｃｐによって形成される列であると考えることも可能である。複数の端子の接触部ｃｐは、カートリッジがホルダーに装着されたときに、ホルダー側回路基板４５０とカートリッジ側基板２００を接続するためにホルダー内部に設けられたコネクターが複数の端子と接触する部分である。
【００７１】
上側列Ａ１を形成する端子ＣＯ１、ＲＳＴ、ＳＣＫ、ＣＯ２と、下側列Ａ２を形成する端子ＤＴ１、ＶＤＤ、ＶＳＳ、ＳＤＡ、ＤＴ２は、それぞれ以下の機能（用途）を有する。
＜上側列Ａ１＞
（１）第１の短絡検出端子ＣＯ１
（２）リセット端子ＲＳＴ
（３）クロック端子ＳＣＫ
（４）第２の短絡検出端子ＣＯ２
＜下側列Ａ２＞
（５）第１の装着検出端子ＤＴ１
（６）第１の電源端子（電源端子）ＶＤＤ
（７）第２の電源端子（接地端子）ＶＳＳ
（８）データ端子ＳＤＡ
（９）第２の装着検出端子ＤＴ２
【００７２】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、後述するように、インクカートリッジ１００がカートリッジ装着部１１００に正しく装着されているか否かを検出する際に使用される。また、第１、第２の短絡検出端子ＣＯ１、ＣＯ２は、第１、第２の装着検出端子ＤＴ１、ＤＴ２との短絡を検出する際に使用されるものである。他の５つの端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、記憶装置２０３用の端子であり、「メモリー端子」とも呼ぶ。
【００７３】
各端子は、その中央部に、複数の装置側端子のうちの対応する端子と接触する接触部ｃｐを含んでいる。上側列Ａ１を形成する端子の各接触部ｃｐと、下側列Ａ２を形成する端子の各接触部ｃｐは、互い違いに配置され、いわゆる千鳥状の配置を構成している。また、上側列Ａ１を形成する端子と、下側列Ａ２を形成する端子も、互いの端子中心が装着方向ＳＤに並ばないように、互い違いに配置され、千鳥状の配置を構成している。
【００７４】
上側列Ａ１の第１、第２の短絡検出端子ＣＯ１、ＣＯ２の各接触部は、上側列Ａ１の両端部、すなわち、上側列Ａ１の最も外側にそれぞれ配置されている。また、下側列Ａ２の第１、第２の装着検出端子ＤＴ１、ＤＴ２の各接触部は、下側列Ａ２の両端部、すなわち、下側列Ａ２の最も外側に配置されている。メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡの接触部は、９つの端子の全体が配置されている領域内の略中央に集合して配置されている。また、第１、第２の短絡検出端子ＣＯ１、ＣＯ２及び第１、第２の装着検出端子ＤＴ１、ＤＴ２の接触部は、メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡの集合の四隅に配置されている。
【００７５】
インクジェットプリンターなどの印刷装置においては、導電性のインク等が基板２００の端子側に付着する可能性がある。図６（Ａ）に示したように、第１の短絡検出端子ＣＯ１と第１の装着検出端子ＤＴ１とは隣り合っており、第２の短絡検出端子ＣＯ２と第２の装着検出端子ＤＴ２とは隣り合っている。そのために、例えば導電性のインク等が基板２００の端子側に付着することで、隣り合っている２つの端子ＣＯ１とＤＴ１、或いはＣＯ２とＤＴ２が導電性のインク等によって短絡（リーク）する可能性がある。また、第１の装着検出端子ＤＴ１と電源端子ＶＤＤとが短絡したり、第２の装着検出端子ＤＴ２とデータ端子ＳＤＡとが短絡したりする可能性もある。
【００７６】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、印刷材収容体１００の装着を検出するための端子であるが、この装着検出の際には高電圧（例えば４２Ｖ）がＤＴ１、ＤＴ２に印加される。そのため、ＤＴ１又はＤＴ２が他の端子と導電性のインク等によって短絡している場合には、例えば記憶装置２０３などの回路に高電圧が印加され、回路が破壊されるおそれがある。
【００７７】
以下に説明するように、本実施形態の印刷装置では、導電性のインク等による端子間の短絡が生じた場合でも、装着検出時に装着検出端子ＤＴ１、ＤＴ２に印加される高電圧によって記憶装置２０３などの回路が破壊されることを防止している。
【００７８】
図７に、本実施形態の印刷装置における印刷材収容体及び回路基板等の構成例を示す。この構成例は、第１の印刷材収容体１００−１〜第４（広義には第ｎ（ｎは２以上の整数））の印刷材収容体１００−４、制御部３００及び回路基板４５０を含む。なお、本実施形態の印刷装置は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
印刷材収容体１００−１〜１００−４は、印刷材情報を記憶する記憶装置２０３（２０３−１〜２０３−４）、複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡ、装着検出端子ＤＴ１、ＤＴ２及び短絡検出端子ＣＯ１、ＣＯ２をそれぞれ有する。ＤＴ１とＤＴ２との間には、装着検出用抵抗素子ＲＤが設けられる。ＣＯ１、ＣＯ２は、印刷材収容体１００の内部で配線により電気的に接続されている。
【００８０】
制御部３００は、図１〜図３の回路装置１０に対応している。制御部３００の端子群ＰＧ１〜ＰＧ３は、第１〜第４の印刷材収容体１００−１〜１００−４の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡに接続され、制御部３００は、記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う。
【００８１】
第１〜第４の印刷材収容体１００−１〜１００−４のうちの第２（広義には第ｉ（ｉは１＜ｉ＜ｎ−１である整数））〜第３（広義には第ｊ（ｊはｉ＜ｊ＜ｎである整数））の印刷材収容体１００−２、１００−３の各々の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳにより制御部３００と共通接続される。第１の印刷材収容体１００−１の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳと分離されて制御部３００と接続される。第４（広義には第ｎ）の印刷材収容体１００−４の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳと分離されて制御部３００と接続される。
【００８２】
回路基板４５０は印刷装置用回路基板であって、制御部３００が実装され、高電位側電源端子ＴＶＤと、低電位側電源端子ＴＶＳと、第１〜第４（広義には第ｎ）の端子群ＴＧ１〜ＴＧ４と、バスＭＢＳのバス配線とを有する。第１〜第４の端子群ＴＧ１〜ＴＧ４には、第１〜第４の印刷材収容体１００−１〜１００−４が接続される。第１〜第４の端子群ＴＧ１〜ＴＧ４は、第１〜第４の印刷材収容体１００−１〜１００−４が有する記憶装置２０３−１〜２０３−４にアクセスするための複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡをそれぞれ有する。また、第１〜第４の端子群ＴＧ１〜ＴＧ４は、第１〜第４の印刷材収容体１００−１〜１００−４の装着を検出するための装着検出端子ＤＴ１、ＤＴ２をそれぞれ有する。
【００８３】
第１の端子群ＴＧ１は、回路基板４５０の第１の端辺側に配置され、第４（広義には第ｎ）の端子群ＴＧ４は、回路基板４５０の第１の端辺に対向する第２の端辺側に配置される。第１〜第４（広義には第ｎ）の端子群ＴＧ１〜ＴＧ４のうちの第２（広義には第ｉ（ｉは１＜ｉ＜ｎ−１である整数））〜第３（広義には第ｊ（ｊはｉ＜ｊ＜ｎである整数））の端子群ＴＧ２、ＴＧ３は、バスＭＢＳのバス配線により制御部３００に共通接続される。また、第１の端子群ＴＧ１は、バスＭＢＳのバス配線と分離されて制御部３００と接続される。また、第４（広義には第ｎ）の端子群ＴＧ４は、バスＭＢＳのバス配線と分離されて制御部３００と接続される。
【００８４】
電源端子ＴＶＤは、制御部３００の高電位側電源端子ＶＤＤ１、ＶＤＤ２に接続され、電源端子ＴＶＳは、制御部３００の低電位側電源端子ＶＳＳ１、ＶＳＳ２に接続される。電源端子ＴＶＤ、ＴＶＳは、例えば回路基板４５０に接続されるＦＰＣ（フラットフレキシブルケーブル）を介して、図８で後述する主制御部４００に接続される。制御部３００の電源端子ＶＤＤ１、ＶＤＤ２には、主制御部４００から供給された高電位側電源電圧ＶＤＤが供給され、制御部３００の電源端子ＶＳＳ１、ＶＳＳ２には、主制御部４００から供給された低電位側電源電圧ＶＳＳが供給される。
【００８５】
図７に示すように、本実施形態の印刷装置では、回路基板４５０の第１の端辺側に配置される第１の端子群ＴＧ１及び第１の端辺に対向する第２の端辺側に配置される第４の端子群ＴＧ４は、共通バスＭＢＳと分離されて制御部３００の端子群ＰＧ１、ＰＧ３にそれぞれ接続される。即ち、第１、第４の印刷材収容体１００−１、１００−４の記憶装置（第１、第ｎの記憶装置）用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、他の印刷材収容体１００−２、１００−３の記憶装置（第２〜第ｎ−１記憶装置）用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡとは分離されて制御部３００に接続される。
【００８６】
インクジェット方式の印刷装置などでは、印刷ヘッドからインクが吐出される際にインクの一部が霧状（ミスト）になって空気中に放出される。このインクミストは、回路基板４５０の端辺側から回り込むから、端辺から離れた印刷材収容体１００−２、１００−３よりも端辺側にある印刷材収容体１００−１、１００−４の方がインクミストの付着による端子間の短絡が発生する可能性が大きい。
【００８７】
本実施形態の印刷装置では、端辺側にある印刷材収容体１００−１、１００−４に短絡が発生した場合であっても、他の印刷材収容体１００−２、１００−３と分離されているから、制御部３００と他の印刷材収容体の記憶装置２０３−２、２０３−３との間の通信に影響を与えることを防止できる。また、装着検出の際に記憶装置２０３−２、２０３−３に高電圧が印加されることなどを防止できる。その結果、印刷材収容体１００−１〜１００−４の装着検出を確実で安全に行うことなどが可能になる。
【００８８】
４．回路の構成
図８に、本実施形態における印刷装置の電気的構成の基本的な構成例を示す。本構成例の印刷装置は、印刷材収容体（インクカートリッジ）１００、回路基板４５０、制御部３００、主制御部４００、低電圧電源４４１、高電圧電源４４２、表示部４３０を含む。制御部３００は、短絡検出部３１０、電圧印加部３２０、装着検出部３３０、ＣＯ（カートリッジアウト）検出部３４０及び通信処理部３５０を含む。なお、本実施形態の印刷装置は図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
図８では例として１個の印刷材収容体１００について示しているが、本構成例の印刷装置は複数の印刷材収容体１００を含むことができる。即ち、印刷装置は、印刷材情報を記憶する記憶装置２０３と複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡとをそれぞれ有する第１〜第ｎ（ｎは２以上の整数）の印刷材収容体１００−１〜１００−ｎを含む。また、第１〜第ｎの印刷材収容体１００−１〜１００−の複数の記憶装置用端子に接続され、記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う制御部３００をさらに含む。
【００９０】
回路基板４５０は、９個の端子を有する端子群及び端子群の各端子と制御部３００とを電気的に接続する複数の配線を含む。具体的には、端子群はリセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳ、データ端子ＣＳＤＡ、第１の装着検出端子ＣＤＴ１、第２の装着検出端子ＣＤＴ２、第１の短絡検出端子ＣＣＯ１、第２の短絡検出端子ＣＣＯ２を含む。回路基板４５０は、例えば図４のカートリッジ装着部１１００に設けられる。回路基板４５０には、制御部３００が設けられる（実装される）。
【００９１】
制御部３００は、通信処理部３５０を含み、主制御部４００と共に記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う。例えば、主制御部４００が記憶装置２０３に対するデータの書き込み又は読み出しの制御を行う場合に、通信処理部３５０は、書き込みデータ又は読み出しデータの通信の中継などを行う。また制御部３００は、装着検出部３３０、ＣＯ検出部３４０、短絡検出部３１０、電圧印加部３２０、高電圧制御部３６０を含み、装着検出、ＣＯ検出、短絡検出、高電圧の遮断などの処理を行う。制御部３００は、例えばＣＭＯＳトランジスターなどで構成されるロジック回路で実現することができ、１チップの集積回路装置であってもよい。
【００９２】
主制御部４００は、ＣＰＵ４１０と、メモリー４２０とを含み、印刷処理の制御を行う。また、制御部３００との間でバスＢＵＳを介して必要な通信を行う。図８に示す構成例では、制御部が主制御部４００と制御部３００とに分かれているが、１つの制御部として構成してもよい。
【００９３】
表示部４３０は、ユーザーに印刷装置１０００の動作状態やカートリッジの装着状態などの各種の通知を行うためのものである。表示部４３０は、例えば、図４の操作部１３００に設けられる。
【００９４】
低電圧電源４４１は、低電圧の電源電圧（第１の電源電圧）ＶＤＤを生成する。第１の電源電圧ＶＤＤは、ロジック回路に用いられる通常の電源電圧（定格３．３Ｖ）である。高電圧電源４４２は、高電圧の電源電圧（第２の電源電圧）ＶＨＶを生成する。第２の電源電圧ＶＨＶは、印刷ヘッドを駆動してインクを吐出させるために用いられる高い電圧（例えば定格４２Ｖ）であり、第１の装着検出端子ＤＴ１に印加される装着検出用電圧ＶＨＯを生成するためにも用いられる。これらの電圧ＶＤＤ、ＶＨＶは、制御部３００に供給され、また、必要に応じて他の回路にも供給される。具体的には、例えば電源電圧ＶＨＶは、高電圧電源４４２から制御部３００の電圧印加部３２０に供給され、電圧印加部３２０から出力される装着検出用電圧ＶＨＯがインクカートリッジ１００の第１の装着検出端子ＤＴ１及び装着検出部３３０に供給される。装着検出用電圧ＶＨＯは、記憶装置２０３に供給される電源電圧（例えば３．３Ｖ）よりも高い。
【００９５】
印刷材収容体１００の基板２００（図６（Ａ））に設けられた９つの端子のうち、リセット端子ＲＳＴと、クロック端子ＳＣＫと、電源端子ＶＤＤと、データ端子ＳＤＡと、接地端子ＶＳＳとは、記憶装置２０３に電気的に接続されている。記憶装置２０３は、アドレス端子を持たず、クロック端子ＳＣＫから入力されるクロック信号のパルス数と、データ端子ＳＤＡから入力されるコマンドデータとに基づいてアクセスするメモリーセルが決定され、クロック信号に同期して、データ端子ＳＤＡよりデータを受信し、若しくは、データ端子ＳＤＡからデータを送信する不揮発性メモリーである。クロック端子ＳＣＫは、制御部３００から記憶装置２０３にクロック信号を供給するために用いられる。
【００９６】
電源端子ＶＤＤと接地端子ＶＳＳには、印刷装置１０００からの記憶装置２０３を駆動するための電源電圧（例えば３．３Ｖ）と接地電圧（０Ｖ）がそれぞれ供給されている。この記憶装置２０３を駆動するための電源電圧は、低電圧電源４４１をもとに制御部３００により生成され供給される。
【００９７】
データ端子ＳＤＡは、制御部３００と記憶装置２０３との間で、データ信号をやり取りするために用いられる。リセット端子ＲＳＴは、制御部３００から記憶装置２０３にリセット信号を供給するために用いられる。
【００９８】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、印刷材収容体１００がカートリッジ装着部１１００に正しく装着されているか否かを検出する際に使用される。第１の装着検出端子ＤＴ１と第２の装着検出端子ＤＴ２との間には、装着検出用抵抗素子ＲＤが設けられる。装着検出部３３０は、電圧印加部３２０から出力される装着検出用電圧ＶＨＯと、装着検出用抵抗素子ＲＤを流れる電流とに基づいて、印刷材収容体１００の装着を検出する。具体的には、電圧印加部３２０から出力される装着検出用電圧ＶＨＯが第１の装着検出端子ＤＴ１に印加されることで、装着検出用抵抗素子ＲＤに電圧が印加されて電流が流れ、この電流を装着検出部３３０が検出することで、装着を検出する。この装着検出の方法については、後で詳細に説明する。
【００９９】
第１、第２の短絡検出端子ＣＯ１、ＣＯ２は、印刷材収容体１００（具体的には、基板２００）の内部で、配線により電気的に接続されている。ＣＯ検出部３４０は、後述するように、ＣＯ１とＣＯ２との間の電気的導通を検出することで、ＣＯ１及びＣＯ２がカートリッジ装着部１１００の対応する端子にそれぞれ電気的に接触しているか否か、即ち、印刷材収容体１００が正しく装着されているか否かを検出することができる。もっとも、本実施形態の印刷装置では、第１、第２の装着検出端子ＤＴ１、ＤＴ２及び装着検出部３３０が設けられており、これらを用いることでインクカートリッジ１００の装着を検出することができるから、ＣＯ検出部３４０を省略することができる。ＣＯ検出部３４０を省略した場合、或いはＣＯ検出部３４０を用いた装着検出（カートリッジアウト検出）を実行しない場合には、ＣＯ１とＣＯ２とを電気的に接続しなくてもよい。
【０１００】
なお、以下の説明において、装着検出部３３０による装着検出を「装着検出」と呼び、ＣＯ検出部３４０による装着検出を「カートリッジアウト検出」、又は「ＣＯ検出」と呼ぶ。
【０１０１】
第１、第２の短絡検出端子ＣＯ１、ＣＯ２と検出ノードＮＤとの間にダイオードＤ１、Ｄ２が設けられているが、ＣＯ検出（カートリッジアウト検出）を行わない場合には、ダイオードを介さずに、ＣＯ１、ＣＯ２を検出ノードＮＤに直接接続してもよい。
【０１０２】
短絡検出部３１０は、第１の短絡検出端子ＣＯ１及び第２の短絡検出端子ＣＯ２に直接に、又はダイオードＤ１、Ｄ２（広義には所与の回路素子）を介して接続される。そして例えば、第１、第２の短絡検出端子ＣＯ１、ＣＯ２の少なくとも一方と、第１、第２の装着検出端子ＤＴ１、ＤＴ２の少なくとも一方との間の短絡により、第１、第２の短絡検出端子ＣＯ１、ＣＯ２に本来印加されることのない高い電圧が印加されたこと（異常電圧の印加）を、検出ノードＮＤの電圧と参照電圧との比較に基づいて検出する。即ち、検出ノードＮＤの電圧が参照電圧より高くなる場合に、短絡（異常電圧）を検出する。短絡検出部３１０は、短絡を検出すると、高電圧制御部３６０に対して短絡検出信号ＶＳＨＴを出力し、高電圧制御部３６０は、短絡検出信号ＶＳＨＴに基づいて、電圧印加部３２０に対して制御信号ＶＣＮＴを出力する。電圧印加部３２０は、高電圧制御部３６０からの制御信号ＶＣＮＴに基づいて、装着検出用電圧ＶＨＯの供給を停止する。
【０１０３】
ここで、参照電圧は、上記の短絡が生じた場合に、記憶装置２０３（或いは、ＣＯ検出部３４０などの回路）が破壊されない電圧値に設定される。こうすることで、短絡検出部３１０は、検出ノードＮＤの電圧が記憶装置２０３などの回路を破壊する電圧値に到達する前に、短絡を検出することができる。
【０１０４】
通信処理部３５０は、出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢを有する。出力回路ＯＢ１〜ＯＢ４は、回路基板４５０に設けられたリセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳに信号又は電圧をそれぞれ出力する。また、入出力回路ＩＯＢは、回路基板４５０に設けられたデータ端子ＣＳＤＡに対してデータ信号の入出力を行う。リセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳ、データ端子ＣＳＤＡは、印刷材収容体１００に設けられたリセット端子ＲＳＴ、クロック端子ＳＣＫ、電源端子ＶＤＤ、接地端子ＶＳＳ、データ端子ＳＤＡにそれぞれ接続される。出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢの詳細な構成は、後述する。
【０１０５】
先に図６（Ａ）に示したように、第１の短絡検出端子ＣＯ１と第１の装着検出端子ＤＴ１とは隣り合っており、第２の短絡検出端子ＣＯ２と第２の装着検出端子ＤＴ２とは隣り合っている。そのために、例えば導電性のインク等が基板２００の端子側に付着することで、隣り合っている２つの端子ＣＯ１とＤＴ１、或いはＣＯ２とＤＴ２が導電性のインク等によって短絡（リーク）する可能性がある。また、第１の装着検出端子ＤＴ１と電源端子ＶＤＤとが短絡したり、第２の装着検出端子ＤＴ２とデータ端子ＳＤＡとが短絡したりする可能性もある。
【０１０６】
上述したように、装着検出部３３０による装着検出時には、装着検出用電圧ＶＨＯが第１の装着検出端子ＤＴ１に印加される。従って、導電性インク等により第１、第２の装着検出端子ＤＴ１、ＤＴ２と第１、第２の短絡検出端子ＣＯ１、ＣＯ２とが短絡（リーク）している場合には、装着検出時にＣＯ検出部３４０に高電圧が印加されるおそれがある。また、第１、第２の装着検出端子ＤＴ１、ＤＴ２と電源端子ＶＤＤ又はデータ端子ＳＤＡとが短絡している場合には、記憶装置２０３に高電圧が印加されるおそれがある。
【０１０７】
本実施形態の印刷装置によれば、短絡検出部３１０が端子間に短絡が発生している可能性があることを検出し、短絡が発生している可能性があることが検出された場合には、電圧印加部３２０が装着検出用電圧ＶＨＯの供給を停止することができる。
【０１０８】
具体的には、例えば図８のＢ１に示すように、ＤＴ１とＣＯ１とが短絡している場合には、ＤＴ１からＣＯ１へ、そしてＣＯ１から検出ノードＮＤへダイオードＤ１の順方向電流が流れ、その結果、検出ノードＮＤの電位が上昇する。また、図８のＢ２に示すように、ＤＴ２とＣＯ２とが短絡している場合には、ＤＴ２からＣＯ２へ、そしてＣＯ２から検出ノードＮＤへダイオードＤ２の順方向電流が流れ、その結果、検出ノードＮＤの電位が上昇する。短絡検出部３１０は、この検出ノードＮＤの電圧と参照電圧とを比較することで、短絡を検出することができる。
【０１０９】
また、本実施形態の印刷装置によれば、制御部３００は、電圧印加部３２０が第１の装着検出端子ＤＴ１に装着検出用電圧ＶＨＯを印加する際に、複数の記憶装置用端子（メモリー端子）ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡを高インピーダンス状態（フローティング状態）に設定する。こうすることで、例えばＤＴ１とＣＯ１及びＶＤＤ、或いはＤＴ２とＣＯ２及びＳＤＡとが短絡している場合であっても、装着検出時に記憶装置２０３に高電圧が印加される前に、短絡検出部３１０が過電圧がノードＮＤに印加されたことを検出し、これに基づき制御部３００が装着検出用電圧ＶＨＯの供給を停止するので、記憶装置２０３に、記憶装置２０３の最大定格以上の電圧が印加されることを防止できる。
【０１１０】
このように、本実施形態の印刷装置によれば、インクなどの印刷材の付着等による端子間の短絡が発生した場合であっても、装着検出時において記憶装置２０３に高電圧が印加される可能性を少なくすることができる。また、記憶装置２０３へのアクセス前にメモリー端子を同一電位にし、アクセス中には高電圧の印加を停止することができる。その結果、確実で安全な装着検出及び信頼性の高いメモリーアクセスを実現することなどができる。
【０１１１】
図９は、本実施形態の印刷装置における装着検出及びメモリーアクセスのフローチャートである。上述したように、本実施形態の印刷装置では、インクカートリッジ１００に設けられた記憶装置２０３にインク情報（例えば、インクカートリッジ内のインク使用量、インクカートリッジの製造情報など）が記憶される。このインク情報は、ヘッドのクリーニングや、印刷実行によりインクカートリッジ内のインクが所定単位量消費される毎に、或いは印刷装置の電源オフ時などに、主制御部４００により、制御部３００を介して記憶装置２０３に書き込まれる。また、インク量情報は、印刷装置の電源オン時に、主制御部４００の要求により、制御部３００を介して、記憶装置２０３から読み出される。このフローは主制御部４００と制御部３００の制御により実行される。
【０１１２】
メモリーアクセスの時を除き、印刷装置の電源がオンになった以降、主制御部４００と制御部３００は、メモリー端子を常に高インピーダンス状態に設定している。また、装着検出とＣＯ検出を、常に、若しくは、定期的に実行している。なお、ＣＯ検出（カートリッジアウト検出）は、メモリーアクセス中でも実行される。
【０１１３】
主制御部４００がメモリーアクセスを開始すると、まず、装着検出を停止する。すなわち、ＶＨＯを印加して装着検出をする処理を停止する（ステップＳＰ１）。
【０１１４】
ステップＳＰ２では、メモリー端子を高インピーダンス状態ＨＺからＧＮＤレベル（接地レベル、ＶＳＳレベル）に設定する。このときにＣＯ端子（ＣＯ１もしくはＣＯ２）とメモリー端子間例えばＣＯ１−ＶＤＤ間、ＣＯ２−ＳＤＡ間）に短絡が発生している場合には、ＣＯ検出部３４０が短絡を検出することができる。
【０１１５】
ステップＳＰ３では、印刷材収容体１００が正常であるか否かを判断する。即ち、印刷材収容体１００が適正に装着され、且つ、端子間の短絡が発生していないかどうかを判断する。正常である場合には次のステップＳＰ４に進み、正常でない場合にはエラー処理が実行される。エラー処理は、例えば表示部４３０にエラーメッセージを表示するなどの処理である。
【０１１６】
ステップＳＰ４では、記憶装置２０３へのメモリーアクセスが行われる。即ち、制御部３００が各メモリー端子に必要な信号及び電源電圧を供給して、記憶装置２０３に対してデータの書き込み処理、若しくは読み出し処理を行う。
【０１１７】
ステップＳＰ５では、メモリーアクセスが正常に行われたか否かを判断する。具体的には、書き込み時には、制御部３００が記憶装置２０３に対して、書き込みコマンドと書き込みデータを送信した後の所定のタイミングで、記憶装置２０３から制御部３００に対して書き込み完了信号が送信される。この書き込み完了信号の受信により、制御部３００はメモリーアクセスが正常に完了したかどうか判断する。読み出し時には、記憶装置２０３から読み出され、制御部３００に送信されたデータにはパリティビットが付加されているのでパリティチェックを行い、記憶装置２０３から読み出されたデータが正常であるか否かを判定することができる。メモリーアクセスが正常である場合にはステップＳＰ６に進み、正常でない場合にはエラー処理が実行される。
【０１１８】
メモリーアクセスが正常に終了すると、ステップＳＰ６では、メモリー端子をＧＮＤレベルに設定する。ここでＣＯ検出部３４０によるカートリッジアウト検出を行うことができる。このときに端子間の短絡（例えばＣＯ１−ＶＤＤ、ＣＯ２−ＳＤＡ）が発生している場合には、ＣＯ検出部３４０が短絡を検出することができる。
【０１１９】
ステップＳＰ７では、装着検出用電圧ＶＨＯを装着検出端子ＤＴ１、ＤＴ２に印加して、装着検出を再開する。
【０１２０】
ステップＳＰ８では、メモリー端子を高インピーダンス状態ＨＺに設定する。ここで端子間の短絡（例えばＤＴ１−ＣＯ１、ＤＴ２−ＣＯ２）が発生している場合には、短絡検出部３１０がこれを検出することができる。
【０１２１】
図９のフローチャートに示すように、本実施形態の印刷装置によれば、メモリー非アクセス時には、メモリー端子を高インピーダンス状態とすることで、装着検出端子ＤＴ１、ＤＴ２と短絡検出端子ＣＯ１、ＣＯ２が短絡すれば、メモリー端子も装着検出端子ＤＴ１、ＤＴ２と短絡している可能性があるとしてＶＨＯの印加を停止し、記憶装置２０３にＶＨＯが印加される可能性を低くすることができる。その結果、装着検出を実行しつつ、信頼性の高いメモリーアクセスを実現することなどができる。
【０１２２】
図１０（Ａ）〜図１０（Ｄ）に、出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢの詳細な構成例を示す。図１０（Ａ）はＯＢ１、ＯＢ２、図１０（Ｂ）はＯＢ４、図１０（Ｃ）はＯＢ３、図１０（Ｄ）はＩＯＢの各構成例である。出力回路ＯＢ１、ＯＢ２、ＯＢ３、ＯＢ４、入出力回路ＩＯＢは、それぞれ図３のバッファー回路ＢＲ１、ＢＣ１、ＢＤ１、ＢＳ１、ＩＯ１（又はＢＲ２、ＢＣ２、ＢＤ２、ＢＳ２、ＩＯ２）に対応する。なお、本実施形態の出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢは図１０（Ａ）〜図１０（Ｄ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２３】
図１０（Ａ）に示すように、出力回路ＯＢ１、ＯＢ２は、Ｐ型トランジスターＴＰ１、ＴＰ２及びＮ型トランジスターＴＮ１、ＴＮ２、ＴＮ３を含む。ＴＰ１、ＴＮ１は、静電気放電（ＥＳＤ）による素子破壊（静電破壊）を防止するためのものである。ＴＰ２、ＴＮ２は、制御信号Ｓ１、Ｓ２によりそれぞれ制御され、端子ＣＳＣＫ（又はＣＲＳＴ）をＨレベル、Ｌレベル、又は高インピーダンス状態に設定する。具体的には、Ｓ１、Ｓ２が共にＬレベルである場合には端子ＣＳＣＫ（ＣＲＳＴ）はＨレベルに設定され、Ｓ１、Ｓ２が共にＨレベルである場合にはＬレベルに設定され、Ｓ１がＨレベルでＳ２がＬレベルである場合は高インピーダンス状態に設定される。ＴＮ３は制御信号Ｓ３により制御され、正常時にはＳ３はＬレベルであるが、例えば高電圧が検出されるなどの異常時にはＳ３がＨレベルになり、端子ＣＳＣＫ（ＣＲＳＴ）をＬレベルに引き下げるための増幅用バッファーとして動作する。
【０１２４】
図１０（Ｂ）に示すように、出力回路ＯＢ４は、制御信号Ｓ４により制御されるＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４を含む。制御信号Ｓ４がＨレベルである場合には端子ＣＶＳＳはＶＳＳレベル（接地レベル）に設定され、Ｓ４がＬレベルである場合には高インピーダンス状態に設定される。ＴＰ４は静電破壊防止用素子であり、またＴＮ４は静電破壊防止用素子としても動作する。
【０１２５】
図１０（Ｃ）に示すように、出力回路ＯＢ３は、制御信号Ｓ５により制御されるＰ型トランジスターＴＰ５及び制御信号Ｓ６により制御されるＮ型トランジスターＴＮ５を含む。制御信号Ｓ５、Ｓ６が共にＬレベルである場合には端子ＣＶＤＤはＶＤＤレベルに設定され、Ｓ５、Ｓ６が共にＨレベルである場合には端子ＣＶＤＤはＶＳＳレベルに設定される。またＳ５がＨレベルでＳ６がＬレベルである場合は高インピーダンス状態に設定される。なお、ＴＰ５、ＴＮ５は静電破壊防止用素子としても動作する。
【０１２６】
図１０（Ｄ）に示すように、入出力回路ＩＯＢは、Ｐ型トランジスターＴＰ６、ＴＰ７、ＴＰ１１及びＮ型トランジスターＴＮ６、ＴＮ７、ＴＮ８、ＴＮ１１を含む。ＴＰ６、ＴＮ６は静電破壊防止用素子である。ＴＰ７、ＴＮ７は制御信号Ｓ７、Ｓ８によりそれぞれ制御される。具体的には、Ｓ７、Ｓ８が共にＬレベルである場合には端子ＣＳＤＡはＨレベルに設定され、Ｓ７、Ｓ８が共にＨレベルである場合にはＬレベルに設定され、Ｓ７がＨレベルでＳ８がＬレベルである場合は高インピーダンス状態に設定される。また、ＴＰ１１及びＴＮ１１はトランスミッションゲート（アナログスイッチ）を構成し、制御信号Ｓ１１、Ｓ１２によりオン・オフされる。具体的には、端子ＣＳＤＡが出力端子として用いられる場合には、Ｓ１１がＨレベル、Ｓ１２がＬレベルに設定されてトランスミッションゲートがオフ状態となる。一方、端子ＣＳＤＡが入力端子として用いられる場合には、Ｓ１１がＬレベル、Ｓ１２がＨレベルに設定されてトランスミッションゲートがオン状態となり、端子ＣＳＤＡに入力されたデータ信号がトランスミッションゲートを通過することができる。
【０１２７】
このように図１０（Ａ）〜図１０（Ｄ）の出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢにより、メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡを装着検出時には高インピーダンス状態に設定し、メモリーへのアクセス前にはＶＳＳレベル（広義には一定の電圧レベル）に設定することができる。なお、制御信号Ｓ１〜Ｓ９、Ｓ１１、Ｓ１２は、上述した装着検出及びメモリーアクセスのフロー（図９）に従って、制御部３００により生成される。
【０１２８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、記憶装置、印刷材収容体、印刷装置等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２９】
１０ 回路装置、１００ 印刷材収容体、１１０ インク供給口、
１２０ インク収容室、１３１，１３２ 穴、１３４ 凹凸嵌合部、
２００ 基板、２０１ ボス溝、２０２ ボス穴、２０３ 記憶装置、
３００ 制御部、３１０ 短絡検出部、３２０ 電圧印加部、
３３０ 装着検出部、３４０ ＣＯ検出部、３５０ 通信処理部、
３６０ 高電圧制御部、４００ 主制御部、４１０ ＣＰＵ、
４２０ メモリー、４３０ 表示部、４４１ 低電圧電源、
４４２ 高電圧電源、４５０ 回路基板、１０００ 印刷装置、
１１００ カートリッジ装着部、１２００ カバー、１３００ 操作部、
ＢＣ１，ＢＤ１，ＢＲ１，ＢＳ１，ＩＯ１ バッファー回路、
ＢＵＳ バス、ＣＣＯ１ 短絡検出端子、ＣＤＴ１ 装着検出端子、
ＣＯ１ 短絡検出端子、ＣＲＳＴ リセット端子、ＣＳＣＫ クロック端子、
ＣＳＤＡ データ端子、ＣＶＤＤ 電源端子、ＣＶＳＳ 接地端子、
ＤＴ１ 装着検出端子、ＩＯＢ 入出力回路、
ＬＤ，ＬＳ，ＬＰＤ１，ＬＰＳ１ 配線、ＭＢＳ 共通バス、
ＯＢ１ 出力回路、Ｐ＿ＳＣＫ１ クロック端子、Ｐ＿ＳＤＡ１ データ端子、
Ｐ＿ＶＤＤ１ 高電位側電源供給端子、Ｐ＿ＶＳＳ１ 低電位側電源供給端子、
Ｐ＿ＸＲＳＴ１ リセット端子、ＰＧ１ 第１端子群、
ＲＤ 装着検出用抵抗素子、ＲＳＴ リセット端子、Ｓ１ 制御信号、
ＳＣＫ クロック端子、ＳＤＡ データ端子、ＴＣＶ１ テスト端子、
ＴＧ１ 端子群、ＴＮ１ Ｎ型トランジスター、ＴＰ１ Ｐ型トランジスター、
ＴＶＤ 高電位側電源端子、ＴＶＳ 低電位側電源端子、ＶＣＮＴ 制御信号、
ＶＤＤ 高電位側電源電圧、ＶＤＤ１ 高電位側電源端子、
ＶＨＯ 装着検出用電圧、ＶＨＶ 高電圧の電源電圧、ＶＳＨＴ 短絡検出信号、
ＶＳＳ 低電位側電源電圧、ＶＳＳ１ 低電位側電源端子、ｃｐ 接触部
【技術分野】
【０００１】
本発明は、回路装置及び印刷装置等に関する。
【背景技術】
【０００２】
インクカートリッジ（印刷材収容体）に記憶装置が備えられ、その記憶装置には、インクカートリッジの種類の情報や、インクカートリッジに収容されるインク（印刷材）の量のレベルの情報が記憶され、印刷装置が記憶装置と通信することにより、それらの情報を取得する技術が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１９６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
印刷装置と記憶装置の通信は、インクカートリッジを装着するカートリッジホルダーに設けられた回路装置を介して行われ、回路装置の電源端子には印刷装置からの電源電圧が供給され、回路装置はその電源電圧を電源供給端子から記憶装置に対して供給する。このとき、電源端子から電源供給端子までの配線長が長くなると、記憶装置に供給する電源電圧の変動が大きくなるという課題がある。
【０００５】
本発明の幾つかの態様によれば、記憶装置に供給する電源電圧の変動を抑制できる回路装置及び印刷装置等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数の印刷材収容体に設けられる複数の記憶装置と通信を行う回路装置であって、高電位側電源電圧及び低電位側電源電圧の一方が供給される第１電位電源端子と、前記高電位側電源電圧及び前記低電位側電源電圧の他方が供給される第１の第２電位電源端子及び第２の第２電位電源端子と、前記第１電位電源端子と前記第１の第２電位電源端子との間に設けられる第１端子群と、前記第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第２端子群と、を含み、前記第１端子群は、前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第１記憶装置に対して供給する第１の第１電位電源供給端子と、前記第１の第２電位電源端子からの電源電圧を、前記第１記憶装置に対して供給する第１の第２電位電源供給端子と、を有し、前記第２端子群は、前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第２記憶装置に対して供給する第２の第１電位電源供給端子と、前記第２の第２電位電源端子からの電源電圧を、前記第２記憶装置に対して供給する第２の第２電位電源供給端子と、を有し、前記第１端子群の少なくとも前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子と、前記第２端子群の少なくとも前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子とは、前記第１電位電源端子に対して端子の配置順が対称である回路装置に関係する。
【０００７】
本発明の一態様によれば、第１端子群の少なくとも第１の第１電位電源供給端子及び第１の第２電位電源供給端子と、第２端子群の少なくとも第２の第１電位電源供給端子及び第２の第２電位電源供給端子とが、第１電位電源端子に対して対称な配置順で配置される。これにより、記憶装置に供給する電源電圧の変動を抑制することが可能となる。
【０００８】
また本発明の一態様では、前記第１端子群が有する端子の中で前記第１の第１電位電源供給端子が前記第１電位電源端子に最も近く、前記第２端子群が有する端子の中で前記第２の第１電位電源供給端子が前記第１電位電源端子に最も近くてもよい。
【０００９】
このようにすれば、第１電位電源端子から第１、第２の第１電位電源供給端子までの距離を近くできるため、第１、第２の第１電位電源供給端子から第１、第２記憶装置に対して供給する高電位側電源電圧及び低電位側電源電圧の一方の電圧変動を抑制できる。
【００１０】
また本発明の一態様では、前記第１端子群が有する端子の中で前記第１の第２電位電源供給端子が前記第１の第２電位電源端子に最も近く、前記第２端子群が有する端子の中で前記第２の第２電位電源供給端子が前記第２の第２電位電源端子に最も近くてもよい。
【００１１】
このようにすれば、第１、第２の第２電位電源端子から第１、第２の第１電位電源供給端子までの距離を短くできるため、第１、第２の第２電位電源供給端子から第１、第２記憶装置に対して供給する高電位側電源電圧及び低電位側電源電圧の他方の電圧変動を抑制できる。
【００１２】
また本発明の一態様では、前記第１端子群は、前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第１記憶装置に対して供給する第１データ端子、第１リセット端子、第１クロック端子を有し、前記第２端子群は、前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第２記憶装置に対して供給する第２データ端子、第２リセット端子、第２クロック端子を有し、前記第１データ端子、前記第１リセット端子及び前記第１クロック端子と、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子とは、前記第１電位電源端子に対して端子の配置順が対称であってもよい。
【００１３】
このようにすれば、第１、第２の第１電位電源供給端子の電圧変動と、第１、第２の第２電位電源供給端子の電圧変動との差を小さくできる。これにより、その電圧に基づくデータ信号、リセット信号、クロック信号の信号レベルの電圧変動について、第１端子群と第２端子群で差を小さくできる。
【００１４】
また本発明の一態様では、前記第１データ端子、前記第１リセット端子及び前記第１クロック端子は、前記第１の第１電位電源供給端子と前記第１の第２電位電源供給端子との間に配置され、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子は、前記第２の第１電位電源供給端子と前記第２の第２電位電源供給端子との間に配置されてもよい。
【００１５】
このようにすれば、第１、第２の第１電位電源供給端子の電圧変動と、第１、第２の第２電位電源供給端子の電圧変動を小さくできるため、その電圧に基づくデータ信号、リセット信号、クロック信号の信号レベルの電圧変動を小さくできる。
【００１６】
また本発明の一態様では、前記第１電位電源端子及び前記第１の第２電位電源端子のいずれか一方からの前記高電位側電源電圧を、前記第１の第１電位電源供給端子に対して出力する第１バッファー回路と、前記第１電位電源端子又は前記第２の第２電位電源端子からの前記高電位側電源電圧を、前記第２の第１電位電源供給端子に対して出力する第２バッファー回路と、を含んでもよい。
【００１７】
このようにすれば、第１バッファー回路を介して、第１電位電源端子又は第１の第２電位電源端子からの高電位側電源電圧を、第１の第１電位電源供給端子に対して出力できる。また、第２バッファー回路を介して、第１電位電源端子又は第２の第２電位電源端子からの高電位側電源電圧を、第２の第１電位電源供給端子に対して出力できる。
【００１８】
また本発明の一態様では、前記第１記憶装置に対する非アクセス時には、前記第１バッファー回路は、前記第１の第１電位電源供給端子を高インピーダンス状態に設定し、前記第２記憶装置に対する非アクセス時には、前記第２バッファー回路は、前記第２の第１電位電源供給端子を高インピーダンス状態に設定してもよい。
【００１９】
このようにすれば、高電位側電源電圧よりも高い電圧が印加される端子と、第１、第２の第１電位電源供給端子がショートしている可能性がある場合に、その高い電圧が回路装置に対して印加されることを防止できる。
【００２０】
また本発明の一態様では、前記回路装置の端子配置領域に沿って配線され、前記第１電位電源端子に接続された第１電源配線と、前記端子配置領域に沿って配線され、前記第１の第２電位電源端子及び前記第２の第２電位電源端子に接続された第２電源配線と、を含み、前記第１電源配線及び前記第２電源配線は、前記第１の第１電位電源供給端子のＩ／Ｏ領域（入出力領域）に配置された前記第１バッファー回路、及び前記第２の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第２バッファー回路の上に配線され、前記第１バッファー回路及び前記第２バッファー回路に対して前記高電位側電源電圧及び前記低電位側電源電圧を供給してもよい。
【００２１】
このようにすれば、第１電位電源端子から第１バッファー回路、第２バッファー回路までの配線長を短くできるため、第１バッファー回路、第２バッファー回路が出力する電圧の電圧変動を抑制できる。
【００２２】
また本発明の一態様では、前記高電位側電源電圧及び前記低電位側電源電圧の前記一方が供給される第２の第１電位電源端子と、前記第２の第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第３端子群と、を含み、前記第１の端子群は、前記複数の記憶装置である第１〜第ｎ記憶装置のうち前記第１記憶装置に対して、電源電圧と制御信号を供給し、前記第２の端子群は、前記第１〜第ｎ記憶装置のうち前記第２記憶装置及び第３〜第ｎ−１記憶装置に対して、共通のバスを介して電源電圧と制御信号を供給し、前記第３端子群は、前記第１〜第ｎ記憶装置のうち第ｎ記憶装置に対して、電源電圧と制御信号を供給してもよい。
【００２３】
このようにすれば、第１、第ｎ記憶装置の端子に短絡が発生した場合であっても、第２〜第ｎ−１記憶装置と分離されているから、回路装置と第２〜第ｎ−１記憶装置との間の通信に影響を与えることを防止できる。
【００２４】
また本発明の他の態様は、上記のいずれかに記載された回路装置と、前記複数の記憶装置が設けられた前記複数の印刷材収容体と、を含む印刷装置に関係する。
【００２５】
また本発明の他の態様では、前記高電位側電源電圧及び前記低電位側電源電圧を前記回路装置に対して供給する主制御部を含んでもよい。
【００２６】
また本発明の他の態様では、前記回路装置が設けられた回路基板が設けられ、前記複数の印刷材収容体が装着される装着部を含んでもよい。
【図面の簡単な説明】
【００２７】
【図１】本実施形態の回路装置におけるパッド配置例。
【図２】本実施形態の回路装置における電源配線のレイアウト配置例。
【図３】本実施形態の回路装置におけるバッファー回路のレイアウト配置例。
【図４】印刷装置の構成例を示す斜視図。
【図５】図５（Ａ）、図５（Ｂ）は、印刷材収容体の外観を示す斜視図。
【図６】図６（Ａ）、図６（Ｂ）は、基板の構成例。
【図７】印刷材収容体及び回路基板等の構成例。
【図８】印刷装置の電気的構成の基本的な構成例。
【図９】装着検出及びメモリーアクセスのフローチャート。
【図１０】図１０（Ａ）〜図１０（Ｄ）は、出力回路及び入出力回路の詳細な構成例。
【発明を実施するための形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．回路装置
図１に、本実施形態の回路装置１０（集積回路装置）におけるパッド配置例を示す。図１には、半導体プロセスにより回路素子が形成される面側から、回路装置１０のシリコン基板を平面視した図を示す。
【００３０】
図１に示す回路装置１０は、第１の低電位側電源端子ＶＳＳ１、第２の低電位側電源端子ＶＳＳ２、第１の高電位側電源端子ＶＤＤ１、第２の高電位側電源端子ＶＤＤ２、第１〜第３の端子群ＰＧ１〜ＰＧ３を含む。これらの端子は、半導体回路の形成プロセスにより形成されたパッドに相当する。
【００３１】
回路装置１０は、図８で後述するように、印刷材収容体１００（例えばインクカートリッジ）に設けられた記憶装置２０３との通信処理を行う制御部３００に対応している。回路装置１０は、主制御部４００とバスＢＵＳを介して通信処理を行い、その通信処理に基づいて端子群ＰＧ１（又はＰＧ２、ＰＧ３）を介して記憶装置２０３との通信処理を行う。また、回路装置１０の電源端子ＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２には、図８の主制御部４００の低電圧電源４４１から電源電圧ＶＤＤ、ＶＳＳが供給され、回路装置１０は、端子群ＰＧ１（又はＰＧ２、ＰＧ３）を介して記憶装置２０３に対して電源電圧ＶＤＤ、ＶＳＳを供給する。なお、図８の主制御部４００、制御部３００、記憶装置２０３は、それぞれ図４の印刷装置１０００、ホルダー１１００、印刷材収容体１００に設けられている。
【００３２】
図１に示すように、端子群ＰＧ１は、高電位側電源電圧ＶＤＤを出力する第１の高電位側電源供給端子Ｐ＿ＶＤＤ１と、低電位側電源電圧ＶＳＳを出力する第１の低電位側電源供給端子Ｐ＿ＶＳＳ１と、クロック信号を出力する第１のクロック端子Ｐ＿ＳＣＫ１と、リセット信号を出力する第１のリセット端子Ｐ＿ＸＲＳＴ１と、データ信号の入出力を行う第１のデータ端子Ｐ＿ＳＤＡ１と、テスト信号の入出力を行う第１のテスト端子ＴＣＶ１とを有する。ここで、高電位側電源電圧ＶＤＤは、例えば図８の低電圧電源４４１が出力する高電位側の電源電圧ＶＤＤに対応し、低電位側電源電圧ＶＳＳは、例えば図８の低電圧電源４４１が出力する低電位側の電源電圧ＶＳＳに対応する。
【００３３】
同様に、端子群ＰＧ２は、第２の高電位側電源供給端子Ｐ＿ＶＤＤ２、第２の低電位側電源供給端子Ｐ＿ＶＳＳ２、第２のクロック端子Ｐ＿ＳＣＫ２、第２のリセット端子Ｐ＿ＸＲＳＴ２、第２のデータ端子Ｐ＿ＳＤＡ２、第２のテスト端子ＴＣＶ２を有する。
【００３４】
これらの端子群ＰＧ１、ＰＧ２の端子と、電源端子ＶＳＳ１、ＶＤＤ１、ＶＳＳ２は、回路装置１０のペリフェラルに沿って配置されている。回路装置１０の平面視においてペリフェラルに沿って反時計回りの方向を第１方向Ｄ１とし、ペリフェラルに沿って時計回りの方向を第２方向Ｄ２とする。このとき、電源端子ＶＤＤ１を起点として、方向Ｄ１に端子群ＰＧ１、電源端子ＶＳＳ１の順に配置され、方向Ｄ２に端子群ＰＧ２、電源端子ＶＳＳ２の順に配置される。
【００３５】
より具体的には、端子群ＰＧ１の方向Ｄ１における端子配置順と、端子群ＰＧ２の方向Ｄ２における端子配置順とは、電源端子ＶＤＤ１を中心として対称である。即ち、端子群ＰＧ１では、電源端子ＶＤＤ１の方向Ｄ１側の隣に電源供給端子Ｐ＿ＶＤＤ１が設けられ、電源端子ＶＳＳ１の方向Ｄ２側の隣に電源供給端子Ｐ＿ＶＳＳ２が設けられる。それと対称に、端子群ＰＧ２では、電源端子ＶＤＤ１の方向Ｄ２側の隣に電源供給端子Ｐ＿ＶＤＤ２が設けられ、電源端子ＶＳＳ２の方向Ｄ１側の隣に電源供給端子Ｐ＿ＶＳＳ２が設けられる。端子群ＰＧ１の制御端子Ｐ＿ＳＣＫ１、Ｐ＿ＸＲＳＴ１、Ｐ＿ＳＤＡ１は、電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１の間に設けられ、それと対称に、端子群ＰＧ２の制御端子Ｐ＿ＳＣＫ２、Ｐ＿ＸＲＳＴ２、Ｐ＿ＳＤＡ２は、電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２の間に設けられる。制御端子の配置順は、電源端子ＶＤＤ１を中心に対称である。
【００３６】
また、端子群ＰＧ３は、第３の高電位側電源供給端子Ｐ＿ＶＤＤ３、第３の低電位側電源供給端子Ｐ＿ＶＳＳ３、第３のクロック端子Ｐ＿ＳＣＫ３、第３のリセット端子Ｐ＿ＸＲＳＴ３、第３のデータ端子Ｐ＿ＳＤＡ３、第３のテスト端子ＴＣＶ３を有する。端子群ＰＧ３の端子と、電源端子ＶＤＤ２は、回路装置１０のペリフェラルに沿って配置され、端子群ＰＧ２の方向Ｄ１における端子配置順と、端子群ＰＧ３の方向Ｄ２における端子配置順とは、電源端子ＶＳＳ２を中心として対称である。
【００３７】
このように電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２と端子群ＰＧ１、ＰＧ２の配置順を対称にすることで、電源端子ＶＤＤ１、ＶＳＳ１、ＶＳＳ２から電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２までの配線抵抗を小さくすることが可能となる。同様に、電源端子ＶＳＳ２、ＶＤＤ１、ＶＤＤ２と端子群ＰＧ２、ＰＧ３の配置順を対称にすることで、電源端子ＶＳＳ２、ＶＤＤ１、ＶＤＤ２から電源供給端子Ｐ＿ＶＤＤ２、Ｐ＿ＶＳＳ２、Ｐ＿ＶＤＤ３、Ｐ＿ＶＳＳ３までの配線抵抗を小さくすることが可能となる。これにより、電源供給端子が出力する電圧の変動（例えば電圧ドロップ）を抑制できる。また、端子群ＰＧ１〜ＰＧ３で、ほぼ同等の電圧変動にすることが可能である。
【００３８】
なお、回路装置１０のシリコン基板の辺やコーナーと端子との位置関係は、図１の構成に限定されず、端子の配置順が上述のように対称となっていればよい。
【００３９】
２．電源配線レイアウト
図２に、回路装置１０における電源配線のレイアウト配置例を示す。図２に示すように、回路装置１０の配線層には、低電位側電源端子ＶＳＳ１、ＶＳＳ２に接続される配線ＬＳと、高電位側電源端子ＶＤＤ１、ＶＤＤ２に接続される配線ＬＤと、端子群ＰＧ１〜ＰＧ３の低電位側電源供給端子Ｐ＿ＶＳＳ１〜Ｐ＿ＶＳＳ３にそれぞれ接続される配線ＬＰＳ１〜ＬＰＳ３と、端子群ＰＧ１〜ＰＧ３の高電位側電源供給端子Ｐ＿ＶＤＤ１〜Ｐ＿ＶＤＤ３にそれぞれ接続される配線ＬＰＤ１〜ＬＰＤ３とが、配線されている。
【００４０】
配線ＬＳ、ＬＤは、端子の配置方向Ｄ１（又はＤ２）に沿って、端子よりも内側に配線される。図２には配線ＬＳ、ＬＤの一部を図示しているが、配線ＬＳ、ＬＤは、端子の配置方向に沿って環状に配線されてもよい。例えば回路装置１０内において、共通の電圧ＶＳＳをグランド電圧として用いる場合、配線ＬＳが環状であってもよい。
【００４１】
配線ＬＰＳ１〜ＬＰＳ３は、電源供給端子Ｐ＿ＶＳＳ１〜Ｐ＿ＶＳＳ３側から方向Ｄ２へ伸びるように配線される。また、配線ＬＰＤ１〜ＬＰＤ３は、電源供給端子Ｐ＿ＶＤＤ１〜Ｐ＿ＶＤＤ３側から方向Ｄ１へ伸びるように配線される。回路装置１０のペリフェラルから中央に向かって見た場合、配線ＬＳ、配線ＬＰＳ１〜ＬＰＳ３、配線ＬＰＤ１〜ＬＰＤ３、配線ＬＤの順に配置されている。なお、配線の配置順はこれに限定されない。
【００４２】
上記の各配線は、例えば半導体プロセスの金属（例えばアルミ）配線層により形成される。配線ＬＤの内側には、端子群ＰＧ１〜ＰＧ３に対して制御信号を出力する回路等の回路が配置される。
【００４３】
図３に、各端子のＩ／Ｏ領域（入出力領域）に配置されるバッファー回路のレイアウト配置例を示す。図３には、端子群ＰＧ１、ＰＧ２に対応するバッファー回路を示すが、省略した端子群ＰＧ３に対応するバッファー回路についても同様である。
【００４４】
回路装置１０は、配線ＬＳから供給された電源電圧ＶＳＳを配線ＬＰＳ１を介して端子Ｐ＿ＶＳＳ１に対して出力するバッファー回路ＢＳ１と、配線ＬＤから供給された電源電圧ＶＤＤを配線ＬＰＤ１を介して端子Ｐ＿ＶＤＤ１に対して出力するバッファー回路ＢＤ１とを含む。また回路装置１０は、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＳＣＫ１に対してクロック信号を出力するバッファー回路ＢＣ１と、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＸＲＳＴ１に対してリセット信号を出力するバッファー回路ＢＲ１と、電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＤＤ１の電圧を信号レベルとして、端子Ｐ＿ＳＤＡ１を介してデータ信号の入出力を行うバッファー回路ＩＯ１とを含む。
【００４５】
バッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１は、端子群ＰＧ１の端子に対応して配置されており、端子の配置方向に沿って端子の配置順と同じ順序で配置される。バッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１の上には、端子側に配線ＬＳが配置され、端子から離れた側に配線ＬＳが配置される。また、バッファー回路ＢＣ１、ＢＲ１、ＩＯ１の上には、配線ＬＳ、ＬＤの間に配線ＬＰＳ１、ＬＰＤ１が配置される。
【００４６】
また回路装置１０は、端子群ＰＧ２に対応するバッファー回路として、バッファー回路ＢＳ２、ＢＣ２、ＢＲ２、ＩＯ２、ＢＤ２を含む。これらのバッファー回路ＢＳ２、ＢＣ２、ＢＲ２、ＩＯ２、ＢＤ２は、端子の配置順が対称であることに対応して、端子群ＰＧ１のバッファー回路ＢＳ１、ＢＣ１、ＢＲ１、ＩＯ１、ＢＤ１と対称な配置順で配置されている。
【００４７】
なお、上記のバッファー回路の詳細な構成については、図１０（Ａ）〜図１０（Ｄ）で後述する。
【００４８】
このように端子及びバッファー回路が対称な配置順で配置されることで、端子群ＰＧ１、ＰＧ２で電源供給端子の電圧変動をほぼ同一にすることが可能となるため、電源供給端子の電圧を信号レベルとする制御信号の電圧変動が、端子群ＰＧ１、ＰＧ２でほぼ同一となる。これにより、信号レベルの変動がノイズとなって後段の回路（図８の記憶装置２０３）が誤動作してしまうことを抑制できる。
【００４９】
さて、一組の高電位側電源端子と低電位側電源端子から各端子群に対して電源が供給された場合、電源端子から端子群までの配線抵抗が異なるため、電源端子から遠い端子群ほど電圧ドロップ等が生じやすく、電源電圧が変動しやすいという課題がある。電源電圧が変動すると、後段の記憶装置に安定した電圧の電源を供給できず、また、制御信号のノイズ増大につながる可能性がある。
【００５０】
この点、本実施形態によれば、図１に示すように、第１の端子群（例えば端子群ＰＧ１）は、第１電位電源端子（例えば高電位側電源端子ＶＤＤ１）と第１の第２電位電源端子（例えば低電位側電源端子ＶＳＳ１）との間に設けられる。第２の端子群（例えば端子群ＰＧ２）は、第１電位電源端子ＶＤＤ１と第２の第２電位電源端子（例えば低電位側電源端子ＶＳＳ２）との間に設けられる。そして、第１端子群ＰＧ１の少なくとも第１の第１電位電源供給端子（例えば高電位側電源供給端子Ｐ＿ＶＤＤ１）及び第１の第２電位電源供給端子（例えば低電位側電源供給端子Ｐ＿ＶＳＳ１）と、第２端子群ＰＧ２の少なくとも第２の第１電位電源供給端子（例えば高電位側電源供給端子Ｐ＿ＶＤＤ２）及び第２の第２電位電源供給端子（例えば低電位側電源供給端子Ｐ＿ＶＳＳ２）とは、第１電位電源端子ＶＤＤ１に対して端子の配置順が対称である。
【００５１】
なお、第１電位電源端子、第２電位電源端子が、それぞれ高電位側電源電圧ＶＤＤ、低電位側電源電圧ＶＳＳが供給される端子である場合を例に説明するが、本実施形態ではこれに限定されず、第１電位電源端子、第２電位電源端子が、それぞれ低電位側電源電圧ＶＳＳ、高電位側電源電圧ＶＤＤが供給される端子であってもよい。即ち、第１電位電源端子、第１の第２電位電源端子、第２の第２電位電源端子、第１端子群、第２端子群が、それぞれ図１の低電位側電源端子ＶＳＳ２、高電位側電源端子ＶＤＤ２、高電位側電源端子ＶＤＤ１、端子群ＰＧ３、端子群ＰＧ２に対応してもよく、この場合にも以下に述べるのと同様のことが言える。
【００５２】
これにより、電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２、までの配線抵抗、及び電源端子ＶＳＳ１、ＶＳＳ２から電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２までの配線抵抗を小さくすることが可能となるため、電源供給端子が出力する電圧の変動（例えば電圧ドロップ）を抑制できる。また、配置順が対称であることにより、端子群ＰＧ１、ＰＧ２で、電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ１までの配線抵抗と電源端子ＶＤＤ１から電源供給端子Ｐ＿ＶＤＤ２までの配線抵抗との差が小さくなる。同様に、電源端子ＶＳＳ１から電源供給端子Ｐ＿ＶＳＳ１までの配線抵抗と電源端子ＶＳＳ２から電源供給端子Ｐ＿ＶＳＳ２までの配線抵抗との差が小さくなる。これにより、電源端子から離れた特定の端子群が存在しなくなるため、そのような特定の端子群に接続される記憶装置に不具合が生じてしまうことを防止できる。また、理想的には各端子群に１組ずつ電源端子を設ければよいが、本実施形態では対称に配置して電源端子ＶＤＤ１を端子群ＰＧ１、ＰＧ２で共有できるため、回路装置１０の面積を削減できる。
【００５３】
また本実施形態では、第１端子群ＰＧ１が有する端子の中で第１の第１電位電源供給端子Ｐ＿ＶＤＤ１が第１電位電源端子ＶＤＤ１に最も近く、第２端子群ＰＧ２が有する端子の中で第２の第１電位電源供給端子Ｐ＿ＶＤＤ２が第１電位電源端子ＶＤＤ１に最も近い。
【００５４】
このようにすれば、第１電位電源端子ＶＤＤ１から第１、第２の第１電位電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２までの距離を近くできるため、第１、第２の第１電位電源供給端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２における電圧変動を軽減できる。例えば図１０（Ｃ）で後述するように、端子ＶＤＤ１から供給される電源電圧ＶＤＤは、トランジスターＴＰ５を介して電源電圧ＣＶＤＤとして端子Ｐ＿ＶＤＤ１、Ｐ＿ＶＤＤ２に供給される。この場合に、トランジスターＴＰ５までの配線が短くなることで、ＣＶＤＤの電圧ドロップを軽減できる。また、端子間の距離が近いことで配線の幅を小さくできるため、回路装置１０のレイアウト面積を削減できる。
【００５５】
また本実施形態では、第１端子群ＰＧ１が有する端子の中で第１の第２電位電源供給端子Ｐ＿ＶＳＳ１が第１の第２電位電源端子ＶＳＳ１に最も近く、第２端子群ＰＧ２が有する端子の中で第２の第２電位電源供給端子Ｐ＿ＶＳＳ２が第２の第２電位電源端子ＶＳＳ２に最も近い。
【００５６】
このようにすれば、第１、第２の第２電位電源端子ＶＳＳ１、ＶＳＳ２から第１、第２の第１電位電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２までの距離を短くできるため、第１、第２の第２電位電源供給端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２における電圧変動を軽減できる。例えば図１０（Ｂ）で後述するように、端子ＶＳＳ１から供給される電源電圧ＶＳＳは、トランジスターＴＮ４を介して電源電圧ＣＶＳＳとして端子Ｐ＿ＶＳＳ１、Ｐ＿ＶＳＳ２に供給される。この場合に、トランジスターＴＮ４までの配線が短くなることで、ＣＶＳＳの電圧ドロップを軽減できる。また、端子間の距離が近いことで配線の幅を小さくできるため、回路装置１０のレイアウト面積を削減できる。
【００５７】
また本実施形態では、第１端子群ＰＧ１が有する第１データ端子Ｐ＿ＳＤＡ１、第１リセット端子Ｐ＿ＸＲＳＴ１及び第１クロック端子Ｐ＿ＳＣＫ１と、第２端子群ＰＧ２が有する第２データ端子Ｐ＿ＳＤＡ２、第２リセット端子Ｐ＿ＸＲＳＴ２及び第２クロック端子Ｐ＿ＳＣＫ２とは、第１電位電源端子ＶＤＤ１に対して端子の配置順が対称である。
【００５８】
また本実施形態では、第１データ端子Ｐ＿ＳＤＡ１、第１リセット端子Ｐ＿ＸＲＳＴ１及び第１クロック端子Ｐ＿ＳＣＫ１は、第１の第１電位電源供給端子Ｐ＿ＶＤＤ１と第１の第２電位電源供給端子Ｐ＿ＶＳＳ１との間に配置される。第２データ端子Ｐ＿ＳＤＡ２、第２リセット端子Ｐ＿ＸＲＳＴ２及び第２クロック端子Ｐ＿ＳＣＫ２は、第２の第１電位電源供給端子Ｐ＿ＶＤＤ２と第２の第２電位電源供給端子Ｐ＿ＶＳＳ２との間に配置される。
【００５９】
このようにすれば、図２に示すように、端子配置順が対称であることで、ＣＶＳＳを供給する配線ＬＰＳ１、ＬＰＳ２の長さをほぼ同一にでき、ＣＶＤＤを供給する配線ＬＰＤ１、ＬＰＤ２の長さをほぼ同一にできる。図１０（Ａ）、図１０（Ｄ）で後述するように、制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫは、ＣＶＤＤ、ＣＶＳＳにより動作するトランジスターＴＰ２、ＴＮ２、ＴＰ７、ＴＮ７から出力される。この場合に、配線長が同一であることで、制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫのノイズ量（ＣＶＤＤ、ＣＶＳＳの変動によるノイズ）の差を、端子群ＰＧ１とＰＧ２で小さくできる。また、上述のようにＣＶＤＤ、ＣＶＳＳの電圧変動を小さくできるため、そのＣＶＤＤ、ＣＶＳＳを信号レベルとする制御信号ＣＳＤＡ、ＣＲＳＴ、ＣＳＣＫの信号レベルの変動を小さくできる。これにより、ノイズに起因する記憶装置の誤動作を抑制できる。
【００６０】
また本実施形態では、図３に示すように、第１電源配線ＬＤ及び第２電源配線ＬＳは、第１の第１電位電源供給端子Ｐ＿ＶＤＤ１のＩ／Ｏ領域に配置された第１バッファー回路ＢＤ１、及び第２の第１電位電源供給端子Ｐ＿ＶＤＤ２のＩ／Ｏ領域に配置された第２バッファー回路ＢＤ２の上に配線され、第１バッファー回路ＢＤ１及び第２バッファー回路ＢＤ２に対して高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを供給する。
【００６１】
ここで、「上に配線」の「上」とは、回路装置１０のシリコン基板の平面のうち半導体プロセスにより回路が形成される平面に垂直な方向において、平面から離れる方向のことである。即ち、シリコン基板の平面にバッファー回路ＢＤ１及びＢＤ２が形成され、そのバッファー回路ＢＤ１及びＢＤ２よりもシリコン基板の平面から離れる方向側に更に配線ＬＤ及びＬＳが積層されるということである。
【００６２】
このようにすれば、第１電位電源端子ＶＤＤ１から第１バッファー回路ＢＤ１、第２バッファー回路ＢＤ２までの配線長を短くできるため、第１バッファー回路ＢＤ１、第２バッファー回路ＢＤ２が出力する電圧ＣＶＤＤの電圧変動を抑制できる。
【００６３】
３．印刷装置
図４は、本実施形態における印刷装置の構成例を示す斜視図である。なお以下では、印刷材収容体が、印刷材としてインクを収容するインクカートリッジである場合を例に説明するが、本実施形態はこれに限定されず、印刷材収容体がインク以外の印刷材を収容する場合にも本実施形態を適用可能である。
【００６４】
印刷装置１０００は、インクカートリッジ（広義には印刷材収容体）が装着されるカートリッジ装着部１１００と、回動自在なカバー１２００と、操作部１３００とを有する。カートリッジ装着部１１００を「カートリッジホルダー」又は単に「ホルダー」とも呼ぶ。図４に示す例では、カートリッジ装着部１１００には、４つのインクカートリッジが独立に装着可能であり、例えば、ブラック、イエロー、マゼンタ、シアンの４種類のインクカートリッジ（印刷材収容体）１００が装着される。カバー１２００は省略可能である。操作部１３００は、ユーザーが各種の指示や設定を行うための入力装置であり、また、ユーザーに各種の通知を行うための表示部を備えている。
【００６５】
図５（Ａ）、図５（Ｂ）は、インクカートリッジ１００の外観を示す斜視図である。図５（Ａ）、図５（Ｂ）におけるＸＹＺ軸は、図４のＸＹＺ軸に対応している。なお、インクカートリッジを単に「カートリッジ」とも呼ぶ。このカートリッジ１００は、扁平な略直方体の外観形状を有しており、３方向の寸法Ｌ１、Ｌ２、Ｌ３のうちで、長さＬ１（挿入方向のサイズ）が最も大きく、幅Ｌ２が最も小さく、高さＬ３が長さＬ１と幅Ｌ２の中間である。
【００６６】
カートリッジ１００は、先端面（第１の面）Ｓｆと、後端面（第２の面）Ｓｒと、天井面（第３の面）Ｓｔと、底面（第４の面）Ｓｂと、２つの側面（第５及び第６の面）Ｓｃ、Ｓｄとを備えている。カートリッジ１００の内部には、可撓性材料で形成されたインク収容室１２０（「インク収容袋」とも呼ぶ）が設けられている。先端面Ｓｆは、２つの位置決め穴１３１，１３２と、インク供給口１１０とを有している。天井面ｓｔには、記憶装置が実装される基板２００が設けられている。基板２００には、インクに関する情報を格納するための不揮発性の記憶装置が搭載されている。第１の側面Ｓｃと第２の側面Ｓｄは互いに対向しており、また、先端面Ｓｆ、天井面Ｓｔ、後端面Ｓｒ、及び、底面Ｓｂと直交する。第２の側面Ｓｄと先端面Ｓｆが交わる位置には、凹凸嵌合部１３４が配置されている。
【００６７】
図６（Ａ）は、本実施形態における基板２００の構成を示している。基板２００の表面は、カートリッジ１００に基板２００が装着されたときに外側に露出している面である。図６（Ｂ）は、基板２００の側面から見た図を示している。基板２００の上端部には、ボス溝２０１が形成され、基板２００の下端部には、ボス穴２０２が形成されている。
【００６８】
図６（Ａ）における矢印ＳＤは、カートリッジ装着部１１００へのカートリッジ１００の装着方向を示している。この装着方向ＳＤは、図５（Ａ）に示すカートリッジの装着方向（Ｘ方向）と一致する。基板２００は、裏面に記憶装置２０３を有しており、表面には９つの端子からなる端子群が設けられている。図示を省略するが、基板２００の表面と裏面には、端子と記憶装置２０３を接続するための配線やその他の配線、基板表面の配線と基板の裏面の配線を電気的に接続するためのスルーホールが配置されている。記憶装置２０３は、カートリッジ１００に関する情報や、カートリッジ１００に収容されているインクに関する情報（例えばインク量情報、インク残量、インク消費量）を格納する。これらの端子は、略矩形状に形成され、装着方向ＳＤと略垂直な列を２列形成するように配置されている。
【００６９】
基板２００には、複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＳＤＡ、ＶＤＤ、ＶＳＳと、第１の装着検出端子ＤＴ１と、第２の装着検出端子ＤＴ２と、第１の短絡検出端子ＣＯ１と、第２の短絡検出端子ＣＯ２とが設けられる。
【００７０】
２つの列のうち、装着方向ＳＤの手前側の例（図６（Ａ）における上側に位置する列）を上側列Ａ１（第１列）と呼び、装着方向ＳＤの奥側の列（図６（Ａ）における下側に位置する列）を下側列Ａ２（第２列）と呼ぶ。なお、これらの列Ａ１、Ａ２は、複数の端子の接触部ｃｐによって形成される列であると考えることも可能である。複数の端子の接触部ｃｐは、カートリッジがホルダーに装着されたときに、ホルダー側回路基板４５０とカートリッジ側基板２００を接続するためにホルダー内部に設けられたコネクターが複数の端子と接触する部分である。
【００７１】
上側列Ａ１を形成する端子ＣＯ１、ＲＳＴ、ＳＣＫ、ＣＯ２と、下側列Ａ２を形成する端子ＤＴ１、ＶＤＤ、ＶＳＳ、ＳＤＡ、ＤＴ２は、それぞれ以下の機能（用途）を有する。
＜上側列Ａ１＞
（１）第１の短絡検出端子ＣＯ１
（２）リセット端子ＲＳＴ
（３）クロック端子ＳＣＫ
（４）第２の短絡検出端子ＣＯ２
＜下側列Ａ２＞
（５）第１の装着検出端子ＤＴ１
（６）第１の電源端子（電源端子）ＶＤＤ
（７）第２の電源端子（接地端子）ＶＳＳ
（８）データ端子ＳＤＡ
（９）第２の装着検出端子ＤＴ２
【００７２】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、後述するように、インクカートリッジ１００がカートリッジ装着部１１００に正しく装着されているか否かを検出する際に使用される。また、第１、第２の短絡検出端子ＣＯ１、ＣＯ２は、第１、第２の装着検出端子ＤＴ１、ＤＴ２との短絡を検出する際に使用されるものである。他の５つの端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、記憶装置２０３用の端子であり、「メモリー端子」とも呼ぶ。
【００７３】
各端子は、その中央部に、複数の装置側端子のうちの対応する端子と接触する接触部ｃｐを含んでいる。上側列Ａ１を形成する端子の各接触部ｃｐと、下側列Ａ２を形成する端子の各接触部ｃｐは、互い違いに配置され、いわゆる千鳥状の配置を構成している。また、上側列Ａ１を形成する端子と、下側列Ａ２を形成する端子も、互いの端子中心が装着方向ＳＤに並ばないように、互い違いに配置され、千鳥状の配置を構成している。
【００７４】
上側列Ａ１の第１、第２の短絡検出端子ＣＯ１、ＣＯ２の各接触部は、上側列Ａ１の両端部、すなわち、上側列Ａ１の最も外側にそれぞれ配置されている。また、下側列Ａ２の第１、第２の装着検出端子ＤＴ１、ＤＴ２の各接触部は、下側列Ａ２の両端部、すなわち、下側列Ａ２の最も外側に配置されている。メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡの接触部は、９つの端子の全体が配置されている領域内の略中央に集合して配置されている。また、第１、第２の短絡検出端子ＣＯ１、ＣＯ２及び第１、第２の装着検出端子ＤＴ１、ＤＴ２の接触部は、メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡの集合の四隅に配置されている。
【００７５】
インクジェットプリンターなどの印刷装置においては、導電性のインク等が基板２００の端子側に付着する可能性がある。図６（Ａ）に示したように、第１の短絡検出端子ＣＯ１と第１の装着検出端子ＤＴ１とは隣り合っており、第２の短絡検出端子ＣＯ２と第２の装着検出端子ＤＴ２とは隣り合っている。そのために、例えば導電性のインク等が基板２００の端子側に付着することで、隣り合っている２つの端子ＣＯ１とＤＴ１、或いはＣＯ２とＤＴ２が導電性のインク等によって短絡（リーク）する可能性がある。また、第１の装着検出端子ＤＴ１と電源端子ＶＤＤとが短絡したり、第２の装着検出端子ＤＴ２とデータ端子ＳＤＡとが短絡したりする可能性もある。
【００７６】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、印刷材収容体１００の装着を検出するための端子であるが、この装着検出の際には高電圧（例えば４２Ｖ）がＤＴ１、ＤＴ２に印加される。そのため、ＤＴ１又はＤＴ２が他の端子と導電性のインク等によって短絡している場合には、例えば記憶装置２０３などの回路に高電圧が印加され、回路が破壊されるおそれがある。
【００７７】
以下に説明するように、本実施形態の印刷装置では、導電性のインク等による端子間の短絡が生じた場合でも、装着検出時に装着検出端子ＤＴ１、ＤＴ２に印加される高電圧によって記憶装置２０３などの回路が破壊されることを防止している。
【００７８】
図７に、本実施形態の印刷装置における印刷材収容体及び回路基板等の構成例を示す。この構成例は、第１の印刷材収容体１００−１〜第４（広義には第ｎ（ｎは２以上の整数））の印刷材収容体１００−４、制御部３００及び回路基板４５０を含む。なお、本実施形態の印刷装置は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
印刷材収容体１００−１〜１００−４は、印刷材情報を記憶する記憶装置２０３（２０３−１〜２０３−４）、複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡ、装着検出端子ＤＴ１、ＤＴ２及び短絡検出端子ＣＯ１、ＣＯ２をそれぞれ有する。ＤＴ１とＤＴ２との間には、装着検出用抵抗素子ＲＤが設けられる。ＣＯ１、ＣＯ２は、印刷材収容体１００の内部で配線により電気的に接続されている。
【００８０】
制御部３００は、図１〜図３の回路装置１０に対応している。制御部３００の端子群ＰＧ１〜ＰＧ３は、第１〜第４の印刷材収容体１００−１〜１００−４の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡに接続され、制御部３００は、記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う。
【００８１】
第１〜第４の印刷材収容体１００−１〜１００−４のうちの第２（広義には第ｉ（ｉは１＜ｉ＜ｎ−１である整数））〜第３（広義には第ｊ（ｊはｉ＜ｊ＜ｎである整数））の印刷材収容体１００−２、１００−３の各々の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳにより制御部３００と共通接続される。第１の印刷材収容体１００−１の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳと分離されて制御部３００と接続される。第４（広義には第ｎ）の印刷材収容体１００−４の複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、バスＭＢＳと分離されて制御部３００と接続される。
【００８２】
回路基板４５０は印刷装置用回路基板であって、制御部３００が実装され、高電位側電源端子ＴＶＤと、低電位側電源端子ＴＶＳと、第１〜第４（広義には第ｎ）の端子群ＴＧ１〜ＴＧ４と、バスＭＢＳのバス配線とを有する。第１〜第４の端子群ＴＧ１〜ＴＧ４には、第１〜第４の印刷材収容体１００−１〜１００−４が接続される。第１〜第４の端子群ＴＧ１〜ＴＧ４は、第１〜第４の印刷材収容体１００−１〜１００−４が有する記憶装置２０３−１〜２０３−４にアクセスするための複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡをそれぞれ有する。また、第１〜第４の端子群ＴＧ１〜ＴＧ４は、第１〜第４の印刷材収容体１００−１〜１００−４の装着を検出するための装着検出端子ＤＴ１、ＤＴ２をそれぞれ有する。
【００８３】
第１の端子群ＴＧ１は、回路基板４５０の第１の端辺側に配置され、第４（広義には第ｎ）の端子群ＴＧ４は、回路基板４５０の第１の端辺に対向する第２の端辺側に配置される。第１〜第４（広義には第ｎ）の端子群ＴＧ１〜ＴＧ４のうちの第２（広義には第ｉ（ｉは１＜ｉ＜ｎ−１である整数））〜第３（広義には第ｊ（ｊはｉ＜ｊ＜ｎである整数））の端子群ＴＧ２、ＴＧ３は、バスＭＢＳのバス配線により制御部３００に共通接続される。また、第１の端子群ＴＧ１は、バスＭＢＳのバス配線と分離されて制御部３００と接続される。また、第４（広義には第ｎ）の端子群ＴＧ４は、バスＭＢＳのバス配線と分離されて制御部３００と接続される。
【００８４】
電源端子ＴＶＤは、制御部３００の高電位側電源端子ＶＤＤ１、ＶＤＤ２に接続され、電源端子ＴＶＳは、制御部３００の低電位側電源端子ＶＳＳ１、ＶＳＳ２に接続される。電源端子ＴＶＤ、ＴＶＳは、例えば回路基板４５０に接続されるＦＰＣ（フラットフレキシブルケーブル）を介して、図８で後述する主制御部４００に接続される。制御部３００の電源端子ＶＤＤ１、ＶＤＤ２には、主制御部４００から供給された高電位側電源電圧ＶＤＤが供給され、制御部３００の電源端子ＶＳＳ１、ＶＳＳ２には、主制御部４００から供給された低電位側電源電圧ＶＳＳが供給される。
【００８５】
図７に示すように、本実施形態の印刷装置では、回路基板４５０の第１の端辺側に配置される第１の端子群ＴＧ１及び第１の端辺に対向する第２の端辺側に配置される第４の端子群ＴＧ４は、共通バスＭＢＳと分離されて制御部３００の端子群ＰＧ１、ＰＧ３にそれぞれ接続される。即ち、第１、第４の印刷材収容体１００−１、１００−４の記憶装置（第１、第ｎの記憶装置）用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡは、他の印刷材収容体１００−２、１００−３の記憶装置（第２〜第ｎ−１記憶装置）用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡとは分離されて制御部３００に接続される。
【００８６】
インクジェット方式の印刷装置などでは、印刷ヘッドからインクが吐出される際にインクの一部が霧状（ミスト）になって空気中に放出される。このインクミストは、回路基板４５０の端辺側から回り込むから、端辺から離れた印刷材収容体１００−２、１００−３よりも端辺側にある印刷材収容体１００−１、１００−４の方がインクミストの付着による端子間の短絡が発生する可能性が大きい。
【００８７】
本実施形態の印刷装置では、端辺側にある印刷材収容体１００−１、１００−４に短絡が発生した場合であっても、他の印刷材収容体１００−２、１００−３と分離されているから、制御部３００と他の印刷材収容体の記憶装置２０３−２、２０３−３との間の通信に影響を与えることを防止できる。また、装着検出の際に記憶装置２０３−２、２０３−３に高電圧が印加されることなどを防止できる。その結果、印刷材収容体１００−１〜１００−４の装着検出を確実で安全に行うことなどが可能になる。
【００８８】
４．回路の構成
図８に、本実施形態における印刷装置の電気的構成の基本的な構成例を示す。本構成例の印刷装置は、印刷材収容体（インクカートリッジ）１００、回路基板４５０、制御部３００、主制御部４００、低電圧電源４４１、高電圧電源４４２、表示部４３０を含む。制御部３００は、短絡検出部３１０、電圧印加部３２０、装着検出部３３０、ＣＯ（カートリッジアウト）検出部３４０及び通信処理部３５０を含む。なお、本実施形態の印刷装置は図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
図８では例として１個の印刷材収容体１００について示しているが、本構成例の印刷装置は複数の印刷材収容体１００を含むことができる。即ち、印刷装置は、印刷材情報を記憶する記憶装置２０３と複数の記憶装置用端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡとをそれぞれ有する第１〜第ｎ（ｎは２以上の整数）の印刷材収容体１００−１〜１００−ｎを含む。また、第１〜第ｎの印刷材収容体１００−１〜１００−の複数の記憶装置用端子に接続され、記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う制御部３００をさらに含む。
【００９０】
回路基板４５０は、９個の端子を有する端子群及び端子群の各端子と制御部３００とを電気的に接続する複数の配線を含む。具体的には、端子群はリセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳ、データ端子ＣＳＤＡ、第１の装着検出端子ＣＤＴ１、第２の装着検出端子ＣＤＴ２、第１の短絡検出端子ＣＣＯ１、第２の短絡検出端子ＣＣＯ２を含む。回路基板４５０は、例えば図４のカートリッジ装着部１１００に設けられる。回路基板４５０には、制御部３００が設けられる（実装される）。
【００９１】
制御部３００は、通信処理部３５０を含み、主制御部４００と共に記憶装置２０３に対してデータの読み出し又は書き込みの制御を行う。例えば、主制御部４００が記憶装置２０３に対するデータの書き込み又は読み出しの制御を行う場合に、通信処理部３５０は、書き込みデータ又は読み出しデータの通信の中継などを行う。また制御部３００は、装着検出部３３０、ＣＯ検出部３４０、短絡検出部３１０、電圧印加部３２０、高電圧制御部３６０を含み、装着検出、ＣＯ検出、短絡検出、高電圧の遮断などの処理を行う。制御部３００は、例えばＣＭＯＳトランジスターなどで構成されるロジック回路で実現することができ、１チップの集積回路装置であってもよい。
【００９２】
主制御部４００は、ＣＰＵ４１０と、メモリー４２０とを含み、印刷処理の制御を行う。また、制御部３００との間でバスＢＵＳを介して必要な通信を行う。図８に示す構成例では、制御部が主制御部４００と制御部３００とに分かれているが、１つの制御部として構成してもよい。
【００９３】
表示部４３０は、ユーザーに印刷装置１０００の動作状態やカートリッジの装着状態などの各種の通知を行うためのものである。表示部４３０は、例えば、図４の操作部１３００に設けられる。
【００９４】
低電圧電源４４１は、低電圧の電源電圧（第１の電源電圧）ＶＤＤを生成する。第１の電源電圧ＶＤＤは、ロジック回路に用いられる通常の電源電圧（定格３．３Ｖ）である。高電圧電源４４２は、高電圧の電源電圧（第２の電源電圧）ＶＨＶを生成する。第２の電源電圧ＶＨＶは、印刷ヘッドを駆動してインクを吐出させるために用いられる高い電圧（例えば定格４２Ｖ）であり、第１の装着検出端子ＤＴ１に印加される装着検出用電圧ＶＨＯを生成するためにも用いられる。これらの電圧ＶＤＤ、ＶＨＶは、制御部３００に供給され、また、必要に応じて他の回路にも供給される。具体的には、例えば電源電圧ＶＨＶは、高電圧電源４４２から制御部３００の電圧印加部３２０に供給され、電圧印加部３２０から出力される装着検出用電圧ＶＨＯがインクカートリッジ１００の第１の装着検出端子ＤＴ１及び装着検出部３３０に供給される。装着検出用電圧ＶＨＯは、記憶装置２０３に供給される電源電圧（例えば３．３Ｖ）よりも高い。
【００９５】
印刷材収容体１００の基板２００（図６（Ａ））に設けられた９つの端子のうち、リセット端子ＲＳＴと、クロック端子ＳＣＫと、電源端子ＶＤＤと、データ端子ＳＤＡと、接地端子ＶＳＳとは、記憶装置２０３に電気的に接続されている。記憶装置２０３は、アドレス端子を持たず、クロック端子ＳＣＫから入力されるクロック信号のパルス数と、データ端子ＳＤＡから入力されるコマンドデータとに基づいてアクセスするメモリーセルが決定され、クロック信号に同期して、データ端子ＳＤＡよりデータを受信し、若しくは、データ端子ＳＤＡからデータを送信する不揮発性メモリーである。クロック端子ＳＣＫは、制御部３００から記憶装置２０３にクロック信号を供給するために用いられる。
【００９６】
電源端子ＶＤＤと接地端子ＶＳＳには、印刷装置１０００からの記憶装置２０３を駆動するための電源電圧（例えば３．３Ｖ）と接地電圧（０Ｖ）がそれぞれ供給されている。この記憶装置２０３を駆動するための電源電圧は、低電圧電源４４１をもとに制御部３００により生成され供給される。
【００９７】
データ端子ＳＤＡは、制御部３００と記憶装置２０３との間で、データ信号をやり取りするために用いられる。リセット端子ＲＳＴは、制御部３００から記憶装置２０３にリセット信号を供給するために用いられる。
【００９８】
第１、第２の装着検出端子ＤＴ１、ＤＴ２は、印刷材収容体１００がカートリッジ装着部１１００に正しく装着されているか否かを検出する際に使用される。第１の装着検出端子ＤＴ１と第２の装着検出端子ＤＴ２との間には、装着検出用抵抗素子ＲＤが設けられる。装着検出部３３０は、電圧印加部３２０から出力される装着検出用電圧ＶＨＯと、装着検出用抵抗素子ＲＤを流れる電流とに基づいて、印刷材収容体１００の装着を検出する。具体的には、電圧印加部３２０から出力される装着検出用電圧ＶＨＯが第１の装着検出端子ＤＴ１に印加されることで、装着検出用抵抗素子ＲＤに電圧が印加されて電流が流れ、この電流を装着検出部３３０が検出することで、装着を検出する。この装着検出の方法については、後で詳細に説明する。
【００９９】
第１、第２の短絡検出端子ＣＯ１、ＣＯ２は、印刷材収容体１００（具体的には、基板２００）の内部で、配線により電気的に接続されている。ＣＯ検出部３４０は、後述するように、ＣＯ１とＣＯ２との間の電気的導通を検出することで、ＣＯ１及びＣＯ２がカートリッジ装着部１１００の対応する端子にそれぞれ電気的に接触しているか否か、即ち、印刷材収容体１００が正しく装着されているか否かを検出することができる。もっとも、本実施形態の印刷装置では、第１、第２の装着検出端子ＤＴ１、ＤＴ２及び装着検出部３３０が設けられており、これらを用いることでインクカートリッジ１００の装着を検出することができるから、ＣＯ検出部３４０を省略することができる。ＣＯ検出部３４０を省略した場合、或いはＣＯ検出部３４０を用いた装着検出（カートリッジアウト検出）を実行しない場合には、ＣＯ１とＣＯ２とを電気的に接続しなくてもよい。
【０１００】
なお、以下の説明において、装着検出部３３０による装着検出を「装着検出」と呼び、ＣＯ検出部３４０による装着検出を「カートリッジアウト検出」、又は「ＣＯ検出」と呼ぶ。
【０１０１】
第１、第２の短絡検出端子ＣＯ１、ＣＯ２と検出ノードＮＤとの間にダイオードＤ１、Ｄ２が設けられているが、ＣＯ検出（カートリッジアウト検出）を行わない場合には、ダイオードを介さずに、ＣＯ１、ＣＯ２を検出ノードＮＤに直接接続してもよい。
【０１０２】
短絡検出部３１０は、第１の短絡検出端子ＣＯ１及び第２の短絡検出端子ＣＯ２に直接に、又はダイオードＤ１、Ｄ２（広義には所与の回路素子）を介して接続される。そして例えば、第１、第２の短絡検出端子ＣＯ１、ＣＯ２の少なくとも一方と、第１、第２の装着検出端子ＤＴ１、ＤＴ２の少なくとも一方との間の短絡により、第１、第２の短絡検出端子ＣＯ１、ＣＯ２に本来印加されることのない高い電圧が印加されたこと（異常電圧の印加）を、検出ノードＮＤの電圧と参照電圧との比較に基づいて検出する。即ち、検出ノードＮＤの電圧が参照電圧より高くなる場合に、短絡（異常電圧）を検出する。短絡検出部３１０は、短絡を検出すると、高電圧制御部３６０に対して短絡検出信号ＶＳＨＴを出力し、高電圧制御部３６０は、短絡検出信号ＶＳＨＴに基づいて、電圧印加部３２０に対して制御信号ＶＣＮＴを出力する。電圧印加部３２０は、高電圧制御部３６０からの制御信号ＶＣＮＴに基づいて、装着検出用電圧ＶＨＯの供給を停止する。
【０１０３】
ここで、参照電圧は、上記の短絡が生じた場合に、記憶装置２０３（或いは、ＣＯ検出部３４０などの回路）が破壊されない電圧値に設定される。こうすることで、短絡検出部３１０は、検出ノードＮＤの電圧が記憶装置２０３などの回路を破壊する電圧値に到達する前に、短絡を検出することができる。
【０１０４】
通信処理部３５０は、出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢを有する。出力回路ＯＢ１〜ＯＢ４は、回路基板４５０に設けられたリセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳに信号又は電圧をそれぞれ出力する。また、入出力回路ＩＯＢは、回路基板４５０に設けられたデータ端子ＣＳＤＡに対してデータ信号の入出力を行う。リセット端子ＣＲＳＴ、クロック端子ＣＳＣＫ、電源端子ＣＶＤＤ、接地端子ＣＶＳＳ、データ端子ＣＳＤＡは、印刷材収容体１００に設けられたリセット端子ＲＳＴ、クロック端子ＳＣＫ、電源端子ＶＤＤ、接地端子ＶＳＳ、データ端子ＳＤＡにそれぞれ接続される。出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢの詳細な構成は、後述する。
【０１０５】
先に図６（Ａ）に示したように、第１の短絡検出端子ＣＯ１と第１の装着検出端子ＤＴ１とは隣り合っており、第２の短絡検出端子ＣＯ２と第２の装着検出端子ＤＴ２とは隣り合っている。そのために、例えば導電性のインク等が基板２００の端子側に付着することで、隣り合っている２つの端子ＣＯ１とＤＴ１、或いはＣＯ２とＤＴ２が導電性のインク等によって短絡（リーク）する可能性がある。また、第１の装着検出端子ＤＴ１と電源端子ＶＤＤとが短絡したり、第２の装着検出端子ＤＴ２とデータ端子ＳＤＡとが短絡したりする可能性もある。
【０１０６】
上述したように、装着検出部３３０による装着検出時には、装着検出用電圧ＶＨＯが第１の装着検出端子ＤＴ１に印加される。従って、導電性インク等により第１、第２の装着検出端子ＤＴ１、ＤＴ２と第１、第２の短絡検出端子ＣＯ１、ＣＯ２とが短絡（リーク）している場合には、装着検出時にＣＯ検出部３４０に高電圧が印加されるおそれがある。また、第１、第２の装着検出端子ＤＴ１、ＤＴ２と電源端子ＶＤＤ又はデータ端子ＳＤＡとが短絡している場合には、記憶装置２０３に高電圧が印加されるおそれがある。
【０１０７】
本実施形態の印刷装置によれば、短絡検出部３１０が端子間に短絡が発生している可能性があることを検出し、短絡が発生している可能性があることが検出された場合には、電圧印加部３２０が装着検出用電圧ＶＨＯの供給を停止することができる。
【０１０８】
具体的には、例えば図８のＢ１に示すように、ＤＴ１とＣＯ１とが短絡している場合には、ＤＴ１からＣＯ１へ、そしてＣＯ１から検出ノードＮＤへダイオードＤ１の順方向電流が流れ、その結果、検出ノードＮＤの電位が上昇する。また、図８のＢ２に示すように、ＤＴ２とＣＯ２とが短絡している場合には、ＤＴ２からＣＯ２へ、そしてＣＯ２から検出ノードＮＤへダイオードＤ２の順方向電流が流れ、その結果、検出ノードＮＤの電位が上昇する。短絡検出部３１０は、この検出ノードＮＤの電圧と参照電圧とを比較することで、短絡を検出することができる。
【０１０９】
また、本実施形態の印刷装置によれば、制御部３００は、電圧印加部３２０が第１の装着検出端子ＤＴ１に装着検出用電圧ＶＨＯを印加する際に、複数の記憶装置用端子（メモリー端子）ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡを高インピーダンス状態（フローティング状態）に設定する。こうすることで、例えばＤＴ１とＣＯ１及びＶＤＤ、或いはＤＴ２とＣＯ２及びＳＤＡとが短絡している場合であっても、装着検出時に記憶装置２０３に高電圧が印加される前に、短絡検出部３１０が過電圧がノードＮＤに印加されたことを検出し、これに基づき制御部３００が装着検出用電圧ＶＨＯの供給を停止するので、記憶装置２０３に、記憶装置２０３の最大定格以上の電圧が印加されることを防止できる。
【０１１０】
このように、本実施形態の印刷装置によれば、インクなどの印刷材の付着等による端子間の短絡が発生した場合であっても、装着検出時において記憶装置２０３に高電圧が印加される可能性を少なくすることができる。また、記憶装置２０３へのアクセス前にメモリー端子を同一電位にし、アクセス中には高電圧の印加を停止することができる。その結果、確実で安全な装着検出及び信頼性の高いメモリーアクセスを実現することなどができる。
【０１１１】
図９は、本実施形態の印刷装置における装着検出及びメモリーアクセスのフローチャートである。上述したように、本実施形態の印刷装置では、インクカートリッジ１００に設けられた記憶装置２０３にインク情報（例えば、インクカートリッジ内のインク使用量、インクカートリッジの製造情報など）が記憶される。このインク情報は、ヘッドのクリーニングや、印刷実行によりインクカートリッジ内のインクが所定単位量消費される毎に、或いは印刷装置の電源オフ時などに、主制御部４００により、制御部３００を介して記憶装置２０３に書き込まれる。また、インク量情報は、印刷装置の電源オン時に、主制御部４００の要求により、制御部３００を介して、記憶装置２０３から読み出される。このフローは主制御部４００と制御部３００の制御により実行される。
【０１１２】
メモリーアクセスの時を除き、印刷装置の電源がオンになった以降、主制御部４００と制御部３００は、メモリー端子を常に高インピーダンス状態に設定している。また、装着検出とＣＯ検出を、常に、若しくは、定期的に実行している。なお、ＣＯ検出（カートリッジアウト検出）は、メモリーアクセス中でも実行される。
【０１１３】
主制御部４００がメモリーアクセスを開始すると、まず、装着検出を停止する。すなわち、ＶＨＯを印加して装着検出をする処理を停止する（ステップＳＰ１）。
【０１１４】
ステップＳＰ２では、メモリー端子を高インピーダンス状態ＨＺからＧＮＤレベル（接地レベル、ＶＳＳレベル）に設定する。このときにＣＯ端子（ＣＯ１もしくはＣＯ２）とメモリー端子間例えばＣＯ１−ＶＤＤ間、ＣＯ２−ＳＤＡ間）に短絡が発生している場合には、ＣＯ検出部３４０が短絡を検出することができる。
【０１１５】
ステップＳＰ３では、印刷材収容体１００が正常であるか否かを判断する。即ち、印刷材収容体１００が適正に装着され、且つ、端子間の短絡が発生していないかどうかを判断する。正常である場合には次のステップＳＰ４に進み、正常でない場合にはエラー処理が実行される。エラー処理は、例えば表示部４３０にエラーメッセージを表示するなどの処理である。
【０１１６】
ステップＳＰ４では、記憶装置２０３へのメモリーアクセスが行われる。即ち、制御部３００が各メモリー端子に必要な信号及び電源電圧を供給して、記憶装置２０３に対してデータの書き込み処理、若しくは読み出し処理を行う。
【０１１７】
ステップＳＰ５では、メモリーアクセスが正常に行われたか否かを判断する。具体的には、書き込み時には、制御部３００が記憶装置２０３に対して、書き込みコマンドと書き込みデータを送信した後の所定のタイミングで、記憶装置２０３から制御部３００に対して書き込み完了信号が送信される。この書き込み完了信号の受信により、制御部３００はメモリーアクセスが正常に完了したかどうか判断する。読み出し時には、記憶装置２０３から読み出され、制御部３００に送信されたデータにはパリティビットが付加されているのでパリティチェックを行い、記憶装置２０３から読み出されたデータが正常であるか否かを判定することができる。メモリーアクセスが正常である場合にはステップＳＰ６に進み、正常でない場合にはエラー処理が実行される。
【０１１８】
メモリーアクセスが正常に終了すると、ステップＳＰ６では、メモリー端子をＧＮＤレベルに設定する。ここでＣＯ検出部３４０によるカートリッジアウト検出を行うことができる。このときに端子間の短絡（例えばＣＯ１−ＶＤＤ、ＣＯ２−ＳＤＡ）が発生している場合には、ＣＯ検出部３４０が短絡を検出することができる。
【０１１９】
ステップＳＰ７では、装着検出用電圧ＶＨＯを装着検出端子ＤＴ１、ＤＴ２に印加して、装着検出を再開する。
【０１２０】
ステップＳＰ８では、メモリー端子を高インピーダンス状態ＨＺに設定する。ここで端子間の短絡（例えばＤＴ１−ＣＯ１、ＤＴ２−ＣＯ２）が発生している場合には、短絡検出部３１０がこれを検出することができる。
【０１２１】
図９のフローチャートに示すように、本実施形態の印刷装置によれば、メモリー非アクセス時には、メモリー端子を高インピーダンス状態とすることで、装着検出端子ＤＴ１、ＤＴ２と短絡検出端子ＣＯ１、ＣＯ２が短絡すれば、メモリー端子も装着検出端子ＤＴ１、ＤＴ２と短絡している可能性があるとしてＶＨＯの印加を停止し、記憶装置２０３にＶＨＯが印加される可能性を低くすることができる。その結果、装着検出を実行しつつ、信頼性の高いメモリーアクセスを実現することなどができる。
【０１２２】
図１０（Ａ）〜図１０（Ｄ）に、出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢの詳細な構成例を示す。図１０（Ａ）はＯＢ１、ＯＢ２、図１０（Ｂ）はＯＢ４、図１０（Ｃ）はＯＢ３、図１０（Ｄ）はＩＯＢの各構成例である。出力回路ＯＢ１、ＯＢ２、ＯＢ３、ＯＢ４、入出力回路ＩＯＢは、それぞれ図３のバッファー回路ＢＲ１、ＢＣ１、ＢＤ１、ＢＳ１、ＩＯ１（又はＢＲ２、ＢＣ２、ＢＤ２、ＢＳ２、ＩＯ２）に対応する。なお、本実施形態の出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢは図１０（Ａ）〜図１０（Ｄ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２３】
図１０（Ａ）に示すように、出力回路ＯＢ１、ＯＢ２は、Ｐ型トランジスターＴＰ１、ＴＰ２及びＮ型トランジスターＴＮ１、ＴＮ２、ＴＮ３を含む。ＴＰ１、ＴＮ１は、静電気放電（ＥＳＤ）による素子破壊（静電破壊）を防止するためのものである。ＴＰ２、ＴＮ２は、制御信号Ｓ１、Ｓ２によりそれぞれ制御され、端子ＣＳＣＫ（又はＣＲＳＴ）をＨレベル、Ｌレベル、又は高インピーダンス状態に設定する。具体的には、Ｓ１、Ｓ２が共にＬレベルである場合には端子ＣＳＣＫ（ＣＲＳＴ）はＨレベルに設定され、Ｓ１、Ｓ２が共にＨレベルである場合にはＬレベルに設定され、Ｓ１がＨレベルでＳ２がＬレベルである場合は高インピーダンス状態に設定される。ＴＮ３は制御信号Ｓ３により制御され、正常時にはＳ３はＬレベルであるが、例えば高電圧が検出されるなどの異常時にはＳ３がＨレベルになり、端子ＣＳＣＫ（ＣＲＳＴ）をＬレベルに引き下げるための増幅用バッファーとして動作する。
【０１２４】
図１０（Ｂ）に示すように、出力回路ＯＢ４は、制御信号Ｓ４により制御されるＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４を含む。制御信号Ｓ４がＨレベルである場合には端子ＣＶＳＳはＶＳＳレベル（接地レベル）に設定され、Ｓ４がＬレベルである場合には高インピーダンス状態に設定される。ＴＰ４は静電破壊防止用素子であり、またＴＮ４は静電破壊防止用素子としても動作する。
【０１２５】
図１０（Ｃ）に示すように、出力回路ＯＢ３は、制御信号Ｓ５により制御されるＰ型トランジスターＴＰ５及び制御信号Ｓ６により制御されるＮ型トランジスターＴＮ５を含む。制御信号Ｓ５、Ｓ６が共にＬレベルである場合には端子ＣＶＤＤはＶＤＤレベルに設定され、Ｓ５、Ｓ６が共にＨレベルである場合には端子ＣＶＤＤはＶＳＳレベルに設定される。またＳ５がＨレベルでＳ６がＬレベルである場合は高インピーダンス状態に設定される。なお、ＴＰ５、ＴＮ５は静電破壊防止用素子としても動作する。
【０１２６】
図１０（Ｄ）に示すように、入出力回路ＩＯＢは、Ｐ型トランジスターＴＰ６、ＴＰ７、ＴＰ１１及びＮ型トランジスターＴＮ６、ＴＮ７、ＴＮ８、ＴＮ１１を含む。ＴＰ６、ＴＮ６は静電破壊防止用素子である。ＴＰ７、ＴＮ７は制御信号Ｓ７、Ｓ８によりそれぞれ制御される。具体的には、Ｓ７、Ｓ８が共にＬレベルである場合には端子ＣＳＤＡはＨレベルに設定され、Ｓ７、Ｓ８が共にＨレベルである場合にはＬレベルに設定され、Ｓ７がＨレベルでＳ８がＬレベルである場合は高インピーダンス状態に設定される。また、ＴＰ１１及びＴＮ１１はトランスミッションゲート（アナログスイッチ）を構成し、制御信号Ｓ１１、Ｓ１２によりオン・オフされる。具体的には、端子ＣＳＤＡが出力端子として用いられる場合には、Ｓ１１がＨレベル、Ｓ１２がＬレベルに設定されてトランスミッションゲートがオフ状態となる。一方、端子ＣＳＤＡが入力端子として用いられる場合には、Ｓ１１がＬレベル、Ｓ１２がＨレベルに設定されてトランスミッションゲートがオン状態となり、端子ＣＳＤＡに入力されたデータ信号がトランスミッションゲートを通過することができる。
【０１２７】
このように図１０（Ａ）〜図１０（Ｄ）の出力回路ＯＢ１〜ＯＢ４及び入出力回路ＩＯＢにより、メモリー端子ＲＳＴ、ＳＣＫ、ＶＤＤ、ＶＳＳ、ＳＤＡを装着検出時には高インピーダンス状態に設定し、メモリーへのアクセス前にはＶＳＳレベル（広義には一定の電圧レベル）に設定することができる。なお、制御信号Ｓ１〜Ｓ９、Ｓ１１、Ｓ１２は、上述した装着検出及びメモリーアクセスのフロー（図９）に従って、制御部３００により生成される。
【０１２８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、記憶装置、印刷材収容体、印刷装置等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２９】
１０ 回路装置、１００ 印刷材収容体、１１０ インク供給口、
１２０ インク収容室、１３１，１３２ 穴、１３４ 凹凸嵌合部、
２００ 基板、２０１ ボス溝、２０２ ボス穴、２０３ 記憶装置、
３００ 制御部、３１０ 短絡検出部、３２０ 電圧印加部、
３３０ 装着検出部、３４０ ＣＯ検出部、３５０ 通信処理部、
３６０ 高電圧制御部、４００ 主制御部、４１０ ＣＰＵ、
４２０ メモリー、４３０ 表示部、４４１ 低電圧電源、
４４２ 高電圧電源、４５０ 回路基板、１０００ 印刷装置、
１１００ カートリッジ装着部、１２００ カバー、１３００ 操作部、
ＢＣ１，ＢＤ１，ＢＲ１，ＢＳ１，ＩＯ１ バッファー回路、
ＢＵＳ バス、ＣＣＯ１ 短絡検出端子、ＣＤＴ１ 装着検出端子、
ＣＯ１ 短絡検出端子、ＣＲＳＴ リセット端子、ＣＳＣＫ クロック端子、
ＣＳＤＡ データ端子、ＣＶＤＤ 電源端子、ＣＶＳＳ 接地端子、
ＤＴ１ 装着検出端子、ＩＯＢ 入出力回路、
ＬＤ，ＬＳ，ＬＰＤ１，ＬＰＳ１ 配線、ＭＢＳ 共通バス、
ＯＢ１ 出力回路、Ｐ＿ＳＣＫ１ クロック端子、Ｐ＿ＳＤＡ１ データ端子、
Ｐ＿ＶＤＤ１ 高電位側電源供給端子、Ｐ＿ＶＳＳ１ 低電位側電源供給端子、
Ｐ＿ＸＲＳＴ１ リセット端子、ＰＧ１ 第１端子群、
ＲＤ 装着検出用抵抗素子、ＲＳＴ リセット端子、Ｓ１ 制御信号、
ＳＣＫ クロック端子、ＳＤＡ データ端子、ＴＣＶ１ テスト端子、
ＴＧ１ 端子群、ＴＮ１ Ｎ型トランジスター、ＴＰ１ Ｐ型トランジスター、
ＴＶＤ 高電位側電源端子、ＴＶＳ 低電位側電源端子、ＶＣＮＴ 制御信号、
ＶＤＤ 高電位側電源電圧、ＶＤＤ１ 高電位側電源端子、
ＶＨＯ 装着検出用電圧、ＶＨＶ 高電圧の電源電圧、ＶＳＨＴ 短絡検出信号、
ＶＳＳ 低電位側電源電圧、ＶＳＳ１ 低電位側電源端子、ｃｐ 接触部
【特許請求の範囲】
【請求項１】
複数の印刷材収容体に設けられる複数の記憶装置と通信を行う回路装置であって、
高電位側電源電圧及び低電位側電源電圧の一方が供給される第１電位電源端子と、
前記高電位側電源電圧及び前記低電位側電源電圧の他方が供給される第１の第２電位電源端子及び第２の第２電位電源端子と、
前記第１電位電源端子と前記第１の第２電位電源端子との間に設けられる第１端子群と、
前記第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第２端子群と、
を含み、
前記第１端子群は、
前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第１記憶装置に対して供給する第１の第１電位電源供給端子と、
前記第１の第２電位電源端子からの電源電圧を、前記第１記憶装置に対して供給する第１の第２電位電源供給端子と、
を有し、
前記第２端子群は、
前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第２記憶装置に対して供給する第２の第１電位電源供給端子と、
前記第２の第２電位電源端子からの電源電圧を、前記第２記憶装置に対して供給する第２の第２電位電源供給端子と、
を有し、
前記第１端子群の少なくとも前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子と、前記第２端子群の少なくとも前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子とは、前記第１電位電源端子に対して端子の配置順が対称であることを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１端子群が有する端子の中で前記第１の第１電位電源供給端子が前記第１電位電源端子に最も近く、
前記第２端子群が有する端子の中で前記第２の第１電位電源供給端子が前記第１電位電源端子に最も近いことを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記第１端子群が有する端子の中で前記第１の第２電位電源供給端子が前記第１の第２電位電源端子に最も近く、
前記第２端子群が有する端子の中で前記第２の第２電位電源供給端子が前記第２の第２電位電源端子に最も近いことを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１端子群は、
前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第１記憶装置に対して供給する第１データ端子、第１リセット端子、第１クロック端子を有し、
前記第２端子群は、
前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第２記憶装置に対して供給する第２データ端子、第２リセット端子、第２クロック端子を有し、
前記第１データ端子、前記第１リセット端子及び前記第１クロック端子と、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子とは、前記第１電位電源端子に対して端子の配置順が対称であることを特徴とする回路装置。
【請求項５】
請求項４において、
前記第１データ端子、前記第１リセット端子及び前記第１クロック端子は、前記第１の第１電位電源供給端子と前記第１の第２電位電源供給端子との間に配置され、
前記第２データ端子、前記第２リセット端子及び前記第２クロック端子は、前記第２の第１電位電源供給端子と前記第２の第２電位電源供給端子との間に配置されることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１電位電源端子及び前記第１の第２電位電源端子のいずれか一方からの前記高電位側電源電圧を、前記第１の第１電位電源供給端子に対して出力する第１バッファー回路と、
前記第１電位電源端子又は前記第２の第２電位電源端子からの前記高電位側電源電圧を、前記第２の第１電位電源供給端子に対して出力する第２バッファー回路と、
を含むことを特徴とする回路装置。
【請求項７】
請求項６において、
前記第１記憶装置に対する非アクセス時には、前記第１バッファー回路は、前記第１の第１電位電源供給端子を高インピーダンス状態に設定し、
前記第２記憶装置に対する非アクセス時には、前記第２バッファー回路は、前記第２の第１電位電源供給端子を高インピーダンス状態に設定することを特徴とする回路装置。
【請求項８】
請求項６又は７において、
前記回路装置の端子配置領域に沿って配線され、前記第１電位電源端子に接続された第１電源配線と、
前記端子配置領域に沿って配線され、前記第１の第２電位電源端子及び前記第２の第２電位電源端子に接続された第２電源配線と、
を含み、
前記第１電源配線及び前記第２電源配線は、
前記第１の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第１バッファー回路、及び前記第２の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第２バッファー回路の上に配線され、前記第１バッファー回路及び前記第２バッファー回路に対して前記高電位側電源電圧及び前記低電位側電源電圧を供給することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記高電位側電源電圧及び前記低電位側電源電圧の前記一方が供給される第２の第１電位電源端子と、
前記第２の第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第３端子群と、
を含み、
前記第１の端子群は、
前記複数の記憶装置である第１〜第ｎ記憶装置のうち前記第１記憶装置に対して、電源電圧と制御信号を供給し、
前記第２の端子群は、
前記第１〜第ｎ記憶装置のうち前記第２記憶装置及び第３〜第ｎ−１記憶装置に対して、共通のバスを介して電源電圧と制御信号を供給し、
前記第３端子群は、
前記第１〜第ｎ記憶装置のうち第ｎ記憶装置に対して、電源電圧と制御信号を供給することを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかに記載された回路装置と、
前記複数の記憶装置が設けられた前記複数の印刷材収容体と、
を含むことを特徴とする印刷装置。
【請求項１１】
請求項１０において、
前記高電位側電源電圧及び前記低電位側電源電圧を前記回路装置に対して供給する主制御部を含むことを特徴とする印刷装置。
【請求項１２】
請求項１０又は１１において、
前記回路装置が設けられた回路基板が設けられ、前記複数の印刷材収容体が装着される装着部を含むことを特徴とする印刷装置。
【請求項１】
複数の印刷材収容体に設けられる複数の記憶装置と通信を行う回路装置であって、
高電位側電源電圧及び低電位側電源電圧の一方が供給される第１電位電源端子と、
前記高電位側電源電圧及び前記低電位側電源電圧の他方が供給される第１の第２電位電源端子及び第２の第２電位電源端子と、
前記第１電位電源端子と前記第１の第２電位電源端子との間に設けられる第１端子群と、
前記第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第２端子群と、
を含み、
前記第１端子群は、
前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第１記憶装置に対して供給する第１の第１電位電源供給端子と、
前記第１の第２電位電源端子からの電源電圧を、前記第１記憶装置に対して供給する第１の第２電位電源供給端子と、
を有し、
前記第２端子群は、
前記第１電位電源端子からの電源電圧を、前記複数の記憶装置のうちの第２記憶装置に対して供給する第２の第１電位電源供給端子と、
前記第２の第２電位電源端子からの電源電圧を、前記第２記憶装置に対して供給する第２の第２電位電源供給端子と、
を有し、
前記第１端子群の少なくとも前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子と、前記第２端子群の少なくとも前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子とは、前記第１電位電源端子に対して端子の配置順が対称であることを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１端子群が有する端子の中で前記第１の第１電位電源供給端子が前記第１電位電源端子に最も近く、
前記第２端子群が有する端子の中で前記第２の第１電位電源供給端子が前記第１電位電源端子に最も近いことを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記第１端子群が有する端子の中で前記第１の第２電位電源供給端子が前記第１の第２電位電源端子に最も近く、
前記第２端子群が有する端子の中で前記第２の第２電位電源供給端子が前記第２の第２電位電源端子に最も近いことを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１端子群は、
前記第１の第１電位電源供給端子及び前記第１の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第１記憶装置に対して供給する第１データ端子、第１リセット端子、第１クロック端子を有し、
前記第２端子群は、
前記第２の第１電位電源供給端子及び前記第２の第２電位電源供給端子からの電源電圧に基づくデータ信号、リセット信号、クロック信号を、それぞれ前記第２記憶装置に対して供給する第２データ端子、第２リセット端子、第２クロック端子を有し、
前記第１データ端子、前記第１リセット端子及び前記第１クロック端子と、前記第２データ端子、前記第２リセット端子及び前記第２クロック端子とは、前記第１電位電源端子に対して端子の配置順が対称であることを特徴とする回路装置。
【請求項５】
請求項４において、
前記第１データ端子、前記第１リセット端子及び前記第１クロック端子は、前記第１の第１電位電源供給端子と前記第１の第２電位電源供給端子との間に配置され、
前記第２データ端子、前記第２リセット端子及び前記第２クロック端子は、前記第２の第１電位電源供給端子と前記第２の第２電位電源供給端子との間に配置されることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１電位電源端子及び前記第１の第２電位電源端子のいずれか一方からの前記高電位側電源電圧を、前記第１の第１電位電源供給端子に対して出力する第１バッファー回路と、
前記第１電位電源端子又は前記第２の第２電位電源端子からの前記高電位側電源電圧を、前記第２の第１電位電源供給端子に対して出力する第２バッファー回路と、
を含むことを特徴とする回路装置。
【請求項７】
請求項６において、
前記第１記憶装置に対する非アクセス時には、前記第１バッファー回路は、前記第１の第１電位電源供給端子を高インピーダンス状態に設定し、
前記第２記憶装置に対する非アクセス時には、前記第２バッファー回路は、前記第２の第１電位電源供給端子を高インピーダンス状態に設定することを特徴とする回路装置。
【請求項８】
請求項６又は７において、
前記回路装置の端子配置領域に沿って配線され、前記第１電位電源端子に接続された第１電源配線と、
前記端子配置領域に沿って配線され、前記第１の第２電位電源端子及び前記第２の第２電位電源端子に接続された第２電源配線と、
を含み、
前記第１電源配線及び前記第２電源配線は、
前記第１の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第１バッファー回路、及び前記第２の第１電位電源供給端子のＩ／Ｏ領域に配置された前記第２バッファー回路の上に配線され、前記第１バッファー回路及び前記第２バッファー回路に対して前記高電位側電源電圧及び前記低電位側電源電圧を供給することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記高電位側電源電圧及び前記低電位側電源電圧の前記一方が供給される第２の第１電位電源端子と、
前記第２の第１電位電源端子と前記第２の第２電位電源端子との間に設けられる第３端子群と、
を含み、
前記第１の端子群は、
前記複数の記憶装置である第１〜第ｎ記憶装置のうち前記第１記憶装置に対して、電源電圧と制御信号を供給し、
前記第２の端子群は、
前記第１〜第ｎ記憶装置のうち前記第２記憶装置及び第３〜第ｎ−１記憶装置に対して、共通のバスを介して電源電圧と制御信号を供給し、
前記第３端子群は、
前記第１〜第ｎ記憶装置のうち第ｎ記憶装置に対して、電源電圧と制御信号を供給することを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかに記載された回路装置と、
前記複数の記憶装置が設けられた前記複数の印刷材収容体と、
を含むことを特徴とする印刷装置。
【請求項１１】
請求項１０において、
前記高電位側電源電圧及び前記低電位側電源電圧を前記回路装置に対して供給する主制御部を含むことを特徴とする印刷装置。
【請求項１２】
請求項１０又は１１において、
前記回路装置が設けられた回路基板が設けられ、前記複数の印刷材収容体が装着される装着部を含むことを特徴とする印刷装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１２６１３８（Ｐ２０１２−１２６１３８Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【公開請求】
【出願番号】特願２０１２−１０６７６（Ｐ２０１２−１０６７６）
【出願日】平成２４年１月２３日（２０１２．１．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１２−１０６７６（Ｐ２０１２−１０６７６）
【出願日】平成２４年１月２３日（２０１２．１．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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