多重プロセッサシステム
【目的】 多重プロセッサシステムにおける共通バスに対するアクセスを効率的に許可する方法とそのシステムを提供すること。
【構成】 複数のプロセッサ（ＰＵ０〜ＰＵｎ）と共通の主メモリから成る多重プロセッサシステムにおいて、そのメモリは２以上のバンク（Ｍ０〜Ｍｎ）に論理的に分割され、バス（１１０）でプロセッサと相互接続され、制御ライン（１１１〜１１８）によってバスプロトコールが確立し、１つのバンクがふさがっている時に他のバンクの１つがアクセスされる。
【構成】 複数のプロセッサ（ＰＵ０〜ＰＵｎ）と共通の主メモリから成る多重プロセッサシステムにおいて、そのメモリは２以上のバンク（Ｍ０〜Ｍｎ）に論理的に分割され、バス（１１０）でプロセッサと相互接続され、制御ライン（１１１〜１１８）によってバスプロトコールが確立し、１つのバンクがふさがっている時に他のバンクの１つがアクセスされる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は２個以上のプロセッサ、記憶手段、そのプロセッサと記憶手段の間で情報をやりとりするためのバス手段から構成する多重プロセッサシステムに関する。さらに、本発明は多重プロセッサシステム内の共通バス手段へのアクセスを許可する手段に関する。
【０００２】
【従来の技術】１本以上のバスによって相互接続されている複数のエレメントから構成した分散オペレーションシステムにおいて、２個以上のエレメントがこのバスを同時に使用しようとする時、どのエレメントが最初にバスを使用するか決定する調停方法が必要となる。従来技術において、プロセッサとして機能するエレメント、大容量メモリ、入出力制御装置等から成るこのシステムを相互接続するための種々の方法や装置が知られている。
【０００３】従来技術のバス調停方法の一例として、同時に１本のバスを使用しようとする全てのエレメントと通信する中央調停装置がある。この中央バス調停装置は最優先権を有するエレメントを決定し、この最優先権を有するエレメントがバスを使用することを許可する指令信号を送る。このタイプのシステムの重大な欠点は、アクセスの要求を出しているエレメントから中央バス調停装置への送信、あるいはその逆の送信が時間をかなり必要とし、システム全体のオペレーション速度を低下させる原因となっていることである。
【０００４】バス調停方法の他の従来例は、環状連鎖（デイジー・チェイン）と称されるものがある。この方法では、優先順位にしたがってエレメントからエレメントへバス有効信号が送られる。バスにアクセス希望のエレメントはその信号を捕獲し、それによってバスにアクセスできる。これも比較的遅い調停方法である。
【０００５】バス調停方法の３番目の従来例は、主データバスから分離した信号ラインのパルス列として、各装置にその優先コードを同時に送るというものである。その信号ラインの番号は、使用するナンバリングシステムとコーディングシステムによって決定する。パルスコーディングを使用するなら、そのパルスは各装置のカウンタに送られる。装置がその優先コードに等しいカウントを得ると、一つの調停が成立し、主データラインへのアクセスが得られる。装置カウンタで得た優先番号がその装置の優先番号と一致しない時は、その装置は調停オペレーションから撤退する。しかし、このバス調停方法は別の信号ラインやインターフェース回路が必要となる。すなわち、選択したナンバリングシステムとコーディング技術によって決められた信号ラインやインターフェース回路の番号で装置の優先コードを送ったり、検索するためのものである。この従来例は米国特許出願第４，４０２，０４０号に記載されている。
【０００６】米国特許出願第４，６２１，３４２号には、多数のコンポーネントからのアクセス要求を決める調停回路についての記載がある。この調停装置は、各装置内で論理ネットワークに接続したラインに分割した分岐バイナリ構造の優先バスによってチェーン内で相互接続されるもので、論理ネットワークも優先コードレジスタから拡張した内部バスに接続している。この優先バスのラインは通常、ゼロポテンシャルであり、任意の装置において他のコンポーネントからのアクセス要求の存在の下、そのレジスタに接続させ、そのレジスタの内容とそのバスのコードが等しいか否かをその論理ネットワークが決定し、等しい時はその装置の制御部によって該当コンポーネントがデータバスにアクセス可能となる。
【０００７】
【発明が解決しようとする課題】上記の従来技術に共通する欠点は、共通バスに接続するプロセッサの数の増加に対してシステム能力が直線的に増大しないことである。以上に鑑み、本発明の目的は多重プロセッサシステムの改良と、多重プロセッサシステムにおける共通バスに対するアクセスを許可する方法の改良である。
【０００８】
【課題を解決するための手段】多重プロセッサシステムにおけるバス調停は、システム全体の能力に影響を与えるので重大な事柄といえる。上記の従来方法において、バス調停の問題はすでに解決されており、１つのエレメントのみが同時にバスにアクセスできる。たとえば、プロセッサが主メモリからデータをフェッチするためにバスを介して主メモリに指令を発するなら、このバスはデータフェッチオペレーションを実行する時間、この要求を出したプロセッサに独占的に割り当てられてしまう。
【０００９】反対に、本発明のコンセプトはメモリへのバス関与（あるエレメントがバスを使用欲求すること）について多重アクセスを可能とする。たとえば、第１プロセッサがメモリへのアクセス要求を起こすと、バスへのアクセスは本発明による調停手段によって許可される。そして、プロセッサは、例えば、バスを介してそのメモリからデータをフェッチするためにその指令をメモリに入れる。メモリがその指令を受けると、メモリの内部記憶アレー（internal storage array）から所望のデータのフェッチを開始し、内部バッファにそのデータを入れる。同時に、要求元のプロセッサはメモリからのデータを受ける態勢に入る。所望のデータがメモリのバッファに存在の後、そのデータは１回乃至それ以上、バスを介してプロセッサへ送られる。
【００１０】本発明によれば、メモリの内部記憶アレーへのアクセスに要する時間は有益に使われる。第１プロセッサがメモリに指令を発した後、メモリが多忙なのでバスはこの第１プロセッサに割り当てられていても使用されない。この期間、メモリはまだ多忙だが、第２バス関与者はメモリへの指令を発するためにこのバスへのアクセスを許可される。これは、本発明の方法によりメモリが２以上のメモリバンクに論理的に分割されるので可能となる。こうして、第１プロセッサが第１メモリバンクにアクセスする時、第２プロセッサは第１バンクが多忙でも第２バンクにアクセスできる。バスへの第２アクセスもメモリへのデータフェッチ指令によるものなら、第１バンクは第２バンクより若干早くバッファ内に要求データを有することになる。すなわち、第１バンクのバッファ内に記憶させたデータは、そのデータを要求した第１プロセッサに送られ、第２バス関与者によって要求された第２バンクのバッファに記憶されたデータがその後に続く。もし、内部記憶アレーへのアクセスや要求データの内部バッファへの記憶に要する時間が十分に長ければ、この時間遅れ内に多重許可が行われることもある。
【００１１】本発明の第一の特徴によれば、プロセッサのようなバス関与者の所定順位に基づいた調停手段によって調停が実施される。この調停手段は、複数のラッチのようなプロセッサの要求の待ち行列を記憶する手段を有する。各バンクおよび各プロセッサに対し、上記調停手段に記憶させた待ち行列があり、それによってバンクの一つに対するプロセッサからのアクセス要求を、以下に述べる特定の条件下でのみ対応する待ち行列に入れることになる。すなわち、第一に、高い順位のプロセッサからの要求が既に待ち行列に入っている必要がある。また、第二に、こうした要求が待ち行列に入ってない場合に、低い順位のプロセッサの要求がまだ待ち行列に入ってないことが必要である。
【００１２】要求が待ち行列に入れられれば、待ち行列に入っているより高い順位のプロセッサからの要求がないという条件を満たせば、その要求に引き続いて認可される。上記バンクの各々に対する待ち行列があるので、異なったバンクの各々に対する後続のアクセス要求に対する許可も発生する。
【００１３】全ての関与者を相互接続する中央調停装置によって、この調停を現実のものとすることが可能である。この場合には、各バス関与者はバスを介してバンクの一つへのアクセス要求を中央調停装置に送るために、中央調停装置に相互接続させる。さらにこの場合、中央調停装置がバスへのアクセスを許可するためにバス関与者の各々と相互接続することが必要である。
【００１４】しかし、配線長さを最短にすることが要求される場合には、分散調停装置が有利である。この場合、バス関与者の各々はメモリのバンクの各々に対する専用の調停装置を持っている。
【００１５】本発明の望ましい実施例によれば、各プロセッサは１個以上の専用で高速ハードウェア管理のバッファ、たとえばキャッシュを有する。多重プロセッサシステムでは、同一の主記憶装置を共有する多くのプロセッサが存在できる。それゆえ、アクセスが発生する時、各プロセッサは常に最新のデータバージョンを得ることが求められる。この要求から、しばしばキャッシュの一致問題として知られているキャッシュ間のデータ整合性のハードウェア制御が採用されることになる。
【００１６】米国特許出願第４，７７５，９５５号に記載のように、従来技術の多重プロセッサシステムには種々のタイプのキャッシュがある。その一タイプはストア−スルーキャッシュというもので、常に下位レベルの記憶階層に対しデータの変化を更新するために、主記憶装置または第２レベルのキャッシュに直接データを記憶させるプロセッサに干渉することがない。主記憶装置に対し記憶を更新する際、適切な相互問合せ動作が行われ、その記憶に加入するプロセッサのキャッシュ以外のキャッシュからのキャッシュラインの複写を無効とする。通常のストア−スルー構造は、データ記憶を行なうために主記憶装置のバンド幅が必要であり、通常全てのプロセッサ記憶装置の要求の１０から２０パーセントの間に平均値がある。
【００１７】他のタイプのキャッシュ構造はストア−インキャッシュというものがあり、米国特許出願第３，７３５，３６０号および第３，７７１，１３７号等に記載がある。ストア−インキャッシュのディレクトリは米国特許出願第４，３９４，７３１号に詳細な記載があり、ストア−インキャッシュの各ラインが排他的読取り専用フラッグビットによって共有可能に制御された多重プロセッサを持っている。ストア−スルーとストア−インキャッシュの主な違いは、ストア−インキャッシュ内の全ての記憶動作はキャッシュ自体に対して行われるので、記憶したラインがストア−インキャッシュ内になければキャッシュミスを発生する。通常、ラインがキャッシュから取り除かれる時のみキャッシュライン変更情報が主記憶装置に更新される。結果として、ストア−インキャッシュ構造は、首尾一貫した制御をより複雑にし、キャストアウトというペナルティを生じる代わりに、主記憶装置バンド幅の減少という要求を達成する。ここで、キャストアウトは１台のプロセッサからのデータアクセスが別のプロセッサのキャッシュ内で修正されたラインを見つけた場合に生じる。
【００１８】種々のキャッシュの首尾一貫した制御メカニズムがある。典型的な例は米国特許出願第４，７７５，９５５号に記載のグローバルディレクトリ、同報通信、メモリタグ付け等である。グローバルディレクトリの方法では、記憶装置制御エレメントはプロセッサのキャッシュディレクトリの複写を含み、キャストアウト判断はより能率良く解決される。同報通信の方法は、アクセスがローカルキャッシュで解決できない時は、プロセッサからの記憶要求を他の全てのプロセッサに発送する。メモリタグ付けの方法は、主記憶装置内の各ラインにタグをつけ、どのプロセッサが現在キャッシュのラインを持っているか示す。
【００１９】他の取り得る方法は、あるデータの一貫性についてのソフトウェア制御を有することであり、キャストアウト制御の効果的な実行が強制される。この考え方は、他のプロセッサからの記憶を介してデータ汚染の危険がある時、専用のキャッシュ以外のラインをフラッシュしてしまうことである。こうした汚染は、例えば目的がプロセッサを実行するタスクによって開放され、他のプロセッサのタスクがリソースを得て改変する時に発生する。多くのコンピュータ構造では、キャッシュ以外のデータラインをフラッシュするための命令がある。こうしたキャッシュをフラッシュするという命令は、キャッシュから更新するラインアドレスレンジを特定することによって作られる。こうした方法は、ソフトウェア、例えばコンパイラやプログラマに対しフラッシュ用にアドレスしたレンジのトラックを保持するように強いる。アドレスレンジはソフトウェアにおける論理目的の意味を持たない仕様書である。それゆえ、こうしたキャッシュのフラッシュ命令は記憶システムをソフトウェアに対して透明性が少ないものとする。
【００２０】キャッシュの首尾一貫した制御については、数件の技術が知られている。例えば米国特許出願第４，４８４，２６７号には、従来のキャッシュの首尾一貫した制御機構のバリエーションについての記載がある。それは、将来の相互問合せや、やりとりを減少させるためにあるキャッシュラインがストア−スルーの対象となりうるかどうかを動的に判断することを試みている。このテーマでは、従来のグローバル記憶制御エレメントのディレクトリ制御が、無効化を実施するために必要である。
【００２１】キャッシュの首尾一貫した制御の他の技術は、例えば米国特許出願第４，２９３，９１０号、第４，４００，７７０号、第４，４００，７７３号、第４，３９９，５０４号、第４，０９９，２４３号等に記載がある。データの整合性を維持するための考え方はＧ．Ｄｏｅｔｔｌｉｎｇ著「Ｄａｔａ Ｃｏｎｓｉｓｔｅｎｃｙ ｉｎ ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ ｗｉｔｈ Ｓｔｏｒｅ−Ｉｎ Ｃａｃｈｅ Ｃｏｎｃｅｐｔ」（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ ａｎｄ Ｍｉｃｒｏｐｒｏｇｒａｍｍｉｎｇ ３２（１９９１）２１５−２２０，Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ）という題の論文によって知られている。この論文は、各プロセッサに備えつけたキャッシュによって多重プロセッサシステムにおけるデータ整合性の維持問題を記したものである。共通のシステムリソースを使用していかなる環境下でもデータの完全性を得、キャッシュ相互問合せ用の付加を低く維持するために特別な注意が払われる。加えて、ストア−インキャッシュのコンセプトを使用してメモリアクセスへの待ちサイクルを減少させる。上記の従来技術によるキャッシュのコンセプトのどれかを本発明による多重プロセッサシステムで用いられるとしても、上記論文のＧ．Ｄｏｅｔｔｌｉｎｇによるコンセプトを採用することは特に価値がある。
【００２２】
【実施例】以下、添付図面を参照にして本発明の実施例を説明する。図１は本発明による望ましい実施例の構造を示す。すなわち、直接記憶アクセス（ＤＭＡ）ユニットと同じように複数のプロセッサＰＵ０、ＰＵ１、ＰＵ２、・・・ＰＵｎを、メモリバス１１０および制御信号１１１、１１２、１１３、１１４、１１５によって共通記憶手段Ｍ０、Ｍ１に接続する。この場合、記憶手段はランダムアクセスメモリ（ＲＡＭ）である。
【００２３】ＤＭＡユニットはメモリデータへの入力／出力要求を制御するＩ／Ｏアダプタであり、メモリバス１１０へのアクセスは調停手段によって制御される。本発明によるこの実施例では、各プロセッサとＤＭＡユニットはメモリバンクＭ０、Ｍ１の各々に対する調停装置を有する。この調停は制御信号１１６、１１７、１１８に基づいて行われる。
【００２４】図１に示した本発明による実施例では、メモリは２個のバンクＭ０、Ｍ１に分割されている。各メモリバンクＭ０、Ｍ１は、この例では１６バイトワイドの共通メモリバス１１０によってバス関与者に相互接続される。さらに、メモリバンクは制御信号ライン１１１、１１２、１１３、１１４、１１５によってバス関与者に相互接続される。この制御信号はバスプロトコルを確立するために必要である。調停手段を伴ったバスプロトコルはバス関与者のバスアクセスを制御するためのものである。制御信号ライン１１６、１１７は、調停装置間でバス関与者のバスアクセス要求を連絡するための別のバスである。制御信号ライン１１６はメモリバンクＭ０へのアクセス要求を送信し、制御信号ライン１１７はメモリバンクＭ１へのアクセス要求を送信する。さらに、バス関与者の調停装置は別の制御信号１１８によって相互接続される。メモリバス１１０は制御信号ライン１１１、１１４、１１５、１１６、１１７、１１８と同様に双方向であり、制御信号１１２と１１３は図１の矢印で示されるように一方向である。
【００２５】図２は、メモリアドレスが２個のバンクＭ０、Ｍ１にどのように分散されるか示したものである。これは図２に示すようにＭ０、Ｍ１をボックス形状として表わす。この箱内の各列は、ボックスＭ０の最下段の最も低いアドレスでスタートする記憶ライン１を示す。この例では、ラインサイズが６４バイトと仮定する。第１ラインＬ１はメモリバンクＭ０のアドレス０でスタートし、一方第２ラインはメモリバンクＭ１の１６進表記法でアドレス６４または４０によってスタートする。図２R>２のボックスＭ０、Ｍ１の数は１６進法の対応する記憶ラインのスタートアドレスを示す。ラインＬ１、Ｌ２、・・・、Ｌｉ−１、ＬｉはメモリバンクＭ０、Ｍ１に交互に割り当てられる。こうしてメモリバンクＭ０、Ｍ１から成る主メモリは２個の異なったバンクに論理的に分割される。メモリバンクＭ０、Ｍ１は１個の主メモリ装置に含まれることもある。また、偶数および奇数基本記憶モジュール（ＢＳＭ）カードのような物理的に分離させたハードウェアユニットでも可能である。
【００２６】メモリバスの負荷が高い状況下において２個以上のバンクが存在することの利点は「バスインタリーブ作用」である。１バス関与者は１バンクを選択でき、最初のアクセス時間、すなわち、記憶カードが内部アレーにアクセスしそのフェッチバッファを満たすための時間の間、別のバンクが別のバス関与者によって選択されることが可能である。この例では、初めのバンクから、続いてその次のバンクからのライン転送がそれぞれ単発で行われる。この例は各転送につき１６バイトとする。
【００２７】図３は本発明による調停装置の例を示す。図３の調停装置は偶数のメモリカードＭ０、この場合は基本記憶モジュール（ＢＳＭ）、に対する調停を制御する。各プロセッサは図３に示した調停装置を有し、同様に奇数メモリバンクＭ１にアクセスするための他の調停装置を有する。図３に示した例では、１セットが４台のプロセッサＰＵ０乃至ＰＵ３とする。信号ラインＲＥＱ ＰＵ０乃至ＲＥＱＰＵ３は図１に示した制御信号ライン１１６の一部を形成する。たとえばプロセッサＰＵ１がメモリバス１１０にアクセスする必要があるなら、要求ラインＲＥＱ ＰＵ１を高位にする。信号ラインＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３は対応する回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３に接続されている。この回路は出力ｑ０乃至ｑ３を有する。また、この出力は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３への入力として作用する。
【００２８】回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３はプロセッサＰＵ０乃至ＰＵ３の要求を記憶したりラッチする機能を有する。要求が記憶されたとき、対応する出力ｑが表示される。ｓｕｐｐ入力信号が流動状態にあれば、対応するプロセッサの要求は対応する回路に記憶されない。しかし、ｅｎ入力信号が活動状態であれば、他のｓｕｐｐの状態に関わりなく回路は対応するプロセッサの要求を記憶することが可能となる。図３に示された最後の回路ＬＴ ＰＵ３はこうした別の入力を持たない。このケースにおけるプロセッサのあらかじめ決めた順位付けがＰＵ０、ＰＵ１、ＰＵ２、ＰＵ３で、ＰＵ０が最も高い優先順位でＰＵ３が最も低い順位であるという理由による。したがって最も低い順位のＰＵ３の要求は、他のプロセッサの要求に関係なく対応する回路ＬＴ ＰＵ３に記憶あるいはラッチされる。各信号ｑ０乃至ｑ３は、対応する回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３に要求が記憶されたか否かを示すものである。信号ｑ０乃至ｑ３は信号ＰＵμ ＧＲＡＮＴＥＶ ＲＡＷを発生させる回路３１に送られる。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹとＢＳＭ ＣＭＤはＡＮＤ／ＩＮＶＥＲＴゲート３２に送られ、信号−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤと−ＬＡＳＴ ＢＵＳ ＣＯＭＭＡＮＤＯＤＤはＡＮＤ／ＩＮＶＥＲＴゲート３３に送られる。ＡＮＤ／ＩＮＶＥＲＴゲート３２、３３の出力はＡＮＤゲート３４に送られる。ＡＮＤゲート３４の出力も回路３１に送られる。回路３１の出力、すなわち信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷは信号ＢＵＳ ＢＵＳＹと−ＸＦＥＲ ＤＡＴＡ ＯＤＤと同様にＡＮＤゲート３５に送られる。ＡＮＤゲート３６の入力は信号−ＸＦＥＲ ＤＡＴＡ ＥＶ、ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷ、−ＢＵＳ ＢＵＳＹである。ＡＮＤゲート３５、３６の出力はＯＲゲート３７に送られる。ＯＲゲート３７の出力は信号ＧＲＡＮＴである。この信号ＧＲＡＮＴは、あるプロセッサについてバスへのアクセスを許可するものである。
【００２９】図４では、本発明による調停回路の望ましい実施例を詳細に明示したものである。主スレーブラッチＬＴ ＰＵ０’、ＬＴ ＰＵ２’、ＬＴ ＰＵ３’は、それぞれ対応するプロセッサＰＵ０、ＰＵ１、ＰＵ２、ＰＵ３の待ち行列に格納されている要求を記憶する。主スレーブラッチに記憶された負の信号は待ち行列に格納された要求である。すべてのラッチ出力が正、すなわち、論理１のときには待ち行列が空である。このラッチへの逆入力は図３の回路３１に送られる信号ｑ０、ｑ１、ｑ２、ｑ３である。
【００３０】図４に示した調停回路の望ましい実施例は図３に示したものとは、図３の回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の入力ｓｕｐｐとｅｎに関して異なっている。図４に示した実施例では、信号 −ｓｕｐｐ（ｑ１）、−ｓｕｐｐ（ｑ２）、−ｓｕｐｐ（ｑ３）は、それぞれラッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’の入力および出力のＯＲ演算の結果発生する。ＡＮＤ／ＩＮＶＥＲＴゲートに送るこれらの信号は、図３の入力ｓｕｐｐに送る信号ｑ１、ｑ２、ｑ３と同じ目的を果たす。ラッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’はバイパスされるので、追加の１サイクルを必要とする要求を主スレーブラッチに記憶させるに要する追加時間によらず、回路遅れによってのみＧＲＡＮＴ信号は遅れる。要求ＲＥＱ ＰＵμの消滅で、割り当てられた信号−ｓｕｐｐ（ｑμ）は不活発になり、１マシンサイクルの追加時間遅れがなく高次の順位にあるプロセッサがＧＲＡＮＴ信号を得ることになる。これは、プロセッサＰＵμの要求が消滅したことによる対応するラッチ出力ＬＴ ＰＵμ’が正になる前に、信号−ｓｕｐｐ（ｑμ）がすでに不活発になっているという理由による。したがって、消滅要求はすぐに別の待機中のプロセッサに許可信号を与える。
【００３１】信号−ｓｕｐｐ（ｑμ）が上記方法で発生する他の理由は過剰の遅延パスを避けるためである。この遅延パスは、全ての信号ＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３が同一のマシンサイクルで活発になる時に可能であり、信号ＲＥＱ ＰＵ３がすべての論理を介して−ｓｕｐｐ（ｑ３）として流れ、信号ｑ０乃至ｑ３に影響を与える。
【００３２】ラッチＬＴ ＰＵ０’およびＬＴ ＰＵ１’の出力は信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）であり、これは対応するＡＮＤ／ＩＮＶＥＲＴゲートに送られる。信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）は図３の回路ＬＴ ＰＵ１とＬＴ ＰＵ２の対応する入力ｅｎに与えられた信号ｑ０とｑ１と同じ目的を果たす。
【００３３】図５および図６を参照にして、図３の調停装置において信号ＧＲＡＮＴがどのように発生するか詳細に説明する。初めに、調停プロセッサＰＵμによる要求がどのように対応の回路ＬＴ ＰＵμに記憶されるかを図５によって説明する。
【００３４】ステップ１において、信号ＲＥＱ ＰＵμはプロセッサＰＵμがメモリバスにアクセスを要求していることを示す。本発明の望ましい実施例では、このメモリは２個のバンクＭ０とＭ１に論理的に分割される。したがって、各プロセッサは各メモリバンクに対して１つの調停装置を有する。図３に示した調停装置は偶数メモリバンク用であり、奇数メモリバンクＭ１の調停装置は示されていない。すなわち、偶数調停装置に接続した信号ＲＥＱ ＰＵμがアクセス要求を示すと、これはプロセッサＰＵμが偶数メモリバンクＭ０にアクセスを要求していることを意味する。信号ＲＥＱ ＰＵμが図５のフローチャートに示されるステップ１でプロセッサＰＵμのアクセス要求を示すと、偶数メモリバンクＭ０への高順位プロセッサＰＵμ＋ｘの要求が対応の回路ＬＴ ＰＵμ＋ｘにすでに記憶されているかどうか次のように判断される。プロセッサの順位はあらかじめ定められ、プロセッサのアドレスによって特定される。ここでは、最低順位のプロセッサアドレスは最高順位に対応する。しかし、プロセッサの順位をつける他の方法も可能である。
【００３５】ステップ２の判断は図３に示された信号ｑ０乃至ｑ３に基づくもので、この信号は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の１個に要求が記憶されているか否かを示すものである。対応の回路ＬＴ ＰＵμ＋ｘにラッチされた偶数メモリバンクＭ０へのアクセス要求を有する、いずれかの高順位のプロセッサがあるとステップ２で判断されると、ステップ３で対応の回路ＬＴ ＰＵμにプロセッサＰＵμの要求を記憶させることが可能となる。例えば、プロセッサＰＵ１が偶数メモリバンクＭ０へのアクセス要求を起こすと、これは図３に示した信号ＲＥＱ ＰＵ１によって示される。高順位プロセッサＰＵ０による要求が対応の回路ＬＴ ＰＵ０にすでに記憶されていることを信号ｑ０が示すと、プロセッサＰＵ１による要求は回路ＬＴ ＰＵ１に記憶される。信号ｑ０は信号ｑ２，ｑ３の状態に関わりなくこの記憶オペレーションを行うことが可能である。
【００３６】ステップ２で、対応の回路ＬＴ ＰＵμ＋ｘに記憶された偶数メモリカードＭ０へのアクセス要求を有する高順位のプロセッサＰＵμ＋ｘがないと判断されると、ステップ４の実施へ移る。ステップ４で、対応の回路ＬＴ ＰＵμ−ｘに記憶された偶数メモリカードＭ０へのアクセス要求を有する低順位のプロセッサＰＵμ−ｘがあるか否か判断する。否という判断であれば、ステップ３が実施され、プロセッサＰＵμの要求は対応の回路ＬＴ ＰＵμに記憶される。一方、あるという判断であれば、プロセッサＰＵμの要求は記憶されない。こうして、ステップ３を実施するための上記条件が満たされるまで要求を出しているプロセッサＰＵμはステップ５で待機しなくてはならない。
【００３７】図３に示した例では、要求を出しているプロセッサはプロセッサＰＵ１であり、回路ＬＴ ＰＵ１は信号ｑ０によって活動化されているわけではない。この場合、低い順位のプロセッサＰＵ２またはＰＵ３の要求が対応する回路ＬＴ ＰＵ２またはＬＴ ＰＵ３に記憶されていることを信号ｑ２またはｑ３のいずれもが示さないという条件下でのみプロセッサＰＵ１の要求が記憶される。
【００３８】別のメモリバンク（この例ではメモリバンクＭ１）にアクセスするプロセッサＰＵμの要求については同じ経過が適応される。このコンセプトはメモリバンクの数に限定されるものではない。
【００３９】図６を参照して、信号ｑ０乃至ｑ３から図３R>３に示した調停回路によって信号ＧＲＡＮＴがどのように発生するのか詳細に説明する。以下において、図３に示す調停装置がプロセッサＰＵ０乃至ＰＵ３の１台に所属すると仮定する。
【００４０】ステップ３の実施後、ステップ６において、高い順位のプロセッサＰＵμ＋ｘの要求が対応する回路ＬＴ ＰＵμ−ｘに記憶されたことを信号ｑ０乃至ｑ３のいずれかが示しているか否か判断する。示すと判断したなら、要求を出しているプロセッサＰＵμはバスＧＲＡＮＴを待たなくてはならず、ステップ６は否という判断を出すまで繰り返し実施される。
【００４１】各バス関与者は信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹを発生するラッチと信号ＯＤＤ ＢＳＭ ＣＡＲＤ ＢＵＳＹを発生するラッチを有する。これらのラッチは図示されていないが、メモリバンクが２個以上のケースでは、各メモリバンク用にこの種のラッチを設ける。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹは偶数メモリバンクがそれに送られた前の指令によって今だに多忙状態であり、新たな指令をまだ受け取ることができていないことを示す。このようにして、信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹは偶数メモリバンクが指令過剰にならないように保護する。
【００４２】要求を出したプロセッサＰＵμが双方向バス１１０に指令を出すことを望んでいる事を信号ＢＳＭ ＣＭＤが示す。メモリを含まないプロセッサの相互問合せにもメモリバスが使用されるので、この指令はメモリオペレーションを含む。
【００４３】各バス関与者は図示されない他のラッチを有する。このラッチは前のバス指令が奇数メモリバンクＭ１を選択したなら督促を発し、−ＬＡＳＴ ＢＵＳ ＣＭＤ ＯＤＤが活性となる。このラッチの逆出力は−ＬＡＳＴ ＢＵＳ ＣＭＤＥＶＥＮと名付けられ、この信号は奇数の要求用の調停装置で使用される。
【００４４】奇数メモリバンクＭ１用の調停装置が回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３のどれかに記憶された要求を持たないとき、書込み過剰信号−ＮＯ ＲＥＱＵＥＳＴＯＤＤあるいは−ＮＯ ＲＥＱＵＥＳＴ ＥＶＥＮのそれぞれが、アクセス許可を得るために有効である。
【００４５】ステップ７では、要求を出しているプロセッサ、又は他のバス関与者が発した最後のバスコマンドが偶数メモリバンクＭ０を選択するものであるか否かを判断する。発したと判断したなら、ステップ８の実行に移る。ステップ８では、偶数メモリバンクＭ０に割り当てられていない調停装置において要求が記憶されているか否かを判断する。記憶されていると判断されたなら、制御はステップ７に戻り、要求ＰＵμは許可が出るまで待たねばならない。上記ステップ７および８は図３に示した信号−ＬＡＳＴ ＢＵＳ ＣＭＤ ＯＤＤおよび−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤにそれぞれ対応する。ＡＮＤ／ＩＮＶＥＲＴゲート３３は、ステップ７あるいはステップ８の条件が満たされる時のみ論理１となる。
【００４６】続いて、ステップ９では偶数メモリバンクＭ０がまだ多忙であるか否かを判断する。多忙であると判断されると、ステップ１０において要求を出しているプロセッサＰＵμの指令がメモリへのアクセスを含んだ指令であるか否かを判断する。含んでいると判断されると、制御はステップ９へ戻され、プロセッサＰＵμは許可が出るまで待たねばならない。ステップ９の条件あるいはステップ１０の条件が満たされていないなら、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが回路３１によって発生する。上記ステップ９、ステップ１０は、入力ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹおよびＢＳＭ ＣＭＤを有するＡＮＤ／ＩＮＶＥＲＴゲート３２によって実施される。ＡＮＤ／ＩＮＶＥＲＴゲート３２および３３の両出力はＡＮＤゲート３４に送られ、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが回路３１によって発生させられるなら、ゲート３４の出力は論理的に高くなる。これはステップ１１に対応する。回路３１は、ＡＮＤゲート３４の出力と信号ｑ０乃至ｑ３に基づいてこの信号を発生させる。回路３１によって発生した信号ＰＵμＧＲＡＮＴ ＲＡＷは信号−ＸＦＥＲ ＤＡＴＡ ＯＤＤおよび−ＢＵＳ ＢＵＳＹと同様にＡＮＤゲート３５に送られる。信号ＸＦＥＲ ＤＡＴＡ ＯＤＤが活性なら、奇数メモリＭ１に出入りのデータが現在バス１１０で送られていることを示す。この信号は図１の制御ライン１１３を経て送られる。偶数データＸＦＥＲ ＤＡＴＡ ＥＶＥＮと等価信号が制御ラインを経て奇数バンクに係る調停装置へ送られる。信号−ＢＵＳ ＢＵＳＹが後に詳細に説明するバスプロトコルに基づいてバス関与者のいずれかによって起こされる。この信号も、信号ＰＵμＧＲＡＮＴ ＯＤＤ ＲＡＷおよびＸＦＥＲ ＤＡＴＡ ＥＶと同様にＡＮＤゲート３６に送られる。信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷの場合と同様のルールに従って信号ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷが発生する。
【００４７】このようにして、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが高く、バスが多忙でなく−ＢＵＳ ＢＵＳＹ、メモリバス１１０を経て奇数メモリバンクＭ１へ出入りするデータがない−ＸＦＥＲ ＤＡＴＡ ＯＤＤ場合に、信号ＧＲＡＮＴがステップ１３で高くなり、奇数メモリバンクＭ０へのアクセス要求により要求を出しているプロセッサＰＵμにバスへのアクセスを許可する。ステップ１２では奇数メモリバンクＭ１へ出入りするデータがあるか否かあるいはバスが多忙か否かを判断する。ある、あるいは多忙という判断なら、要求を出しているプロセッサはＧＲＡＮＴを待ち、ステップ１２は繰り返し実行される。
【００４８】回路３１への追加入力を行うことは特に効果的である。この追加入力は、調停装置および回路３１が属するプロセッサＰＵμを識別するために回路３１に情報を与えることになる。これは、プロセッサＰＵ０乃至ＰＵ３に割り当てられた全ての調停装置に同じハードウェア配列を採用することが可能となる。信号ＰＵμＧＲＡＮＴ ＥＶ ＲＡＷを発生するに必要なハードウェア配列は、対応する入力がある時に奇数メモリバンクＭ１用の対応信号ＰＵμ ＧＲＡＮＴ ＯＤＤＲＡＷを発生させるためにも使用される。信号ＰＵμ ＧＲＡＮＴ ＯＤＤＲＡＷを発生させるため、奇数要求が回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の入力ＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３に加えられる。さらに信号ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹ，−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤ，−ＬＡＳＴ ＢＵＳＣＭＤ ＯＤＤが、それぞれ対応する奇数、偶数信号に対して交換される。これは、回路３１および回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３を有する調停装置用の基本回路が、調停がプロセッサのどれに使用されるか、またメモリバンクのどれに使用されるかにかかわらず同一である。
【００４９】さらに一般的なケースでは、メモリはメモリバンクの調停数ｎに論理的に分割される。共通メモリバス１１０を利用する調停数ｍのプロセッサがあるなら、各プロセッサはｎ個の基本回路を有する。この基本回路の各々は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１を有し、あるプロセッサＰＵμの前記基本回路の各々がメモリバンクの１個に割り当てられる。前記基本回路の各々はそのメモリバンク用に図３に示された信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷに対応し、そのメモリバンクに割り当てられた信号を発生する。このＧＲＡＮＴ ＲＡＷ信号の各々は、ＯＲゲート３７によって出力される許可信号ＧＲＡＮＴを発生させるために、ＡＮＤゲート３５または３６の一方に対応するＡＮＤゲートに入力される。メモリバンクの数ｎが２を上回るなら、追加ＡＮＤゲートを各追加バンク用に図３に示した調停回路に加えられる。ＡＮＤゲート３５および３６のケースと同様に、信号−ＢＵＳ ＢＵＳＹがこの追加ＡＮＤゲートに送られる。基本回路が割り当てられたメモリバンクの一つのために発生された信号ＧＲＡＮＴ ＲＡＷを、この基本回路に割り当てられたメモリバンクに現在バスを経て出入りするデータがないという事を示す追加の信号と同様に、さらに追加のＡＮＤゲートに入力する。この信号もＡＮＤゲート３５および３６に入力しなくてはならない。
【００５０】ここで考察したより一般的なケースでは、図５および図６に示したフローチャートが相似的に応用できる。あらかじめ決めた順位をｍ個のプロセッサに割り当てると、図５のフローチャートの論理は変更する必要がない。したがって、あるメモリバンクτへのｍ個のプロセッサＰＵμの一つからのアクセス要求を記憶させる手順は、各基本回路内でこのバンクτに割り当てられた回路ＬＴ ＰＵμに記憶される。図６に示された手順は、ここで考察した一般的ケースでほんのわずか修正される。プロセッサＰＵμのメモリバンクτへのアクセス許可を発生することになるなら、メモリバンクτに割り当てられたプロセッサＰＵμの調停装置の基本回路に属する回路３１によってステップ６、７、８、９、１０が実施される。ステップ６では、同じメモリバンクτにアクセスを要求する高い順位を持つプロセッサのいずれか１台用の回路ＬＴ ＰＵ０乃至ＬＴＰＵｍ−１の１個に要求を記憶させるか否か判断する。ステップ７で行われる判断の基準は、最終バス指令がメモリバンクτにアクセスするか否かであり、ステップ８の条件は別のバンクへの別のアクセス要求が活性か否かということである。
【００５１】一般的ケースでのステップ９の条件は、対応するラッチによって決定されるようにメモリバンクτが多忙か否かであり、一方ステップ１０の条件は要求を出しているプロセッサＰＵμの指令が実際にメモリを含んでいるか否かである。ステップ１２の判断が再び、バス１０に現在データが送信されているか否かを決定するために使われる。一般的ケースで、偶数メモリカードＭ０の信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷに対応するｎ個のメモリバンクの各々に対し各プロセッサＰＵμが信号ＰＵμ ＧＲＡＮＴ ＲＡＷを発生するため、基本回路をｎ個有することに留意すべきである。その基本回路の各々は、対応するメモリバンクτへのプロセッサのアクセス要求を記憶するため回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１を有する。その回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１に記憶された要求は、この基本回路が割り当てられたメモリバンクτへのプロセッサのアクセス要求の待ち行列を構成する。プロセッサＰＵμの１要求は、上記条件が満たされると対応する待ち行列に入れられる。この待ち行列は、メモリバンクτに割り当てられた基本回路の各々の回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１に記憶させる。中央調停装置に比べると、要求入力ＲＥＱ ＰＵμと許可信号出力ＧＲＡＮＴ間の論理ゲートや回路配線の数量が少ないので、この分散調停のコンセプトは有利である。それゆえ、要求や許可は同一マシンサイクル内で発生することになる。これは、外部ネットと共にそれぞれ、要求用に１本、許可用に１本の２本の長い遅延パスが必要な中央調停装置では実現できない。
【００５２】図１に示したＤＭＡユニットのメモリバス１１０へのアクセス要求はプロセッサからの要求と同じ方法で処理されるので、ＤＭＡユニットはプロセッサと同じ調停手段を有している。しかし、プロセッサ要求に優先する権利をこのＤＭＡユニットに与えることは有利である。このケースではＤＭＡ要求はプロセッサの要求が消滅する時には常に実現される。これは各調停装置の基本回路の各々へ追加論理エレメントを加え、プロセッサ要求が切られたことを示す信号を発生することによって実現する。
【００５３】本発明の他の望ましい実施例によれば、各プロセッサはバス通過情報を減らすために１レベル以上のキャッシュメモリを有する。プロセッサがレベル１のキャッシュおよびそれより大容量のレベル２のキャッシュを含む時、このシステムの能力はかなり増大する。レベル２キャッシュは、レベル１キャッシュを有するプロセッサと同様にメモリバス１１０へのインターフェースを持ち、２ポートの読取り／書込みキャッシュディレクトリを有する。このアレーは、有効なキャッシュラインごとについてそのラインのアドレスと別のセットの制御ビットを持つ。すなわち、１． 有効ビット ：キャッシュディレクトリのエントリを有効とする。
２． 変更ビット ：キャッシュラインの変更を示す。
３． 多重複写ビット：プロセッサ間の共有キャッシュラインを示す。
【００５４】これはストアーインキャッシュコンセプトを有する多重プロセッサにおけるデータの一貫性を維持するためである。このコンセプトはＧ．Ｄｏｅｔｔｌｉｎｇによる上記引用論文に詳細に説明されており、異なったレベルのキャッシュのコンセプトは省略されるか、キャッシュ間のデータの一貫性を維持するための別のコンセプトが適用されるが、本発明の望ましい実施例で実現される。
【００５５】次に、異なったバスのタイミングダイヤグラムにおけるオペレーションを例として詳細に説明する。図７はプロセッサＰＵ０の偶数メモリカードＭ０からの偶数ラインに対するラインフェッチオペレーションを示す。図７の第１列はこのオペレーションを実施するに必要なマシンサイクル１乃至１４を示す。初めに、要求プロセッサＰＵ０はその要求ラインＲＥＱＵＥＳＴ ＥＶＥＮを起こし、それを偶数メモリカードに割り当てた基本回路の対応する入力ＲＥＱ ＰＵ０に送る。ＰＵ０ ＧＲＡＮＴ ＥＶ ＲＡＷは、図３、図４に示した本発明による調停装置と図５、図６のフローチャートによって与えられる。ＧＲＡＮＴを有効にするため、ＰＵ０がメモリに指令ＣＭＤを送ることを要求すると、ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹラッチをオフにする必要がある。各プロセッサおよびＤＭＡユニットはこのラッチを持ち、偶数ＢＳＭカードに対する指令サイクルによってセットされ、ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮが２サイクルの間活性である時、リセットされる。同様に、ＯＤＤ ＢＳＭ ＣＡＲＤ ＢＵＳＹラッチはすべてのプロセッサとＤＭＡにおいて存在する。これらのラッチの目的は次のごとくである。すなわち、プロセッサはメモリに対するバスオペレーションを完了しているが、ＢＳＭカードは特に記憶オペレーションに関する新たな指令をまだ受け取っていない状態のとき、ラッチは指令過剰に対してＢＳＭを保護する。したがって、両方のメモリバンクへのアクセス要求が回路ＬＴ ＰＵに待ち行列させてあるなら、調停装置によって偶数メモリバンクおよび奇数メモリバンクに対して交互にアクセスが許可される。
【００５６】プロセッサは図１の制御ライン１１１を経てメモリに送られるＳＥＬＥＣＴでサイクル２に移り、さらに指令ＣＭＤおよびアドレスＡＤＤＲをメモリバスに入れる。これは図７のＭＥＭＯＲＹ ＢＵＳ列に示されている。要求されたラインアドレスが有効ならメモリ初期アクセス時間、すなわち、メモリカードがそのアレーにアクセスしそのフェッチバッファを満たすための時間は、全てのプロセッサによってそのキャッシュディレクトリを捜索するために同時に使用される。これは通常「バス探索」と呼ばれている。図７では照合が成立しなかったとする。これはＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨ列でＮＯ ＭＡＴＣＨによって示される。従って、プロセッサのどれもサイクル４からの共通−ＢＵＳＹ１１８ラインを駆動せず、−ＢＵＳＹがオープンドレーン駆動部によって駆動する。つまり、１個以上の活発な駆動部が負の極性を駆動する。プロセッサのどれもこの信号を駆動しないなら、これは要求を出しているプロセッサに他のプロセッサのどれも必要なデータを送っていないことを示す。このようにして、要求を出しているプロセッサＰＵ０は制御ライン１１４を経て１サイクルの間に偶数メモリカードＭ０に信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを送る。メモリは、準備ができていれば、ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動し、プロセッサに制御ライン１１２を経て対応の信号を送信する。１サイクル後、この例４＊１６バイトでは多数のデータショットがメモリバス１１０を経て送信される。このデータ送信中、信号ＸＦＥＲ ＤＡＴＡ ＥＶＥＮは活性のままである。
【００５７】別のプロセッサでのキャッシュ照合をもちいたラインフェッチオペレーションは図８に示す。この例は上記の図７の例と次の点で異なっている。照合プロセッサのキャッシュ制御論理はサイクル４から−ＢＵＳＹライン（図１の制御ライン１１８）を起動し、そのプロセッサへの同報通信要求を活性化する。同報通信プロセッサは、ＰＵ ＲＥＳＰＯＮＳＥによりその操作状態に依存する可変時間の後で応答することになる。これは要求された内部活動が行われたことを示す。この例では多重複写ビットＭＣがセットされ、図８のラインＢＲＯＡＤＣＡＳＴＣＭＤ内の信号ＳＥＴ ＭＣ ＢＩＴによってに示される。続いて、−ＢＵＳＹラインは、ＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨ中に照合が生じた他のプロセッサによって消滅させられる。
【００５８】要求プロセッサＰＵ０はサイクル４で−ＢＵＳＹライン１１８をサンプルとする。このラインは活性なので、その多重複写ビットＭＣをセットする。ハードウェアエラーの場合にキャッシュが部分的に更新するのを避けるために完全なラインがキャッシュ内にある時、有効なビットは最終サイクルでオンになる。これは信号ＳＥＴ ＶＡＬＩＤ ＢＩＴによって示される。
【００５９】−ＢＵＳＹがオフになるとすぐに信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮが１サイクル用にセットされる。それゆえ、既に用意されたメモリからのデータ転送は遅れることなく、あるいは他のプロセッサ内のキャッシュ照合によってほんの少し遅れるだけである。
【００６０】図８に示した例の２つの変更例は次のａ）とｂ）である。
ａ） 他のプロセッサは照合を有し、多重複写ビットＭＣはその対応するキャッシュディレクトリで既にオン状態にある。こうして他のプロセッサはサイクル４内の１サイクルに対し−ＢＵＳＹを起動するが、そのプロセッサに同報通信要求を割り込ませることはない。
ｂ） 要求プロセッサはＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＳＴＯＲＥを送る。これは記憶サイクルがラインフェッチオペレーションをトリガした事を意味する。ところで、それは照合プロセッサで有効なラインを維持するためには意味がないことになる。それゆえに同報通信指令はＩＮＶＡＬＩＤＡＴＥ ＬＩＮＥであり、要求プロセッサは多重複写ビットＭＣをセットしない。これは前述のＧ．Ｄｏｅｔｔｌｉｎｇによる引用論文に記載されたデータ一貫性に関するコンセプトに対応するものである。
【００６１】次に、キャストアウトを伴ったラインフェッチオペレーションを図９を参照して説明する。このケースでは、他のプロセッサＰＵ３は変更ビットＣとのキャッシュ照合を見つけだす。つまり、プロセッサＰＵ３は−ＢＵＳＹをオンにする。同報通信指令は、メモリ指令がＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＦＥＴＣＨなら、変更ビットＣをリセットし、多重複写ビットＭＣをセットする、というものである。ＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＳＴＯＲＥについては、ＩＮＶＡＬＩＤＡＴＥ ＬＩＮＥとなる。
【００６２】ＰＵ ＲＥＳＰＯＮＳＥの後、プロセッサＰＵ３はＳＥＬＥＣＴをオンにし、特別なキャストアウト指令ＣＡＳＴ ＯＵＴ ＣＭＤをメモリバスに入れる。これはメモリカードに初めの指令が取り消されたことを示す。したがってＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮはオンにならない。プロセッサＰＵ３は、サイクル１３からメモリバス１１０のラインをロールアウトする。１サイクル前、メモリカードはキャストアウト指令を受信するとＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動する。プロセッサＰＵ０はそのデータをそれがメモリから来たときと同様に取る。メモリも同様にそのデータを受ける。その記憶バッファからのデータをメモリの配列に書込むための時間が少し必要となる。メモリは２個のサイクル用にＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを起動し、次の指令に対する準備を示す。
【００６３】図１０を参照にしてラインフェッチ／ライン記憶オペレーションを説明する。このオペレーションは変更したラインをロールアウトして、同じオペレーションで偶数ＢＳＭカードＭ０からフェッチした他のライン用のキャッシュのスペースを確保する。ラインフェッチ／ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲを伴ったライン記憶指令を、ＬＩＮＥ ＦＥＴＣＨ／ＬＩＮＥ ＳＴＯＲＥ ＣＭＤによって示されるように選択サイクルＳＥＬＥＣＴでメモリバス１１０に入れる。そうしてメモリは即座にフェッチアクセスを開始する。他のプロセッサは、ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲで各々のディレクトリを探索する。
【００６４】次のサイクル（サイクル３）では、ライン記憶アドレスＬ．Ｆ．ＡＤＤＲはメモリバス１１０にあり、ロールアウト対象のラインの４つのデータショットが続く（ＬＩＮＥ ＳＴＯＲＥ ＤＡＴＡ）。プロセッサＰＵ０が定義に従ってこの変更したラインの専有者なので、このライン記憶アドレスについての同報通信は起きない。各記憶データサイクルは信号ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを伴っている。この例では他のプロセッサでキャッシュ照合はないと仮定するので、図７を適用する。もしキャッシュ照合があるならば、図８や図９に示したタイミングダイヤグラムを同じように適応する。しかし、初めの６メモリバスサイクルがどの場合でも起きる。記憶バッファの記憶データがフェッチオペレーションが終了する前にはメモリアレー内に書込まれないので、ＬＡＴＣＨ：ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹによって示されるようにメモリカードはそれより長時間多忙となる。
【００６５】図１１には２つのインターリーブしたラインフェッチを示す。プロセッサＰＵ０は要求ＲＥＱＵＥＳＴ ＥＶＥＮを起し、同時にプロセッサＰＵ１は要求ＲＥＱＵＥＳＴ ＯＤＤを起す。プロセッサＰＵ０が初めに効果のある許可ＧＲＡＮＴを得るとし、サイクル３でバスに選択サイクルＳＥＬＥＣＴを入れ、図１にしめした制御ライン１１１、１１８にそれぞれ対応する２つのサイクル用に−ＢＵＳＹを駆動する。このようにしてプロセッサＰＵ０は、偶数メモリＭ０からの対応するライン１をフェッチするためにメモリバス１１０にアドレスＡＤＤＲを伴った指令ＣＭＤを入れる。図１１のＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨで示されるようにプロセッサＰＵ１のキャッシュディレクトリで照合無しＮＯ ＭＡＴＣＨが生じる。
【００６６】プロセッサＰＵ１用の効果のある許可ＧＲＡＮＴは、−ＢＵＳＹをオフにした後にサイクル４で活性となる。プロセッサＰＵ１は選択サイクルＳＥＬＥＣＴを偶数オペレーションの指令サイクルとデータサイクルの間のスペースに置く。このスペースはサイクル３の終わりからサイクル１０の初めまで広がり、偶数メモリバンクＭ０の内部配列にアクセスするため、またアドレスＡＤＤＲによって特定された必要なデータをその内部バッファに入れるために必要な時間によるものである。プロセッサＰＵ１の要求ＲＥＱＵＥＳＴ ＯＤＤが遅れて来ると、サイクル９で最も遅い可能性がある有効な許可ＧＲＡＮＴが発生する。その時から、図１に示した制御ライン１１２に対応するＸＦＥＲ ＤＡＴＡ ＥＶＥＮによって抑制される。どのプロセッサでも照合無しＮＯ ＭＡＴＣＨとされており、図９に示した例の場合のようにキャストアウトが起こらないのでＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮおよびＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＯＤＤはそれぞれ最も早い可能性があるサイクル、すなわちサイクル５および８で活性となる。信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮおよびＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＯＤＤは制御ライン１１４および１１５を経てそれぞれ送られる。偶数ＢＳＭカードＭ０は、通常の初期アクセス時間の後にバス１１０にデータＤＡＴＡ ＥＶ．を供給する。奇数ＢＳＭカードＭ１は、図１１で示すようにサイクル１４で最後のデータショット４の送信の後の最後のデータサイクルを内部メモリ信号が示すまで待つ。つづいて奇数ＢＳＭカードは図１に示した制御ライン１１３に対応するＸＦＥＲ ＤＡＴＡ ＯＤＤをオンにする。このＤＡＴＡＯＤＤのデータ移送は１サイクル後のサイクル１６で開始する。
【００６７】このタイミングは、２つのラインフェッチオペレーションがたった１９サイクルで行われることを示している。プロセッサのバスへのアクセスのインターリーブがなしでは、同じオペレーションは２＊１４サイクルをとる。このようにバス処理能力はかなり増大する。
【００６８】バスインターリーブの他の価値のある効果は図１０に示されている。すなわち、奇数要求ＲＥＱＵＥＳＴ ＯＤＤによる有効な許可ＧＲＡＮＴはサイクル８で可能であり、奇数ラインフェッチオペレーションが起され、メモリの内部アクセス時間によりサイクル２１で終結する。信号ＬＡＴＣＨ： ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹによって示されたようにサイクル２４まで偶数ＢＳＭカードＭ０が多忙なので、インターリーブなしで、奇数要求による新たな選択ＳＥＬＥＣＴはサイクル２６以前に可能とはならない。
【００６９】
【発明の効果】図１２では本発明によるプロセッサシステムの相対的に向上した能力を示す。本図の曲線は第ｎ番の多重プロセッサに基づく多重プロセッサシステムの相対能力を示す。実線は、バスインターリーブなしで、１６ｋＢキャッシュメモリの第１レベルＬ１のみ有する多重プロセッサシステムの能力を示す。破線は第２レベルＬ２キャッシュメモリを有する上記に対応する曲線を示す。最後の点線は、Ｌ２キャッシュメモリおよび改良されたバスシステムを有する本発明による多重プロセッサシステムの増大した能力を示す。
【００７０】本発明によって、多重プロセッサシステムにおける共通バスに対するアクセスを効率的に許可する方法とそのシステムが提供される。
【図面の簡単な説明】
【図１】本発明による多重プロセッサシステムを示す概略構成図である。
【図２】多重プロセッサシステムの主メモリにおけるデータの分散を示す概略図である。
【図３】本発明による調停装置を示すブロック図である。
【図４】本発明による調停回路の望ましい実施例を示す回路図である。
【図５】本発明による調停方法を示すフローチャートである。
【図６】本発明による調停方法を示すフローチャートである。
【図７】バスオペレーションの１例を示すタイミングダイヤグラムである。
【図８】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図９】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１０】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１１】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１２】本発明によるプロセッサシステムの相対的に向上した能力を示す線図である。
【符号の説明】
ＰＵ プロセッサ
ＤＭＡ 直接記憶アクセス
Ｍ０ メモリバンク
Ｍ１ メモリバンク
１１０ メモリバス
１１１ 制御信号ライン
１１２ 制御信号ライン
１１３ 制御信号ライン
１１４ 制御信号ライン
１１５ 制御信号ライン
１１６ 制御信号ライン
１１７ 制御信号ライン
【０００１】
【産業上の利用分野】本発明は２個以上のプロセッサ、記憶手段、そのプロセッサと記憶手段の間で情報をやりとりするためのバス手段から構成する多重プロセッサシステムに関する。さらに、本発明は多重プロセッサシステム内の共通バス手段へのアクセスを許可する手段に関する。
【０００２】
【従来の技術】１本以上のバスによって相互接続されている複数のエレメントから構成した分散オペレーションシステムにおいて、２個以上のエレメントがこのバスを同時に使用しようとする時、どのエレメントが最初にバスを使用するか決定する調停方法が必要となる。従来技術において、プロセッサとして機能するエレメント、大容量メモリ、入出力制御装置等から成るこのシステムを相互接続するための種々の方法や装置が知られている。
【０００３】従来技術のバス調停方法の一例として、同時に１本のバスを使用しようとする全てのエレメントと通信する中央調停装置がある。この中央バス調停装置は最優先権を有するエレメントを決定し、この最優先権を有するエレメントがバスを使用することを許可する指令信号を送る。このタイプのシステムの重大な欠点は、アクセスの要求を出しているエレメントから中央バス調停装置への送信、あるいはその逆の送信が時間をかなり必要とし、システム全体のオペレーション速度を低下させる原因となっていることである。
【０００４】バス調停方法の他の従来例は、環状連鎖（デイジー・チェイン）と称されるものがある。この方法では、優先順位にしたがってエレメントからエレメントへバス有効信号が送られる。バスにアクセス希望のエレメントはその信号を捕獲し、それによってバスにアクセスできる。これも比較的遅い調停方法である。
【０００５】バス調停方法の３番目の従来例は、主データバスから分離した信号ラインのパルス列として、各装置にその優先コードを同時に送るというものである。その信号ラインの番号は、使用するナンバリングシステムとコーディングシステムによって決定する。パルスコーディングを使用するなら、そのパルスは各装置のカウンタに送られる。装置がその優先コードに等しいカウントを得ると、一つの調停が成立し、主データラインへのアクセスが得られる。装置カウンタで得た優先番号がその装置の優先番号と一致しない時は、その装置は調停オペレーションから撤退する。しかし、このバス調停方法は別の信号ラインやインターフェース回路が必要となる。すなわち、選択したナンバリングシステムとコーディング技術によって決められた信号ラインやインターフェース回路の番号で装置の優先コードを送ったり、検索するためのものである。この従来例は米国特許出願第４，４０２，０４０号に記載されている。
【０００６】米国特許出願第４，６２１，３４２号には、多数のコンポーネントからのアクセス要求を決める調停回路についての記載がある。この調停装置は、各装置内で論理ネットワークに接続したラインに分割した分岐バイナリ構造の優先バスによってチェーン内で相互接続されるもので、論理ネットワークも優先コードレジスタから拡張した内部バスに接続している。この優先バスのラインは通常、ゼロポテンシャルであり、任意の装置において他のコンポーネントからのアクセス要求の存在の下、そのレジスタに接続させ、そのレジスタの内容とそのバスのコードが等しいか否かをその論理ネットワークが決定し、等しい時はその装置の制御部によって該当コンポーネントがデータバスにアクセス可能となる。
【０００７】
【発明が解決しようとする課題】上記の従来技術に共通する欠点は、共通バスに接続するプロセッサの数の増加に対してシステム能力が直線的に増大しないことである。以上に鑑み、本発明の目的は多重プロセッサシステムの改良と、多重プロセッサシステムにおける共通バスに対するアクセスを許可する方法の改良である。
【０００８】
【課題を解決するための手段】多重プロセッサシステムにおけるバス調停は、システム全体の能力に影響を与えるので重大な事柄といえる。上記の従来方法において、バス調停の問題はすでに解決されており、１つのエレメントのみが同時にバスにアクセスできる。たとえば、プロセッサが主メモリからデータをフェッチするためにバスを介して主メモリに指令を発するなら、このバスはデータフェッチオペレーションを実行する時間、この要求を出したプロセッサに独占的に割り当てられてしまう。
【０００９】反対に、本発明のコンセプトはメモリへのバス関与（あるエレメントがバスを使用欲求すること）について多重アクセスを可能とする。たとえば、第１プロセッサがメモリへのアクセス要求を起こすと、バスへのアクセスは本発明による調停手段によって許可される。そして、プロセッサは、例えば、バスを介してそのメモリからデータをフェッチするためにその指令をメモリに入れる。メモリがその指令を受けると、メモリの内部記憶アレー（internal storage array）から所望のデータのフェッチを開始し、内部バッファにそのデータを入れる。同時に、要求元のプロセッサはメモリからのデータを受ける態勢に入る。所望のデータがメモリのバッファに存在の後、そのデータは１回乃至それ以上、バスを介してプロセッサへ送られる。
【００１０】本発明によれば、メモリの内部記憶アレーへのアクセスに要する時間は有益に使われる。第１プロセッサがメモリに指令を発した後、メモリが多忙なのでバスはこの第１プロセッサに割り当てられていても使用されない。この期間、メモリはまだ多忙だが、第２バス関与者はメモリへの指令を発するためにこのバスへのアクセスを許可される。これは、本発明の方法によりメモリが２以上のメモリバンクに論理的に分割されるので可能となる。こうして、第１プロセッサが第１メモリバンクにアクセスする時、第２プロセッサは第１バンクが多忙でも第２バンクにアクセスできる。バスへの第２アクセスもメモリへのデータフェッチ指令によるものなら、第１バンクは第２バンクより若干早くバッファ内に要求データを有することになる。すなわち、第１バンクのバッファ内に記憶させたデータは、そのデータを要求した第１プロセッサに送られ、第２バス関与者によって要求された第２バンクのバッファに記憶されたデータがその後に続く。もし、内部記憶アレーへのアクセスや要求データの内部バッファへの記憶に要する時間が十分に長ければ、この時間遅れ内に多重許可が行われることもある。
【００１１】本発明の第一の特徴によれば、プロセッサのようなバス関与者の所定順位に基づいた調停手段によって調停が実施される。この調停手段は、複数のラッチのようなプロセッサの要求の待ち行列を記憶する手段を有する。各バンクおよび各プロセッサに対し、上記調停手段に記憶させた待ち行列があり、それによってバンクの一つに対するプロセッサからのアクセス要求を、以下に述べる特定の条件下でのみ対応する待ち行列に入れることになる。すなわち、第一に、高い順位のプロセッサからの要求が既に待ち行列に入っている必要がある。また、第二に、こうした要求が待ち行列に入ってない場合に、低い順位のプロセッサの要求がまだ待ち行列に入ってないことが必要である。
【００１２】要求が待ち行列に入れられれば、待ち行列に入っているより高い順位のプロセッサからの要求がないという条件を満たせば、その要求に引き続いて認可される。上記バンクの各々に対する待ち行列があるので、異なったバンクの各々に対する後続のアクセス要求に対する許可も発生する。
【００１３】全ての関与者を相互接続する中央調停装置によって、この調停を現実のものとすることが可能である。この場合には、各バス関与者はバスを介してバンクの一つへのアクセス要求を中央調停装置に送るために、中央調停装置に相互接続させる。さらにこの場合、中央調停装置がバスへのアクセスを許可するためにバス関与者の各々と相互接続することが必要である。
【００１４】しかし、配線長さを最短にすることが要求される場合には、分散調停装置が有利である。この場合、バス関与者の各々はメモリのバンクの各々に対する専用の調停装置を持っている。
【００１５】本発明の望ましい実施例によれば、各プロセッサは１個以上の専用で高速ハードウェア管理のバッファ、たとえばキャッシュを有する。多重プロセッサシステムでは、同一の主記憶装置を共有する多くのプロセッサが存在できる。それゆえ、アクセスが発生する時、各プロセッサは常に最新のデータバージョンを得ることが求められる。この要求から、しばしばキャッシュの一致問題として知られているキャッシュ間のデータ整合性のハードウェア制御が採用されることになる。
【００１６】米国特許出願第４，７７５，９５５号に記載のように、従来技術の多重プロセッサシステムには種々のタイプのキャッシュがある。その一タイプはストア−スルーキャッシュというもので、常に下位レベルの記憶階層に対しデータの変化を更新するために、主記憶装置または第２レベルのキャッシュに直接データを記憶させるプロセッサに干渉することがない。主記憶装置に対し記憶を更新する際、適切な相互問合せ動作が行われ、その記憶に加入するプロセッサのキャッシュ以外のキャッシュからのキャッシュラインの複写を無効とする。通常のストア−スルー構造は、データ記憶を行なうために主記憶装置のバンド幅が必要であり、通常全てのプロセッサ記憶装置の要求の１０から２０パーセントの間に平均値がある。
【００１７】他のタイプのキャッシュ構造はストア−インキャッシュというものがあり、米国特許出願第３，７３５，３６０号および第３，７７１，１３７号等に記載がある。ストア−インキャッシュのディレクトリは米国特許出願第４，３９４，７３１号に詳細な記載があり、ストア−インキャッシュの各ラインが排他的読取り専用フラッグビットによって共有可能に制御された多重プロセッサを持っている。ストア−スルーとストア−インキャッシュの主な違いは、ストア−インキャッシュ内の全ての記憶動作はキャッシュ自体に対して行われるので、記憶したラインがストア−インキャッシュ内になければキャッシュミスを発生する。通常、ラインがキャッシュから取り除かれる時のみキャッシュライン変更情報が主記憶装置に更新される。結果として、ストア−インキャッシュ構造は、首尾一貫した制御をより複雑にし、キャストアウトというペナルティを生じる代わりに、主記憶装置バンド幅の減少という要求を達成する。ここで、キャストアウトは１台のプロセッサからのデータアクセスが別のプロセッサのキャッシュ内で修正されたラインを見つけた場合に生じる。
【００１８】種々のキャッシュの首尾一貫した制御メカニズムがある。典型的な例は米国特許出願第４，７７５，９５５号に記載のグローバルディレクトリ、同報通信、メモリタグ付け等である。グローバルディレクトリの方法では、記憶装置制御エレメントはプロセッサのキャッシュディレクトリの複写を含み、キャストアウト判断はより能率良く解決される。同報通信の方法は、アクセスがローカルキャッシュで解決できない時は、プロセッサからの記憶要求を他の全てのプロセッサに発送する。メモリタグ付けの方法は、主記憶装置内の各ラインにタグをつけ、どのプロセッサが現在キャッシュのラインを持っているか示す。
【００１９】他の取り得る方法は、あるデータの一貫性についてのソフトウェア制御を有することであり、キャストアウト制御の効果的な実行が強制される。この考え方は、他のプロセッサからの記憶を介してデータ汚染の危険がある時、専用のキャッシュ以外のラインをフラッシュしてしまうことである。こうした汚染は、例えば目的がプロセッサを実行するタスクによって開放され、他のプロセッサのタスクがリソースを得て改変する時に発生する。多くのコンピュータ構造では、キャッシュ以外のデータラインをフラッシュするための命令がある。こうしたキャッシュをフラッシュするという命令は、キャッシュから更新するラインアドレスレンジを特定することによって作られる。こうした方法は、ソフトウェア、例えばコンパイラやプログラマに対しフラッシュ用にアドレスしたレンジのトラックを保持するように強いる。アドレスレンジはソフトウェアにおける論理目的の意味を持たない仕様書である。それゆえ、こうしたキャッシュのフラッシュ命令は記憶システムをソフトウェアに対して透明性が少ないものとする。
【００２０】キャッシュの首尾一貫した制御については、数件の技術が知られている。例えば米国特許出願第４，４８４，２６７号には、従来のキャッシュの首尾一貫した制御機構のバリエーションについての記載がある。それは、将来の相互問合せや、やりとりを減少させるためにあるキャッシュラインがストア−スルーの対象となりうるかどうかを動的に判断することを試みている。このテーマでは、従来のグローバル記憶制御エレメントのディレクトリ制御が、無効化を実施するために必要である。
【００２１】キャッシュの首尾一貫した制御の他の技術は、例えば米国特許出願第４，２９３，９１０号、第４，４００，７７０号、第４，４００，７７３号、第４，３９９，５０４号、第４，０９９，２４３号等に記載がある。データの整合性を維持するための考え方はＧ．Ｄｏｅｔｔｌｉｎｇ著「Ｄａｔａ Ｃｏｎｓｉｓｔｅｎｃｙ ｉｎ ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ ｗｉｔｈ Ｓｔｏｒｅ−Ｉｎ Ｃａｃｈｅ Ｃｏｎｃｅｐｔ」（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ ａｎｄ Ｍｉｃｒｏｐｒｏｇｒａｍｍｉｎｇ ３２（１９９１）２１５−２２０，Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ）という題の論文によって知られている。この論文は、各プロセッサに備えつけたキャッシュによって多重プロセッサシステムにおけるデータ整合性の維持問題を記したものである。共通のシステムリソースを使用していかなる環境下でもデータの完全性を得、キャッシュ相互問合せ用の付加を低く維持するために特別な注意が払われる。加えて、ストア−インキャッシュのコンセプトを使用してメモリアクセスへの待ちサイクルを減少させる。上記の従来技術によるキャッシュのコンセプトのどれかを本発明による多重プロセッサシステムで用いられるとしても、上記論文のＧ．Ｄｏｅｔｔｌｉｎｇによるコンセプトを採用することは特に価値がある。
【００２２】
【実施例】以下、添付図面を参照にして本発明の実施例を説明する。図１は本発明による望ましい実施例の構造を示す。すなわち、直接記憶アクセス（ＤＭＡ）ユニットと同じように複数のプロセッサＰＵ０、ＰＵ１、ＰＵ２、・・・ＰＵｎを、メモリバス１１０および制御信号１１１、１１２、１１３、１１４、１１５によって共通記憶手段Ｍ０、Ｍ１に接続する。この場合、記憶手段はランダムアクセスメモリ（ＲＡＭ）である。
【００２３】ＤＭＡユニットはメモリデータへの入力／出力要求を制御するＩ／Ｏアダプタであり、メモリバス１１０へのアクセスは調停手段によって制御される。本発明によるこの実施例では、各プロセッサとＤＭＡユニットはメモリバンクＭ０、Ｍ１の各々に対する調停装置を有する。この調停は制御信号１１６、１１７、１１８に基づいて行われる。
【００２４】図１に示した本発明による実施例では、メモリは２個のバンクＭ０、Ｍ１に分割されている。各メモリバンクＭ０、Ｍ１は、この例では１６バイトワイドの共通メモリバス１１０によってバス関与者に相互接続される。さらに、メモリバンクは制御信号ライン１１１、１１２、１１３、１１４、１１５によってバス関与者に相互接続される。この制御信号はバスプロトコルを確立するために必要である。調停手段を伴ったバスプロトコルはバス関与者のバスアクセスを制御するためのものである。制御信号ライン１１６、１１７は、調停装置間でバス関与者のバスアクセス要求を連絡するための別のバスである。制御信号ライン１１６はメモリバンクＭ０へのアクセス要求を送信し、制御信号ライン１１７はメモリバンクＭ１へのアクセス要求を送信する。さらに、バス関与者の調停装置は別の制御信号１１８によって相互接続される。メモリバス１１０は制御信号ライン１１１、１１４、１１５、１１６、１１７、１１８と同様に双方向であり、制御信号１１２と１１３は図１の矢印で示されるように一方向である。
【００２５】図２は、メモリアドレスが２個のバンクＭ０、Ｍ１にどのように分散されるか示したものである。これは図２に示すようにＭ０、Ｍ１をボックス形状として表わす。この箱内の各列は、ボックスＭ０の最下段の最も低いアドレスでスタートする記憶ライン１を示す。この例では、ラインサイズが６４バイトと仮定する。第１ラインＬ１はメモリバンクＭ０のアドレス０でスタートし、一方第２ラインはメモリバンクＭ１の１６進表記法でアドレス６４または４０によってスタートする。図２R>２のボックスＭ０、Ｍ１の数は１６進法の対応する記憶ラインのスタートアドレスを示す。ラインＬ１、Ｌ２、・・・、Ｌｉ−１、ＬｉはメモリバンクＭ０、Ｍ１に交互に割り当てられる。こうしてメモリバンクＭ０、Ｍ１から成る主メモリは２個の異なったバンクに論理的に分割される。メモリバンクＭ０、Ｍ１は１個の主メモリ装置に含まれることもある。また、偶数および奇数基本記憶モジュール（ＢＳＭ）カードのような物理的に分離させたハードウェアユニットでも可能である。
【００２６】メモリバスの負荷が高い状況下において２個以上のバンクが存在することの利点は「バスインタリーブ作用」である。１バス関与者は１バンクを選択でき、最初のアクセス時間、すなわち、記憶カードが内部アレーにアクセスしそのフェッチバッファを満たすための時間の間、別のバンクが別のバス関与者によって選択されることが可能である。この例では、初めのバンクから、続いてその次のバンクからのライン転送がそれぞれ単発で行われる。この例は各転送につき１６バイトとする。
【００２７】図３は本発明による調停装置の例を示す。図３の調停装置は偶数のメモリカードＭ０、この場合は基本記憶モジュール（ＢＳＭ）、に対する調停を制御する。各プロセッサは図３に示した調停装置を有し、同様に奇数メモリバンクＭ１にアクセスするための他の調停装置を有する。図３に示した例では、１セットが４台のプロセッサＰＵ０乃至ＰＵ３とする。信号ラインＲＥＱ ＰＵ０乃至ＲＥＱＰＵ３は図１に示した制御信号ライン１１６の一部を形成する。たとえばプロセッサＰＵ１がメモリバス１１０にアクセスする必要があるなら、要求ラインＲＥＱ ＰＵ１を高位にする。信号ラインＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３は対応する回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３に接続されている。この回路は出力ｑ０乃至ｑ３を有する。また、この出力は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３への入力として作用する。
【００２８】回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３はプロセッサＰＵ０乃至ＰＵ３の要求を記憶したりラッチする機能を有する。要求が記憶されたとき、対応する出力ｑが表示される。ｓｕｐｐ入力信号が流動状態にあれば、対応するプロセッサの要求は対応する回路に記憶されない。しかし、ｅｎ入力信号が活動状態であれば、他のｓｕｐｐの状態に関わりなく回路は対応するプロセッサの要求を記憶することが可能となる。図３に示された最後の回路ＬＴ ＰＵ３はこうした別の入力を持たない。このケースにおけるプロセッサのあらかじめ決めた順位付けがＰＵ０、ＰＵ１、ＰＵ２、ＰＵ３で、ＰＵ０が最も高い優先順位でＰＵ３が最も低い順位であるという理由による。したがって最も低い順位のＰＵ３の要求は、他のプロセッサの要求に関係なく対応する回路ＬＴ ＰＵ３に記憶あるいはラッチされる。各信号ｑ０乃至ｑ３は、対応する回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３に要求が記憶されたか否かを示すものである。信号ｑ０乃至ｑ３は信号ＰＵμ ＧＲＡＮＴＥＶ ＲＡＷを発生させる回路３１に送られる。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹとＢＳＭ ＣＭＤはＡＮＤ／ＩＮＶＥＲＴゲート３２に送られ、信号−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤと−ＬＡＳＴ ＢＵＳ ＣＯＭＭＡＮＤＯＤＤはＡＮＤ／ＩＮＶＥＲＴゲート３３に送られる。ＡＮＤ／ＩＮＶＥＲＴゲート３２、３３の出力はＡＮＤゲート３４に送られる。ＡＮＤゲート３４の出力も回路３１に送られる。回路３１の出力、すなわち信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷは信号ＢＵＳ ＢＵＳＹと−ＸＦＥＲ ＤＡＴＡ ＯＤＤと同様にＡＮＤゲート３５に送られる。ＡＮＤゲート３６の入力は信号−ＸＦＥＲ ＤＡＴＡ ＥＶ、ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷ、−ＢＵＳ ＢＵＳＹである。ＡＮＤゲート３５、３６の出力はＯＲゲート３７に送られる。ＯＲゲート３７の出力は信号ＧＲＡＮＴである。この信号ＧＲＡＮＴは、あるプロセッサについてバスへのアクセスを許可するものである。
【００２９】図４では、本発明による調停回路の望ましい実施例を詳細に明示したものである。主スレーブラッチＬＴ ＰＵ０’、ＬＴ ＰＵ２’、ＬＴ ＰＵ３’は、それぞれ対応するプロセッサＰＵ０、ＰＵ１、ＰＵ２、ＰＵ３の待ち行列に格納されている要求を記憶する。主スレーブラッチに記憶された負の信号は待ち行列に格納された要求である。すべてのラッチ出力が正、すなわち、論理１のときには待ち行列が空である。このラッチへの逆入力は図３の回路３１に送られる信号ｑ０、ｑ１、ｑ２、ｑ３である。
【００３０】図４に示した調停回路の望ましい実施例は図３に示したものとは、図３の回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の入力ｓｕｐｐとｅｎに関して異なっている。図４に示した実施例では、信号 −ｓｕｐｐ（ｑ１）、−ｓｕｐｐ（ｑ２）、−ｓｕｐｐ（ｑ３）は、それぞれラッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’の入力および出力のＯＲ演算の結果発生する。ＡＮＤ／ＩＮＶＥＲＴゲートに送るこれらの信号は、図３の入力ｓｕｐｐに送る信号ｑ１、ｑ２、ｑ３と同じ目的を果たす。ラッチＬＴ ＰＵ１’乃至ＬＴ ＰＵ３’はバイパスされるので、追加の１サイクルを必要とする要求を主スレーブラッチに記憶させるに要する追加時間によらず、回路遅れによってのみＧＲＡＮＴ信号は遅れる。要求ＲＥＱ ＰＵμの消滅で、割り当てられた信号−ｓｕｐｐ（ｑμ）は不活発になり、１マシンサイクルの追加時間遅れがなく高次の順位にあるプロセッサがＧＲＡＮＴ信号を得ることになる。これは、プロセッサＰＵμの要求が消滅したことによる対応するラッチ出力ＬＴ ＰＵμ’が正になる前に、信号−ｓｕｐｐ（ｑμ）がすでに不活発になっているという理由による。したがって、消滅要求はすぐに別の待機中のプロセッサに許可信号を与える。
【００３１】信号−ｓｕｐｐ（ｑμ）が上記方法で発生する他の理由は過剰の遅延パスを避けるためである。この遅延パスは、全ての信号ＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３が同一のマシンサイクルで活発になる時に可能であり、信号ＲＥＱ ＰＵ３がすべての論理を介して−ｓｕｐｐ（ｑ３）として流れ、信号ｑ０乃至ｑ３に影響を与える。
【００３２】ラッチＬＴ ＰＵ０’およびＬＴ ＰＵ１’の出力は信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）であり、これは対応するＡＮＤ／ＩＮＶＥＲＴゲートに送られる。信号−ｅｎ（ｑ０）と−ｅｎ（ｑ１）は図３の回路ＬＴ ＰＵ１とＬＴ ＰＵ２の対応する入力ｅｎに与えられた信号ｑ０とｑ１と同じ目的を果たす。
【００３３】図５および図６を参照にして、図３の調停装置において信号ＧＲＡＮＴがどのように発生するか詳細に説明する。初めに、調停プロセッサＰＵμによる要求がどのように対応の回路ＬＴ ＰＵμに記憶されるかを図５によって説明する。
【００３４】ステップ１において、信号ＲＥＱ ＰＵμはプロセッサＰＵμがメモリバスにアクセスを要求していることを示す。本発明の望ましい実施例では、このメモリは２個のバンクＭ０とＭ１に論理的に分割される。したがって、各プロセッサは各メモリバンクに対して１つの調停装置を有する。図３に示した調停装置は偶数メモリバンク用であり、奇数メモリバンクＭ１の調停装置は示されていない。すなわち、偶数調停装置に接続した信号ＲＥＱ ＰＵμがアクセス要求を示すと、これはプロセッサＰＵμが偶数メモリバンクＭ０にアクセスを要求していることを意味する。信号ＲＥＱ ＰＵμが図５のフローチャートに示されるステップ１でプロセッサＰＵμのアクセス要求を示すと、偶数メモリバンクＭ０への高順位プロセッサＰＵμ＋ｘの要求が対応の回路ＬＴ ＰＵμ＋ｘにすでに記憶されているかどうか次のように判断される。プロセッサの順位はあらかじめ定められ、プロセッサのアドレスによって特定される。ここでは、最低順位のプロセッサアドレスは最高順位に対応する。しかし、プロセッサの順位をつける他の方法も可能である。
【００３５】ステップ２の判断は図３に示された信号ｑ０乃至ｑ３に基づくもので、この信号は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の１個に要求が記憶されているか否かを示すものである。対応の回路ＬＴ ＰＵμ＋ｘにラッチされた偶数メモリバンクＭ０へのアクセス要求を有する、いずれかの高順位のプロセッサがあるとステップ２で判断されると、ステップ３で対応の回路ＬＴ ＰＵμにプロセッサＰＵμの要求を記憶させることが可能となる。例えば、プロセッサＰＵ１が偶数メモリバンクＭ０へのアクセス要求を起こすと、これは図３に示した信号ＲＥＱ ＰＵ１によって示される。高順位プロセッサＰＵ０による要求が対応の回路ＬＴ ＰＵ０にすでに記憶されていることを信号ｑ０が示すと、プロセッサＰＵ１による要求は回路ＬＴ ＰＵ１に記憶される。信号ｑ０は信号ｑ２，ｑ３の状態に関わりなくこの記憶オペレーションを行うことが可能である。
【００３６】ステップ２で、対応の回路ＬＴ ＰＵμ＋ｘに記憶された偶数メモリカードＭ０へのアクセス要求を有する高順位のプロセッサＰＵμ＋ｘがないと判断されると、ステップ４の実施へ移る。ステップ４で、対応の回路ＬＴ ＰＵμ−ｘに記憶された偶数メモリカードＭ０へのアクセス要求を有する低順位のプロセッサＰＵμ−ｘがあるか否か判断する。否という判断であれば、ステップ３が実施され、プロセッサＰＵμの要求は対応の回路ＬＴ ＰＵμに記憶される。一方、あるという判断であれば、プロセッサＰＵμの要求は記憶されない。こうして、ステップ３を実施するための上記条件が満たされるまで要求を出しているプロセッサＰＵμはステップ５で待機しなくてはならない。
【００３７】図３に示した例では、要求を出しているプロセッサはプロセッサＰＵ１であり、回路ＬＴ ＰＵ１は信号ｑ０によって活動化されているわけではない。この場合、低い順位のプロセッサＰＵ２またはＰＵ３の要求が対応する回路ＬＴ ＰＵ２またはＬＴ ＰＵ３に記憶されていることを信号ｑ２またはｑ３のいずれもが示さないという条件下でのみプロセッサＰＵ１の要求が記憶される。
【００３８】別のメモリバンク（この例ではメモリバンクＭ１）にアクセスするプロセッサＰＵμの要求については同じ経過が適応される。このコンセプトはメモリバンクの数に限定されるものではない。
【００３９】図６を参照して、信号ｑ０乃至ｑ３から図３R>３に示した調停回路によって信号ＧＲＡＮＴがどのように発生するのか詳細に説明する。以下において、図３に示す調停装置がプロセッサＰＵ０乃至ＰＵ３の１台に所属すると仮定する。
【００４０】ステップ３の実施後、ステップ６において、高い順位のプロセッサＰＵμ＋ｘの要求が対応する回路ＬＴ ＰＵμ−ｘに記憶されたことを信号ｑ０乃至ｑ３のいずれかが示しているか否か判断する。示すと判断したなら、要求を出しているプロセッサＰＵμはバスＧＲＡＮＴを待たなくてはならず、ステップ６は否という判断を出すまで繰り返し実施される。
【００４１】各バス関与者は信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹを発生するラッチと信号ＯＤＤ ＢＳＭ ＣＡＲＤ ＢＵＳＹを発生するラッチを有する。これらのラッチは図示されていないが、メモリバンクが２個以上のケースでは、各メモリバンク用にこの種のラッチを設ける。信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹは偶数メモリバンクがそれに送られた前の指令によって今だに多忙状態であり、新たな指令をまだ受け取ることができていないことを示す。このようにして、信号ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹは偶数メモリバンクが指令過剰にならないように保護する。
【００４２】要求を出したプロセッサＰＵμが双方向バス１１０に指令を出すことを望んでいる事を信号ＢＳＭ ＣＭＤが示す。メモリを含まないプロセッサの相互問合せにもメモリバスが使用されるので、この指令はメモリオペレーションを含む。
【００４３】各バス関与者は図示されない他のラッチを有する。このラッチは前のバス指令が奇数メモリバンクＭ１を選択したなら督促を発し、−ＬＡＳＴ ＢＵＳ ＣＭＤ ＯＤＤが活性となる。このラッチの逆出力は−ＬＡＳＴ ＢＵＳ ＣＭＤＥＶＥＮと名付けられ、この信号は奇数の要求用の調停装置で使用される。
【００４４】奇数メモリバンクＭ１用の調停装置が回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３のどれかに記憶された要求を持たないとき、書込み過剰信号−ＮＯ ＲＥＱＵＥＳＴＯＤＤあるいは−ＮＯ ＲＥＱＵＥＳＴ ＥＶＥＮのそれぞれが、アクセス許可を得るために有効である。
【００４５】ステップ７では、要求を出しているプロセッサ、又は他のバス関与者が発した最後のバスコマンドが偶数メモリバンクＭ０を選択するものであるか否かを判断する。発したと判断したなら、ステップ８の実行に移る。ステップ８では、偶数メモリバンクＭ０に割り当てられていない調停装置において要求が記憶されているか否かを判断する。記憶されていると判断されたなら、制御はステップ７に戻り、要求ＰＵμは許可が出るまで待たねばならない。上記ステップ７および８は図３に示した信号−ＬＡＳＴ ＢＵＳ ＣＭＤ ＯＤＤおよび−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤにそれぞれ対応する。ＡＮＤ／ＩＮＶＥＲＴゲート３３は、ステップ７あるいはステップ８の条件が満たされる時のみ論理１となる。
【００４６】続いて、ステップ９では偶数メモリバンクＭ０がまだ多忙であるか否かを判断する。多忙であると判断されると、ステップ１０において要求を出しているプロセッサＰＵμの指令がメモリへのアクセスを含んだ指令であるか否かを判断する。含んでいると判断されると、制御はステップ９へ戻され、プロセッサＰＵμは許可が出るまで待たねばならない。ステップ９の条件あるいはステップ１０の条件が満たされていないなら、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが回路３１によって発生する。上記ステップ９、ステップ１０は、入力ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹおよびＢＳＭ ＣＭＤを有するＡＮＤ／ＩＮＶＥＲＴゲート３２によって実施される。ＡＮＤ／ＩＮＶＥＲＴゲート３２および３３の両出力はＡＮＤゲート３４に送られ、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが回路３１によって発生させられるなら、ゲート３４の出力は論理的に高くなる。これはステップ１１に対応する。回路３１は、ＡＮＤゲート３４の出力と信号ｑ０乃至ｑ３に基づいてこの信号を発生させる。回路３１によって発生した信号ＰＵμＧＲＡＮＴ ＲＡＷは信号−ＸＦＥＲ ＤＡＴＡ ＯＤＤおよび−ＢＵＳ ＢＵＳＹと同様にＡＮＤゲート３５に送られる。信号ＸＦＥＲ ＤＡＴＡ ＯＤＤが活性なら、奇数メモリＭ１に出入りのデータが現在バス１１０で送られていることを示す。この信号は図１の制御ライン１１３を経て送られる。偶数データＸＦＥＲ ＤＡＴＡ ＥＶＥＮと等価信号が制御ラインを経て奇数バンクに係る調停装置へ送られる。信号−ＢＵＳ ＢＵＳＹが後に詳細に説明するバスプロトコルに基づいてバス関与者のいずれかによって起こされる。この信号も、信号ＰＵμＧＲＡＮＴ ＯＤＤ ＲＡＷおよびＸＦＥＲ ＤＡＴＡ ＥＶと同様にＡＮＤゲート３６に送られる。信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷの場合と同様のルールに従って信号ＰＵμ ＧＲＡＮＴ ＯＤＤ ＲＡＷが発生する。
【００４７】このようにして、信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷが高く、バスが多忙でなく−ＢＵＳ ＢＵＳＹ、メモリバス１１０を経て奇数メモリバンクＭ１へ出入りするデータがない−ＸＦＥＲ ＤＡＴＡ ＯＤＤ場合に、信号ＧＲＡＮＴがステップ１３で高くなり、奇数メモリバンクＭ０へのアクセス要求により要求を出しているプロセッサＰＵμにバスへのアクセスを許可する。ステップ１２では奇数メモリバンクＭ１へ出入りするデータがあるか否かあるいはバスが多忙か否かを判断する。ある、あるいは多忙という判断なら、要求を出しているプロセッサはＧＲＡＮＴを待ち、ステップ１２は繰り返し実行される。
【００４８】回路３１への追加入力を行うことは特に効果的である。この追加入力は、調停装置および回路３１が属するプロセッサＰＵμを識別するために回路３１に情報を与えることになる。これは、プロセッサＰＵ０乃至ＰＵ３に割り当てられた全ての調停装置に同じハードウェア配列を採用することが可能となる。信号ＰＵμＧＲＡＮＴ ＥＶ ＲＡＷを発生するに必要なハードウェア配列は、対応する入力がある時に奇数メモリバンクＭ１用の対応信号ＰＵμ ＧＲＡＮＴ ＯＤＤＲＡＷを発生させるためにも使用される。信号ＰＵμ ＧＲＡＮＴ ＯＤＤＲＡＷを発生させるため、奇数要求が回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３の入力ＲＥＱ ＰＵ０乃至ＲＥＱ ＰＵ３に加えられる。さらに信号ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹ，−ＮＯ ＲＥＱＵＥＳＴ ＯＤＤ，−ＬＡＳＴ ＢＵＳＣＭＤ ＯＤＤが、それぞれ対応する奇数、偶数信号に対して交換される。これは、回路３１および回路ＬＴ ＰＵ０乃至ＬＴ ＰＵ３を有する調停装置用の基本回路が、調停がプロセッサのどれに使用されるか、またメモリバンクのどれに使用されるかにかかわらず同一である。
【００４９】さらに一般的なケースでは、メモリはメモリバンクの調停数ｎに論理的に分割される。共通メモリバス１１０を利用する調停数ｍのプロセッサがあるなら、各プロセッサはｎ個の基本回路を有する。この基本回路の各々は回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１を有し、あるプロセッサＰＵμの前記基本回路の各々がメモリバンクの１個に割り当てられる。前記基本回路の各々はそのメモリバンク用に図３に示された信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷに対応し、そのメモリバンクに割り当てられた信号を発生する。このＧＲＡＮＴ ＲＡＷ信号の各々は、ＯＲゲート３７によって出力される許可信号ＧＲＡＮＴを発生させるために、ＡＮＤゲート３５または３６の一方に対応するＡＮＤゲートに入力される。メモリバンクの数ｎが２を上回るなら、追加ＡＮＤゲートを各追加バンク用に図３に示した調停回路に加えられる。ＡＮＤゲート３５および３６のケースと同様に、信号−ＢＵＳ ＢＵＳＹがこの追加ＡＮＤゲートに送られる。基本回路が割り当てられたメモリバンクの一つのために発生された信号ＧＲＡＮＴ ＲＡＷを、この基本回路に割り当てられたメモリバンクに現在バスを経て出入りするデータがないという事を示す追加の信号と同様に、さらに追加のＡＮＤゲートに入力する。この信号もＡＮＤゲート３５および３６に入力しなくてはならない。
【００５０】ここで考察したより一般的なケースでは、図５および図６に示したフローチャートが相似的に応用できる。あらかじめ決めた順位をｍ個のプロセッサに割り当てると、図５のフローチャートの論理は変更する必要がない。したがって、あるメモリバンクτへのｍ個のプロセッサＰＵμの一つからのアクセス要求を記憶させる手順は、各基本回路内でこのバンクτに割り当てられた回路ＬＴ ＰＵμに記憶される。図６に示された手順は、ここで考察した一般的ケースでほんのわずか修正される。プロセッサＰＵμのメモリバンクτへのアクセス許可を発生することになるなら、メモリバンクτに割り当てられたプロセッサＰＵμの調停装置の基本回路に属する回路３１によってステップ６、７、８、９、１０が実施される。ステップ６では、同じメモリバンクτにアクセスを要求する高い順位を持つプロセッサのいずれか１台用の回路ＬＴ ＰＵ０乃至ＬＴＰＵｍ−１の１個に要求を記憶させるか否か判断する。ステップ７で行われる判断の基準は、最終バス指令がメモリバンクτにアクセスするか否かであり、ステップ８の条件は別のバンクへの別のアクセス要求が活性か否かということである。
【００５１】一般的ケースでのステップ９の条件は、対応するラッチによって決定されるようにメモリバンクτが多忙か否かであり、一方ステップ１０の条件は要求を出しているプロセッサＰＵμの指令が実際にメモリを含んでいるか否かである。ステップ１２の判断が再び、バス１０に現在データが送信されているか否かを決定するために使われる。一般的ケースで、偶数メモリカードＭ０の信号ＰＵμ ＧＲＡＮＴ ＥＶ ＲＡＷに対応するｎ個のメモリバンクの各々に対し各プロセッサＰＵμが信号ＰＵμ ＧＲＡＮＴ ＲＡＷを発生するため、基本回路をｎ個有することに留意すべきである。その基本回路の各々は、対応するメモリバンクτへのプロセッサのアクセス要求を記憶するため回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１を有する。その回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１に記憶された要求は、この基本回路が割り当てられたメモリバンクτへのプロセッサのアクセス要求の待ち行列を構成する。プロセッサＰＵμの１要求は、上記条件が満たされると対応する待ち行列に入れられる。この待ち行列は、メモリバンクτに割り当てられた基本回路の各々の回路ＬＴ ＰＵ０乃至ＬＴ ＰＵｍ−１に記憶させる。中央調停装置に比べると、要求入力ＲＥＱ ＰＵμと許可信号出力ＧＲＡＮＴ間の論理ゲートや回路配線の数量が少ないので、この分散調停のコンセプトは有利である。それゆえ、要求や許可は同一マシンサイクル内で発生することになる。これは、外部ネットと共にそれぞれ、要求用に１本、許可用に１本の２本の長い遅延パスが必要な中央調停装置では実現できない。
【００５２】図１に示したＤＭＡユニットのメモリバス１１０へのアクセス要求はプロセッサからの要求と同じ方法で処理されるので、ＤＭＡユニットはプロセッサと同じ調停手段を有している。しかし、プロセッサ要求に優先する権利をこのＤＭＡユニットに与えることは有利である。このケースではＤＭＡ要求はプロセッサの要求が消滅する時には常に実現される。これは各調停装置の基本回路の各々へ追加論理エレメントを加え、プロセッサ要求が切られたことを示す信号を発生することによって実現する。
【００５３】本発明の他の望ましい実施例によれば、各プロセッサはバス通過情報を減らすために１レベル以上のキャッシュメモリを有する。プロセッサがレベル１のキャッシュおよびそれより大容量のレベル２のキャッシュを含む時、このシステムの能力はかなり増大する。レベル２キャッシュは、レベル１キャッシュを有するプロセッサと同様にメモリバス１１０へのインターフェースを持ち、２ポートの読取り／書込みキャッシュディレクトリを有する。このアレーは、有効なキャッシュラインごとについてそのラインのアドレスと別のセットの制御ビットを持つ。すなわち、１． 有効ビット ：キャッシュディレクトリのエントリを有効とする。
２． 変更ビット ：キャッシュラインの変更を示す。
３． 多重複写ビット：プロセッサ間の共有キャッシュラインを示す。
【００５４】これはストアーインキャッシュコンセプトを有する多重プロセッサにおけるデータの一貫性を維持するためである。このコンセプトはＧ．Ｄｏｅｔｔｌｉｎｇによる上記引用論文に詳細に説明されており、異なったレベルのキャッシュのコンセプトは省略されるか、キャッシュ間のデータの一貫性を維持するための別のコンセプトが適用されるが、本発明の望ましい実施例で実現される。
【００５５】次に、異なったバスのタイミングダイヤグラムにおけるオペレーションを例として詳細に説明する。図７はプロセッサＰＵ０の偶数メモリカードＭ０からの偶数ラインに対するラインフェッチオペレーションを示す。図７の第１列はこのオペレーションを実施するに必要なマシンサイクル１乃至１４を示す。初めに、要求プロセッサＰＵ０はその要求ラインＲＥＱＵＥＳＴ ＥＶＥＮを起こし、それを偶数メモリカードに割り当てた基本回路の対応する入力ＲＥＱ ＰＵ０に送る。ＰＵ０ ＧＲＡＮＴ ＥＶ ＲＡＷは、図３、図４に示した本発明による調停装置と図５、図６のフローチャートによって与えられる。ＧＲＡＮＴを有効にするため、ＰＵ０がメモリに指令ＣＭＤを送ることを要求すると、ＥＶＥＮ ＢＳＭ ＣＡＲＤ ＢＵＳＹラッチをオフにする必要がある。各プロセッサおよびＤＭＡユニットはこのラッチを持ち、偶数ＢＳＭカードに対する指令サイクルによってセットされ、ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮが２サイクルの間活性である時、リセットされる。同様に、ＯＤＤ ＢＳＭ ＣＡＲＤ ＢＵＳＹラッチはすべてのプロセッサとＤＭＡにおいて存在する。これらのラッチの目的は次のごとくである。すなわち、プロセッサはメモリに対するバスオペレーションを完了しているが、ＢＳＭカードは特に記憶オペレーションに関する新たな指令をまだ受け取っていない状態のとき、ラッチは指令過剰に対してＢＳＭを保護する。したがって、両方のメモリバンクへのアクセス要求が回路ＬＴ ＰＵに待ち行列させてあるなら、調停装置によって偶数メモリバンクおよび奇数メモリバンクに対して交互にアクセスが許可される。
【００５６】プロセッサは図１の制御ライン１１１を経てメモリに送られるＳＥＬＥＣＴでサイクル２に移り、さらに指令ＣＭＤおよびアドレスＡＤＤＲをメモリバスに入れる。これは図７のＭＥＭＯＲＹ ＢＵＳ列に示されている。要求されたラインアドレスが有効ならメモリ初期アクセス時間、すなわち、メモリカードがそのアレーにアクセスしそのフェッチバッファを満たすための時間は、全てのプロセッサによってそのキャッシュディレクトリを捜索するために同時に使用される。これは通常「バス探索」と呼ばれている。図７では照合が成立しなかったとする。これはＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨ列でＮＯ ＭＡＴＣＨによって示される。従って、プロセッサのどれもサイクル４からの共通−ＢＵＳＹ１１８ラインを駆動せず、−ＢＵＳＹがオープンドレーン駆動部によって駆動する。つまり、１個以上の活発な駆動部が負の極性を駆動する。プロセッサのどれもこの信号を駆動しないなら、これは要求を出しているプロセッサに他のプロセッサのどれも必要なデータを送っていないことを示す。このようにして、要求を出しているプロセッサＰＵ０は制御ライン１１４を経て１サイクルの間に偶数メモリカードＭ０に信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを送る。メモリは、準備ができていれば、ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動し、プロセッサに制御ライン１１２を経て対応の信号を送信する。１サイクル後、この例４＊１６バイトでは多数のデータショットがメモリバス１１０を経て送信される。このデータ送信中、信号ＸＦＥＲ ＤＡＴＡ ＥＶＥＮは活性のままである。
【００５７】別のプロセッサでのキャッシュ照合をもちいたラインフェッチオペレーションは図８に示す。この例は上記の図７の例と次の点で異なっている。照合プロセッサのキャッシュ制御論理はサイクル４から−ＢＵＳＹライン（図１の制御ライン１１８）を起動し、そのプロセッサへの同報通信要求を活性化する。同報通信プロセッサは、ＰＵ ＲＥＳＰＯＮＳＥによりその操作状態に依存する可変時間の後で応答することになる。これは要求された内部活動が行われたことを示す。この例では多重複写ビットＭＣがセットされ、図８のラインＢＲＯＡＤＣＡＳＴＣＭＤ内の信号ＳＥＴ ＭＣ ＢＩＴによってに示される。続いて、−ＢＵＳＹラインは、ＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨ中に照合が生じた他のプロセッサによって消滅させられる。
【００５８】要求プロセッサＰＵ０はサイクル４で−ＢＵＳＹライン１１８をサンプルとする。このラインは活性なので、その多重複写ビットＭＣをセットする。ハードウェアエラーの場合にキャッシュが部分的に更新するのを避けるために完全なラインがキャッシュ内にある時、有効なビットは最終サイクルでオンになる。これは信号ＳＥＴ ＶＡＬＩＤ ＢＩＴによって示される。
【００５９】−ＢＵＳＹがオフになるとすぐに信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮが１サイクル用にセットされる。それゆえ、既に用意されたメモリからのデータ転送は遅れることなく、あるいは他のプロセッサ内のキャッシュ照合によってほんの少し遅れるだけである。
【００６０】図８に示した例の２つの変更例は次のａ）とｂ）である。
ａ） 他のプロセッサは照合を有し、多重複写ビットＭＣはその対応するキャッシュディレクトリで既にオン状態にある。こうして他のプロセッサはサイクル４内の１サイクルに対し−ＢＵＳＹを起動するが、そのプロセッサに同報通信要求を割り込ませることはない。
ｂ） 要求プロセッサはＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＳＴＯＲＥを送る。これは記憶サイクルがラインフェッチオペレーションをトリガした事を意味する。ところで、それは照合プロセッサで有効なラインを維持するためには意味がないことになる。それゆえに同報通信指令はＩＮＶＡＬＩＤＡＴＥ ＬＩＮＥであり、要求プロセッサは多重複写ビットＭＣをセットしない。これは前述のＧ．Ｄｏｅｔｔｌｉｎｇによる引用論文に記載されたデータ一貫性に関するコンセプトに対応するものである。
【００６１】次に、キャストアウトを伴ったラインフェッチオペレーションを図９を参照して説明する。このケースでは、他のプロセッサＰＵ３は変更ビットＣとのキャッシュ照合を見つけだす。つまり、プロセッサＰＵ３は−ＢＵＳＹをオンにする。同報通信指令は、メモリ指令がＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＦＥＴＣＨなら、変更ビットＣをリセットし、多重複写ビットＭＣをセットする、というものである。ＬＩＮＥ ＦＥＴＣＨ ＤＵＥ ＴＯ ＳＴＯＲＥについては、ＩＮＶＡＬＩＤＡＴＥ ＬＩＮＥとなる。
【００６２】ＰＵ ＲＥＳＰＯＮＳＥの後、プロセッサＰＵ３はＳＥＬＥＣＴをオンにし、特別なキャストアウト指令ＣＡＳＴ ＯＵＴ ＣＭＤをメモリバスに入れる。これはメモリカードに初めの指令が取り消されたことを示す。したがってＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮはオンにならない。プロセッサＰＵ３は、サイクル１３からメモリバス１１０のラインをロールアウトする。１サイクル前、メモリカードはキャストアウト指令を受信するとＸＦＥＲ ＤＡＴＡ ＥＶＥＮを駆動する。プロセッサＰＵ０はそのデータをそれがメモリから来たときと同様に取る。メモリも同様にそのデータを受ける。その記憶バッファからのデータをメモリの配列に書込むための時間が少し必要となる。メモリは２個のサイクル用にＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを起動し、次の指令に対する準備を示す。
【００６３】図１０を参照にしてラインフェッチ／ライン記憶オペレーションを説明する。このオペレーションは変更したラインをロールアウトして、同じオペレーションで偶数ＢＳＭカードＭ０からフェッチした他のライン用のキャッシュのスペースを確保する。ラインフェッチ／ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲを伴ったライン記憶指令を、ＬＩＮＥ ＦＥＴＣＨ／ＬＩＮＥ ＳＴＯＲＥ ＣＭＤによって示されるように選択サイクルＳＥＬＥＣＴでメモリバス１１０に入れる。そうしてメモリは即座にフェッチアクセスを開始する。他のプロセッサは、ラインフェッチアドレスＬ．Ｆ．ＡＤＤＲで各々のディレクトリを探索する。
【００６４】次のサイクル（サイクル３）では、ライン記憶アドレスＬ．Ｆ．ＡＤＤＲはメモリバス１１０にあり、ロールアウト対象のラインの４つのデータショットが続く（ＬＩＮＥ ＳＴＯＲＥ ＤＡＴＡ）。プロセッサＰＵ０が定義に従ってこの変更したラインの専有者なので、このライン記憶アドレスについての同報通信は起きない。各記憶データサイクルは信号ＸＦＥＲ ＤＡＴＡ ＥＶＥＮを伴っている。この例では他のプロセッサでキャッシュ照合はないと仮定するので、図７を適用する。もしキャッシュ照合があるならば、図８や図９に示したタイミングダイヤグラムを同じように適応する。しかし、初めの６メモリバスサイクルがどの場合でも起きる。記憶バッファの記憶データがフェッチオペレーションが終了する前にはメモリアレー内に書込まれないので、ＬＡＴＣＨ：ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹによって示されるようにメモリカードはそれより長時間多忙となる。
【００６５】図１１には２つのインターリーブしたラインフェッチを示す。プロセッサＰＵ０は要求ＲＥＱＵＥＳＴ ＥＶＥＮを起し、同時にプロセッサＰＵ１は要求ＲＥＱＵＥＳＴ ＯＤＤを起す。プロセッサＰＵ０が初めに効果のある許可ＧＲＡＮＴを得るとし、サイクル３でバスに選択サイクルＳＥＬＥＣＴを入れ、図１にしめした制御ライン１１１、１１８にそれぞれ対応する２つのサイクル用に−ＢＵＳＹを駆動する。このようにしてプロセッサＰＵ０は、偶数メモリＭ０からの対応するライン１をフェッチするためにメモリバス１１０にアドレスＡＤＤＲを伴った指令ＣＭＤを入れる。図１１のＣＡＣＨＥ ＤＩＲ ＳＥＡＲＣＨで示されるようにプロセッサＰＵ１のキャッシュディレクトリで照合無しＮＯ ＭＡＴＣＨが生じる。
【００６６】プロセッサＰＵ１用の効果のある許可ＧＲＡＮＴは、−ＢＵＳＹをオフにした後にサイクル４で活性となる。プロセッサＰＵ１は選択サイクルＳＥＬＥＣＴを偶数オペレーションの指令サイクルとデータサイクルの間のスペースに置く。このスペースはサイクル３の終わりからサイクル１０の初めまで広がり、偶数メモリバンクＭ０の内部配列にアクセスするため、またアドレスＡＤＤＲによって特定された必要なデータをその内部バッファに入れるために必要な時間によるものである。プロセッサＰＵ１の要求ＲＥＱＵＥＳＴ ＯＤＤが遅れて来ると、サイクル９で最も遅い可能性がある有効な許可ＧＲＡＮＴが発生する。その時から、図１に示した制御ライン１１２に対応するＸＦＥＲ ＤＡＴＡ ＥＶＥＮによって抑制される。どのプロセッサでも照合無しＮＯ ＭＡＴＣＨとされており、図９に示した例の場合のようにキャストアウトが起こらないのでＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮおよびＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＯＤＤはそれぞれ最も早い可能性があるサイクル、すなわちサイクル５および８で活性となる。信号ＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＥＶＥＮおよびＡＬＬＯＷ ＸＦＥＲ ＤＡＴＡ ＯＤＤは制御ライン１１４および１１５を経てそれぞれ送られる。偶数ＢＳＭカードＭ０は、通常の初期アクセス時間の後にバス１１０にデータＤＡＴＡ ＥＶ．を供給する。奇数ＢＳＭカードＭ１は、図１１で示すようにサイクル１４で最後のデータショット４の送信の後の最後のデータサイクルを内部メモリ信号が示すまで待つ。つづいて奇数ＢＳＭカードは図１に示した制御ライン１１３に対応するＸＦＥＲ ＤＡＴＡ ＯＤＤをオンにする。このＤＡＴＡＯＤＤのデータ移送は１サイクル後のサイクル１６で開始する。
【００６７】このタイミングは、２つのラインフェッチオペレーションがたった１９サイクルで行われることを示している。プロセッサのバスへのアクセスのインターリーブがなしでは、同じオペレーションは２＊１４サイクルをとる。このようにバス処理能力はかなり増大する。
【００６８】バスインターリーブの他の価値のある効果は図１０に示されている。すなわち、奇数要求ＲＥＱＵＥＳＴ ＯＤＤによる有効な許可ＧＲＡＮＴはサイクル８で可能であり、奇数ラインフェッチオペレーションが起され、メモリの内部アクセス時間によりサイクル２１で終結する。信号ＬＡＴＣＨ： ＥＶＥＮ ＢＳＭＣＡＲＤ ＢＵＳＹによって示されたようにサイクル２４まで偶数ＢＳＭカードＭ０が多忙なので、インターリーブなしで、奇数要求による新たな選択ＳＥＬＥＣＴはサイクル２６以前に可能とはならない。
【００６９】
【発明の効果】図１２では本発明によるプロセッサシステムの相対的に向上した能力を示す。本図の曲線は第ｎ番の多重プロセッサに基づく多重プロセッサシステムの相対能力を示す。実線は、バスインターリーブなしで、１６ｋＢキャッシュメモリの第１レベルＬ１のみ有する多重プロセッサシステムの能力を示す。破線は第２レベルＬ２キャッシュメモリを有する上記に対応する曲線を示す。最後の点線は、Ｌ２キャッシュメモリおよび改良されたバスシステムを有する本発明による多重プロセッサシステムの増大した能力を示す。
【００７０】本発明によって、多重プロセッサシステムにおける共通バスに対するアクセスを効率的に許可する方法とそのシステムが提供される。
【図面の簡単な説明】
【図１】本発明による多重プロセッサシステムを示す概略構成図である。
【図２】多重プロセッサシステムの主メモリにおけるデータの分散を示す概略図である。
【図３】本発明による調停装置を示すブロック図である。
【図４】本発明による調停回路の望ましい実施例を示す回路図である。
【図５】本発明による調停方法を示すフローチャートである。
【図６】本発明による調停方法を示すフローチャートである。
【図７】バスオペレーションの１例を示すタイミングダイヤグラムである。
【図８】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図９】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１０】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１１】バスオペレーションの他の例を示すタイミングダイヤグラムである。
【図１２】本発明によるプロセッサシステムの相対的に向上した能力を示す線図である。
【符号の説明】
ＰＵ プロセッサ
ＤＭＡ 直接記憶アクセス
Ｍ０ メモリバンク
Ｍ１ メモリバンク
１１０ メモリバス
１１１ 制御信号ライン
１１２ 制御信号ライン
１１３ 制御信号ライン
１１４ 制御信号ライン
１１５ 制御信号ライン
１１６ 制御信号ライン
１１７ 制御信号ライン
【特許請求の範囲】
【請求項１】二以上のプロセッサと、二以上のバンクに論理的に分割された記憶手段と、前記プロセッサと前記記憶手段とを接続し情報転送するためのバス手段と、前記バス手段に対してアクセスを許可する調停手段とを有するマルチプロセッサシステムであって、前記調停手段は、第一の前記プロセッサが発する第一の前記バンクに対するアクセス要求を許可し、前記第一のバンクがビジー状態にある間に、第二の前記プロセッサが発する第二の前記バンクに対するアクセス要求を許可することを特徴とするもの。
【請求項２】前記プロセッサは予め定められた優先順位を有しており、前記調停手段は各々の前記バンクごとにそれに対してなされたアクセス要求をキューに保持する手段を包含し、前記アクセス要求の前記キューへの保持は、アクセス要求をなしたプロセッサよりも、ａ）優先順位の高いプロセッサが発した要求が対応する前記キューにすでに保持されていること、または、ｂ）優先順位の高いプロセッサおよび優先順位の低いプロセッサが発した要求が対応する前記キューに保持されていないこと、のいずれかを具備することを条件として行われる、請求項１のシステム。
【請求項３】前記調停手段が分散して設けられており、前記プロセッサの各々が前記バンクの各々に対して割り当てられた前記調停手段を有していることを特徴とした請求項１または請求項２のシステム。
【請求項４】前記マルチプロセッサシステムが最高の前記優先順位に割り当てられたＤＭＡユニットをさらに含み、前記ＤＭＡによる前記バス手段へのアクセス要求が前記プロセッサによるアクセス要求に優先することを特徴とした請求項１、２または３のシステム。
【請求項５】二以上のプロセッサと、二以上のバンクに論理的に分割された記憶手段と、前記プロセッサと前記記憶手段とを接続し情報転送するためのバス手段と、前記バス手段に対してアクセスを許可する調停手段とを有するマルチプロセッサシステムにおいて、一のプロセッサが前記バス手段に対してアクセス許可を得る方法であって、前記一のプロセッサの優先順位を特定するステップと、前記一のプロセッサの優先順位よりも、ａ）優先順位の高いプロセッサに係わる要求が対応する前記キューにすでに保持されていること、または、ｂ）優先順位の高いプロセッサおよび優先順位の低いプロセッサに係わる要求が対応する前記キューに保持されていないこと、を具備していることを条件として、前記一のプロセッサによる第一の前記バンクに対するアクセス要求を第一のキューに保持するステップと、前記第一のキューに前記第一のプロセッサよりも優先順位の高いプロセッサによる前記アクセス要求が保持されていない時は前記アクセス要求に基づいて前記バス手段に対するアクセスを許可するステップと、を含む方法。
【請求項６】ｃ）前記バス手段に対して許可された最後のアクセスは第一の前記バンク以外の前記バンクに対するものであったこと、または、ｄ）前記ｃ）を満たさない場合であって、他の前記キューに前記アクセス要求が保持されていないこと、のいずれかを具備することを条件として前記アクセスを許可するステップを実行する、請求項５の方法。
【請求項１】二以上のプロセッサと、二以上のバンクに論理的に分割された記憶手段と、前記プロセッサと前記記憶手段とを接続し情報転送するためのバス手段と、前記バス手段に対してアクセスを許可する調停手段とを有するマルチプロセッサシステムであって、前記調停手段は、第一の前記プロセッサが発する第一の前記バンクに対するアクセス要求を許可し、前記第一のバンクがビジー状態にある間に、第二の前記プロセッサが発する第二の前記バンクに対するアクセス要求を許可することを特徴とするもの。
【請求項２】前記プロセッサは予め定められた優先順位を有しており、前記調停手段は各々の前記バンクごとにそれに対してなされたアクセス要求をキューに保持する手段を包含し、前記アクセス要求の前記キューへの保持は、アクセス要求をなしたプロセッサよりも、ａ）優先順位の高いプロセッサが発した要求が対応する前記キューにすでに保持されていること、または、ｂ）優先順位の高いプロセッサおよび優先順位の低いプロセッサが発した要求が対応する前記キューに保持されていないこと、のいずれかを具備することを条件として行われる、請求項１のシステム。
【請求項３】前記調停手段が分散して設けられており、前記プロセッサの各々が前記バンクの各々に対して割り当てられた前記調停手段を有していることを特徴とした請求項１または請求項２のシステム。
【請求項４】前記マルチプロセッサシステムが最高の前記優先順位に割り当てられたＤＭＡユニットをさらに含み、前記ＤＭＡによる前記バス手段へのアクセス要求が前記プロセッサによるアクセス要求に優先することを特徴とした請求項１、２または３のシステム。
【請求項５】二以上のプロセッサと、二以上のバンクに論理的に分割された記憶手段と、前記プロセッサと前記記憶手段とを接続し情報転送するためのバス手段と、前記バス手段に対してアクセスを許可する調停手段とを有するマルチプロセッサシステムにおいて、一のプロセッサが前記バス手段に対してアクセス許可を得る方法であって、前記一のプロセッサの優先順位を特定するステップと、前記一のプロセッサの優先順位よりも、ａ）優先順位の高いプロセッサに係わる要求が対応する前記キューにすでに保持されていること、または、ｂ）優先順位の高いプロセッサおよび優先順位の低いプロセッサに係わる要求が対応する前記キューに保持されていないこと、を具備していることを条件として、前記一のプロセッサによる第一の前記バンクに対するアクセス要求を第一のキューに保持するステップと、前記第一のキューに前記第一のプロセッサよりも優先順位の高いプロセッサによる前記アクセス要求が保持されていない時は前記アクセス要求に基づいて前記バス手段に対するアクセスを許可するステップと、を含む方法。
【請求項６】ｃ）前記バス手段に対して許可された最後のアクセスは第一の前記バンク以外の前記バンクに対するものであったこと、または、ｄ）前記ｃ）を満たさない場合であって、他の前記キューに前記アクセス要求が保持されていないこと、のいずれかを具備することを条件として前記アクセスを許可するステップを実行する、請求項５の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図１２】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図１２】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開平６−２１４９６０
【公開日】平成６年（１９９４）８月５日
【国際特許分類】
【出願番号】特願平５−１２２９７３
【出願日】平成５年（１９９３）５月２５日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【公開日】平成６年（１９９４）８月５日
【国際特許分類】
【出願日】平成５年（１９９３）５月２５日
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
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