擬似信号発生回路
【課題】 ＰＬＤの制御回路およびＤＤＳを用いた小規模なハードウェア構成で実現できる擬似信号発生回路において、擬似目標からのレーダ連続パルス受信信号を模擬する際に、目標が移動することで観測される周期的なパルス間位相推移に不連続点が発生する。
【解決手段】 制御回路内で擬似移動目標のパルス間位相推移量を積算するアキュムレータについて、ドップラ周波数成分のみで積算するのではなく、ドップラ周波数成分と送信局部発振波の中心周波数成分を合わせて積算することで、パルス立ち上がり時間が切替わる際でも位相誤差が発生しないようにした。
【解決手段】 制御回路内で擬似移動目標のパルス間位相推移量を積算するアキュムレータについて、ドップラ周波数成分のみで積算するのではなく、ドップラ周波数成分と送信局部発振波の中心周波数成分を合わせて積算することで、パルス立ち上がり時間が切替わる際でも位相誤差が発生しないようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ用送受信装置において、目標からの受信信号を模擬した擬似目標信号を発生する擬似信号発生回路に関するものである。
【背景技術】
【０００２】
擬似目標信号の発生に関しては、様々な発生方法が提案されていることは周知のところである。例えば、ＰＬＤ（Programmable Logic Device）を用いた制御回路とＤＤＳ（Direct Digital Synthesizer）から構成され、レーダ送信波の諸元および目標に応じた擬似目標信号を小規模なハードウェアで実現する回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５８０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＰＬＤからなる制御回路とＤＤＳを用いた擬似信号発生回路は、等間隔で連続送信されたレーダパルス信号が目標から反射して受信される連続受信パルス信号を模擬する際に、パルス間の目標移動距離に相当するパルスの時間推移がＰＬＤおよびＤＤＳの制御更新周期より短いため、制御回路内のドップラ位相アキュムレータでパルス間のドップラ成分の位相回転量を演算して各パルスの開始位相をオフセットさせている。これによって、パルスの立ち上がり間隔が変わらずともドップラ成分によるパルス間位相変動が観測できるようにしている。このとき、送信パルス間隔は、送信パルス生成部の局部発振信号の中心周波数周期および擬似信号発生回路の制御更新周期の整数倍であり、送信局部発振信号の開始位相はパルス間で同じであることを前提としている。
【０００５】
しかしながら、このようにして生成される擬似目標信号においては、送信パルス生成部の局部発振信号の中心周波数（以下、送信局発中心周波数）が、擬似信号発生回路のパルス立ち上がり時間の設定切り替え最小周期に相当する制御更新周波数の整数倍でないと、擬似目標がパルス立ち上がり時間の切り替え点に差し掛かり、立ち上り時間設定を切り替えた際に、次式（１）に示す位相ずれ量の位相不連続点が発生し、理想的な擬似目標信号と差異が生じるという問題がある。
【０００６】
【数１】
【０００７】
本発明は、係る課題を解決するためになされたものであり、ＰＬＤからなる制御回路およびＤＤＳを用いた擬似信号発生回路において、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐこと目的とする。
【課題を解決するための手段】
【０００８】
本発明による擬似信号発生回路は、擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えたものである。
【発明の効果】
【０００９】
本発明によれば、ＰＬＤを用いた制御回路とＤＤＳを用いた擬似信号発生回路において、送信パルス生成部の局部発振信号の中心周波数が、擬似信号発生回路の制御更新周波数の整数倍でなくとも、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１による擬似目標信号発生装置の構成を示すブロック図である。
【図２】本発明の実施の形態２による擬似目標信号発生装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
本発明に係る実施の形態１による擬似信号発生回路は、１つの制御回路（Programmable Logic Device、以下ＰＬＤ）と、１つの周波数シンセサイザ（Direct Digital Synthesizer、以下ＤＤＳ）により構成され、ＰＬＤ内に有する擬似目標情報をＤＤＳに入力して、レーダ用送受信装置のレーダ受信信号上に、連続パルス間で位相不連続点のない擬似目標信号を生成することを特徴とする。以下、図１を用いて実施の形態１による擬似信号発生回路について説明する。
【００１２】
図１は実施の形態１による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はＤＤＳ１と制御回路１２と信号源５０から構成され、擬似信号を入力するレーダ用送受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。
【００１３】
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。信号源５０は、ＤＤＳ１の周波数アキュムレータ２、位相アキュムレータ３、及びＤ／Ａ変換器７に対して、基準クロック信号を入力する。ＤＤＳ１の最小設定周期は、基準クロック信号の周期t=1/fclkである（fclkは基準クロック信号のクロック周波数）。
【００１４】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、ドップラ周波数設定部１３と、ドップラ及び送信局発波位相アキュムレータ１６と、加算器５と、送信中心周波数設定部１７から構成される。これによって、制御回路１２は、制御回路内部に擬似目標信号源を構成している。信号源５０は、制御回路１２に対して基準クロック信号を入力する。制御回路１２の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００１５】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅ｆcで表される周波数（ｆs＋ｆc／2）は、送信局部発振信号の中心周波数に相当する。ドップラ周波数設定部１３は、例えば、擬似信号発生回路を搭載したレーダ用受信装置（自機）と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1を与えるためのドップラ周波数設定値（信号Ｓ１３）を出力する。ドップラ周波数設定値Ｓ１３はドップラ及び送信局発波位相アキュムレータ１６および加算器５に入力される。送信中心周波数設定部１７は、送信局部発振信号の中心周波数（ｆs＋ｆc／2）を与えるための送信中心周波数設定値（信号Ｓ１７）をドップラ及び送信局発波位相アキュムレータ１６に出力する。
【００１６】
ドップラ及び送信局発波位相アキュムレータ１６は、相対速度を持った擬似目標の各パルスの位相オフセット量θ1を求める積分回路である。本位相オフセット量θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、（fd1＋ｆs＋ｆc／2）t＋Φd1で積分され、その出力信号Ｓ１６は擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1は、擬似目標信号発生開始時の第１番目パルスの初期位相オフセット量である。加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３に基づいて、開始周波数ｆsとドップラ周波数ｆd1を加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆd1との和（ｆs＋ｆd1）で表すことができる。
【００１７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔで積分される。ここで、周波数アキュムレータ２の初期周波数f0はゼロとしている。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆd1）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ＋ｆs＋ｆd1）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。また、Ｓ２およびＳ３は擬似目標信号のパルス立ち上がり毎にt=0にリセットされる。
【００１８】
加算器４は、位相アキュムレータ３からの出力位相θと制御回路１２のドップラ及び送信局発波位相アキュムレータ１６からの擬似目標信号の出力位相オフセット量θ1とを加算し、出力信号Ｓ４として和信号（θ＋θ1）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値（出力位相）に対応して振幅データを出力することで、出力位相（和信号（θ＋θ1））を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００１９】
加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（２）で与えられることとなる。位相アキュムレータ３のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt=0にリセットされる。ドップラ及び送信局発波位相アキュムレータ１６からの擬似目標信号の出力位相オフセット量θ1は、連続パルスの第１番目のパルス立ち上がり時からクロック周期ｔ毎に積分した値を各パルス立ち上がり時に更新する。式（２）において、ｔ’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期ｔの整数倍である。
【００２０】
【数２】
【００２１】
この際、Δｆcｔ2はパルス内の周波数変調成分を与え、(ｆs＋ｆd1)t+Φ0はパルス内のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt=0にリセットされる。また、(fd1＋ｆs＋ｆc／2)ｔ’＋Φd1はパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。
このように、ＤＤＳ出力Ｓ７は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。
【００２２】
パルス間の位相変動を与える(fd1＋ｆs＋ｆc／2)ｔ’＋Φd1は、次式（３）のように、ドップラ成分と送信局部発振信号成分に分離できる。
【００２３】
【数３】
【００２４】
ここで、(ｆs＋ｆc／2)ｔ’項に着目すると、連続パルスの各立ち上がり時間間隔が一定であれば、本項の積分値のパルス間変動量は一定値となる。また、擬似目標の移動によりパルス立ち上がり時間間隔が変化した場合は、送信中心周波数（ｆs＋ｆc／2）がパルス立ち上がり時間間隔の更新周波数fclk=1/tの整数倍でない限り、パルス立ち上がり時間間隔に応じて変化し、本項の積分値のパルス間変動量は必ずしも一定値とならない。これに対し従来回路においては、送信中心周波数設定部１７がなく、本項を考慮していないため、パルス立ち上がり時間間隔に変化が生じた際に、パルス間位相変動量にずれが生じ、位相不連続点が発生する可能性があった。
【００２５】
以上説明したとおり、実施の形態１による擬似信号発生回路は、１つの制御回路と、１つのＤＤＳにより構成され、制御回路に送信中心周波数設定部とドップラ及び送信局発波位相アキュムレータを設けて、ドップラ周波数成分と送信局部発振波の中心周波数成分を合わせて積算することで、ＤＤＳから周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳された連続パルス間で、位相不連続点のない擬似目標信号を出力することが可能となる。
【００２６】
実施の形態２．
この発明に係る実施の形態２による擬似信号発生回路は、１つの制御回路（ＰＬＤ）と、１つの周波数シンセサイザ（ＤＤＳ）により構成され、ＰＬＤ内に持つ複数の擬似目標情報からセレクタで所望の擬似目標情報を選択することにより、レーダ受信信号上に、任意の連続パルス間で位相不連続点のない擬似目標信号を発生することを特徴とする。以下、図２を用いて実施の形態２による擬似信号発生回路について説明する。
【００２７】
図２は実施の形態２による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はＤＤＳ１と制御回路１２と信号源５０から構成され、擬似信号を入力するレーダ用受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。
【００２８】
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。信号源５０は、ＤＤＳ１の周波数アキュムレータ２、位相アキュムレータ３、及びＤ／Ａ変換器７に対して、基準クロック信号を入力する。ＤＤＳ１の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００２９】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、図１で説明した擬似信号発生回路に加えて、ＰＬＤ内部にＮ個（Ｎは２以上の自然数）のドップラ周波数設定部とＮ個のドップラ位相アキュムレータとセレクタを備えて、Ｎ個の擬似目標信号源を構成する。すなわち、図２に例示する制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、Ｎ個のドップラ周波数設定部１３−１〜１３−Ｎと、Ｎ個のドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎと、加算器５と、セレクタ１０、１１と、送信中心周波数設定部１７−１〜１７−Ｎから構成されている。信号源５０は、制御回路１２に対して基準クロック信号を入力する。制御回路１２の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００３０】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅ｆcで表される周波数（ｆs＋ｆc／2）は、送信局部発振信号の中心周波数に相当する。
【００３１】
ドップラ周波数設定部１３−１〜１３−Ｎは、例えばそれぞれの擬似信号発生回路を搭載したレーダ用受信装置（自機）と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1〜fdNを与えるためのドップラ周波数設定値（信号Ｓ１３−１〜Ｓ１３−Ｎ）を出力する。ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎはそれぞれのドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎに入力される。また、ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、セレクタ１１に入力される。セレクタ１１は、ドップラ周波数設定部１３−１〜１３−Ｎの中から、いずれか１つの任意のドップラ周波数設定部１３−ｎ（ｎは１〜Ｎの任意の値）からのドップラ周波数設定値Ｓ１３−ｎを選択し、選択したドップラ周波数接待値Ｓ１３−ｎを加算器５に出力する。
【００３２】
なお、セレクタ１１によるドップラ周波数設定値Ｓ１３−ｎの選択指示は、制御回路１２の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。送信中心周波数設定部１７−１〜１７−Ｎは、送信局部発振信号の中心周波数（ｆs＋ｆc／2）を与えるための送信中心周波数設定値（信号Ｓ１７−１〜Ｓ１７−Ｎ）をドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎに出力する。
【００３３】
ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎは、相対速度を持った擬似目標の各パルスの位相オフセット量θ1〜θNを求める積分回路である。本位相オフセット量θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、それぞれ（fd1＋ｆs＋ｆc／2）t＋Φd1〜（fdN＋ｆs＋ｆc／2）t＋ΦdNで積分され、それぞれの出力信号Ｓ１６−１〜Ｓ１６−Ｎは各擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1〜ΦdNは、各擬似目標信号発生開始時の第1番目パルスの初期位相オフセット量である。
【００３４】
ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎの出力Ｓ１６−１〜Ｓ１６−Ｎは、セレクタ１０に入力される。セレクタ１０は、ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎの中から、セレクタ１１で選択したのと同じｎ番目のドップラ及び送信局発波位相アキュムレータ１６−ｎを選択する。セレクタ１０により選択されたドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の位相オフセット量θnは、ＤＤＳ１の加算器４に出力される。
【００３５】
なお、セレクタ１０によるドップラ及び送信局発波位相アキュムレータ１６−ｎの選択指示は、セレクタ１１への切替え制御信号と同期して、制御回路１２の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。
【００３６】
加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３−ｎに基づいて、開始周波数ｆsとドップラ周波数ｆdnを加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆdnとの和（ｆs＋ｆdn）で表すことができる。
【００３７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔで積分される。ここで、周波数アキュムレータ２の初期周波数f0はゼロとしている。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆdn）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ＋ｆs＋ｆdn）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。また、Ｓ２およびＳ３は擬似目標信号のパルス立ち上がり毎にt=0にリセットされる。
【００３８】
加算器４は、位相アキュムレータ３からの出力位相θとセレクタ１０により選択されたドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の出力位相オフセット量θnとを加算し、出力信号Ｓ４として和信号（θ＋θn）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果（出力位相）に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相（和信号（θ＋θn））を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００３９】
加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（４）で与えられることとなる。位相アキュムレータ３のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt=0にリセットされる。ドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の出力位相オフセット量θnは、連続パルスの第１番目のパルス立ち上がり時からクロック周期ｔ毎に積分した値を各パルス立ち上がり時に更新する。式（２）において、ｔ’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期ｔの整数倍である。
【００４０】
【数４】
【００４１】
この際、Δｆcｔ2はパルス内の周波数変調成分を与え、(ｆs＋ｆdn)t+Φ0はパルス内でｎ番目（ｎは１〜Ｎの任意の値）のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt=0にリセットされる。また、(fdn＋ｆs＋ｆc／2)ｔ’＋Φdnはｎ番目（ｎは１〜Ｎの任意の値）のドップラ成分に対するパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。
このように、ＤＤＳ出力Ｓ７は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。
【００４２】
以上説明したとおり、実施の形態２による擬似信号発生回路は、Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０により選択されたドップラ周波数設定値と送信中心周波数設定値との周波数積分により位相を演算するＮ個のドップラ＆送信局発波位相アキュムレータ１６−ｎとを有し、ＰＬＤから成る制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６と、位相−振幅変換器６の出力信号をアナログ信号に変換するＤ／Ａ変換器７と、を有したＤＤＳとから、擬似目標信号発生装置を構成する。
【００４３】
このように構成することにより、ＤＤＳに入力される周波数設定値および位相設定値の中に、ｎ番目の任意の擬似目標信号の周波数および位相を含めるようにＰＬＤから成る制御回路１２を構成することで、周波数変調された局部発振信号にＮ種類（Ｎは２以上の整数）の任意の擬似目標の相対速度に起因する成分が重畳された連続パルス間で位相不連続点のない擬似目標信号を、ＤＤＳから出力することが可能となる。
【符号の説明】
【００４４】
１ ＤＤＳ、２ 周波数アキュムレータ、３ 位相アキュムレータ、４,５ 加算器、６ 位相−振幅変換器、７ Ｄ／Ａ変換器、８ 周波数掃引ステップ設定部、９ 開始周波数設定部、１０,１１ セレクタ、１２ 制御回路、１３ ドップラ周波数設定部、１６ ドップラ＆送信局発波位相アキュムレータ、１７ 送信中心周波数設定部。
【技術分野】
【０００１】
本発明は、レーダ用送受信装置において、目標からの受信信号を模擬した擬似目標信号を発生する擬似信号発生回路に関するものである。
【背景技術】
【０００２】
擬似目標信号の発生に関しては、様々な発生方法が提案されていることは周知のところである。例えば、ＰＬＤ（Programmable Logic Device）を用いた制御回路とＤＤＳ（Direct Digital Synthesizer）から構成され、レーダ送信波の諸元および目標に応じた擬似目標信号を小規模なハードウェアで実現する回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５８０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＰＬＤからなる制御回路とＤＤＳを用いた擬似信号発生回路は、等間隔で連続送信されたレーダパルス信号が目標から反射して受信される連続受信パルス信号を模擬する際に、パルス間の目標移動距離に相当するパルスの時間推移がＰＬＤおよびＤＤＳの制御更新周期より短いため、制御回路内のドップラ位相アキュムレータでパルス間のドップラ成分の位相回転量を演算して各パルスの開始位相をオフセットさせている。これによって、パルスの立ち上がり間隔が変わらずともドップラ成分によるパルス間位相変動が観測できるようにしている。このとき、送信パルス間隔は、送信パルス生成部の局部発振信号の中心周波数周期および擬似信号発生回路の制御更新周期の整数倍であり、送信局部発振信号の開始位相はパルス間で同じであることを前提としている。
【０００５】
しかしながら、このようにして生成される擬似目標信号においては、送信パルス生成部の局部発振信号の中心周波数（以下、送信局発中心周波数）が、擬似信号発生回路のパルス立ち上がり時間の設定切り替え最小周期に相当する制御更新周波数の整数倍でないと、擬似目標がパルス立ち上がり時間の切り替え点に差し掛かり、立ち上り時間設定を切り替えた際に、次式（１）に示す位相ずれ量の位相不連続点が発生し、理想的な擬似目標信号と差異が生じるという問題がある。
【０００６】
【数１】
【０００７】
本発明は、係る課題を解決するためになされたものであり、ＰＬＤからなる制御回路およびＤＤＳを用いた擬似信号発生回路において、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐこと目的とする。
【課題を解決するための手段】
【０００８】
本発明による擬似信号発生回路は、擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えたものである。
【発明の効果】
【０００９】
本発明によれば、ＰＬＤを用いた制御回路とＤＤＳを用いた擬似信号発生回路において、送信パルス生成部の局部発振信号の中心周波数が、擬似信号発生回路の制御更新周波数の整数倍でなくとも、擬似目標のパルス立ち上がり時間の切り替え点における位相不連続点の発生を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１による擬似目標信号発生装置の構成を示すブロック図である。
【図２】本発明の実施の形態２による擬似目標信号発生装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
本発明に係る実施の形態１による擬似信号発生回路は、１つの制御回路（Programmable Logic Device、以下ＰＬＤ）と、１つの周波数シンセサイザ（Direct Digital Synthesizer、以下ＤＤＳ）により構成され、ＰＬＤ内に有する擬似目標情報をＤＤＳに入力して、レーダ用送受信装置のレーダ受信信号上に、連続パルス間で位相不連続点のない擬似目標信号を生成することを特徴とする。以下、図１を用いて実施の形態１による擬似信号発生回路について説明する。
【００１２】
図１は実施の形態１による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はＤＤＳ１と制御回路１２と信号源５０から構成され、擬似信号を入力するレーダ用送受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。
【００１３】
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。信号源５０は、ＤＤＳ１の周波数アキュムレータ２、位相アキュムレータ３、及びＤ／Ａ変換器７に対して、基準クロック信号を入力する。ＤＤＳ１の最小設定周期は、基準クロック信号の周期t=1/fclkである（fclkは基準クロック信号のクロック周波数）。
【００１４】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、ドップラ周波数設定部１３と、ドップラ及び送信局発波位相アキュムレータ１６と、加算器５と、送信中心周波数設定部１７から構成される。これによって、制御回路１２は、制御回路内部に擬似目標信号源を構成している。信号源５０は、制御回路１２に対して基準クロック信号を入力する。制御回路１２の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００１５】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅ｆcで表される周波数（ｆs＋ｆc／2）は、送信局部発振信号の中心周波数に相当する。ドップラ周波数設定部１３は、例えば、擬似信号発生回路を搭載したレーダ用受信装置（自機）と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1を与えるためのドップラ周波数設定値（信号Ｓ１３）を出力する。ドップラ周波数設定値Ｓ１３はドップラ及び送信局発波位相アキュムレータ１６および加算器５に入力される。送信中心周波数設定部１７は、送信局部発振信号の中心周波数（ｆs＋ｆc／2）を与えるための送信中心周波数設定値（信号Ｓ１７）をドップラ及び送信局発波位相アキュムレータ１６に出力する。
【００１６】
ドップラ及び送信局発波位相アキュムレータ１６は、相対速度を持った擬似目標の各パルスの位相オフセット量θ1を求める積分回路である。本位相オフセット量θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、（fd1＋ｆs＋ｆc／2）t＋Φd1で積分され、その出力信号Ｓ１６は擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1は、擬似目標信号発生開始時の第１番目パルスの初期位相オフセット量である。加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３に基づいて、開始周波数ｆsとドップラ周波数ｆd1を加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆd1との和（ｆs＋ｆd1）で表すことができる。
【００１７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔで積分される。ここで、周波数アキュムレータ２の初期周波数f0はゼロとしている。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆd1）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ＋ｆs＋ｆd1）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。また、Ｓ２およびＳ３は擬似目標信号のパルス立ち上がり毎にt=0にリセットされる。
【００１８】
加算器４は、位相アキュムレータ３からの出力位相θと制御回路１２のドップラ及び送信局発波位相アキュムレータ１６からの擬似目標信号の出力位相オフセット量θ1とを加算し、出力信号Ｓ４として和信号（θ＋θ1）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値（出力位相）に対応して振幅データを出力することで、出力位相（和信号（θ＋θ1））を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００１９】
加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（２）で与えられることとなる。位相アキュムレータ３のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt=0にリセットされる。ドップラ及び送信局発波位相アキュムレータ１６からの擬似目標信号の出力位相オフセット量θ1は、連続パルスの第１番目のパルス立ち上がり時からクロック周期ｔ毎に積分した値を各パルス立ち上がり時に更新する。式（２）において、ｔ’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期ｔの整数倍である。
【００２０】
【数２】
【００２１】
この際、Δｆcｔ2はパルス内の周波数変調成分を与え、(ｆs＋ｆd1)t+Φ0はパルス内のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt=0にリセットされる。また、(fd1＋ｆs＋ｆc／2)ｔ’＋Φd1はパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。
このように、ＤＤＳ出力Ｓ７は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。
【００２２】
パルス間の位相変動を与える(fd1＋ｆs＋ｆc／2)ｔ’＋Φd1は、次式（３）のように、ドップラ成分と送信局部発振信号成分に分離できる。
【００２３】
【数３】
【００２４】
ここで、(ｆs＋ｆc／2)ｔ’項に着目すると、連続パルスの各立ち上がり時間間隔が一定であれば、本項の積分値のパルス間変動量は一定値となる。また、擬似目標の移動によりパルス立ち上がり時間間隔が変化した場合は、送信中心周波数（ｆs＋ｆc／2）がパルス立ち上がり時間間隔の更新周波数fclk=1/tの整数倍でない限り、パルス立ち上がり時間間隔に応じて変化し、本項の積分値のパルス間変動量は必ずしも一定値とならない。これに対し従来回路においては、送信中心周波数設定部１７がなく、本項を考慮していないため、パルス立ち上がり時間間隔に変化が生じた際に、パルス間位相変動量にずれが生じ、位相不連続点が発生する可能性があった。
【００２５】
以上説明したとおり、実施の形態１による擬似信号発生回路は、１つの制御回路と、１つのＤＤＳにより構成され、制御回路に送信中心周波数設定部とドップラ及び送信局発波位相アキュムレータを設けて、ドップラ周波数成分と送信局部発振波の中心周波数成分を合わせて積算することで、ＤＤＳから周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳された連続パルス間で、位相不連続点のない擬似目標信号を出力することが可能となる。
【００２６】
実施の形態２．
この発明に係る実施の形態２による擬似信号発生回路は、１つの制御回路（ＰＬＤ）と、１つの周波数シンセサイザ（ＤＤＳ）により構成され、ＰＬＤ内に持つ複数の擬似目標情報からセレクタで所望の擬似目標情報を選択することにより、レーダ受信信号上に、任意の連続パルス間で位相不連続点のない擬似目標信号を発生することを特徴とする。以下、図２を用いて実施の形態２による擬似信号発生回路について説明する。
【００２７】
図２は実施の形態２による擬似信号発生回路の構成を示す図である。図において、擬似信号発生回路はＤＤＳ１と制御回路１２と信号源５０から構成され、擬似信号を入力するレーダ用受信装置の局部発振源を成す。レーダ用送受信装置は、擬似信号発生回路の発生した擬似目標信号を受信し、擬似目標信号の受信によって生成される擬似目標の目標情報を検出する。
【００２８】
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。信号源５０は、ＤＤＳ１の周波数アキュムレータ２、位相アキュムレータ３、及びＤ／Ａ変換器７に対して、基準クロック信号を入力する。ＤＤＳ１の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００２９】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、図１で説明した擬似信号発生回路に加えて、ＰＬＤ内部にＮ個（Ｎは２以上の自然数）のドップラ周波数設定部とＮ個のドップラ位相アキュムレータとセレクタを備えて、Ｎ個の擬似目標信号源を構成する。すなわち、図２に例示する制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、Ｎ個のドップラ周波数設定部１３−１〜１３−Ｎと、Ｎ個のドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎと、加算器５と、セレクタ１０、１１と、送信中心周波数設定部１７−１〜１７−Ｎから構成されている。信号源５０は、制御回路１２に対して基準クロック信号を入力する。制御回路１２の最小設定周期は、基準クロック信号の周期t=1/fclkである。
【００３０】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標成分を含まない。局部発振源の開始周波数fsとパルス内の周波数チャープ幅ｆcで表される周波数（ｆs＋ｆc／2）は、送信局部発振信号の中心周波数に相当する。
【００３１】
ドップラ周波数設定部１３−１〜１３−Ｎは、例えばそれぞれの擬似信号発生回路を搭載したレーダ用受信装置（自機）と擬似目標との相対速度を模擬した、擬似目標信号のドップラ周波数fd1〜fdNを与えるためのドップラ周波数設定値（信号Ｓ１３−１〜Ｓ１３−Ｎ）を出力する。ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎはそれぞれのドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎに入力される。また、ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、セレクタ１１に入力される。セレクタ１１は、ドップラ周波数設定部１３−１〜１３−Ｎの中から、いずれか１つの任意のドップラ周波数設定部１３−ｎ（ｎは１〜Ｎの任意の値）からのドップラ周波数設定値Ｓ１３−ｎを選択し、選択したドップラ周波数接待値Ｓ１３−ｎを加算器５に出力する。
【００３２】
なお、セレクタ１１によるドップラ周波数設定値Ｓ１３−ｎの選択指示は、制御回路１２の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。送信中心周波数設定部１７−１〜１７−Ｎは、送信局部発振信号の中心周波数（ｆs＋ｆc／2）を与えるための送信中心周波数設定値（信号Ｓ１７−１〜Ｓ１７−Ｎ）をドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎに出力する。
【００３３】
ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎは、相対速度を持った擬似目標の各パルスの位相オフセット量θ1〜θNを求める積分回路である。本位相オフセット量θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、それぞれ（fd1＋ｆs＋ｆc／2）t＋Φd1〜（fdN＋ｆs＋ｆc／2）t＋ΦdNで積分され、それぞれの出力信号Ｓ１６−１〜Ｓ１６−Ｎは各擬似目標信号のパルス立ち上がり時に更新される。ここで、Φd1〜ΦdNは、各擬似目標信号発生開始時の第1番目パルスの初期位相オフセット量である。
【００３４】
ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎの出力Ｓ１６−１〜Ｓ１６−Ｎは、セレクタ１０に入力される。セレクタ１０は、ドップラ及び送信局発波位相アキュムレータ１６−１〜１６−Ｎの中から、セレクタ１１で選択したのと同じｎ番目のドップラ及び送信局発波位相アキュムレータ１６−ｎを選択する。セレクタ１０により選択されたドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の位相オフセット量θnは、ＤＤＳ１の加算器４に出力される。
【００３５】
なお、セレクタ１０によるドップラ及び送信局発波位相アキュムレータ１６−ｎの選択指示は、セレクタ１１への切替え制御信号と同期して、制御回路１２の内部で生成される切替え制御信号もしくは何らかの外部装置から入力される切替え制御信号によって行われる。
【００３６】
加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３−ｎに基づいて、開始周波数ｆsとドップラ周波数ｆdnを加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆdnとの和（ｆs＋ｆdn）で表すことができる。
【００３７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔで積分される。ここで、周波数アキュムレータ２の初期周波数f0はゼロとしている。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆdn）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ＋ｆs＋ｆdn）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。また、Ｓ２およびＳ３は擬似目標信号のパルス立ち上がり毎にt=0にリセットされる。
【００３８】
加算器４は、位相アキュムレータ３からの出力位相θとセレクタ１０により選択されたドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の出力位相オフセット量θnとを加算し、出力信号Ｓ４として和信号（θ＋θn）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果（出力位相）に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相（和信号（θ＋θn））を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００３９】
加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（４）で与えられることとなる。位相アキュムレータ３のアキュムレータ出力位相θは、擬似目標信号の毎パルス立ち上がり時にt=0にリセットされる。ドップラ及び送信局発波位相アキュムレータ１６−ｎからの擬似目標信号の出力位相オフセット量θnは、連続パルスの第１番目のパルス立ち上がり時からクロック周期ｔ毎に積分した値を各パルス立ち上がり時に更新する。式（２）において、ｔ’は、各パルスの立ち上がり時間を示しており、その時間間隔はクロック周期ｔの整数倍である。
【００４０】
【数４】
【００４１】
この際、Δｆcｔ2はパルス内の周波数変調成分を与え、(ｆs＋ｆdn)t+Φ0はパルス内でｎ番目（ｎは１〜Ｎの任意の値）のドップラ周波数を含む局部発振信号を与え、これらはパルス立ち上がり時にt=0にリセットされる。また、(fdn＋ｆs＋ｆc／2)ｔ’＋Φdnはｎ番目（ｎは１〜Ｎの任意の値）のドップラ成分に対するパルス毎の位相オフセット量すなわちパルス間の位相変動を与える。
このように、ＤＤＳ出力Ｓ７は周波数変調された局部発振信号に擬似目標の相対速度に起因する成分が重畳されたパルス信号となる。
【００４２】
以上説明したとおり、実施の形態２による擬似信号発生回路は、Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０により選択されたドップラ周波数設定値と送信中心周波数設定値との周波数積分により位相を演算するＮ個のドップラ＆送信局発波位相アキュムレータ１６−ｎとを有し、ＰＬＤから成る制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６と、位相−振幅変換器６の出力信号をアナログ信号に変換するＤ／Ａ変換器７と、を有したＤＤＳとから、擬似目標信号発生装置を構成する。
【００４３】
このように構成することにより、ＤＤＳに入力される周波数設定値および位相設定値の中に、ｎ番目の任意の擬似目標信号の周波数および位相を含めるようにＰＬＤから成る制御回路１２を構成することで、周波数変調された局部発振信号にＮ種類（Ｎは２以上の整数）の任意の擬似目標の相対速度に起因する成分が重畳された連続パルス間で位相不連続点のない擬似目標信号を、ＤＤＳから出力することが可能となる。
【符号の説明】
【００４４】
１ ＤＤＳ、２ 周波数アキュムレータ、３ 位相アキュムレータ、４,５ 加算器、６ 位相−振幅変換器、７ Ｄ／Ａ変換器、８ 周波数掃引ステップ設定部、９ 開始周波数設定部、１０,１１ セレクタ、１２ 制御回路、１３ ドップラ周波数設定部、１６ ドップラ＆送信局発波位相アキュムレータ、１７ 送信中心周波数設定部。
【特許請求の範囲】
【請求項１】
擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えた擬似信号発生回路。
【請求項２】
Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタと、セレクタにより選択されたドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記選択されたドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えた擬似信号発生回路。
【請求項１】
擬似信号源を模擬したドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ及び送信局発波位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えた擬似信号発生回路。
【請求項２】
Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタと、セレクタにより選択されたドップラ周波数設定値と発振源の開始周波数設定値との加算値を出力する加算器と、上記選択されたドップラ周波数設定値と発振源の中心周波数設定値の加算値による周波数積分により位相を演算するドップラ及び送信局発波位相アキュムレータとを有し、ＰＬＤ（Programable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相振幅変換器と、上記位相振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digtal Synthesizer）と、
を備えた擬似信号発生回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１２−２５５７２２（Ｐ２０１２−２５５７２２Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２９２１９（Ｐ２０１１−１２９２１９）
【出願日】平成２３年６月９日（２０１１．６．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月９日（２０１１．６．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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