擬似目標信号発生装置
【課題】 ＰＬＤの制御回路およびＤＤＳを用いた小規模なハードウェア構成で実現できる擬似目標信号発生装置を得る。
【解決手段】 Ｎ個の擬似信号源を模擬したドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０の選択したドップラ周波数設定値の周波数積分により位相を演算するＮ個のドップラ位相アキュムレータ１６−ｎとを有した制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６を有したＤＤＳとを備える。
【解決手段】 Ｎ個の擬似信号源を模擬したドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０の選択したドップラ周波数設定値の周波数積分により位相を演算するＮ個のドップラ位相アキュムレータ１６−ｎとを有した制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６を有したＤＤＳとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レーダ用受信装置において、目標からの受信信号を模擬した擬似目標信号を発生する擬似目標信号発生装置に関するものである。
【背景技術】
【０００２】
擬似目標信号発生装置に関しては、様々な擬似目標信号の発生方法が提案されていることは周知のところである。例えば、レーダ用受信装置において、擬似目標からの受信信号を模擬するのに必要な各種諸元をメモリに記憶し、目標および各種の擬似目標信号を算出する方法が知られている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１−２０１１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の擬似目標信号発生装置は、擬似目標信号源から発生される擬似目標信号と、局部発振器から発生される局部発振信号とを、加算器によりＲＦ（Radio Frequency）信号のままアナログ加算して、擬似目標からの反射信号を模擬した信号を生成する。この場合、擬似目標信号源と加算器をそれぞれ構成するＲＦデバイスが別個に必要となり、ハードウェア規模が大きくなるという問題がある。
【０００５】
また、複数目標を模擬する場合、複数個の擬似目標信号源をセレクタに接続し、セレクタを加算器に接続して、セレクタにより選択された擬似目標信号源からの擬似目標信号と局部発振信号とのＲＦ信号のアナログ加算を行うように構成する。このような構成では、複数個の擬似目標信号源とセレクタをそれぞれ構成するＲＦデバイスが別個に必要となり、ハードウェア規模が更に大きくなるという問題がある。
【０００６】
この発明は、係る課題を解決するために為されたものであり、より小さなハードウェア規模で実現できる擬似目標信号発生装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明による擬似目標信号発生装置は、擬似信号源を模擬したドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、を備えたものである。
【発明の効果】
【０００８】
この発明によれば、ＰＬＤのようなプログラマブルな制御回路を用いて、制御回路内部に擬似目標信号源を構成することができるので、ＤＤＳへの周波数および位相設定値の中に擬似目標信号源の周波数および位相を含めることが可能となり、擬似目標信号源を構成する他の追加のハードウェアが不要となる効果が得られる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
この発明に係る実施の形態１による擬似目標信号発生装置は、一つの制御回路（Programmable Logic Device、以下ＰＬＤ）と、一つの周波数シンセサイザ（Direct Digital Synthesizer、以下ＤＤＳ）により構成され、ＰＬＤ内に有する擬似目標情報をＤＤＳに入力して、レーダ受信信号上に、擬似目標信号を発生することを特徴とする。以下、図１を用いて実施の形態１による擬似目標信号発生装置について説明する。
【００１０】
図１は実施の形態１による擬似目標信号発生装置の構成を示す図である。図において、擬似目標信号発生装置はＤＤＳ１と制御回路１２と信号源５０から構成され、レーダ用受信装置の局部発振源を構成する。
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。ＤＤＳ１は、レーダ用受信装置の局部発振信号源として用いられる。信号源５０は、ＤＤＳ１に対して基準クロック信号を入力する。
【００１１】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、ドップラ周波数設定部１３と、ドップラ位相アキュムレータ１６と、加算器５から構成される。これによって、制御回路１２は、制御回路内部に擬似目標信号源を構成している。信号源５０は、制御回路１２に対して基準クロック信号を入力する（図示せず）。
【００１２】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標信号を含まない。ドップラ周波数設定部１３は、擬似目標と擬似目標信号発生装置（自機）との相対速度を模擬した、擬似目標信号のドップラ周波数fd1を与えるドップラ周波数設定値（信号Ｓ１３）を出力する。ドップラ周波数設定値Ｓ１３はドップラ位相アキュムレータ１６および加算器５に入力される。
【００１３】
ドップラ位相アキュムレータ１６は、擬似目標信号の位相θ1を求める積分回路である。この擬似目標信号の位相θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、fd1ｔ＋Φd1で与えられる。ここで、Φd1は、擬似目標信号の初期位相である。加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３に基づいて、開始周波数ｆsとドップラ周波数ｆd1を加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆ1との和（ｆs＋ｆd1）で表すことができる。
【００１４】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔ+f0で与えられる。ここで、f0は周波数アキュムレータ２の初期周波数である。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆd1）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ+f0＋ｆs＋ｆd1）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。
【００１５】
加算器４は、位相アキュムレータ３からの出力位相θと制御回路１２のドップラ位相アキュムレータからの擬似目標信号の出力位相θ1とを加算し、出力信号Ｓ４として和信号（θ＋θ1）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００１６】
ここで、加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（１）で与えられることとなる。
【００１７】
【数１】
【００１８】
この際、Δｆcｔ2+f0tは周波数変調信号を与え、(ｆs＋ｆd1)t+Φ0はドップラ周波数を含む局部発振信号を与え、fd1ｔ＋Φd1は時間tにおけるドップラ位相を与える。すなわち、DDS出力Ｓ７は周波数変調された局部発振信号に擬似目標信号が混在した信号となる。
【００１９】
このように、実施の形態１による擬似目標信号発生装置は、ＤＤＳ１に入力される周波数設定値および位相設定値の中に、擬似目標信号の周波数および位相を含むため、ＤＤＳ１の出力信号に擬似目標信号を含めることができる。この際、擬似目標信号源を構成するためのＲＦデバイスと擬似目標信号と局部発振信号を加算するためのアナログ加算器を構成するＲＦデバイスとを、別個にハードウェアとして追加する必要はなく、ハードウェア全体として、ＰＬＤとＤＤＳを用いた小規模なハードウェア構成で擬似目標信号発生装置を得ることが可能となる。
【００２０】
実施の形態２．
この発明に係る実施の形態２による擬似目標信号発生装置は、一つの制御回路（ＰＬＤ）と一つの周波数シンセサイザ（ＤＤＳ）により構成され、ＰＬＤ内に持つ複数の擬似目標情報からセレクタで所望の擬似目標情報を選択することにより、レーダ受信信号上に任意の擬似目標を発生することを特徴とする。以下、図２を用いて実施の形態２による擬似目標信号発生装置について説明する。
【００２１】
図２は実施の形態２による擬似目標信号発生装置の構成を示す図である。図において、擬似目標信号発生装置は、ＤＤＳ１と制御回路１２と信号源５０から構成され、レーダ用受信装置の局部発振源を構成する。
ＤＤＳ１は、実施の形態１と同様に、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。ＤＤＳ１は、レーダ用受信装置の局部発振信号源として用いられる。信号源５０は、ＤＤＳ１に対して基準クロック信号を入力する。
【００２２】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、図１で説明した擬似目標信号発生装置に加えて、ＰＬＤ内部にＮ個のドップラ周波数設定部とＮ個のドップラ位相アキュムレータとセレクタを備えて、Ｎ個の擬似目標信号源を構成する。図２の例では、制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、Ｎ個のドップラ周波数設定部１３−１〜１３−Ｎと、Ｎ個のドップラ位相アキュムレータ１６−１〜１６−Ｎと、加算器５と、セレクタ１０、１１から構成されている。信号源５０は、制御回路１２に対して基準クロック信号を入力する（図示せず）。
【００２３】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標信号を含まない。
【００２４】
ドップラ周波数設定部１３−１〜１３−Ｎは、それぞれの擬似目標と擬似目標信号発生装置（自機）との相対速度を模擬した、各擬似目標信号のドップラ周波数fd1〜fdNを与えるドップラ周波数設定値（信号Ｓ１３−１〜Ｓ１３−Ｎ）を出力する。ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、それぞれドップラ位相アキュムレータ１６−１〜１６−Ｎに入力される。また、ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、セレクタ１１に入力される。セレクタ１１は、ドップラ周波数設定部１３−１〜１３−Ｎの中から、何れか１つの任意のドップラ周波数設定部１３−ｎ（ｎは１〜Ｎの任意の値）からのドップラ周波数設定値Ｓ１３−ｎを選択し、選択したドップラ周波数設定値Ｓ１３−ｎを加算器５に出力する。なお、セレクタ１１によるドップラ周波数設定値Ｓ１３−ｎの選択指示は、制御回路１２の内部で生成される切換え制御信号もしくは何らかの外部装置から入力される切換え制御信号によって行われる。
【００２５】
ドップラ位相アキュムレータ１６−１〜１６−Ｎは、それぞれ擬似目標信号の位相θ1〜θＮを求める積分回路である。この擬似目標信号の位相θ1〜θＮは、信号源５０からの基準クロック信号のクロック周期ｔ毎に、fd1ｔ＋Φd1〜fdNｔ＋ΦdNで与えられる。ここで、Φd1〜ΦdNは、各擬似目標信号の初期位相である。ドップラ位相アキュムレータ１６−１〜１６−Ｎは、セレクタ１０に入力される。セレクタ１０は、ドップラ位相アキュムレータ１６−１〜１６−Ｎの中から、セレクタ１１で選択したのと同じｎ番目のドップラ位相アキュムレータ１６−ｎを選択する。セレクタ１０により選択されたドップラ位相アキュムレータ１６−ｎからの擬似目標信号の出力位相θｎは、ＤＤＳ１の加算器４に出力される。なお、セレクタ１０によるドップラ位相アキュムレータ１６−ｎの選択指示は、セレクタ１１への切換え制御信号と同期して、制御回路１２の内部で生成される切換え制御信号もしくは何らかの外部装置から入力される切換え制御信号によって行われる。
【００２６】
加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３−ｎに基づいて、開始周波数fsとドップラ周波数設定値Ｓ１３−ｎのドップラ周波数fdnを加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値fdnとの和（fs＋fdn）で表すことができる。
【００２７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（fs＋fdn）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。この際、位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ+f0＋ｆs＋ｆdn）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。
【００２８】
加算器４は、位相アキュムレータ３からの出力位相θとセレクタ１０により選択されたドップラ位相アキュムレータ１６−ｎからの擬似目標信号の出力位相θｎとを加算し、出力信号Ｓ４として和信号（θ＋θｎ）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６の振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００２９】
ここで、加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（２）で与えられることとなる。
【００３０】
【数２】
【００３１】
この際、Δｆcｔ2+f0tは周波数変調信号を与え、(ｆs＋ｆdn)t+Φ0はｎ番目（ｎは１〜Ｎの任意の値）のドップラ周波数を含む局部発振信号を与え、fdnｔ＋Φdnはｎ番目（ｎは１〜Ｎの任意の値）の時間tにおけるドップラ位相を与える。すなわち、擬似目標信号Ｓ７は周波数変調された局部発振信号に擬似目標信号が混在した信号となる。
【００３２】
このように、実施の形態２による擬似目標信号発生装置は、Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０により選択されたドップラ周波数設定値の周波数積分により位相を演算するＮ個のドップラ位相アキュムレータ１６−ｎとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６と、位相−振幅変換器６の出力信号をアナログ信号に変換するＤ／Ａ変換器７と、を有したＤＤＳとから、擬似目標信号発生装置を構成する。
【００３３】
かくして、ＤＤＳ１に入力される周波数設定値および位相設定値の中に、ｎ番目の任意の擬似目標信号の周波数および位相を含めるようにＰＬＤから成る制御回路１２を構成することで、ＤＤＳ１の出力信号中に、Ｎ種類（Ｎは２以上の整数）の任意の擬似目標信号を含めることができるようになる。
このため、Ｎ個の擬似目標信号源を構成するＮ個のＲＦデバイスと、選択された任意のｎ番目（ｎは１〜Ｎの何れか１つ）の擬似目標信号と局部発振信号を加算するアナログ加算器を構成する１つのＲＦデバイスを、別個のハードウェアとして追加する必要はないので、ハードウェア規模が格段に小さくなる効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】この発明の実施の形態１による擬似目標信号発生装置の構成を示すブロック図である。
【図２】この発明の実施の形態２による制御回路内部にＮ個の擬似目標信号源を持つ擬似目標信号発生装置の構成を示すブロック図である。
【符号の説明】
【００３５】
１ ＤＤＳ、２ 周波数アキュムレータ、３ 位相アキュムレータ、４,５ 加算器、振幅変換器、７ Ｄ／Ａ変換器、８ 周波数掃引ステップ設定部、９ 開始周波数設定部、１０,１１ セレクタ、１２ 制御回路、１３ ドップラ周波数設定部、１６ ドップラ移相アキュムレータ。
【技術分野】
【０００１】
この発明は、レーダ用受信装置において、目標からの受信信号を模擬した擬似目標信号を発生する擬似目標信号発生装置に関するものである。
【背景技術】
【０００２】
擬似目標信号発生装置に関しては、様々な擬似目標信号の発生方法が提案されていることは周知のところである。例えば、レーダ用受信装置において、擬似目標からの受信信号を模擬するのに必要な各種諸元をメモリに記憶し、目標および各種の擬似目標信号を算出する方法が知られている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１−２０１１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の擬似目標信号発生装置は、擬似目標信号源から発生される擬似目標信号と、局部発振器から発生される局部発振信号とを、加算器によりＲＦ（Radio Frequency）信号のままアナログ加算して、擬似目標からの反射信号を模擬した信号を生成する。この場合、擬似目標信号源と加算器をそれぞれ構成するＲＦデバイスが別個に必要となり、ハードウェア規模が大きくなるという問題がある。
【０００５】
また、複数目標を模擬する場合、複数個の擬似目標信号源をセレクタに接続し、セレクタを加算器に接続して、セレクタにより選択された擬似目標信号源からの擬似目標信号と局部発振信号とのＲＦ信号のアナログ加算を行うように構成する。このような構成では、複数個の擬似目標信号源とセレクタをそれぞれ構成するＲＦデバイスが別個に必要となり、ハードウェア規模が更に大きくなるという問題がある。
【０００６】
この発明は、係る課題を解決するために為されたものであり、より小さなハードウェア規模で実現できる擬似目標信号発生装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明による擬似目標信号発生装置は、擬似信号源を模擬したドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、を備えたものである。
【発明の効果】
【０００８】
この発明によれば、ＰＬＤのようなプログラマブルな制御回路を用いて、制御回路内部に擬似目標信号源を構成することができるので、ＤＤＳへの周波数および位相設定値の中に擬似目標信号源の周波数および位相を含めることが可能となり、擬似目標信号源を構成する他の追加のハードウェアが不要となる効果が得られる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
この発明に係る実施の形態１による擬似目標信号発生装置は、一つの制御回路（Programmable Logic Device、以下ＰＬＤ）と、一つの周波数シンセサイザ（Direct Digital Synthesizer、以下ＤＤＳ）により構成され、ＰＬＤ内に有する擬似目標情報をＤＤＳに入力して、レーダ受信信号上に、擬似目標信号を発生することを特徴とする。以下、図１を用いて実施の形態１による擬似目標信号発生装置について説明する。
【００１０】
図１は実施の形態１による擬似目標信号発生装置の構成を示す図である。図において、擬似目標信号発生装置はＤＤＳ１と制御回路１２と信号源５０から構成され、レーダ用受信装置の局部発振源を構成する。
ＤＤＳ１は、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。ＤＤＳ１は、レーダ用受信装置の局部発振信号源として用いられる。信号源５０は、ＤＤＳ１に対して基準クロック信号を入力する。
【００１１】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、ドップラ周波数設定部１３と、ドップラ位相アキュムレータ１６と、加算器５から構成される。これによって、制御回路１２は、制御回路内部に擬似目標信号源を構成している。信号源５０は、制御回路１２に対して基準クロック信号を入力する（図示せず）。
【００１２】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標信号を含まない。ドップラ周波数設定部１３は、擬似目標と擬似目標信号発生装置（自機）との相対速度を模擬した、擬似目標信号のドップラ周波数fd1を与えるドップラ周波数設定値（信号Ｓ１３）を出力する。ドップラ周波数設定値Ｓ１３はドップラ位相アキュムレータ１６および加算器５に入力される。
【００１３】
ドップラ位相アキュムレータ１６は、擬似目標信号の位相θ1を求める積分回路である。この擬似目標信号の位相θ1は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、fd1ｔ＋Φd1で与えられる。ここで、Φd1は、擬似目標信号の初期位相である。加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３に基づいて、開始周波数ｆsとドップラ周波数ｆd1を加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値ｆ1との和（ｆs＋ｆd1）で表すことができる。
【００１４】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。この周波数変調成分Ｓ２は信号源５０からの基準クロック信号のクロック周期ｔ毎に、Δｆcｔ+f0で与えられる。ここで、f0は周波数アキュムレータ２の初期周波数である。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（ｆs＋ｆd1）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ+f0＋ｆs＋ｆd1）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。
【００１５】
加算器４は、位相アキュムレータ３からの出力位相θと制御回路１２のドップラ位相アキュムレータからの擬似目標信号の出力位相θ1とを加算し、出力信号Ｓ４として和信号（θ＋θ1）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６からの振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００１６】
ここで、加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（１）で与えられることとなる。
【００１７】
【数１】
【００１８】
この際、Δｆcｔ2+f0tは周波数変調信号を与え、(ｆs＋ｆd1)t+Φ0はドップラ周波数を含む局部発振信号を与え、fd1ｔ＋Φd1は時間tにおけるドップラ位相を与える。すなわち、DDS出力Ｓ７は周波数変調された局部発振信号に擬似目標信号が混在した信号となる。
【００１９】
このように、実施の形態１による擬似目標信号発生装置は、ＤＤＳ１に入力される周波数設定値および位相設定値の中に、擬似目標信号の周波数および位相を含むため、ＤＤＳ１の出力信号に擬似目標信号を含めることができる。この際、擬似目標信号源を構成するためのＲＦデバイスと擬似目標信号と局部発振信号を加算するためのアナログ加算器を構成するＲＦデバイスとを、別個にハードウェアとして追加する必要はなく、ハードウェア全体として、ＰＬＤとＤＤＳを用いた小規模なハードウェア構成で擬似目標信号発生装置を得ることが可能となる。
【００２０】
実施の形態２．
この発明に係る実施の形態２による擬似目標信号発生装置は、一つの制御回路（ＰＬＤ）と一つの周波数シンセサイザ（ＤＤＳ）により構成され、ＰＬＤ内に持つ複数の擬似目標情報からセレクタで所望の擬似目標情報を選択することにより、レーダ受信信号上に任意の擬似目標を発生することを特徴とする。以下、図２を用いて実施の形態２による擬似目標信号発生装置について説明する。
【００２１】
図２は実施の形態２による擬似目標信号発生装置の構成を示す図である。図において、擬似目標信号発生装置は、ＤＤＳ１と制御回路１２と信号源５０から構成され、レーダ用受信装置の局部発振源を構成する。
ＤＤＳ１は、実施の形態１と同様に、周波数アキュムレータ２と、位相アキュムレータ３と、加算器４と、位相振幅変換器６と、Ｄ／Ａ変換器７から構成される。ＤＤＳ１は、レーダ用受信装置の局部発振信号源として用いられる。信号源５０は、ＤＤＳ１に対して基準クロック信号を入力する。
【００２２】
また、制御回路１２は、ＰＬＤのようなプログラマブルな制御回路を用いて構成されている。制御回路１２は、図１で説明した擬似目標信号発生装置に加えて、ＰＬＤ内部にＮ個のドップラ周波数設定部とＮ個のドップラ位相アキュムレータとセレクタを備えて、Ｎ個の擬似目標信号源を構成する。図２の例では、制御回路１２は、周波数掃引ステップ設定部８と、開始周波数設定部９と、Ｎ個のドップラ周波数設定部１３−１〜１３−Ｎと、Ｎ個のドップラ位相アキュムレータ１６−１〜１６−Ｎと、加算器５と、セレクタ１０、１１から構成されている。信号源５０は、制御回路１２に対して基準クロック信号を入力する（図示せず）。
【００２３】
ここで、制御回路１２の各構成について説明する。
周波数掃引ステップ設定部８は、ＤＤＳ１の出力波に対し、周波数掃引ステップΔｆcの周波数チャープを与えるための周波数掃引ステップ設定値（信号Ｓ８）を出力する。開始周波数設定部９は、ＤＤＳ１の出力波を周波数チャープさせる際の、局部発振信号（局部発振源）の開始周波数fsを与える開始周波数設定値（信号Ｓ９）を出力する。開始周波数設定値Ｓ９は加算器５に入力される。開始周波数fsは擬似目標信号を含まない。
【００２４】
ドップラ周波数設定部１３−１〜１３−Ｎは、それぞれの擬似目標と擬似目標信号発生装置（自機）との相対速度を模擬した、各擬似目標信号のドップラ周波数fd1〜fdNを与えるドップラ周波数設定値（信号Ｓ１３−１〜Ｓ１３−Ｎ）を出力する。ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、それぞれドップラ位相アキュムレータ１６−１〜１６−Ｎに入力される。また、ドップラ周波数設定値Ｓ１３−１〜Ｓ１３−Ｎは、セレクタ１１に入力される。セレクタ１１は、ドップラ周波数設定部１３−１〜１３−Ｎの中から、何れか１つの任意のドップラ周波数設定部１３−ｎ（ｎは１〜Ｎの任意の値）からのドップラ周波数設定値Ｓ１３−ｎを選択し、選択したドップラ周波数設定値Ｓ１３−ｎを加算器５に出力する。なお、セレクタ１１によるドップラ周波数設定値Ｓ１３−ｎの選択指示は、制御回路１２の内部で生成される切換え制御信号もしくは何らかの外部装置から入力される切換え制御信号によって行われる。
【００２５】
ドップラ位相アキュムレータ１６−１〜１６−Ｎは、それぞれ擬似目標信号の位相θ1〜θＮを求める積分回路である。この擬似目標信号の位相θ1〜θＮは、信号源５０からの基準クロック信号のクロック周期ｔ毎に、fd1ｔ＋Φd1〜fdNｔ＋ΦdNで与えられる。ここで、Φd1〜ΦdNは、各擬似目標信号の初期位相である。ドップラ位相アキュムレータ１６−１〜１６−Ｎは、セレクタ１０に入力される。セレクタ１０は、ドップラ位相アキュムレータ１６−１〜１６−Ｎの中から、セレクタ１１で選択したのと同じｎ番目のドップラ位相アキュムレータ１６−ｎを選択する。セレクタ１０により選択されたドップラ位相アキュムレータ１６−ｎからの擬似目標信号の出力位相θｎは、ＤＤＳ１の加算器４に出力される。なお、セレクタ１０によるドップラ位相アキュムレータ１６−ｎの選択指示は、セレクタ１１への切換え制御信号と同期して、制御回路１２の内部で生成される切換え制御信号もしくは何らかの外部装置から入力される切換え制御信号によって行われる。
【００２６】
加算器５は、入力された開始周波数設定値Ｓ９とドップラ周波数設定値Ｓ１３−ｎに基づいて、開始周波数fsとドップラ周波数設定値Ｓ１３−ｎのドップラ周波数fdnを加算する。すなわち、加算器５は擬似目標信号を含む周波数設定値（信号Ｓ５）を出力し、この出力信号Ｓ５は開始周波数設定値fsとドップラ周波数設定値fdnとの和（fs＋fdn）で表すことができる。
【００２７】
次に、ＤＤＳ１の各構成について説明する。
周波数アキュムレータ２は、制御回路１２の周波数掃引ステップ設定部８から出力される周波数掃引ステップΔｆcに基づいて、位相アキュムレータ３に対し周波数変調成分Ｓ２を入力する。位相アキュムレータ３は、信号源５０からの基準クロック信号のクロック周期ｔ毎に、加算器５からの周波数加算値（fs＋fdn）を積分加算する。この際、位相アキュムレータ３は、周波数アキュムレータ２からの周波数変調成分Ｓ２だけ周波数を変調させて積分加算し、積分結果Ｓ３としてアキュムレータ出力位相θを出力する。この際、位相アキュムレータ３のアキュムレータ出力位相θは、（Δｆcｔ+f0＋ｆs＋ｆdn）t＋Φ0となる。ここで、Φ0は、位相アキュムレータ３の初期位相である。
【００２８】
加算器４は、位相アキュムレータ３からの出力位相θとセレクタ１０により選択されたドップラ位相アキュムレータ１６−ｎからの擬似目標信号の出力位相θｎとを加算し、出力信号Ｓ４として和信号（θ＋θｎ）を位相−振幅変換器６へ出力する。位相−振幅変換器６は、入力される周波数の積分結果に対応した波形の振幅データ（アドレス値）を内部メモリに格納しており、入力される周波数積分値に対応して振幅データを出力することで、出力位相を振幅データに変換する。Ｄ／Ａ変換器７は、基準クロック信号のクロック周期ｔ毎に、位相−振幅変換器６の振幅データをアナログ信号に変換し、平滑化フィルタにより平滑化処理することで、アナログ波形の擬似目標信号Ｓ７を出力する。
【００２９】
ここで、加算器４の出力に基づき、ＤＤＳ１から出力される擬似目標信号Ｓ７は、次式（２）で与えられることとなる。
【００３０】
【数２】
【００３１】
この際、Δｆcｔ2+f0tは周波数変調信号を与え、(ｆs＋ｆdn)t+Φ0はｎ番目（ｎは１〜Ｎの任意の値）のドップラ周波数を含む局部発振信号を与え、fdnｔ＋Φdnはｎ番目（ｎは１〜Ｎの任意の値）の時間tにおけるドップラ位相を与える。すなわち、擬似目標信号Ｓ７は周波数変調された局部発振信号に擬似目標信号が混在した信号となる。
【００３２】
このように、実施の形態２による擬似目標信号発生装置は、Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタ１０と、セレクタ１０により選択されたドップラ周波数設定値と局部発振器の周波数設定値との加算値を出力する加算器５と、セレクタ１０により選択されたドップラ周波数設定値の周波数積分により位相を演算するＮ個のドップラ位相アキュムレータ１６−ｎとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路１２と、加算器５からの出力値の周波数積分により位相を演算する位相アキュムレータ３と、位相アキュムレータ３とセレクタ１１により選択されたドップラ位相アキュムレータ１６−ｎの出力位相との加算値を、振幅データに変換する位相−振幅変換器６と、位相−振幅変換器６の出力信号をアナログ信号に変換するＤ／Ａ変換器７と、を有したＤＤＳとから、擬似目標信号発生装置を構成する。
【００３３】
かくして、ＤＤＳ１に入力される周波数設定値および位相設定値の中に、ｎ番目の任意の擬似目標信号の周波数および位相を含めるようにＰＬＤから成る制御回路１２を構成することで、ＤＤＳ１の出力信号中に、Ｎ種類（Ｎは２以上の整数）の任意の擬似目標信号を含めることができるようになる。
このため、Ｎ個の擬似目標信号源を構成するＮ個のＲＦデバイスと、選択された任意のｎ番目（ｎは１〜Ｎの何れか１つ）の擬似目標信号と局部発振信号を加算するアナログ加算器を構成する１つのＲＦデバイスを、別個のハードウェアとして追加する必要はないので、ハードウェア規模が格段に小さくなる効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】この発明の実施の形態１による擬似目標信号発生装置の構成を示すブロック図である。
【図２】この発明の実施の形態２による制御回路内部にＮ個の擬似目標信号源を持つ擬似目標信号発生装置の構成を示すブロック図である。
【符号の説明】
【００３５】
１ ＤＤＳ、２ 周波数アキュムレータ、３ 位相アキュムレータ、４,５ 加算器、振幅変換器、７ Ｄ／Ａ変換器、８ 周波数掃引ステップ設定部、９ 開始周波数設定部、１０,１１ セレクタ、１２ 制御回路、１３ ドップラ周波数設定部、１６ ドップラ移相アキュムレータ。
【特許請求の範囲】
【請求項１】
擬似信号源を模擬したドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、
を備えた擬似目標信号発生装置。
【請求項２】
Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタと、セレクタにより選択されたドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記選択されたドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、
を備えた擬似目標信号発生装置。
【請求項１】
擬似信号源を模擬したドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記ドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、
を備えた擬似目標信号発生装置。
【請求項２】
Ｎ個（Ｎは２以上の自然数）の擬似信号源をそれぞれ模擬したＮ個のドップラ周波数設定値から、任意のドップラ周波数設定値を選択するセレクタと、セレクタにより選択されたドップラ周波数設定値と発振源の周波数設定値との加算値を出力する加算器と、上記選択されたドップラ周波数設定値の周波数積分により位相を演算するドップラ位相アキュムレータとを有し、ＰＬＤ（Programmable Logic Device）から成る制御回路と、
上記制御回路の加算器からの出力値の周波数積分により位相を演算する位相アキュムレータと、上記位相アキュムレータと上記制御回路のドップラ位相アキュムレータの出力位相との加算値を、振幅データに変換する位相−振幅変換器と、位相−振幅変換器の出力信号をアナログ信号に変換するＤ／Ａ変換器と、を有したＤＤＳ（Direct Digital Synthesizer）と、
を備えた擬似目標信号発生装置。
【図１】
【図２】
【図２】
【公開番号】特開２００９−２５８０５１（Ｐ２００９−２５８０５１Ａ）
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願番号】特願２００８−１１０２２８（Ｐ２００８−１１０２２８）
【出願日】平成２０年４月２１日（２００８．４．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願日】平成２０年４月２１日（２００８．４．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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