流量計の試験用の流れシミュレーション用回路
【課題】流量計を試験するための改良型シミュレーション用回路を提供すること。
【解決手段】本発明の一実施形態による、通過時間流量計（１）を試験するためのシミュレーション用回路（２）は、通過時間流量計と接続するインターフェース回路（２０）を備える。インターフェース回路は、通過時間流量計から駆動信号を受け取り、駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成する。発振器（２１）がクロック信号を出力する。遅延発生器（２２）が、事前設定の時間遅延を生成する。デジタル−アナログ変換器（ＤＡＣ、２５）が、事前設定のデジタル化波形を取り出す。ＤＡＣは、事前設定の時間遅延の終了時に発振器によってイネーブルにされ、事前設定のデジタル化波形をアナログ波形出力に変換する。アナログ波形出力は、通過時間流量計に送り返され、したがって流動流体を介した通過時間および波形がシミュレーションされる。
【解決手段】本発明の一実施形態による、通過時間流量計（１）を試験するためのシミュレーション用回路（２）は、通過時間流量計と接続するインターフェース回路（２０）を備える。インターフェース回路は、通過時間流量計から駆動信号を受け取り、駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成する。発振器（２１）がクロック信号を出力する。遅延発生器（２２）が、事前設定の時間遅延を生成する。デジタル−アナログ変換器（ＤＡＣ、２５）が、事前設定のデジタル化波形を取り出す。ＤＡＣは、事前設定の時間遅延の終了時に発振器によってイネーブルにされ、事前設定のデジタル化波形をアナログ波形出力に変換する。アナログ波形出力は、通過時間流量計に送り返され、したがって流動流体を介した通過時間および波形がシミュレーションされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、流量計に関し、より詳細には、流量計を試験するための流れシミュレーション用回路に関する。
【背景技術】
【０００２】
流量計は、様々なサイズや形状の管を介して様々な流動する流体を測定するために使用される。通過（ｔｒａｎｓｉｔ）時間超音波流量計は、流れ方向での音の伝播時間と流れ方向に逆らう音の伝播時間との見かけの差に基づく。上流通過時間は、超音波パルスが流れ方向に逆らって伝播する飛行時間である。下流通過時間は、超音波パルスが流れ方向で伝播する飛行時間である。流れのために上流通過時間が下流通過時間より長いことは明らかである。伝播時間の差は流体の流速に比例するので、超音波流量計は、この関係を利用し、流速を測定する。
【０００３】
流量計が適正に機能しており正確な情報を提供していることに自信を持つために、流量計の試験または較正が、現行の監査および規制要件に対する鍵となる。通過時間超音波流量計の試験に関しては、流速測定に対する上流通過時間および下流通過時間の決定的な効果（ｄｅｔｅｒｍｉｔｉｖｅ ｅｆｆｅｃｔｓ）により、流量計に関する通過時間測定の感度を試験することに多大な努力が払われている。
【０００４】
Ｂｒｏｗｎの米国特許第４７６２０１２号は、上流−下流超音波流量計（通過時間超音波流量計）に関して管内の液体流をシミュレーションする試験回路について言及している。Ｂｒｏｗｎ回路は、流量計から電気通過信号を受け取り、その電気通過信号をゲート発振器（ｇａｔｅｄ ｏｓｃｉｌｌａｔｏｒ）および接続されたカウンタに送り、このカウンタは、持続時間が流量計内の上流トランスデューサと下流トランスデューサとのほぼ平均の音響パルスの通過時間である電気信号を生成する。この通過時間信号は、正確な平均通過時間を表す、ゲート発振器周波数に関する事前選択の周期単位の量（ａｍｏｕｎｔｓ ｏｆ ｐｅｒｉｏｄ ｕｎｉｔｓ）、ならびに速度を測定しようとする流体を搬送する仮想管内の流れによる上流通過時間および下流通過時間の正および負の変化分だけ増分される。通過時間シミュレーション信号は第２の発振器に送信され、この第２の発振器は、リンギング信号、すなわち正弦波を生成するためにタンク回路に供給する。リンギング信号は、流量計内に向けて送り返され、ここでリンギング信号は、音響トランスデューサから到来したものとして解釈される。
【特許文献１】米国特許第４７６２０１２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の態様は、流量計を試験するための改良型シミュレーション用回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による、流量計を試験するためのシミュレーション用回路は、流量計と接続するインターフェース回路を備える。インターフェース回路は、通過時間流量計から駆動信号を受け取り、駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成する。トリガ信号によって、発振器出力クロックが、事前設定の時間遅延を生成するように遅延発生器を駆動することが可能になる。デジタル−アナログ変換器（ＤＡＣ）が、事前設定のデジタル化波形を取り出す。ＤＡＣは、事前設定の時間遅延の終了時に発振器によってイネーブルにされ、事前設定のデジタル化波形をアナログ波形出力に変換する。アナログ波形出力は、通過時間流量計に送り返され、したがって流動流体を介した通過時間および波形がシミュレーションされる。
【０００７】
本発明の実施形態のシミュレーション用回路を用いて、既知の速度で流動する流体で満たされた管を使用することなしに、流量計を容易に較正および試験することができる。
【０００８】
これらの、また他の利点および特徴は、添付の図面に関連して提供される以下の、本発明の好ましい実施形態の詳細な説明から、より容易に理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
図１を参照すると、流量計１が、それぞれ上流トランスデューサ１２および下流トランスデューサ１３と関連する上流端子１０および下流端子１１を有するように示されている。上流トランスデューサ１２および下流トランスデューサ１３は、反対の方向で管１００の外部表面に取り付けられる。流量計１は、電気パルス駆動信号を、上流端子１０および下流端子１１を介して上流トランスデューサ１２および下流トランスデューサ１３に交互に送る。上流トランスデューサ１２は、流量計１からその電気信号を受け取り、超音波として機械エネルギーに変換する。超音波は、管１００および流動流体を介して、流れの反対方向で伝わり、上流通過時間Ｔｕｐ後に下流トランスデューサ１３によって受け取られる。下流トランスデューサ１３は、超音波を電気信号に変換し、その電気信号を流量計１に送り返す。流れ方向で伝えられる下流通過時間が、逆伝達経路（ｒｅｖｅｒｓｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｐａｔｈ）で、同じ方法で測定される。上流通過時間が下流通過時間より長いことは明らかであり、流速は、上流通過時間と下流通過時間との差に基づいて、管１００のサイズ、材料など他のパラメータを考慮して測定される。
【００１０】
図２は、本発明の例示的な一実施形態による、通過時間超音波流量計を評価または試験するための試験用システムの基本アーキテクチャを示す。この試験用システムは、上流端子１０および下流端子１１を介して流量計１と接続するシミュレーション用回路２と、シミュレーション用回路２と通信するコンピューティング装置３とを含む。シミュレーション用回路２は、駆動信号を流量計１から取り込み、応答信号を生成して流量計１に返し、したがって管１００内の流体流の挙動をシミュレーションする。より具体的には、シミュレーション用回路２は、駆動信号を、上流端子１０を介して流量計１から取り込み、トリガ信号を生成し、事前設定の時間遅延Ｔｕｐを開始し、次いで、時間遅延Ｔｕｐの終了時に、予め選択可能な（ｐｒｅｓｅｌｅｃｔｉｖｅ）波形を、下流端子１１を介して流量計１に送り返す。したがって、管１００内の超音波の上流通過時間がシミュレーションされる。下流通過時間は、上流時間遅延Ｔｕｐより短い、異なる時間遅延Ｔｄｎを用いて、逆伝達経路で同じ方法を使用してシミュレーションされる。ポータブルコンピュータなどコンピューティング装置３は、所定の時間遅延Ｔｕｐ、Ｔｄｎを設定しシミュレーション用回路２に送るようにシミュレーション用回路２と通信し、各時間遅延Ｔｕｐ、Ｔｄｎの終了時に、管１００内の流れの波形をシミュレーションするために、選択し流量計１に送り返そうとするいくつかの波形を記憶する。
【００１１】
次に、本発明のその例示的な実施形態によるシミュレーション用回路２の作動原理が示されている図３を参照する。予想されるデジタル化波形が選択され、シミュレーション用回路２にダウンロードされる。このデジタル化波形は、流量計１で理解され得るアナログ波形に、デジタル−アナログ変換器（ＤＡＣ）２５によっていつでも変換できる状態にある。発振器２１は、ＤＡＣ２５のための作動クロック信号を送る。ＤＡＣ２５への発振器２１の出力を制御するためにスイッチがある。このスイッチは、遅延発生器２２によって制御される論理ゲート、たとえばＡＮＤゲートとすることができる。遅延発生器２２は、トリガ信号を受け取り、予想される時間、たとえば上流時間遅延Ｔｕｐの遅延を開始する。予想される時間Ｔｕｐが終了したとき、遅延発生器２２は、スイッチをオンにするための信号を生成し、クロック信号を発振器２１からＤＡＣ２５にリリースする。ＤＡＣ２５は、記憶されているデジタル化波形を連続的なアナログ波形に変換する作業を開始する。このアナログ波形は、流量計１に送り返され、したがって管１００内の流体流の上流通過時間がシミュレーションされる。流体流の下流通過時間は、同じ方法でシミュレーションすることができる。
【００１２】
図４は、前述の機能を実現するためのシミュレーション用回路２の回路ブロック図を示す。シミュレーション用回路２は、流量計１と接続するインターフェース回路２０を含む。インターフェース回路２０は、流量計１の上流端子１０または下流端子１１を介して、流量計１からの駆動信号を検出し受け取り、トリガを生成する。遅延発生器２２は、そのトリガ信号をインターフェース回路２０から受け取り、事前設定の時間遅延ＴｕｐまたはＴｄｎを生成する。発振器２１は、ＤＡＣ２５に対するクロック信号源として働く。共通モード（ｃｏｍｍｏｎ ｍｏｄｅ）では、発振器２１とＤＡＣ２５の間のスイッチ、たとえばそれだけには限らないがＡＮＤゲートは、（図３で最もよくわかるように）オフである。時間遅延ＴｕｐまたはＴｄｎが終了した後で、遅延発生器２２がスイッチをオンにし、したがってＤＡＣ２５が作動することが可能になる。次いで、ＤＡＣ２５は、コンピューティング装置３からダウンロードされ、シミュレーション用回路２のメモリ２９内に記憶されている、事前選択のデジタル化波形をアナログ波形に変換する。管１００内の流体流の実際の測定時には、各上流または下流通過時間の終了時に流量計１に送り返される波形が、異なる周波数成分および／または異なる振幅を有する可能性がある。一実施形態では、様々な周波数および／または様々な振幅を有する、複数の事前選択のデジタル化波形がコンピューティング装置３からダウンロードされ、メモリ２９内に記憶される。管１００内の動的な、実際の流体流をシミュレーションするために、様々なデジタル化波形が流量計１に対して再生される。管１００内の流体流の実際の測定時には、流量計１から受け取られた信号は、流量計１から発せられた駆動信号に比べて、振幅が減衰している可能性がある。そのような状況をシミュレーションするために、この例示的な実施形態では、ＤＡＣ２５からのアナログ波形が、プログラム可能な減衰器（ＰＡＤ）２６に送られ、アナログ波形の振幅値がＰＡＤ２６による事前設定の減衰を有してから流量計１に送られる。マイクロ処理装置（ＭＰＵ）２３は、シミュレーション用回路２とコンピューティング装置３の間の通信、ならびにシミュレーション用回路２内の他の構成要素の作動を制御する。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、シミュレーション用回路２内の諸回路を構築するための高速インターフェースである。本発明のこの実施形態では、発振器２１は、遅延発生器２２用のクロック信号だけでなくＭＰＵ２３およびＦＰＧＡ２４用のクロック信号をも提供するための発振器を含む発振器モジュールとすることができる。
【００１３】
図５を参照すると、インターフェース回路２０は、流量計１の上流端子１０および下流端子１１と接続するコネクタ２０１を含む。流量計１は、パルス駆動信号を、上流端子１０および下流端子１１を介して交互に送る。一実施形態では、このパルス駆動信号の立ち上がりエッジまたは立ち下がりエッジにより、事前設定の上流または下流時間遅延を開始するトリガ信号が生成される。トリガ発生器２０２は、パルス駆動信号をコネクタ２０１から受け取り、トリガ信号を生成する。一実施形態では、トリガ発生器２０２は、コネクタ２０１からのパルス駆動信号入力、参照電圧入力２０３、ＭＰＵ２３によって制御されるラッチピン入力、トリガ信号を遅延発生器２２に送るための出力セクションを有する比較器チップである。ラッチピンは、ラッチピン入力の電圧がハイになったとき、チップの出力が入力電圧にかかわらず一定のままとなる特性を有する。トリガ発生器２０２の作動原理は、駆動信号の第１の立ち下がりエッジまたは立ち上がりエッジを参照電圧２０３と比較することによって第１の立ち下がりエッジまたは立ち上がりエッジをひとたび検出すると、トリガ信号が生成され、ＭＰＵ２３が、残りのパルス駆動信号変動にかかわらずトリガ信号をハイ電圧レベルで維持するように、ラッチピン入力がハイになることを可能にすることである。ＤＡＣ２５からのアナログ波形出力が終了した後で、ＭＰＵ２３は、次のトリガ生成のために、ラッチピン入力がローになることを可能にする。当然ながら、流量計１からの駆動信号の立ち下がりエッジまたは立ち上がりエッジで遅延発生器２２のための一定のトリガ信号を生成するものと同じ機能を実現するために、たとえば適正な回路接続構成を用いて異なる構成要素またはスイッチを使用することによる、トリガ発生器２０２の設計のための様々な実施形態がある。ＤＡＣ２５の出力と接続するスイッチ２０４は、駆動信号がどこから到来するかに応じて、アナログ波形を自動的に上流ポートまたは下流ポートに送る。駆動信号が上流端子１０から到来する場合、フィードバックアナログ波形が下流端子１１から出力されることになり、逆も同様である。スイッチ２０４の切替え動作は、ＦＰＧＡ２４を介してＭＰＵ２３によって自動的に制御される。
【００１４】
遅延発生器２２は、インターフェース回路２０からトリガ信号を受け取ったとき、プログラム可能な、非常に正確な時間遅延ＴｕｐまたはＴｄｎを生成する。非常に高い分解能を有する比較的長い時間を達成するために、本発明の実施形態は、各上流または下流時間遅延Ｔｕｐ、Ｔｄｎについて粗い時間遅延Ｔｃと細かい時間遅延Ｔｄとを導入する。粗い時間遅延分解能と細かい時間遅延分解能とを有する遅延発生器２２の一実施形態が、図６および図７に概略的に示されている。図７に示されているように、トリガ信号と発振器２１からのクロック信号とが、ＡＮＤゲート２２８の入力端子に接続される。したがって、発振器２１からのクロック信号は、トリガ信号を受信したとき、カウンタ２２０に送られることが可能になる。次いで、カウンタ２２０は、事前設定の粗い時間遅延Ｔｃを生成し始める。粗い時間遅延Ｔｃは、発振器２１の動作サイクルの整数倍である。ひとたび粗い時間遅延Ｔｃに達すると、発振器２１からのクロック信号が細かい遅延器２２１にリリースされる。細かい遅延器２２１は、事前設定の細かい時間遅延Ｔｄを生成する。細かい時間遅延Ｔｄが終了した後で、クロック信号が、ＤＡＣ２５に供給されるようにリリースされる。一実施形態では、３つの８ビットカウンタが縦続接続され、２４ビットカウンタ２２０を作成し、したがって、たとえば１０ｎｓ〜１６０ｍｓの比較的長い時間範囲を生成する。最高位（ｈｉｇｈｅｓｔ）のカウンタの時間オーバーフロー信号により、細かい遅延器２２１へのクロック経路が制御される。
【００１５】
一実施形態では、プログラム可能な遅延線が、細かい遅延生成のための細かい遅延器２２１として使用される。これらの遅延線は、たとえば分解能１０ｐｓの高い分解能を有する細かい時間遅延Ｔｄを作り出す。
【００１６】
次に、カウンタ２２０の、トリガ信号とクロック信号の間の同期問題が例示されている図８Ａおよび図８Ｂを参照する。図８Ａに示されているように、トリガ信号、すなわち流量計１から生成されたパルス駆動信号の第１の立ち上がりエッジが、カウンタ２２０へのクロック信号の作動エッジと重なり合う場合には、カウンタ２２０は、クロック信号（発振器２１）の動作サイクルの整数倍であるまさにその（ｅｘａｃｔ）タイミング値を送り出すことになる。しかし、図８Ｂに示されているように、トリガ信号がカウンタクロックの１サイクルの途中で発生し、カウンタ２２０の出力が依然としてタイミング値として読み取られる場合、（図８Ｂに示されているように）その読取りと実際のタイミングとの間に誤差Ｔｅがある。１００ＭＨｚの発振器が使用されると仮定すると、誤差Ｔｅは、０〜１０ｎｓとなる可能性がある。
【００１７】
このトリガ非同期（ｕｎｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）問題に対処するために、図６および図７に示されている遅延発生器２２は、位相誤差検出器２２３を含む。トリガ信号と、クロック信号の第１の立ち上がりエッジとの誤差は、位相誤差検出器２２３によって測定され、ＭＰＵ２３に渡される。ＭＰＵ２３は、補償値を計算し、それを細かい遅延器２２１に加算する。一実施形態では、時間−デジタル変換器（ＴＤＣ）が、位相誤差検出器２２３に使用される。ＴＤＣの基本作動原理は、２つのパルスの時間間隔を測定することができることである。ＴＤＣは、トリガ信号と接続されたＳＴＡＲＴ入力と、カウンタクロックと接続されたＳＴＯＰ入力とを有する。次いで、ＴＤＣは、トリガ信号とカウンタクロック信号の非同期を検出し、補償値を計算するためにそれをＭＰＵ２３に送る。
【００１８】
次に、所定の時間遅延、たとえば上流時間遅延Ｔｕｐに関する試験ループのいくつかの信号が例示されている図９を参照する。上流時間遅延Ｔｕｐは、コンピューティング装置３によって設定され、シミュレーション用回路２のＭＰＵ２３に送られる。事前選択のデジタル化波形が選択され、シミュレーション用回路２のメモリ２９にダウンロードされる。流量計１は、駆動信号を、上流端子１０を介してシミュレーション用回路２のインターフェース回路２０に送る。インターフェース回路２０のトリガ発生器２０２は、駆動信号の第１の立ち上がりエッジを取り込み、遅延発生器２２に対するトリガ信号を生成する。遅延発生器２２のカウンタ２２０は、粗い時間遅延Ｔｃの遅延を開始する。同時に、位相誤差検出器２２３は、トリガ信号とカウンタクロック信号とが同期されていないことを検知し、補償値Ｔｅを計算するために、ＭＰＵ２３に信号を送る。補償値Ｔｅは、細かい遅延器２２１に送られ、細かい遅延器２２１は、細かい時間遅延Ｔｄを生成し、したがって上流時間遅延Ｔｕｐが生成される。細かい時間遅延Ｔｄが完了したとき、波形出力クロック信号がリリースされ、ＤＡＣ２５は、事前設定のデジタル化波形をアナログ波形出力に変換することが可能になる。アナログ波形出力が終了したとき、ＭＰＵ２３は、トリガ発生器２０２のラッチピン入力がローになることを可能にし、したがって、次の試験ループが開始されるまで、それ以上のトリガ信号が遅延発生器２２に送られない。
【００１９】
図１０を参照すると、遅延発生器２２の他の実施形態で使用される、遅延線をベースとする発振器２１’に関する回路図が示されている。遅延線をベースとする発振器２１’は、直列で接続されたＡＮＤゲート２２４’、ＮＯＴゲート２２５’、遅延線２２６’を含む。ＡＮＤゲート２２４’は、インターフェース回路２０からトリガ信号を受け取り、遅延線をベースとする発振器２１’は、カウンタ２２０および細かい遅延器２２１用のクロックの生成を開始する。遅延線をベースとする発振器２１’は、トリガ信号を受信したとき動作し、したがって同期されない問題は発生しない。
【００２０】
上述の実施形態では、クロック信号が遅延発生器２２に供給され、事前設定の時間遅延ＴｕｐまたはＴｄｎの間、遅延発生器によって遅延され、次いでＤＡＣ２５に供給される。他の実施形態では、図３に示されているシミュレーション用回路２の作動原理に従って、様々なクロック源、たとえば２つの発振器が、それぞれ遅延発生器２２およびＤＡＣ２５にクロック信号を送る。
【００２１】
本発明のある種の特徴だけについて本明細書で例示し、述べたが、当業者には多数の修正および変更が思いつくであろう。したがって、添付の特許請求の範囲は、本発明の真の精神内に入るそのような修正および変更すべてを網羅することが意図されていることを理解されたい。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。
【図面の簡単な説明】
【００２２】
【図１】通過時間流量計、および通過時間超音波流量計を使用して管内の流体流速を測定する測定方法の概略図である。
【図２】本発明の例示的な一実施形態による、通過時間超音波流量計を評価または試験するための試験用システムの基本アーキテクチャの図である。
【図３】本発明のその例示的な実施形態による試験用システムのシミュレーション用回路の作動原理の図である。
【図４】図３のシミュレーション用回路の回路ブロック図である。
【図５】図４のシミュレーション用回路のインターフェース回路の図である。
【図６】図４のシミュレーション用回路の遅延発生器の、第１の実施形態の図である。
【図７】図６の遅延発生器の第１の実施形態の電気回路図である。
【図８Ａ−８Ｂ】図６における遅延発生器の第１の実施形態の、トリガ信号と発振器の間の同期問題の図である。
【図９】図６の遅延発生器の第１の実施形態に関する、いくつかの信号のタイミング図、およびＴｕｐ試験ループ内で生成された波形の図である。
【図１０】図４の遅延発生器の他の実施形態による、遅延線をベースとする発振器の回路の図である。
【符号の説明】
【００２３】
１ 通過時間超音波流量計
１０ 流量計の上流端子
１１ 流量計の下流端子
１２ 流量計の上流トランスデューサ
１３ 流量計の下流トランスデューサ
１００ 管
２ 流量計の試験用のシミュレーション用回路
２０ シミュレーション用回路のインターフェース回路
２０１ シミュレーション用回路を流量計と接続するための、インターフェース回路のコネクタ
２０２ インターフェース回路のトリガ発生器
２０３ トリガ発生器の参照電圧
２０４ インターフェース回路のスイッチ
２１、２１’ クロックを遅延発生器に送るための発振器
２２ 遅延発生器
２２０ 比較的長い時間範囲を有する粗い時間遅延をカウントするためのカウンタ
２２１ 高い分解能を有する短い時間遅延を遅延するための、細かい遅延器
２２３ 位相誤差検出器
２３ コンピューティング装置と通信するＭＰＵ
２４ ＦＰＧＡ
２５ デジタル化波形をアナログ波形に変換するためのＤＡＣ
２６ プログラム可能な減衰器（ＰＡＤ）
２８ コンピューティング装置と通信するためのポート
２９ コンピューティング装置からダウンロードされたデジタル化波形を記憶するためのメモリ
３ コンピューティング装置
２２４’ 遅延線をベースとする発振器のＡＮＤゲート
２２５’ 遅延線をベースとする発振器のＮＯＴゲート
２２６’ 遅延線をベースとする発振器の遅延線
【技術分野】
【０００１】
本発明は、流量計に関し、より詳細には、流量計を試験するための流れシミュレーション用回路に関する。
【背景技術】
【０００２】
流量計は、様々なサイズや形状の管を介して様々な流動する流体を測定するために使用される。通過（ｔｒａｎｓｉｔ）時間超音波流量計は、流れ方向での音の伝播時間と流れ方向に逆らう音の伝播時間との見かけの差に基づく。上流通過時間は、超音波パルスが流れ方向に逆らって伝播する飛行時間である。下流通過時間は、超音波パルスが流れ方向で伝播する飛行時間である。流れのために上流通過時間が下流通過時間より長いことは明らかである。伝播時間の差は流体の流速に比例するので、超音波流量計は、この関係を利用し、流速を測定する。
【０００３】
流量計が適正に機能しており正確な情報を提供していることに自信を持つために、流量計の試験または較正が、現行の監査および規制要件に対する鍵となる。通過時間超音波流量計の試験に関しては、流速測定に対する上流通過時間および下流通過時間の決定的な効果（ｄｅｔｅｒｍｉｔｉｖｅ ｅｆｆｅｃｔｓ）により、流量計に関する通過時間測定の感度を試験することに多大な努力が払われている。
【０００４】
Ｂｒｏｗｎの米国特許第４７６２０１２号は、上流−下流超音波流量計（通過時間超音波流量計）に関して管内の液体流をシミュレーションする試験回路について言及している。Ｂｒｏｗｎ回路は、流量計から電気通過信号を受け取り、その電気通過信号をゲート発振器（ｇａｔｅｄ ｏｓｃｉｌｌａｔｏｒ）および接続されたカウンタに送り、このカウンタは、持続時間が流量計内の上流トランスデューサと下流トランスデューサとのほぼ平均の音響パルスの通過時間である電気信号を生成する。この通過時間信号は、正確な平均通過時間を表す、ゲート発振器周波数に関する事前選択の周期単位の量（ａｍｏｕｎｔｓ ｏｆ ｐｅｒｉｏｄ ｕｎｉｔｓ）、ならびに速度を測定しようとする流体を搬送する仮想管内の流れによる上流通過時間および下流通過時間の正および負の変化分だけ増分される。通過時間シミュレーション信号は第２の発振器に送信され、この第２の発振器は、リンギング信号、すなわち正弦波を生成するためにタンク回路に供給する。リンギング信号は、流量計内に向けて送り返され、ここでリンギング信号は、音響トランスデューサから到来したものとして解釈される。
【特許文献１】米国特許第４７６２０１２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の態様は、流量計を試験するための改良型シミュレーション用回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による、流量計を試験するためのシミュレーション用回路は、流量計と接続するインターフェース回路を備える。インターフェース回路は、通過時間流量計から駆動信号を受け取り、駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成する。トリガ信号によって、発振器出力クロックが、事前設定の時間遅延を生成するように遅延発生器を駆動することが可能になる。デジタル−アナログ変換器（ＤＡＣ）が、事前設定のデジタル化波形を取り出す。ＤＡＣは、事前設定の時間遅延の終了時に発振器によってイネーブルにされ、事前設定のデジタル化波形をアナログ波形出力に変換する。アナログ波形出力は、通過時間流量計に送り返され、したがって流動流体を介した通過時間および波形がシミュレーションされる。
【０００７】
本発明の実施形態のシミュレーション用回路を用いて、既知の速度で流動する流体で満たされた管を使用することなしに、流量計を容易に較正および試験することができる。
【０００８】
これらの、また他の利点および特徴は、添付の図面に関連して提供される以下の、本発明の好ましい実施形態の詳細な説明から、より容易に理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
図１を参照すると、流量計１が、それぞれ上流トランスデューサ１２および下流トランスデューサ１３と関連する上流端子１０および下流端子１１を有するように示されている。上流トランスデューサ１２および下流トランスデューサ１３は、反対の方向で管１００の外部表面に取り付けられる。流量計１は、電気パルス駆動信号を、上流端子１０および下流端子１１を介して上流トランスデューサ１２および下流トランスデューサ１３に交互に送る。上流トランスデューサ１２は、流量計１からその電気信号を受け取り、超音波として機械エネルギーに変換する。超音波は、管１００および流動流体を介して、流れの反対方向で伝わり、上流通過時間Ｔｕｐ後に下流トランスデューサ１３によって受け取られる。下流トランスデューサ１３は、超音波を電気信号に変換し、その電気信号を流量計１に送り返す。流れ方向で伝えられる下流通過時間が、逆伝達経路（ｒｅｖｅｒｓｅｄ ｔｒａｎｓｍｉｔｔｅｄ ｐａｔｈ）で、同じ方法で測定される。上流通過時間が下流通過時間より長いことは明らかであり、流速は、上流通過時間と下流通過時間との差に基づいて、管１００のサイズ、材料など他のパラメータを考慮して測定される。
【００１０】
図２は、本発明の例示的な一実施形態による、通過時間超音波流量計を評価または試験するための試験用システムの基本アーキテクチャを示す。この試験用システムは、上流端子１０および下流端子１１を介して流量計１と接続するシミュレーション用回路２と、シミュレーション用回路２と通信するコンピューティング装置３とを含む。シミュレーション用回路２は、駆動信号を流量計１から取り込み、応答信号を生成して流量計１に返し、したがって管１００内の流体流の挙動をシミュレーションする。より具体的には、シミュレーション用回路２は、駆動信号を、上流端子１０を介して流量計１から取り込み、トリガ信号を生成し、事前設定の時間遅延Ｔｕｐを開始し、次いで、時間遅延Ｔｕｐの終了時に、予め選択可能な（ｐｒｅｓｅｌｅｃｔｉｖｅ）波形を、下流端子１１を介して流量計１に送り返す。したがって、管１００内の超音波の上流通過時間がシミュレーションされる。下流通過時間は、上流時間遅延Ｔｕｐより短い、異なる時間遅延Ｔｄｎを用いて、逆伝達経路で同じ方法を使用してシミュレーションされる。ポータブルコンピュータなどコンピューティング装置３は、所定の時間遅延Ｔｕｐ、Ｔｄｎを設定しシミュレーション用回路２に送るようにシミュレーション用回路２と通信し、各時間遅延Ｔｕｐ、Ｔｄｎの終了時に、管１００内の流れの波形をシミュレーションするために、選択し流量計１に送り返そうとするいくつかの波形を記憶する。
【００１１】
次に、本発明のその例示的な実施形態によるシミュレーション用回路２の作動原理が示されている図３を参照する。予想されるデジタル化波形が選択され、シミュレーション用回路２にダウンロードされる。このデジタル化波形は、流量計１で理解され得るアナログ波形に、デジタル−アナログ変換器（ＤＡＣ）２５によっていつでも変換できる状態にある。発振器２１は、ＤＡＣ２５のための作動クロック信号を送る。ＤＡＣ２５への発振器２１の出力を制御するためにスイッチがある。このスイッチは、遅延発生器２２によって制御される論理ゲート、たとえばＡＮＤゲートとすることができる。遅延発生器２２は、トリガ信号を受け取り、予想される時間、たとえば上流時間遅延Ｔｕｐの遅延を開始する。予想される時間Ｔｕｐが終了したとき、遅延発生器２２は、スイッチをオンにするための信号を生成し、クロック信号を発振器２１からＤＡＣ２５にリリースする。ＤＡＣ２５は、記憶されているデジタル化波形を連続的なアナログ波形に変換する作業を開始する。このアナログ波形は、流量計１に送り返され、したがって管１００内の流体流の上流通過時間がシミュレーションされる。流体流の下流通過時間は、同じ方法でシミュレーションすることができる。
【００１２】
図４は、前述の機能を実現するためのシミュレーション用回路２の回路ブロック図を示す。シミュレーション用回路２は、流量計１と接続するインターフェース回路２０を含む。インターフェース回路２０は、流量計１の上流端子１０または下流端子１１を介して、流量計１からの駆動信号を検出し受け取り、トリガを生成する。遅延発生器２２は、そのトリガ信号をインターフェース回路２０から受け取り、事前設定の時間遅延ＴｕｐまたはＴｄｎを生成する。発振器２１は、ＤＡＣ２５に対するクロック信号源として働く。共通モード（ｃｏｍｍｏｎ ｍｏｄｅ）では、発振器２１とＤＡＣ２５の間のスイッチ、たとえばそれだけには限らないがＡＮＤゲートは、（図３で最もよくわかるように）オフである。時間遅延ＴｕｐまたはＴｄｎが終了した後で、遅延発生器２２がスイッチをオンにし、したがってＤＡＣ２５が作動することが可能になる。次いで、ＤＡＣ２５は、コンピューティング装置３からダウンロードされ、シミュレーション用回路２のメモリ２９内に記憶されている、事前選択のデジタル化波形をアナログ波形に変換する。管１００内の流体流の実際の測定時には、各上流または下流通過時間の終了時に流量計１に送り返される波形が、異なる周波数成分および／または異なる振幅を有する可能性がある。一実施形態では、様々な周波数および／または様々な振幅を有する、複数の事前選択のデジタル化波形がコンピューティング装置３からダウンロードされ、メモリ２９内に記憶される。管１００内の動的な、実際の流体流をシミュレーションするために、様々なデジタル化波形が流量計１に対して再生される。管１００内の流体流の実際の測定時には、流量計１から受け取られた信号は、流量計１から発せられた駆動信号に比べて、振幅が減衰している可能性がある。そのような状況をシミュレーションするために、この例示的な実施形態では、ＤＡＣ２５からのアナログ波形が、プログラム可能な減衰器（ＰＡＤ）２６に送られ、アナログ波形の振幅値がＰＡＤ２６による事前設定の減衰を有してから流量計１に送られる。マイクロ処理装置（ＭＰＵ）２３は、シミュレーション用回路２とコンピューティング装置３の間の通信、ならびにシミュレーション用回路２内の他の構成要素の作動を制御する。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、シミュレーション用回路２内の諸回路を構築するための高速インターフェースである。本発明のこの実施形態では、発振器２１は、遅延発生器２２用のクロック信号だけでなくＭＰＵ２３およびＦＰＧＡ２４用のクロック信号をも提供するための発振器を含む発振器モジュールとすることができる。
【００１３】
図５を参照すると、インターフェース回路２０は、流量計１の上流端子１０および下流端子１１と接続するコネクタ２０１を含む。流量計１は、パルス駆動信号を、上流端子１０および下流端子１１を介して交互に送る。一実施形態では、このパルス駆動信号の立ち上がりエッジまたは立ち下がりエッジにより、事前設定の上流または下流時間遅延を開始するトリガ信号が生成される。トリガ発生器２０２は、パルス駆動信号をコネクタ２０１から受け取り、トリガ信号を生成する。一実施形態では、トリガ発生器２０２は、コネクタ２０１からのパルス駆動信号入力、参照電圧入力２０３、ＭＰＵ２３によって制御されるラッチピン入力、トリガ信号を遅延発生器２２に送るための出力セクションを有する比較器チップである。ラッチピンは、ラッチピン入力の電圧がハイになったとき、チップの出力が入力電圧にかかわらず一定のままとなる特性を有する。トリガ発生器２０２の作動原理は、駆動信号の第１の立ち下がりエッジまたは立ち上がりエッジを参照電圧２０３と比較することによって第１の立ち下がりエッジまたは立ち上がりエッジをひとたび検出すると、トリガ信号が生成され、ＭＰＵ２３が、残りのパルス駆動信号変動にかかわらずトリガ信号をハイ電圧レベルで維持するように、ラッチピン入力がハイになることを可能にすることである。ＤＡＣ２５からのアナログ波形出力が終了した後で、ＭＰＵ２３は、次のトリガ生成のために、ラッチピン入力がローになることを可能にする。当然ながら、流量計１からの駆動信号の立ち下がりエッジまたは立ち上がりエッジで遅延発生器２２のための一定のトリガ信号を生成するものと同じ機能を実現するために、たとえば適正な回路接続構成を用いて異なる構成要素またはスイッチを使用することによる、トリガ発生器２０２の設計のための様々な実施形態がある。ＤＡＣ２５の出力と接続するスイッチ２０４は、駆動信号がどこから到来するかに応じて、アナログ波形を自動的に上流ポートまたは下流ポートに送る。駆動信号が上流端子１０から到来する場合、フィードバックアナログ波形が下流端子１１から出力されることになり、逆も同様である。スイッチ２０４の切替え動作は、ＦＰＧＡ２４を介してＭＰＵ２３によって自動的に制御される。
【００１４】
遅延発生器２２は、インターフェース回路２０からトリガ信号を受け取ったとき、プログラム可能な、非常に正確な時間遅延ＴｕｐまたはＴｄｎを生成する。非常に高い分解能を有する比較的長い時間を達成するために、本発明の実施形態は、各上流または下流時間遅延Ｔｕｐ、Ｔｄｎについて粗い時間遅延Ｔｃと細かい時間遅延Ｔｄとを導入する。粗い時間遅延分解能と細かい時間遅延分解能とを有する遅延発生器２２の一実施形態が、図６および図７に概略的に示されている。図７に示されているように、トリガ信号と発振器２１からのクロック信号とが、ＡＮＤゲート２２８の入力端子に接続される。したがって、発振器２１からのクロック信号は、トリガ信号を受信したとき、カウンタ２２０に送られることが可能になる。次いで、カウンタ２２０は、事前設定の粗い時間遅延Ｔｃを生成し始める。粗い時間遅延Ｔｃは、発振器２１の動作サイクルの整数倍である。ひとたび粗い時間遅延Ｔｃに達すると、発振器２１からのクロック信号が細かい遅延器２２１にリリースされる。細かい遅延器２２１は、事前設定の細かい時間遅延Ｔｄを生成する。細かい時間遅延Ｔｄが終了した後で、クロック信号が、ＤＡＣ２５に供給されるようにリリースされる。一実施形態では、３つの８ビットカウンタが縦続接続され、２４ビットカウンタ２２０を作成し、したがって、たとえば１０ｎｓ〜１６０ｍｓの比較的長い時間範囲を生成する。最高位（ｈｉｇｈｅｓｔ）のカウンタの時間オーバーフロー信号により、細かい遅延器２２１へのクロック経路が制御される。
【００１５】
一実施形態では、プログラム可能な遅延線が、細かい遅延生成のための細かい遅延器２２１として使用される。これらの遅延線は、たとえば分解能１０ｐｓの高い分解能を有する細かい時間遅延Ｔｄを作り出す。
【００１６】
次に、カウンタ２２０の、トリガ信号とクロック信号の間の同期問題が例示されている図８Ａおよび図８Ｂを参照する。図８Ａに示されているように、トリガ信号、すなわち流量計１から生成されたパルス駆動信号の第１の立ち上がりエッジが、カウンタ２２０へのクロック信号の作動エッジと重なり合う場合には、カウンタ２２０は、クロック信号（発振器２１）の動作サイクルの整数倍であるまさにその（ｅｘａｃｔ）タイミング値を送り出すことになる。しかし、図８Ｂに示されているように、トリガ信号がカウンタクロックの１サイクルの途中で発生し、カウンタ２２０の出力が依然としてタイミング値として読み取られる場合、（図８Ｂに示されているように）その読取りと実際のタイミングとの間に誤差Ｔｅがある。１００ＭＨｚの発振器が使用されると仮定すると、誤差Ｔｅは、０〜１０ｎｓとなる可能性がある。
【００１７】
このトリガ非同期（ｕｎｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）問題に対処するために、図６および図７に示されている遅延発生器２２は、位相誤差検出器２２３を含む。トリガ信号と、クロック信号の第１の立ち上がりエッジとの誤差は、位相誤差検出器２２３によって測定され、ＭＰＵ２３に渡される。ＭＰＵ２３は、補償値を計算し、それを細かい遅延器２２１に加算する。一実施形態では、時間−デジタル変換器（ＴＤＣ）が、位相誤差検出器２２３に使用される。ＴＤＣの基本作動原理は、２つのパルスの時間間隔を測定することができることである。ＴＤＣは、トリガ信号と接続されたＳＴＡＲＴ入力と、カウンタクロックと接続されたＳＴＯＰ入力とを有する。次いで、ＴＤＣは、トリガ信号とカウンタクロック信号の非同期を検出し、補償値を計算するためにそれをＭＰＵ２３に送る。
【００１８】
次に、所定の時間遅延、たとえば上流時間遅延Ｔｕｐに関する試験ループのいくつかの信号が例示されている図９を参照する。上流時間遅延Ｔｕｐは、コンピューティング装置３によって設定され、シミュレーション用回路２のＭＰＵ２３に送られる。事前選択のデジタル化波形が選択され、シミュレーション用回路２のメモリ２９にダウンロードされる。流量計１は、駆動信号を、上流端子１０を介してシミュレーション用回路２のインターフェース回路２０に送る。インターフェース回路２０のトリガ発生器２０２は、駆動信号の第１の立ち上がりエッジを取り込み、遅延発生器２２に対するトリガ信号を生成する。遅延発生器２２のカウンタ２２０は、粗い時間遅延Ｔｃの遅延を開始する。同時に、位相誤差検出器２２３は、トリガ信号とカウンタクロック信号とが同期されていないことを検知し、補償値Ｔｅを計算するために、ＭＰＵ２３に信号を送る。補償値Ｔｅは、細かい遅延器２２１に送られ、細かい遅延器２２１は、細かい時間遅延Ｔｄを生成し、したがって上流時間遅延Ｔｕｐが生成される。細かい時間遅延Ｔｄが完了したとき、波形出力クロック信号がリリースされ、ＤＡＣ２５は、事前設定のデジタル化波形をアナログ波形出力に変換することが可能になる。アナログ波形出力が終了したとき、ＭＰＵ２３は、トリガ発生器２０２のラッチピン入力がローになることを可能にし、したがって、次の試験ループが開始されるまで、それ以上のトリガ信号が遅延発生器２２に送られない。
【００１９】
図１０を参照すると、遅延発生器２２の他の実施形態で使用される、遅延線をベースとする発振器２１’に関する回路図が示されている。遅延線をベースとする発振器２１’は、直列で接続されたＡＮＤゲート２２４’、ＮＯＴゲート２２５’、遅延線２２６’を含む。ＡＮＤゲート２２４’は、インターフェース回路２０からトリガ信号を受け取り、遅延線をベースとする発振器２１’は、カウンタ２２０および細かい遅延器２２１用のクロックの生成を開始する。遅延線をベースとする発振器２１’は、トリガ信号を受信したとき動作し、したがって同期されない問題は発生しない。
【００２０】
上述の実施形態では、クロック信号が遅延発生器２２に供給され、事前設定の時間遅延ＴｕｐまたはＴｄｎの間、遅延発生器によって遅延され、次いでＤＡＣ２５に供給される。他の実施形態では、図３に示されているシミュレーション用回路２の作動原理に従って、様々なクロック源、たとえば２つの発振器が、それぞれ遅延発生器２２およびＤＡＣ２５にクロック信号を送る。
【００２１】
本発明のある種の特徴だけについて本明細書で例示し、述べたが、当業者には多数の修正および変更が思いつくであろう。したがって、添付の特許請求の範囲は、本発明の真の精神内に入るそのような修正および変更すべてを網羅することが意図されていることを理解されたい。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。
【図面の簡単な説明】
【００２２】
【図１】通過時間流量計、および通過時間超音波流量計を使用して管内の流体流速を測定する測定方法の概略図である。
【図２】本発明の例示的な一実施形態による、通過時間超音波流量計を評価または試験するための試験用システムの基本アーキテクチャの図である。
【図３】本発明のその例示的な実施形態による試験用システムのシミュレーション用回路の作動原理の図である。
【図４】図３のシミュレーション用回路の回路ブロック図である。
【図５】図４のシミュレーション用回路のインターフェース回路の図である。
【図６】図４のシミュレーション用回路の遅延発生器の、第１の実施形態の図である。
【図７】図６の遅延発生器の第１の実施形態の電気回路図である。
【図８Ａ−８Ｂ】図６における遅延発生器の第１の実施形態の、トリガ信号と発振器の間の同期問題の図である。
【図９】図６の遅延発生器の第１の実施形態に関する、いくつかの信号のタイミング図、およびＴｕｐ試験ループ内で生成された波形の図である。
【図１０】図４の遅延発生器の他の実施形態による、遅延線をベースとする発振器の回路の図である。
【符号の説明】
【００２３】
１ 通過時間超音波流量計
１０ 流量計の上流端子
１１ 流量計の下流端子
１２ 流量計の上流トランスデューサ
１３ 流量計の下流トランスデューサ
１００ 管
２ 流量計の試験用のシミュレーション用回路
２０ シミュレーション用回路のインターフェース回路
２０１ シミュレーション用回路を流量計と接続するための、インターフェース回路のコネクタ
２０２ インターフェース回路のトリガ発生器
２０３ トリガ発生器の参照電圧
２０４ インターフェース回路のスイッチ
２１、２１’ クロックを遅延発生器に送るための発振器
２２ 遅延発生器
２２０ 比較的長い時間範囲を有する粗い時間遅延をカウントするためのカウンタ
２２１ 高い分解能を有する短い時間遅延を遅延するための、細かい遅延器
２２３ 位相誤差検出器
２３ コンピューティング装置と通信するＭＰＵ
２４ ＦＰＧＡ
２５ デジタル化波形をアナログ波形に変換するためのＤＡＣ
２６ プログラム可能な減衰器（ＰＡＤ）
２８ コンピューティング装置と通信するためのポート
２９ コンピューティング装置からダウンロードされたデジタル化波形を記憶するためのメモリ
３ コンピューティング装置
２２４’ 遅延線をベースとする発振器のＡＮＤゲート
２２５’ 遅延線をベースとする発振器のＮＯＴゲート
２２６’ 遅延線をベースとする発振器の遅延線
【特許請求の範囲】
【請求項１】
流量計を試験するためのシミュレーション用回路であって、
流量計と接続し、前記流量計から複数の駆動信号を受け取るように、また前記駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成するように構成されたインターフェース回路と、
クロック信号を出力するように構成された発振器と、
前記トリガ信号が開始されたとき事前設定の時間遅延を生成するように駆動されるように構成された遅延発生器と、
事前設定のデジタル化波形を取り出すように構成され、前記事前設定の時間遅延の終了時に発振器によってイネーブルにされ、また、前記事前設定のデジタル化波形をアナログ波形出力に変換するように構成され、前記アナログ波形出力が前記流量計に送り返される、デジタル−アナログ変換器（ＤＡＣ）と
を備えるシミュレーション用回路。
【請求項２】
前記遅延発生器が、カウンタと、細かい遅延器とを含み、前記発振器が、前記トリガ信号を受け取り、前記カウンタが事前設定の粗い時間遅延を生成できるように前記クロック信号を送り、前記発振器のクロックが、前記粗い時間遅延の終了時に細かい遅延器に供給され、前記細かい遅延器が、事前設定の細かい時間遅延を生成し、前記クロック信号が、前記事前設定の細かい時間遅延の終了時に前記ＤＡＣに供給される、請求項１記載のシミュレーション用回路。
【請求項３】
前記細かい遅延器が、前記細かい時間遅延を生成するために、プログラム可能な遅延線を使用する、請求項２記載のシミュレーション用回路。
【請求項４】
位相誤差検出器をさらに含み、前記位相誤差検出器が、前記トリガ信号と、前記発振器からの前記クロック信号の立ち上がりエッジとが同期していないことを検出し、したがって前記トリガ信号と前記クロック信号の前記立ち上がりエッジとの時間差が計算され、補償値として前記遅延発生器に供給される、請求項１記載のシミュレーション用回路。
【請求項５】
前記位相誤差検出器が、２つのパルスの時間間隔を測定する時間−デジタル変換器（ＴＤＣ）であり、前記ＴＤＣが、前記トリガ信号と前記クロック信号の非同期を検出し、補償値を計算するためにそれをマイクロプロセッサに送るように、前記トリガ信号と接続されたＳＴＡＲＴ入力と、前記クロック信号と接続されたＳＴＯＰ入力とを有する、請求項４記載のシミュレーション用回路。
【請求項６】
前記発振器が、遅延線をベースとする発振器であり、前記遅延線をベースとする発振器が、前記トリガ信号を受け取ったときクロック信号を生成するように構成され、前記遅延線をベースとする発振器の周波数が、前記遅延線をベースとする発振器内の遅延線の遅延時間に基づく、請求項１記載のシミュレーション用回路。
【請求項７】
前記遅延線をベースとする発振器が、前記トリガ信号を受け取るＡＮＤゲートと、前記ＡＮＤゲートの出力と接続するＮＯＴゲートと、前記ＮＯＴゲートの前記出力と接続する前記遅延線とを含み、前記遅延線の出力が前記ＡＮＤゲートにフィードバックされる、請求項６記載のシミュレーション用回路。
【請求項８】
前記インターフェース回路がトリガ発生器を含み、前記トリガ発生器が、前記駆動信号の立ち上がりエッジまたは立ち下がりエッジを取り込み、前記アナログ波形出力の終了まで一定電圧で維持するように前記トリガ信号を生成する、請求項１記載のシミュレーション用回路。
【請求項９】
前記トリガ発生器が、駆動信号入力を有する比較器であり、前記駆動信号が基準と比較され、前記トリガ信号が生成され、残りのドライバパルス変動にかかわらずハイ電圧レベルに維持される、請求項８記載のシミュレーション用回路。
【請求項１０】
前記インターフェース回路が、前記流量計の上流端子および下流端子と接続され、前記インターフェース回路がスイッチを含み、前記スイッチが、アナログ波形出力を受け取り、前記アナログ波形を前記流量計に送り返すために適正なチャネルを自動的に選択する、請求項１記載のシミュレーション用回路。
【請求項１】
流量計を試験するためのシミュレーション用回路であって、
流量計と接続し、前記流量計から複数の駆動信号を受け取るように、また前記駆動信号の立ち上がりエッジまたは立ち下がりエッジでトリガ信号を生成するように構成されたインターフェース回路と、
クロック信号を出力するように構成された発振器と、
前記トリガ信号が開始されたとき事前設定の時間遅延を生成するように駆動されるように構成された遅延発生器と、
事前設定のデジタル化波形を取り出すように構成され、前記事前設定の時間遅延の終了時に発振器によってイネーブルにされ、また、前記事前設定のデジタル化波形をアナログ波形出力に変換するように構成され、前記アナログ波形出力が前記流量計に送り返される、デジタル−アナログ変換器（ＤＡＣ）と
を備えるシミュレーション用回路。
【請求項２】
前記遅延発生器が、カウンタと、細かい遅延器とを含み、前記発振器が、前記トリガ信号を受け取り、前記カウンタが事前設定の粗い時間遅延を生成できるように前記クロック信号を送り、前記発振器のクロックが、前記粗い時間遅延の終了時に細かい遅延器に供給され、前記細かい遅延器が、事前設定の細かい時間遅延を生成し、前記クロック信号が、前記事前設定の細かい時間遅延の終了時に前記ＤＡＣに供給される、請求項１記載のシミュレーション用回路。
【請求項３】
前記細かい遅延器が、前記細かい時間遅延を生成するために、プログラム可能な遅延線を使用する、請求項２記載のシミュレーション用回路。
【請求項４】
位相誤差検出器をさらに含み、前記位相誤差検出器が、前記トリガ信号と、前記発振器からの前記クロック信号の立ち上がりエッジとが同期していないことを検出し、したがって前記トリガ信号と前記クロック信号の前記立ち上がりエッジとの時間差が計算され、補償値として前記遅延発生器に供給される、請求項１記載のシミュレーション用回路。
【請求項５】
前記位相誤差検出器が、２つのパルスの時間間隔を測定する時間−デジタル変換器（ＴＤＣ）であり、前記ＴＤＣが、前記トリガ信号と前記クロック信号の非同期を検出し、補償値を計算するためにそれをマイクロプロセッサに送るように、前記トリガ信号と接続されたＳＴＡＲＴ入力と、前記クロック信号と接続されたＳＴＯＰ入力とを有する、請求項４記載のシミュレーション用回路。
【請求項６】
前記発振器が、遅延線をベースとする発振器であり、前記遅延線をベースとする発振器が、前記トリガ信号を受け取ったときクロック信号を生成するように構成され、前記遅延線をベースとする発振器の周波数が、前記遅延線をベースとする発振器内の遅延線の遅延時間に基づく、請求項１記載のシミュレーション用回路。
【請求項７】
前記遅延線をベースとする発振器が、前記トリガ信号を受け取るＡＮＤゲートと、前記ＡＮＤゲートの出力と接続するＮＯＴゲートと、前記ＮＯＴゲートの前記出力と接続する前記遅延線とを含み、前記遅延線の出力が前記ＡＮＤゲートにフィードバックされる、請求項６記載のシミュレーション用回路。
【請求項８】
前記インターフェース回路がトリガ発生器を含み、前記トリガ発生器が、前記駆動信号の立ち上がりエッジまたは立ち下がりエッジを取り込み、前記アナログ波形出力の終了まで一定電圧で維持するように前記トリガ信号を生成する、請求項１記載のシミュレーション用回路。
【請求項９】
前記トリガ発生器が、駆動信号入力を有する比較器であり、前記駆動信号が基準と比較され、前記トリガ信号が生成され、残りのドライバパルス変動にかかわらずハイ電圧レベルに維持される、請求項８記載のシミュレーション用回路。
【請求項１０】
前記インターフェース回路が、前記流量計の上流端子および下流端子と接続され、前記インターフェース回路がスイッチを含み、前記スイッチが、アナログ波形出力を受け取り、前記アナログ波形を前記流量計に送り返すために適正なチャネルを自動的に選択する、請求項１記載のシミュレーション用回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ−８Ｂ】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ−８Ｂ】
【図９】
【図１０】
【公開番号】特開２００９−１４７１５（Ｐ２００９−１４７１５Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００８−１６１１４０（Ｐ２００８−１６１１４０）
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（３９００４１５４２）ゼネラル・エレクトリック・カンパニイ (6,332)
【氏名又は名称原語表記】ＧＥＮＥＲＡＬ ＥＬＥＣＴＲＩＣ ＣＯＭＰＡＮＹ
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（３９００４１５４２）ゼネラル・エレクトリック・カンパニイ (6,332)
【氏名又は名称原語表記】ＧＥＮＥＲＡＬ ＥＬＥＣＴＲＩＣ ＣＯＭＰＡＮＹ
【Ｆターム（参考）】
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