液晶表示駆動用半導体集積回路
【課題】使用する液晶表示装置の仕様に応じた駆動条件等の設定を容易に行なうことができる液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）を実現する。
【解決手段】液晶表示装置（３００）を表示駆動する半導体集積回路化された液晶表示駆動用半導体集積回路（２００）に、データを電気的に書き込み可能な不揮発性メモリ回路（ＥＰＲＯＭ）またはデータを電気的に書き込み消去可能な不揮発性メモリ回路（ＥＥＰＲＯＭ）を内蔵させ該メモリ回路（２５０）に設定情報を格納させる。これとともに、メモリ回路は他の回路を構成する素子を形成する半導体製造プロセスと同一の工程によって形成することが可能な通常の素子で構成するようにした。
【解決手段】液晶表示装置（３００）を表示駆動する半導体集積回路化された液晶表示駆動用半導体集積回路（２００）に、データを電気的に書き込み可能な不揮発性メモリ回路（ＥＰＲＯＭ）またはデータを電気的に書き込み消去可能な不揮発性メモリ回路（ＥＥＰＲＯＭ）を内蔵させ該メモリ回路（２５０）に設定情報を格納させる。これとともに、メモリ回路は他の回路を構成する素子を形成する半導体製造プロセスと同一の工程によって形成することが可能な通常の素子で構成するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置を駆動する液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）に関し、例えば使用する液晶表示装置の特性や仕様を不揮発的に設定する手段を有する液晶コントロールドライバＩＣに利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（Personal Digital Assistants）などの携帯用電子機器の表示装置としては、一般に複数の表示画素が例えばマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。そして、機器内部には、この液晶パネルの表示制御を行なう半導体集積回路化された表示制御装置（液晶コントローラＩＣ）や液晶パネルを駆動するドライバ回路もしくはそのようなドライバ回路を内蔵した液晶表示駆動装置（液晶コントロールドライバＩＣ）が搭載されている。
【０００３】
ところで、液晶表示装置は、使用する液晶の種類や駆動方式によって、ガンマ特性や駆動電圧、動作クロックの周波数など仕様が異なっているとともに、製造ばらつきによる特性の変動がある。そこで、液晶表示駆動装置を提供するメーカは、仕様の異なる液晶表示装置や製造ばらつきのある液晶表示装置に対しても適用できるように液晶表示駆動装置を構成して、装置の汎用性を高め、製造コストを下げるような工夫をしている。
【０００４】
従来、仕様が異なる液晶表示装置であっても駆動できるようにするための対策として、液晶表示駆動装置の内部にレジスタを設けておく。これとともに、外部にＥＰＲＯＭのような不揮発性メモリを設けておいて、電源投入時の初期設定等で不揮発性メモリから内部のレジスタに駆動条件等の設定情報を転送する方式が実用化されている。また、液晶表示駆動装置の内部にヒューズなどを有する設定回路を設けておいて、適用する液晶表示装置が決まった時点で液晶表示装置の仕様に応じてヒューズを切断することによって設定を行なう方式も提案されている。ヒューズで液晶駆動装置の動作特性を調整するようにした発明としては、例えば特許文献１に記載のものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１４８０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来の駆動条件等の設定方式のうち、外部ＲＯＭからレジスタへ情報を設定する方式は、電源投入時ごとに設定を行なわなくてはならないため、ＣＰＵの負担が重いとともにシステムの立ち上がりが遅くなるという欠点がある。また、ヒューズを用いる方式は、一旦設定を行なうと変更することができないため、設定後に使用する液晶表示装置またはその仕様に変更があると対応できないとともにユーザ側で設定を行なえないため使い勝手が悪いという欠点がある。
【０００７】
さらに、製造ばらつきで回路等の特性が所望の値からずれた場合に、抵抗、容量など外付け素子の抵抗値や容量値を設定して回路の特性のずれを調整できるようにすることが一般に行なわれている。また、液晶表示装置や液晶駆動装置では、保護用のダイオードや昇圧用のキャパシタなどに外付け素子を用い、これらの外付け素子として用い、液晶ドライバＩＣとともにフレキシブル基板などに実装することが行なわれている。そのため、外付け部品点数が比較的多く装置の小型化を困難であるとともに、外付け素子によって液晶ドライバＩＣの外部端子数が多くなってチップサイズが大きくなるという欠点があった。
【０００８】
この発明の目的は、使用する液晶表示装置の仕様に応じた駆動条件等の設定を容易に行なうことができる使い勝手のよい液晶表示駆動用半導体集積回路を提供することにある。
【０００９】
この発明の他の目的は、製造ばらつきで液晶表示装置や液晶駆動用半導体集積回路の特性が所望の値からずれたとしても調整することができ、しかも外付け部品が少なくチップサイズも小さくすることが可能な液晶表示駆動用半導体集積回路を提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、液晶表示装置を表示駆動する半導体集積回路化された液晶表示駆動用半導体集積回路に、データを電気的に書き込み可能な不揮発性メモリ回路（ＥＰＲＯＭ）またはデータを電気的に書き込み消去可能な不揮発性メモリ回路（ＥＥＰＲＯＭ）を内蔵させ該メモリ回路に設定情報を格納させる。これとともに、メモリ回路は他の回路を構成する素子を形成する半導体製造プロセスと同一の工程によって形成することが可能な通常の素子で構成するようにしたものである。
【００１３】
不揮発性の内蔵メモリ回路を液晶表示駆動用半導体集積回路に持たせることによって、外付けＲＯＭとレジスタを使用する方式のように電源投入時に毎回設定情報を読み込む必要がなくなるため、ＣＰＵの負担が軽くなるとともにシステムの立ち上がりが速くなるという利点がある。特に携帯電話等に適用される液晶表示装置の立ち上げ時にリセット動作を行う場合には、携帯電話の電源立ち上げ時、及びスタンバイ状態からアクティブ状態になる時に液晶表示装置のリセット動作を行う必要がある場合もある。このような場合、マイクロプロセッサは様々なデバイス（ＲＦモジュール、電源回路、メモリ、液晶表示装置の駆動制御用の半導体回路等）に初期値を設定する必要があり、マイクロプロセッサの動作負担は重い。そのため、液晶表示駆動用半導体集積回路における電源投入時の設定を速くすることは、ＣＰＵの負担を軽くしシステムの立ち上がりを速くする上で極めて有効である。
【００１４】
また、不揮発性の内蔵メモリ回路を設けることによって、当該チップあるいはチップを含む液晶表示装置の個別識別情報（チップＩＤまたはモジュールＩＤ）を書き込んでおくことが可能になる。そのため、かかる不揮発性メモリ回路を内蔵した半導体集積回路を用いて液晶表示装置を構成するユーザなどにとっては、このＩＤを活用することにより、さまざまな管理が可能になるという利点が生まれる。なお、ＩＤは、他の設定情報を書き込んだときに生じる余りの領域を利用して記憶させるようにすることもできる。
【００１５】
ここで、他の回路を構成する素子を形成する半導体製造プロセスの工程によって形成することが可能な素子とは、フローティングゲートを持つＦＡＭＯＳと呼ばれるような不揮発性記憶素子でない一般的な素子を意味する。一般に、ＥＰＲＯＭまたはＥＥＰＲＯＭと呼ばれるメモリＩＣは、通常の素子に比べて複雑な構造を有する不揮発性記憶素子を用いて構成されるため、マスク枚数が多いなど製造コストが高くなる。
【００１６】
ところが、通常の素子のみで構成可能な不揮発性メモリ回路を内蔵させて設定情報を格納するようにすれば、使用する液晶表示装置の仕様に応じて駆動条件等の設定を容易に行なうことができるとともに、駆動条件等に変更があったとしても容易に設定を変更可能なメモリ回路を安価に実現することができる。また、本発明によれば、外付け素子を用いずに、内蔵不揮発性メモリ回路に格納される設定値を変更することで特性のずれを調整することができるため、外付け部品点数はもちろん外付け素子を接続するための端子数を少なくすることができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、本発明に従うと、使用する液晶表示装置の仕様に応じた駆動条件等の設定を容易に行なうことができる使い勝手のよい液晶駆動制御用半導体集積回路を実現することができる。
【００１９】
また、本発明に従うと、製造ばらつきで特性が所望の値からずれたとしても、外付け素子を用いずに調整することができ、外付け部品点数を減らしチップサイズも小さくできる液晶駆動制御用半導体集積回路を実現することができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１】図１は、不揮発性メモリ回路を内蔵した液晶コントロールドライバＩＣとこのドライバにより駆動されるＴＦＴ液晶パネルとからなる液晶表示システムの構成を示すブロック図である。
【図２】図２は、本発明を適用した液晶コントロールドライバにおける発振回路の実施例を示すブロック図である。
【図３】図３は、外付け素子を使用して周波数調整可能とした発振回路の例を示す回路図である。
【図４】図４は、タイミングコントロール回路の一例を示す回路図である。
【図５】図５は、ＬＣＤ用電源回路の一例を示す回路図である。
【図６】図６は、外付け素子を使用して電圧調整可能としたＬＣＤ用電源回路の例を示す回路図である。
【図７】図７は、図１の実施例の液晶コントロールドライバＩＣ内の不揮発性メモリ回路（ＲＯＭ）の書込み時の動作タイミングを示すタイミングチャートである。
【図８】図８は、不揮発性メモリ回路（ＲＯＭ）の読出し時の動作タイミングを示すタイミングチャートである。
【図９】図９は、不揮発性メモリ回路におけるメーカ情報格納領域に好適なメモリ回路の具体的な構成例を示す回路図である。
【図１０】図１０は、不揮発性メモリ回路を構成するメモリセルのレイアウトの例を示す平面図である。
【図１１】図１１は、不揮発性メモリ回路を構成するメモリセルの構造と書込み時の印加電圧を示す断面図である。
【図１２】図１２は、不揮発性メモリ回路を構成するメモリセルの構造と読出し時の印加電圧を示す断面図である。
【図１３】図１３は、不揮発性メモリ回路を構成するメモリセルの構造と消去時の印加電圧を示す断面図である。
【図１４】図１４は、不揮発性メモリ回路におけるユーザ情報格納領域に好適なメモリ回路の実施例を示す回路図である。
【図１５】図１５は、ユーザ情報格納領域に好適なメモリ回路の他の実施例を示す回路図である。
【図１６】図１６は、ユーザ情報格納領域に好適なメモリ回路のさらに他の実施例を示す回路図である。
【図１７】図１７は、本実施例の液晶コントロールドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの一例を示す平面図である。
【図１８】図１８は、本実施例の液晶コントロールドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの他の例を示す平面図である。
【発明を実施するための形態】
【００２１】
以下、この発明の好適な実施の形態を図面に基づいて説明する。 先ず、本発明を適用して有効な不揮発性メモリ回路を内蔵した液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）２００を、図１を用いて説明する。図１は、不揮発性メモリ回路を内蔵した液晶コントロールドライバＩＣ２００とこのドライバにより駆動されるＴＦＴ液晶パネル３００とからなる液晶表示システムの構成を示すブロック図である。
【００２２】
図１において、２００はアクティブマトリックス方式で液晶パネルを駆動して表示を行なう液晶コントロールドライバＩＣ、３００はこの液晶コントロールドライバＩＣ２００により駆動されるＴＦＴ液晶パネルである。ＴＦＴ液晶パネル３００は、対向する２枚のガラス基板の一方に画像信号が印加される複数の信号線としてのソース線（ソース電極）と所定の周期で順次選択駆動される複数の選択走査線としてのゲート線（ゲート電極）が直交する方向に配設されている。
【００２３】
また、ソース線とゲート線の各交点に画素電極と該画素電極にソース線上の画像信号に応じた電圧を印加するスイッチング素子としてのＴＦＴ（薄膜トランジスタ）からなる画素がマトリックス状に配置されている。これとともに、対向する他方のガラス基板には各画素に共通の電極が設けられ、これらの電極が形成された２枚のガラス基板間に液晶が封止されている。かかる構成のＴＦＴ液晶パネル３００は公知であるので図示は省略する。
【００２４】
液晶コントロールドライバＩＣ２００は、液晶パネル３００のソース線ＳＬを画像信号に応じて駆動するソースドライバ回路２１０、ＴＦＴ液晶パネル３００のゲート線ＧＬを順番に走査駆動するゲートドライバ回路２２０、ＴＦＴ液晶パネル３００の各画素共通の電極にコモン電圧ＶＣＯＭを印加するコモンドライバ回路２３０を備える。また、ドライバＩＣ２００は、これらのドライバ回路２１０〜２３０に必要とされる駆動電圧を発生するＬＣＤ用電源回路２４０、駆動条件等の設定情報を記憶する不揮発性メモリ回路２５０、外部のマイクロプロセッサ（以下、ＭＰＵ又はＣＰＵとも言う）等からの指令に基づいてチップ内部全体を制御する制御部２６０を備える。
【００２５】
さらに、ドライバＩＣ２００は、内部の基準となるクロックφｒを生成する発振回路２７０、生成された基準クロックφｒに基づいて上記ドライバ回路２１０〜２３０等の動作タイミングを与える信号φ１，φ２，φ３……を生成するタイミングコントロール回路２８０、液晶パネル３００に表示すべき画像データを記憶する表示用ＲＡＭ２９０等を備える。これらの回路を備えるドライバＩＣ２００は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成されている。
【００２６】
なお、ドライバＩＣ２００は、電源電圧ＶCCが印加される外部端子と接地電位ＧＮＤが印加される外部端子とを有する。また、不揮発性メモリ回路２５０に書き込みを行なうのに必要なＶCCよりも高い書込み電圧ＶPP1，ＶPP2が印加される外部端子が設けられている。
【００２７】
この実施例の制御部２６０は、コマンドコードを設定するためのインデックスレジスタ２６１および該インデックスレジスタ２６１の内容に基づいて書込みがなされるコントロールレジスタ２６２や外部から供給されるデータおよび上記不揮発性メモリ回路２５０から読み出されたデータを保持するデータレジスタ２６３、不揮発性メモリ回路２５０の読み出し、書き込み制御を行なうリード／ライト制御回路２６４等を備える。
【００２８】
また、この実施例の制御部２６０には、外部のＭＰＵがインデックスレジスタ２６１に書込みを行なうことで実行するコマンドを指定して制御信号を生成する方式が採用されている。制御部２６０の制御方式として、外部のＭＰＵからコマンドコードを受けると、このコマンドをデコードして制御信号を生成する方式を採用しても良い。データレジスタ２６３は、不揮発性メモリ回路２５０の出力部に設け、制御部２６０にはデータレジスタ２６３に読み出されたデータを所望の回路に分配するゲート回路を設けるようにしても良い。
【００２９】
このように構成された制御部２６０による制御によって、液晶コントロールドライバＩＣ２００は、外部のＭＰＵからの指令およびデータに基づいて上述したＴＦＴ液晶パネル３００に表示を行なう際に、表示データを表示用ＲＡＭ２９０に順次書き込んで行く描画処理を行なう。これとともに、制御部２６０は、表示ＲＡＭ用２９０から順次表示データを読み出す読出し処理を行なってＴＦＴ液晶パネル３００のソース線ＳＬに印加する信号およびゲート線ＧＬ、コモン電極ＣＯＭに印加する信号をドライバ２１０，２２０，２３０より出力させることにより液晶表示が行なわれる。
【００３０】
駆動条件等の設定情報を記憶する不揮発性メモリ回路２５０は、後述のように、他の回路を構成する素子と同一の素子（本実施例ではＣＭＯＳトランジスタ）により構成されている。これによって、不揮発性メモリ回路２５０を形成するために製造工程が増えないようにされ、製造コストの上昇が抑えられる。ここで、不揮発性メモリ回路２５０に格納される設定情報は、大きく分けるとメーカ（ベンダ）において格納すべき設定情報とユーザ（アッセンブリメーカ）において格納すべき設定情報の２種類がある。実際に使用するときは、一方か、又は両方を設定することができる構成にすることができる。
【００３１】
本実施例の液晶コントロールドライバＩＣにおいては、不揮発性メモリ回路２５０に、メーカが設定する情報を格納するための第１の領域２５１とユーザが設定する情報を格納するための第２の領域２５２とが設けられている。このうち、第１の領域２５１は１度だけデータを書き込むことができるようにされ、第２の領域２５２は複数回データを書き込むことができるようにされている。
【００３２】
メーカにおいて格納すべき設定情報には、内部の基準となるクロックを生成する発振回路２７０において生成するクロックφｒの周波数を設定するための情報、基準クロックφｒに基づいて動作クロックφ１，φ２，φ３……を生成するタイミングコントロール回路２８０において生成するクロックのタイミングを設定するための情報などがある。また、ドライバ２１０〜２３０に必要とされる駆動電圧を発生するＬＣＤ用電源回路２４０において発生する電圧のレベルを設定するための情報も、メーカにおいて格納すべき設定情報に含まれる。そして、上記発振回路２７０、タイミングコントロール回路２８０、ＬＣＤ用電源回路２４０等は、不揮発性メモリ回路２５０から読み出された対応する設定情報に従って変更可能に構成されている。
【００３３】
図２には、そのうち発振回路２７０の構成例が示されている。この実施例の発振回路２７０は、ＯＲゲート２７１と直列形態のインバータＩＮＶ１，ＩＮＶ２とフィードバックパスとからなるリングオシレータにより構成されている。そして、最終段のインバータＩＮＶ２から初段のＯＲゲート２７１へのフィードバックパス上に設けられた直列形態の複数の抵抗Ｒｆ１，Ｒｆ２，……Ｒｆｍの各接続ノードとオシレータの出力端子との間にスイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍが設けられている。
【００３４】
また、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報をデコードするデコーダＤＥＣ１が設けられ、このデコーダＤＥＣ１の出力によって上記スイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍのいずれかがオン状態にされる。これにより、フィードバック信号の遅延時間が変化され、オシレータの出力である基準クロックφｒの周波数が変更されるように構成されている。その結果、製造ばらつきで発振回路の周波数が所望の周波数からずれた場合にも、周波数のずれを調整できるようになる。また、液晶表示装置にあう特定の仕様の周波数に変更できるようにすることもできる。
【００３５】
なお、フィードバック信号が入力されているオシレータの初段のＯＲゲート２７１の他方の入力端子に入力されている信号ＣＯＳＣは、オシレータの起動信号である。この信号ＣＯＳＣがロウレベルにされるとオシレータは発振動作し、ＣＯＳＣがハイレベルにされるとオシレータは発振動作を停止するようになっている。デコーダＤＥＣ１を省略して、データレジスタ２６３に保持された設定情報によってスイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍを直接制御するように構成しても良い。
【００３６】
内蔵メモリと調整回路がない場合には、発振回路２７０により生成される基準クロックφｒの周波数を変更するため、例えば図３に示されているように、フィードバック経路に設けられた抵抗Ｒｆを、ドライバＩＣ２００に外付け素子として接続し、その抵抗値を変更するようにしなければならなかった。本実施例によれば、かかる外付け素子が不要となるため、外付け部品の数を減らしてシステムを小型化することができるとともに、外付け素子を接続するための外部端子も少なくできるため、チップ自身も小型化することができる。
【００３７】
図４には、タイミングコントロール回路２８０の構成例が示されている。この実施例のタイミングコントロール回路２８０は、直列形態に接続された複数の遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎにより構成されている。各遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎの接続ノードとコントローラの入力端子との間に、スイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍが設けられている。
【００３８】
これらのスイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍのいずれかが、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報の信号ＴＣ１，ＴＣ２，ＴＣ３などによってオン状態にされることにより、出力される信号ＴＭＤのタイミングが変更されるようになっている。データレジスタ２６３に保持された設定情報をデコードするデコーダを設けて、このデコーダの出力でスイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍを制御するように構成しても良い。
【００３９】
ここで、タイミングコントロール回路２８０によりタイミングを調整する信号としては、例えば表示ＲＡＭ２８０の動作タイミングを与える信号がある。表示ＲＡＭ２８０は、液晶コントロールドライバの内部で最も高速で動作する回路であるため、その動作タイミングのずれはシステム全体の動作に影響を与える。そこで、表示ＲＡＭ２８０の動作タイミングを与える信号を初期設定で調整することにより、所望の動作特性が得られるようになる。
【００４０】
図５には、ＬＣＤ用電源回路２４０の構成例が示されている。この実施例のＬＣＤ用電源回路２４０は、直列形態に接続されたラダー抵抗Ｒｌ１，Ｒｌ２，……Ｒｌｎと、各ラダー抵抗と並列に接続されたスイッチング素子ＳＷ２１，ＳＷ２２，……ＳＷ２ｎとを備える。そして、これらのスイッチング素子ＳＷ２１，ＳＷ２２，……ＳＷ２ｎが、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報によってオンまたはオフ状態にされる。これにより、ＬＣＤ用電源回路２４０における基準となる電圧ＶＣＯＭＲのレベルが決定されるようになっている。
【００４１】
図５において、ＬＣＤ用電源回路２４０内に設けられているスイッチＳＷａ１，ＳＷａ２は、液晶の劣化を防止するため液晶パネルを交流駆動すべく共通電極に印加する共通電位ＶＣＯＭＨとＶＣＯＭＬを切り替えて所定の周期で極性反転させるスイッチである。また、スイッチＳＷｍ１，ＳＷｍ２は、表示モード等に応じて共通電極に印加する共通電位ＶＣＯＭＨ，ＶＣＯＭＬのうちＶＣＯＭＨのレベルを切り替えるためのスイッチである。これらのスイッチＳＷａ１とＳＷａ２またＳＷｍ１とＳＷｍ２は、制御部２６０からの制御信号によってそれぞれ相補的すなわち一方がオンのときは他方がオフの状態にされる。
【００４２】
内蔵メモリと調整回路がない場合には、基準となる電圧ＶＣＯＭＲのレベルを変更するため、例えば図６に示されているように、ドライバＩＣ２００に外付けの抵抗Ｒｔ１，Ｒｔ２を設けて、一方の抵抗Ｒｔ１の抵抗値を変更するようにしていた。本実施例によれば、かかる外付け素子が不要となるため、外付け部品の数を減らしてシステムを小型化することができるとともに、外付け素子を接続するための外部端子も少なくできるため、チップ自身も小型化することができる。
【００４３】
次に、制御部２６０による不揮発性メモリ回路２５０の書込みの手順と動作タイミングを、図１および図７を用いて説明する。図７において、信号ＣＳ，ＲＳ，ＷＲ，ＲＤはリード／ライト制御回路２６４にチップ外部より入力される制御信号である。このうち制御信号ＣＳはチップが選択されたことを示す信号、ＲＳはデータＤＢをインデックスレジスタにラッチするのかコントロールレジスタにラッチするのかを示す信号である。また、ＷＲは書き込み動作を制御するための信号、ＲＤは読み出し動作を制御するための信号である。リード／ライト制御回路２６４は、これらの制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤとタイミングコントローラ２８０からのクロックφ２に基づいて、メモリ回路２５０に供給する信号を生成する。ＷＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される書込み許可信号である。また、ＲＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される読出し許可信号である。
【００４４】
図７には、制御部２６０による不揮発性メモリ回路２５０の書込み動作タイミングが示されている。この書込み動作の説明は、特に制限されるものでないが、本実施例の液晶コントロールドライバでは、電源投入後にＭＰＵからリセット信号ＲＥＳＥＴが入力されるとハイレベルからロウレベルになる場合の例を示している。また、図７の例は、アドレスは０００〜０１１の４つのアドレスに書込む場合の例を示している。
【００４５】
まず、リセット信号ＲＥＳＥＴが入力されると、チップ内部レジスタはリセットされる（図７、タイミングｔ１)。続いて、ＭＰＵなどに接続された制御バスＢＵＳに、ＲＳ＝Ｌｏｗの期間にインデックスデータがドライバＩＣに入力される。このとき、ＷＲがロウからハイになるタイミングでこのインデックスデータがインデックスレジスタ２６１に格納される（図７、タイミングｔ２)。
【００４６】
このとき、インデックスレジスタ２６１に格納されたインデックスデータにより、ＲＯＭ系回路のコントロールレジスタ２６２が選択される。また、タイミングｔ２のあとで、制御バスＢＵＳから、ＲＳ＝Ｈｉｇｈの期間に制御等のデータ（今後単に「データ」と記す）がドライバＩＣに入力される。このとき、ＷＲがロウからハイになるタイミングで、このデータがコントロールレジスタ２６２に格納される（図７、タイミングt３）。
【００４７】
＜書込み期間＞
ｔ３のタイミングで、コントロールレジスタのデータが確定するが、データの内容は、書込みデータＷＤＡＴＡ、書込みデアドレスＡＤＤＲ、ＲＯＭ制御データＯＰ０、ＯＰ１などである。書込みの場合は、制御データＯＰ０のデータを０（Low）から１（High）にする。このとき、ＯＰ０が１（High）ならば、ＷＥ／ＲＥ制御回路２６４を制御して、書込み許可信号ＷＥをハイレベルにアサートして、書き込み動作が行われる。
【００４８】
書込みの終了は、制御バスＢＵＳの制御信号ＲＳがハイレベルの期間にコントロールレジスタのＯＰ０のデータを１（High）から０（Low）に変えることにより、ＷＥ／ＲＥ制御回路２６４を制御して、書込み許可信号ＷＥをロウレベルにネゲートする。これにより書込み動作が終了する（図７、タイミングｔ４)。
【００４９】
アドレスを変えて書込みを再開する場合は、制御信号ＲＳがハイレベルの期間にコントロールレジスタのＯＰ０のデータを０（Low）から１（High）にする（図７、タイミングｔ５)。このとき、ＯＰ０が１（High）なので、ＷＥ／ＲＥ制御回路２６４は、書込み許可信号ＷＥをハイレベルにアサートして、書き込み動作が行われる。このとき、データレジスタのアドレスは、更新しておく。これにより、タイミングｔ３からｔ４の期間で書いたアドレスとは異なるアドレスの領域に書込みが行われる。
【００５０】
以後、タイミングｔ５の後は、前記のタイミングｔ３からｔ４と同様にコントロールレジスタのＯＰ０のデータをセットすることにより書込みが終了する（図７、タイミングｔ６)。以降は、上記を繰り返す。
【００５１】
なお、この実施例では、外部から入力される制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤに従って書き込み動作を実行するように構成したものを説明したが、チップ内部に１つのコマンドコードに対応した複数のマイクロ命令コードを格納したＲＯＭを設ける。そして、インデックスレジスタ２６１に書き込みコマンドが設定されると、マイクロ命令コードを読み出してリード／ライト制御回路２６４に対する制御信号を生成し、自動的に書き込み動作を実行させるように構成することも可能である。ただし、実施例のように外部からの制御信号に従った制御方式とすることにより、制御部２６０の規模を小さくすることができる。
【００５２】
図８には、制御部２６０による不揮発性メモリ回路２５０の読出し動作タイミングが示されている。ＲＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される読出し許可信号である。
【００５３】
本実施例の液晶コントロールドライバでは、電源投入後にＭＰＵからリセット信号ＲＥＳＥＴがハイレベルからロウレベルにアサートされ、これにより、チップ内部のレジスタがリセットされる。そして、インデックスレジスタ２６１に読み出しコマンドが設定されると、インデックスレジスタ２６１によってコントロールレジスタ２６２の所定の制御ビットＯＰ１に"１"がセットされ、リード／ライト制御回路２６４により読出し許可信号ＲＥがハイレベルにアサートされて読出し動作が開始される（タイミングｔ１１）。なお、このとき制御ビットＯＰ０は"０"にされる。
【００５４】
そして、コントロールレジスタ２６２の所定のフィールドに格納されている読出しアドレスＲＡＤＤＲがメモリ回路２５０へ供給されてデータの読出しが実行される。このとき、メモリ回路２５０に供給されたアドレスに対応した領域に記憶されているデータが一括して読み出される。なお、コントロールレジスタ２６２に読出し用の制御ビットＯＰ１を設ける代わりに、リセット信号ＲＥＳＥＴを適当なディレイ回路等に通すことによってリード／ライト制御回路２６４の起動信号とし、ハイレベルの読出し許可信号ＲＥを出力させるように構成しても良い。
【００５５】
次に、所定時間後にタイミングコントロール回路２８０からラッチタイミングを示す信号ＲＳＥＴが出力され、メモリ回路２５０から読み出されたデータがデータレジスタ２６３にラッチされる（タイミングｔ１２）。その後、不揮発性メモリ回路２５０への読出し制御信号ＲＥがロウレベルにネゲートされて一回の読出し動作が終了する（タイミングｔ１３）。
【００５６】
読出しデータが複数のアドレスにわたっているときは、読出し許可信号ＲＥがロウレベルにネゲートされている間にコントロールレジスタ２６２の所定のフィールドに格納されている読出しアドレスＲＡＤＤＲを更新してから上記動作を繰り返すようにされる。
【００５７】
本実施例では、リセット信号ＲＥＳＥＴが入力されるとインデックスレジスタ２６１によってコントロールレジスタ２６２の所定の制御ビットＯＰ１に"１"がセットされることで読出し許可信号ＲＥが生成されるように構成されているが、リセット信号ＲＥＳＥＴを適当なディレイ回路等に通すことによって読出し許可信号ＲＥを生成するようにしても良い。また、本実施例の液晶コントロールドライバＩＣは、リード／ライト制御回路２６４が、前述の制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤに基づいて、メモリ回路２５０からデータを読み出すように構成することができる。そして、かかる読出し機能は、例えば回路が正常に動作するか検査するテストモードにおいて有効化されるように構成しても良い。
【００５８】
図９には、図１の不揮発性メモリ回路２５０のうちメーカが設定する情報を格納するための第１の領域２５１に使用して好適なメモリ回路の例が示されている。この実施例の不揮発性メモリ回路２５０は、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに、通常の回路構成素子であるＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）とＮチャネルＭＯＳＦＥＴのみで構成されている。なお、図７には、図示の都合で、８個のメモリセルからなる１バイトの記憶容量のメモリ回路が示されているが、実際には、同様な構成のメモリ回路が複数個設けられ、アドレス信号でいずれかを選択的に動作させるように構成することで複数バイトの記憶容量のメモリ回路として構成されている。
【００５９】
図９において、２６４は前述の制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤとコントロールレジスタ２６２からのデータＤＢ０〜ＤＢ１７に基づいてメモリ回路の書き込み、読出しのための信号を生成するリード／ライト制御回路である。また、２５４は書き込みのために必要な通常の電源電圧ＶCCよりも電位の高い書込み電圧ＶPP1，ＶPP2に基づいて回路内部で必要な所定のレベルの電源電圧ＶPP1M，ＶPP2Mを生成する内部電源制御回路である。さらに、２５５は不揮発性メモリセル、２５６は各メモリセルの読出し／書込み回路で、この実施例では１度に８ビットのデータをリード／ライトできるように、８個のメモリセルと読出し／書込み回路のペアが一方向に並んで配置されている。書込み電圧ＶPP1，ＶPP2は、例えば９Ｖと７Ｖである。
【００６０】
ＬＤ０〜ＬＤ７はリード／ライト制御回路２６４から出力される書込みデータが乗るライトデータ線、ＰＵは読出しを制御するための読出し制御線である。また、ＣＧは８ビットのデータをリード／ライトするための通常のメモリアレイにおけるワード線に相当するコントロールゲート線である。さらに、ＳＬはメモリセル２５５へ書き込み電圧を供給する書込み電圧供給ライン、ＰＲＧＭは書込みを制御するための書込み制御線、ＶＥＲはメモリセルの電位を制御するための電位制御線である。コントロールゲート線ＣＧは、読出し制御信号ＲＥと書込み制御信号ＷＥの排他的論理和を取るＥＯＲゲートＧ０の出力に応じて駆動される。ＬＳ１，ＬＳ２は、ＥＯＲゲートＧ０の出力信号、書込み制御信号ＷＥのレベルを変換するレベルシフト回路である。
【００６１】
読出し／書込み回路２５６は、ライトデータ線ＬＤ０〜ＬＤ７のうちいずれかのライトデータ線と書込み制御線ＰＲＧＭの信号を入力とするＯＲゲートＧ１と、信号ＣＥＲＢがハイレベルのときに該ＯＲゲートＧ１の出力信号を通過させる伝送ゲートＭＯＳＦＥＴ Ｑｔ１とを備える。さらに、読出し／書込み回路２５６は、読出し制御線ＰＵに接続された抵抗Ｒ０および該抵抗Ｒ０と直列に接続された伝送ゲートＭＯＳＦＥＴ Ｑｔ２と、Ｑｔ２がオンされたときに抵抗Ｒ０の電位が降下したか否かを判別するセンス用インバータＧ２を備える。抵抗Ｒ０は、この例では固定抵抗を例示しているが、これに相当する動作をする回路で構成してもよい。
【００６２】
メモリセル２５５は、伝送ゲートＭＯＳＦＥＴ Ｑｔ１と書込み電圧供給ラインＳＬとの間に互いにチャネルが並列の状態で接続された電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２と、Ｑｗ１，Ｑｗ２のゲート端子とコントロールゲート線ＣＧとの間に容量素子として接続されたＭＯＳ容量Ｃ１，Ｃ２とを有する。また、メモリセル２５５は、読出し制御線ＰＵと電位制御線ＶＥＲとの間に、上記抵抗Ｒ０および伝送ゲートＭＯＳＦＥＴ Ｑｔ２と直列形態に接続された読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２を備える。上記電荷注入用ＭＯＳＦＥＴ Ｑｗ１と読出し用ＭＯＳＦＥＴ Ｑｒ１は互いにゲート端子同士が結合され、Ｑｗ２とＱｒ２もゲート端子同士が結合され、それぞれのゲート端子はフローティングにされている。
【００６３】
さらに、伝送ゲートＭＯＳＦＥＴ Ｑｔ１，Ｑｔ２もゲート端子同士が結合されており、リード／ライト制御回路２６４からの制御信号ＣＥＲをインバータで反転した信号ＣＥＲＢが共通ゲートに供給され、ＣＥＲＢによって制御される。また、メモリセルの電位を制御する上記電位制御線ＶＥＲは、この制御信号ＣＥＲＢをさらにインバータで反転した信号のレベルを変換するレベルシフト回路ＬＳ３によって駆動される。
【００６４】
この実施例のメモリセル２５５は、コントロールゲート線ＣＧでＭＯＳ容量Ｃ１，Ｃ２を介して電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のゲート電圧を高くした状態でライトデータに応じてＱｗ１，Ｑｗ２のソース・ドレイン間に書込み電圧を印加してＱｗ１，Ｑｗ２をオンまたはオフ状態に設定する。そして、Ｑｗ１，Ｑｗ２に選択的にドレイン電流を流すことによって発生したホットエレクトロンが、Ｑｗ１，Ｑｗ２のゲート電極に注入されることでデータの書込みが行なわれる。電荷注入用ＭＯＳＦＥＴと読出し用ＭＯＳＦＥＴを２つずつ設けているのは、電荷のリークによる記憶データの信頼性低下を防止するためである。
【００６５】
データの読出し時には、コントロールゲート線ＣＧでＭＯＳ容量Ｃ１，Ｃ２を介して読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧を高くする。これとともに、読出し制御線ＰＵを高くし、ＶＥＲを低くしてＱｒ１，Ｑｒ２のソース・ドレイン間に電位差を与えてＱｒ１，Ｑｒ２に電流が流れるか否かをインバータＧ２で判別する。
【００６６】
具体的には、電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のゲート電極に電荷が注入されていると、読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧が相対的に低くなってオフ状態にされてドレイン電流は遮断される。一方、Ｑｗ１，Ｑｗ２のゲート電極に電荷が注入されていないと、読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧が相対的に高くなってオン状態にされ、ドレイン電流が流れる。これにより、Ｒ０とＱｒ１との接続ノードの電位が変化する。この電位変化をインバータＧ２で判別することでメモリセルの状態を判定することができる。
【００６７】
なお、この実施例では、読出し動作時、電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のうち一方のゲート電極の電荷がリークしたとしていても、他方のゲート電極の電荷がリークしていなければ、いずれか一方はオフにされてドレイン電流が流れない。そのため、電荷のリークによる記憶データの信頼性低下を防止することができる。電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２と読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２は、それぞれ１個のＭＯＳＦＥＴで構成してもメモリセルとして有効に動作するので、一方の組を省略することが可能である。また、図１の実施例のメモリ回路２５０は、図９のような構成のメモリ回路に限定されず同様な機能を有する回路であれば良い。
【００６８】
次に、上記実施例の液晶コントロールドライバに用いられる不揮発性メモリの具体的なデバイスの構造と、該不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について、図１０〜図１３を用いて説明する。図１０はメモリセル領域の要部平面図であり、図１１〜図１３は図１０中のＤ−Ｄ’線に沿った断面を示している。
【００６９】
図において、符号１で示されているのは例えば単結晶シリコンからなるｐ型半導体基板、２は基板１の表面に選択的に形成されたフィールド酸化膜、１９，２０は基板１およびフィールド酸化膜２の表面を覆うように形成された層間絶縁膜である。４ＡはＭＯＳ容量Ｃ１，Ｃ２が形成されるｐ型ウェル領域、４ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２；Ｑｒ１，Ｑｒ２が形成されるＰ型ウェル領域、３はｐ型ウェル領域４Ａ，４Ｂの下側に設けられたｎ型半導体分離領域である。５はｎ型半導体分離領域３に電位を与える給電領域としてのｎ型半導体領域、１４Ａはｎ型半導体領域５のバッファ層としてのｎ型半導体領域、１４ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１（Ｑｗ２，Ｑｒ２）のソース・ドレイン領域となるｎ型半導体領域である。
【００７０】
また、１５ＡはＭＯＳ容量Ｃ１の一方の端子となるｐ型半導体領域、１５ＢはＭＯＳＦＥＴＱｗ１，Ｑｒ１のｐ型ウェル領域４Ｂに電位を与える給電領域としてのｐ型半導体領域、１８は表面に形成される電極との接触抵抗を減らすためのコンタクト層である。さらに、６はＭＯＳ容量Ｃ１の誘電体層で、この誘電体層６はＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１のゲート絶縁膜と同一工程で形成される。また、７ＡはＭＯＳ容量Ｃ１の他方の端子となる導電体層、７ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１のゲート電極で、導電体層７ＡはＱｗ１，Ｑｒ１のゲート電極と同一工程で形成される。
【００７１】
データの書き込み時には、図１１に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば９Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに０Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１（Ｃ２）が形成されたｐ型ウェル領域４Ａに順方向の９Ｖを印加する。ＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）のゲート電極７Ｂと容量素子Ｃ１（Ｃ２）の一方の端子としての電極７Ａとはつながっているため、ｐ型ウェル領域４への９Ｖの印加により電極７Ｂの電位が持ち上げられる。
【００７２】
また、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂの一方に７Ｖを印加し、他方に０Ｖを印加する。さらに、データ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂを０Ｖとする。これにより、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のチャネルに電流が流れ、そのとき発生したホットエレクトロン（ｅ-）がゲート電極７Ｂに注入され、データの書き込みが行われる。なお、ｎ型半導体分離領域３に９Ｖを印加するのは、ｐ型ウェル領域４Ａに９Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。
【００７３】
データの読み出し時には、図１２に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば３Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに０Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１、Ｃ２が形成されたｐ型ウェル領域４Ａに３Ｖを印加する。このｐ型ウェル領域４Ａへの３Ｖの印加により電極７Ａおよび７Ｂの電位が持ち上げられ、電極７Ｂに電荷が蓄積されているか否かに応じて、データ読み出し用のＭＯＳＦＥＴＱｒ１、Ｑｒ２がオンまたはオフ状態にされる。
【００７４】
また、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂを０Ｖとし、データ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂの一方に０Ｖを印加し、他方に例えば図９に示した抵抗Ｒ０の一方を接続した時の電圧が印加される。図９に示した抵抗Ｒ０の一方はＰＵに接続されていることは前述のとおりである。このとき、データ読み出し用のＭＯＳＦＥＴＱｒ１，Ｑｒ２のオンまたはオフ状態に応じて電流が流れたり流れなかったりする。これが、インバータＧ２によって検出される。なお、ｎ型半導体分離領域３に３Ｖを印加するのは、ｐ型ウェル領域４Ａに３Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。
【００７５】
図１４には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路の例が示されている。この実施例の不揮発性メモリ回路２５０は、図７９の実施例の不揮発性メモリ回路２５０と同様に、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに構成されている。ただし、この実施例の不揮発性メモリ回路２５０は、記憶されたデータの消去が可能な構成となっている。データの消去は、コントロールレジスタ２６２の制御ビットＯＰ０，ＯＰ１にそれぞれ"１"がセットされることにより、消去モードに入って消去を実行するように構成することができる。
【００７６】
この実施例の不揮発性メモリ回路２５０は、図９の実施例の不揮発性メモリ回路２５０とほぼ同じ構成を有するので、同一構成の部分については説明を省略し、主として差異について説明する。図９の実施例の不揮発性メモリ回路２５０との第１の差異は、本実施例では、電源制御回路２５４が、外部から供給される第３の電圧ＶPP3に基づいた内部電圧ＶPP3Mを生成可能に構成されている点にある。第２の差異は、この内部電圧ＶPP3Mがコントロールゲート線ＣＧを駆動するレベルシフト回路ＬＳ１にロウ側の電源電圧として供給されている点にある。
【００７７】
内部電圧ＶPP3Mは、データ書込み時や読出し時には０Ｖのような接地電位にされる一方、データの消去時には−９Ｖのような電位とされ、これがコントロールゲート線ＣＧを介してフローティングゲートに結合されている容量素子Ｃ１、Ｃ２に印加される。不揮発性メモリセル２５５を構成するＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２は、図１０および図１１に示すレイアウトと構造を有する素子を用いることができる。
【００７８】
かかる構成の素子からなるメモリ回路において、データを消去するには、図１３に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば９Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに９Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１（Ｃ２）が形成されたｐ型ウェル領域４Ａに逆方向の−９Ｖを印加する。さらに、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）およびデータ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース領域としてのｎ型半導体領域１４ＢＷ１，１４ＢＲ１を開放電位とし、Ｑｗ１（Ｑｗ２）およびＱｒ１（Ｑｒ２）のドレイン領域としてのｎ型半導体領域１４ＢＷ２，１４ＢＲ２に９Ｖを印加する。
【００７９】
ここで、容量素子Ｃ１、Ｃ２の容量電極（ゲート電極７Ａ）の面積は、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量を形成する容量電極（ゲート電極７Ｂ）の面積より大きいことから（図１０参照）、容量素子Ｃ１、Ｃ２の容量は、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量に比べて大きくなる。そのため、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量に印加される電圧は、容量素子Ｃ１、Ｃ２に印加される電圧より大きくなる。これにより、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２およびデータ読み出し用のＭＯＳＦＥＴ Ｑｒ１、Ｑｒ２の共通ゲート電極７Ｂに蓄積されていた電子（ｅ-）がＦＮトンネル現象でｐ型ウェル領域４Ｂへ放出される。
【００８０】
このように、容量素子Ｃ１、Ｃ２が形成されたｐ型ウェル領域４Ａに負（逆方向）の電圧を印加し、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウェル領域４Ｂに正（順方向）の電圧を印加する。これにより、ゲート破壊を起こさない電圧（９Ｖ以下）でデータ消去動作に必要な電位差（１８Ｖ）を確保することが可能となる。なお、ｎ型半導体分離領域３に９Ｖを印加するのは、ｐ型ウェル領域４Ｂに９Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。かかる構成のメモリ回路を用いることにより複数回のデータの書込みが可能となる。
【００８１】
図１５には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路の他の例が示されている。この実施例の不揮発性メモリ回路２５０も、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに、通常の回路構成素子であるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのみで構成されている。また、この実施例の不揮発性メモリ回路２５０は、記憶されたデータの消去を想定していない場合の回路である。
【００８２】
この実施例では、複数回のデータの書き込みを可能にするため、同一記憶容量を有する２つのバンクＢＮＫ１，ＢＮＫ２が設けられている。それぞれのバンクは、図９に示されているメモリセル２５５と同一構成のメモリセルを有し、バンクＢＮＫ１，ＢＮＫ２はリード／ライト制御回路２６４から出力されるそれぞれのバンク指示信号Ｂ０，Ｂ１によっていずれか一方が選択される。
【００８３】
より具体的には、リード／ライト制御回路２６４から出力される書込みデータが乗るライトデータ線ＬＤ０〜ＬＤ７上の信号と上記バンク指示信号Ｂ０，Ｂ１のいずれか一方の信号とを入力とするＮＡＮＤゲートＧ１０〜Ｇ１７，Ｇ２０〜Ｇ２７が設けられている。また、バンク指示信号Ｂ０と各制御線ＰＵ，ＣＧ，ＰＲＧＭ，ＳＬ上の信号とを入力とするＮＡＮＤゲートＧ３０，Ｇ３１，Ｇ３２，Ｇ３３と、バンク指示信号Ｂ１と各制御線ＰＵ，ＣＧ，ＰＲＧＭ，ＳＬ上の信号とを入力とするＮＡＮＤゲートＧ４０，Ｇ４１，Ｇ４２，Ｇ４３が設けられている。
【００８４】
そして、バンク指示信号Ｂ０，Ｂ１によってＮＡＮＤゲートＧ１０〜Ｇ１７とＧ３０〜Ｇ３３またはＧ２０〜Ｇ２７とＧ４０〜Ｇ４３のいずれか一方が有効化されることで、一方のバンクが選択される。これによって、見かけ上、データの書き換えが可能なメモリ回路が実現される。なお、一方のバンクへの書込みがなされたなら、次の書込みの際には自動的に他のバンクが選択されるような仕組みをチップ内部に設けておくようにしても良い。これによって、ユーザの誤った処理によるデータの上書きを防止することができる。この実施例では、バンクの数を２個としたが、３個以上設けるようにしても良い。これにより、見かけ上、２回以上データの書き換えが可能なメモリ回路が実現される。
【００８５】
図１６には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路のさらに他の例が示されている。
【００８６】
この実施例では、複数回のデータの書き込みを可能にするため、同一記憶容量を有する２つのバンクＢＮＫ１，ＢＮＫ２が設けられている。それぞれのバンクは、図７に示されているメモリセル２５５と同一構成のメモリセルを有するとともに、メモリセルが接続されるコントロールゲート線ＣＧは共通のゲート線ＣＧと各バンクＢＮＫ１，ＢＮＫ２用のゲート線ＣＧ１，ＣＧ２が設けられている。さらに、電源回路２５４にはバンクＢＮＫ１用の書込み電圧ＶPP1-1とバンクＢＮＫ２用の書込み電圧ＶPP1-2を印加する電源端子Ｐ１，Ｐ２が設けられている。
【００８７】
そして、これらの電源端子に印加された電圧に基づいて生成された内部書込み電圧ＶPP1-1M，ＶPP1-2Mが、各バンク用のゲート線ＣＧ１，ＣＧ２を駆動するレベルシフト回路ＬＳ1-1，ＬＳ1-2へそれぞれ供給されるように構成されている。これによって、電源端子Ｐ１に書込み電圧ＶPP1-1が印加されるとバンクＢＮＫ１に対するデータの書込みが可能にされ、電源端子Ｐ２に書込み電圧ＶPP1-2が印加されるとバンクＢＮＫ２に対するデータの書込みが可能にされる。
【００８８】
書き込み電圧を印加する端子を替えることで、書き込みを行なうバンクを切り替えることができ、これにより、見かけ上、データの書き換えが可能なメモリ回路が実現される。書込み電圧ＶPP２もバンクごとに別々に供給するように構成しても良い。さらに、バンクの数および書き込み電圧を印加する端子の数を３個以上としても良い。
【００８９】
図１７には、本実施例の液晶コントローラドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの一例が示されている。図１７においては、図１に示されている回路と同一の回路には同一の符号が付されている。符号Ｇ０〜Ｇｉ，Ｇi+1〜Ｇｎはゲートドライバ回路２２０により生成されたゲート駆動信号を出力する端子（出力パッド）、Ｓ０〜Ｓｍはソースドライバ回路２１０により生成されたソース線駆動信号を出力する端子（出力パッド）である。
【００９０】
また、ＶＰＰ１〜ＶＰＰ３，ＧＮＤは外部から供給されるＲＯＭ書込み用の電源電圧が印加される電源端子（電源パッド）、ＤＢ０〜ＤＢ１７はバスを介してＣＰＵから供給される信号が入力される端子（入力パッド）である。特に制限されるものでないが、液晶パネルには左右にゲート駆動信号の入力端子を有するものがあるので、それに応じて、ゲート駆動信号を出力する端子（出力パッド）は２つのグループＧ０〜ＧｉとＧi+1〜Ｇｎに分けられ、ソース線駆動信号を出力する端子（出力パッド）Ｓ０〜Ｓｍを挟むようにして両側に設けられている。
【００９１】
図１７から分かるように、本実施例の液晶コントローラドライバＩＣにおいては、半導体チップの長手方向の一辺に沿って出力パッドＧ０〜ＧｉとＧi+1〜Ｇｎ，Ｓ０〜Ｓｍが配置され、反対側の辺に沿って入力パッドＤＢ０〜ＤＢ１７が配置されている。そして、出力パッドＧ０〜ＧｉとＧi+1〜Ｇｎ，Ｓ０〜Ｓｍに対応してチップの一方の辺には、ゲートドライバ回路２２０Ａとソースドライバ回路２１０とゲートドライバ回路２２０Ｂが配置されている。また、チップのほぼ中央に、制御部２６０を構成するタイミングコントロール回路（２８０）などの回路が配置され、その両側に表示データ記憶用のＲＡＭ２９０Ａ，２９０Ｂが配置されている。
【００９２】
さらに、電源パッドＶＰＰ１〜ＶＰＰ３の近傍にＲＯＭ回路２５０が、また入力パッドＤＢ０〜ＤＢ１７の近傍にＬＣＤ用の電源を生成する電源回路２４０が配置されている。このように、ＲＯＭ書込み用の電源電圧が印加される電源パッドＶＰＰ１〜ＶＰＰ３の近傍にＲＯＭ回路２５０が配置されているため、パッドから回路までの電源ラインが短くなり電力ロスが少なくて済む。これとともに、比較的高いＲＯＭ書込み用の電源電圧が印加される電源パッドＶＰＰ１〜ＶＰＰ３がチップの隅に設けられているため、他のパッドとの間の静電耐圧を高めることができる。この実施例では、静電耐圧をさらに高めるため、電源パッドＶＰＰ１〜ＶＰＰ３の各パッドの間隔よりもグランドパッドＧＮＤとの間隔を広くしている。
【００９３】
図１８には、本実施例の液晶コントローラドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの他の例が示されている。図１８において、図１７に示されている回路や端子と同一の回路、端子には同一の符号を付して重複した説明は省略する。図１８の実施例では、チップのほぼ中央に配置された制御部２６０の隣にＲＯＭ回路２５０が配置されている。
【００９４】
液晶コントローラドライバＩＣにおいては、書込みデータや読出しデータを伝送するため制御部２６０とＲＯＭ回路２５０を結ぶ配線の数が比較的多くなるため、制御部２６０とＲＯＭ回路２５０とを離しておくと配線の占有面積が大きくなりチップサイズの増大を招く。しかるに、本実施例のようなレイアウトを採用すると、配線の占有面積を減らしチップサイズを低減することができるという利点がある。本実施例は、ＲＯＭ回路２５０の記憶容量が大きい場合に適用すると有効である。
【００９５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、電荷のリークによる記憶データの信頼性低下を防止するためメモリセルに電荷注入用ＭＯＳＦＥＴと読出し用ＭＯＳＦＥＴを２つずつ設けているが、それぞれ１つのＭＯＳＦＥＴからなるメモリセルであっても良い。
【００９６】
また、前記実施例では、ユーザが設定する情報を格納するための第２の領域２５２のみが書替え可能に構成されている場合を説明したが、メーカが設定する情報を格納するための第１の領域２５１のメモリ回路のバンクの数を２個とし、見かけ上１回だけこの領域のデータを書き換えることができるように構成しても良い。
【産業上の利用可能性】
【００９７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である３端子のスイッチ素子である薄膜トランジスタにより画素電極に電荷を注入するＴＦＴ液晶パネルを駆動する液晶コントロールドライバについて説明した。この発明はそれに限定されるものでなく、例えば、２端子のスイッチ素子により画素電極に電荷を注入するＭＩＭ液晶パネルを駆動する液晶コントロールドライバ等に適用することができる。
【符号の説明】
【００９８】
２００ 液晶コントロールドライバＩＣ
２１０ ソースドライバ
２２０ ゲートドライバ
２３０ コモンドライバ
２４０ ＬＣＤ用電源回路
２５０ 不揮発性メモリ回路
２５１ 第１の領域（メーカ使用領域）
２５２ 第２の領域（ユーザ使用領域）
２５４ 電源制御回路
２５５ 不揮発性メモリセル
２５６ 読出し／書込み回路
２６０ 制御部
２６１ インデックスレジスタ
２６２ コンロールレジスタ
２６３ データレジスタ
２６４ リード／ライト制御回路
２７０ 発振回路
２８０ タイミングコントロール回路
２９０ 表示用ＲＡＭ
３００ ＴＦＴ液晶パネル
【技術分野】
【０００１】
この発明は、液晶表示装置を駆動する液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）に関し、例えば使用する液晶表示装置の特性や仕様を不揮発的に設定する手段を有する液晶コントロールドライバＩＣに利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（Personal Digital Assistants）などの携帯用電子機器の表示装置としては、一般に複数の表示画素が例えばマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。そして、機器内部には、この液晶パネルの表示制御を行なう半導体集積回路化された表示制御装置（液晶コントローラＩＣ）や液晶パネルを駆動するドライバ回路もしくはそのようなドライバ回路を内蔵した液晶表示駆動装置（液晶コントロールドライバＩＣ）が搭載されている。
【０００３】
ところで、液晶表示装置は、使用する液晶の種類や駆動方式によって、ガンマ特性や駆動電圧、動作クロックの周波数など仕様が異なっているとともに、製造ばらつきによる特性の変動がある。そこで、液晶表示駆動装置を提供するメーカは、仕様の異なる液晶表示装置や製造ばらつきのある液晶表示装置に対しても適用できるように液晶表示駆動装置を構成して、装置の汎用性を高め、製造コストを下げるような工夫をしている。
【０００４】
従来、仕様が異なる液晶表示装置であっても駆動できるようにするための対策として、液晶表示駆動装置の内部にレジスタを設けておく。これとともに、外部にＥＰＲＯＭのような不揮発性メモリを設けておいて、電源投入時の初期設定等で不揮発性メモリから内部のレジスタに駆動条件等の設定情報を転送する方式が実用化されている。また、液晶表示駆動装置の内部にヒューズなどを有する設定回路を設けておいて、適用する液晶表示装置が決まった時点で液晶表示装置の仕様に応じてヒューズを切断することによって設定を行なう方式も提案されている。ヒューズで液晶駆動装置の動作特性を調整するようにした発明としては、例えば特許文献１に記載のものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１４８０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来の駆動条件等の設定方式のうち、外部ＲＯＭからレジスタへ情報を設定する方式は、電源投入時ごとに設定を行なわなくてはならないため、ＣＰＵの負担が重いとともにシステムの立ち上がりが遅くなるという欠点がある。また、ヒューズを用いる方式は、一旦設定を行なうと変更することができないため、設定後に使用する液晶表示装置またはその仕様に変更があると対応できないとともにユーザ側で設定を行なえないため使い勝手が悪いという欠点がある。
【０００７】
さらに、製造ばらつきで回路等の特性が所望の値からずれた場合に、抵抗、容量など外付け素子の抵抗値や容量値を設定して回路の特性のずれを調整できるようにすることが一般に行なわれている。また、液晶表示装置や液晶駆動装置では、保護用のダイオードや昇圧用のキャパシタなどに外付け素子を用い、これらの外付け素子として用い、液晶ドライバＩＣとともにフレキシブル基板などに実装することが行なわれている。そのため、外付け部品点数が比較的多く装置の小型化を困難であるとともに、外付け素子によって液晶ドライバＩＣの外部端子数が多くなってチップサイズが大きくなるという欠点があった。
【０００８】
この発明の目的は、使用する液晶表示装置の仕様に応じた駆動条件等の設定を容易に行なうことができる使い勝手のよい液晶表示駆動用半導体集積回路を提供することにある。
【０００９】
この発明の他の目的は、製造ばらつきで液晶表示装置や液晶駆動用半導体集積回路の特性が所望の値からずれたとしても調整することができ、しかも外付け部品が少なくチップサイズも小さくすることが可能な液晶表示駆動用半導体集積回路を提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、液晶表示装置を表示駆動する半導体集積回路化された液晶表示駆動用半導体集積回路に、データを電気的に書き込み可能な不揮発性メモリ回路（ＥＰＲＯＭ）またはデータを電気的に書き込み消去可能な不揮発性メモリ回路（ＥＥＰＲＯＭ）を内蔵させ該メモリ回路に設定情報を格納させる。これとともに、メモリ回路は他の回路を構成する素子を形成する半導体製造プロセスと同一の工程によって形成することが可能な通常の素子で構成するようにしたものである。
【００１３】
不揮発性の内蔵メモリ回路を液晶表示駆動用半導体集積回路に持たせることによって、外付けＲＯＭとレジスタを使用する方式のように電源投入時に毎回設定情報を読み込む必要がなくなるため、ＣＰＵの負担が軽くなるとともにシステムの立ち上がりが速くなるという利点がある。特に携帯電話等に適用される液晶表示装置の立ち上げ時にリセット動作を行う場合には、携帯電話の電源立ち上げ時、及びスタンバイ状態からアクティブ状態になる時に液晶表示装置のリセット動作を行う必要がある場合もある。このような場合、マイクロプロセッサは様々なデバイス（ＲＦモジュール、電源回路、メモリ、液晶表示装置の駆動制御用の半導体回路等）に初期値を設定する必要があり、マイクロプロセッサの動作負担は重い。そのため、液晶表示駆動用半導体集積回路における電源投入時の設定を速くすることは、ＣＰＵの負担を軽くしシステムの立ち上がりを速くする上で極めて有効である。
【００１４】
また、不揮発性の内蔵メモリ回路を設けることによって、当該チップあるいはチップを含む液晶表示装置の個別識別情報（チップＩＤまたはモジュールＩＤ）を書き込んでおくことが可能になる。そのため、かかる不揮発性メモリ回路を内蔵した半導体集積回路を用いて液晶表示装置を構成するユーザなどにとっては、このＩＤを活用することにより、さまざまな管理が可能になるという利点が生まれる。なお、ＩＤは、他の設定情報を書き込んだときに生じる余りの領域を利用して記憶させるようにすることもできる。
【００１５】
ここで、他の回路を構成する素子を形成する半導体製造プロセスの工程によって形成することが可能な素子とは、フローティングゲートを持つＦＡＭＯＳと呼ばれるような不揮発性記憶素子でない一般的な素子を意味する。一般に、ＥＰＲＯＭまたはＥＥＰＲＯＭと呼ばれるメモリＩＣは、通常の素子に比べて複雑な構造を有する不揮発性記憶素子を用いて構成されるため、マスク枚数が多いなど製造コストが高くなる。
【００１６】
ところが、通常の素子のみで構成可能な不揮発性メモリ回路を内蔵させて設定情報を格納するようにすれば、使用する液晶表示装置の仕様に応じて駆動条件等の設定を容易に行なうことができるとともに、駆動条件等に変更があったとしても容易に設定を変更可能なメモリ回路を安価に実現することができる。また、本発明によれば、外付け素子を用いずに、内蔵不揮発性メモリ回路に格納される設定値を変更することで特性のずれを調整することができるため、外付け部品点数はもちろん外付け素子を接続するための端子数を少なくすることができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、本発明に従うと、使用する液晶表示装置の仕様に応じた駆動条件等の設定を容易に行なうことができる使い勝手のよい液晶駆動制御用半導体集積回路を実現することができる。
【００１９】
また、本発明に従うと、製造ばらつきで特性が所望の値からずれたとしても、外付け素子を用いずに調整することができ、外付け部品点数を減らしチップサイズも小さくできる液晶駆動制御用半導体集積回路を実現することができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１】図１は、不揮発性メモリ回路を内蔵した液晶コントロールドライバＩＣとこのドライバにより駆動されるＴＦＴ液晶パネルとからなる液晶表示システムの構成を示すブロック図である。
【図２】図２は、本発明を適用した液晶コントロールドライバにおける発振回路の実施例を示すブロック図である。
【図３】図３は、外付け素子を使用して周波数調整可能とした発振回路の例を示す回路図である。
【図４】図４は、タイミングコントロール回路の一例を示す回路図である。
【図５】図５は、ＬＣＤ用電源回路の一例を示す回路図である。
【図６】図６は、外付け素子を使用して電圧調整可能としたＬＣＤ用電源回路の例を示す回路図である。
【図７】図７は、図１の実施例の液晶コントロールドライバＩＣ内の不揮発性メモリ回路（ＲＯＭ）の書込み時の動作タイミングを示すタイミングチャートである。
【図８】図８は、不揮発性メモリ回路（ＲＯＭ）の読出し時の動作タイミングを示すタイミングチャートである。
【図９】図９は、不揮発性メモリ回路におけるメーカ情報格納領域に好適なメモリ回路の具体的な構成例を示す回路図である。
【図１０】図１０は、不揮発性メモリ回路を構成するメモリセルのレイアウトの例を示す平面図である。
【図１１】図１１は、不揮発性メモリ回路を構成するメモリセルの構造と書込み時の印加電圧を示す断面図である。
【図１２】図１２は、不揮発性メモリ回路を構成するメモリセルの構造と読出し時の印加電圧を示す断面図である。
【図１３】図１３は、不揮発性メモリ回路を構成するメモリセルの構造と消去時の印加電圧を示す断面図である。
【図１４】図１４は、不揮発性メモリ回路におけるユーザ情報格納領域に好適なメモリ回路の実施例を示す回路図である。
【図１５】図１５は、ユーザ情報格納領域に好適なメモリ回路の他の実施例を示す回路図である。
【図１６】図１６は、ユーザ情報格納領域に好適なメモリ回路のさらに他の実施例を示す回路図である。
【図１７】図１７は、本実施例の液晶コントロールドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの一例を示す平面図である。
【図１８】図１８は、本実施例の液晶コントロールドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの他の例を示す平面図である。
【発明を実施するための形態】
【００２１】
以下、この発明の好適な実施の形態を図面に基づいて説明する。 先ず、本発明を適用して有効な不揮発性メモリ回路を内蔵した液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）２００を、図１を用いて説明する。図１は、不揮発性メモリ回路を内蔵した液晶コントロールドライバＩＣ２００とこのドライバにより駆動されるＴＦＴ液晶パネル３００とからなる液晶表示システムの構成を示すブロック図である。
【００２２】
図１において、２００はアクティブマトリックス方式で液晶パネルを駆動して表示を行なう液晶コントロールドライバＩＣ、３００はこの液晶コントロールドライバＩＣ２００により駆動されるＴＦＴ液晶パネルである。ＴＦＴ液晶パネル３００は、対向する２枚のガラス基板の一方に画像信号が印加される複数の信号線としてのソース線（ソース電極）と所定の周期で順次選択駆動される複数の選択走査線としてのゲート線（ゲート電極）が直交する方向に配設されている。
【００２３】
また、ソース線とゲート線の各交点に画素電極と該画素電極にソース線上の画像信号に応じた電圧を印加するスイッチング素子としてのＴＦＴ（薄膜トランジスタ）からなる画素がマトリックス状に配置されている。これとともに、対向する他方のガラス基板には各画素に共通の電極が設けられ、これらの電極が形成された２枚のガラス基板間に液晶が封止されている。かかる構成のＴＦＴ液晶パネル３００は公知であるので図示は省略する。
【００２４】
液晶コントロールドライバＩＣ２００は、液晶パネル３００のソース線ＳＬを画像信号に応じて駆動するソースドライバ回路２１０、ＴＦＴ液晶パネル３００のゲート線ＧＬを順番に走査駆動するゲートドライバ回路２２０、ＴＦＴ液晶パネル３００の各画素共通の電極にコモン電圧ＶＣＯＭを印加するコモンドライバ回路２３０を備える。また、ドライバＩＣ２００は、これらのドライバ回路２１０〜２３０に必要とされる駆動電圧を発生するＬＣＤ用電源回路２４０、駆動条件等の設定情報を記憶する不揮発性メモリ回路２５０、外部のマイクロプロセッサ（以下、ＭＰＵ又はＣＰＵとも言う）等からの指令に基づいてチップ内部全体を制御する制御部２６０を備える。
【００２５】
さらに、ドライバＩＣ２００は、内部の基準となるクロックφｒを生成する発振回路２７０、生成された基準クロックφｒに基づいて上記ドライバ回路２１０〜２３０等の動作タイミングを与える信号φ１，φ２，φ３……を生成するタイミングコントロール回路２８０、液晶パネル３００に表示すべき画像データを記憶する表示用ＲＡＭ２９０等を備える。これらの回路を備えるドライバＩＣ２００は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成されている。
【００２６】
なお、ドライバＩＣ２００は、電源電圧ＶCCが印加される外部端子と接地電位ＧＮＤが印加される外部端子とを有する。また、不揮発性メモリ回路２５０に書き込みを行なうのに必要なＶCCよりも高い書込み電圧ＶPP1，ＶPP2が印加される外部端子が設けられている。
【００２７】
この実施例の制御部２６０は、コマンドコードを設定するためのインデックスレジスタ２６１および該インデックスレジスタ２６１の内容に基づいて書込みがなされるコントロールレジスタ２６２や外部から供給されるデータおよび上記不揮発性メモリ回路２５０から読み出されたデータを保持するデータレジスタ２６３、不揮発性メモリ回路２５０の読み出し、書き込み制御を行なうリード／ライト制御回路２６４等を備える。
【００２８】
また、この実施例の制御部２６０には、外部のＭＰＵがインデックスレジスタ２６１に書込みを行なうことで実行するコマンドを指定して制御信号を生成する方式が採用されている。制御部２６０の制御方式として、外部のＭＰＵからコマンドコードを受けると、このコマンドをデコードして制御信号を生成する方式を採用しても良い。データレジスタ２６３は、不揮発性メモリ回路２５０の出力部に設け、制御部２６０にはデータレジスタ２６３に読み出されたデータを所望の回路に分配するゲート回路を設けるようにしても良い。
【００２９】
このように構成された制御部２６０による制御によって、液晶コントロールドライバＩＣ２００は、外部のＭＰＵからの指令およびデータに基づいて上述したＴＦＴ液晶パネル３００に表示を行なう際に、表示データを表示用ＲＡＭ２９０に順次書き込んで行く描画処理を行なう。これとともに、制御部２６０は、表示ＲＡＭ用２９０から順次表示データを読み出す読出し処理を行なってＴＦＴ液晶パネル３００のソース線ＳＬに印加する信号およびゲート線ＧＬ、コモン電極ＣＯＭに印加する信号をドライバ２１０，２２０，２３０より出力させることにより液晶表示が行なわれる。
【００３０】
駆動条件等の設定情報を記憶する不揮発性メモリ回路２５０は、後述のように、他の回路を構成する素子と同一の素子（本実施例ではＣＭＯＳトランジスタ）により構成されている。これによって、不揮発性メモリ回路２５０を形成するために製造工程が増えないようにされ、製造コストの上昇が抑えられる。ここで、不揮発性メモリ回路２５０に格納される設定情報は、大きく分けるとメーカ（ベンダ）において格納すべき設定情報とユーザ（アッセンブリメーカ）において格納すべき設定情報の２種類がある。実際に使用するときは、一方か、又は両方を設定することができる構成にすることができる。
【００３１】
本実施例の液晶コントロールドライバＩＣにおいては、不揮発性メモリ回路２５０に、メーカが設定する情報を格納するための第１の領域２５１とユーザが設定する情報を格納するための第２の領域２５２とが設けられている。このうち、第１の領域２５１は１度だけデータを書き込むことができるようにされ、第２の領域２５２は複数回データを書き込むことができるようにされている。
【００３２】
メーカにおいて格納すべき設定情報には、内部の基準となるクロックを生成する発振回路２７０において生成するクロックφｒの周波数を設定するための情報、基準クロックφｒに基づいて動作クロックφ１，φ２，φ３……を生成するタイミングコントロール回路２８０において生成するクロックのタイミングを設定するための情報などがある。また、ドライバ２１０〜２３０に必要とされる駆動電圧を発生するＬＣＤ用電源回路２４０において発生する電圧のレベルを設定するための情報も、メーカにおいて格納すべき設定情報に含まれる。そして、上記発振回路２７０、タイミングコントロール回路２８０、ＬＣＤ用電源回路２４０等は、不揮発性メモリ回路２５０から読み出された対応する設定情報に従って変更可能に構成されている。
【００３３】
図２には、そのうち発振回路２７０の構成例が示されている。この実施例の発振回路２７０は、ＯＲゲート２７１と直列形態のインバータＩＮＶ１，ＩＮＶ２とフィードバックパスとからなるリングオシレータにより構成されている。そして、最終段のインバータＩＮＶ２から初段のＯＲゲート２７１へのフィードバックパス上に設けられた直列形態の複数の抵抗Ｒｆ１，Ｒｆ２，……Ｒｆｍの各接続ノードとオシレータの出力端子との間にスイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍが設けられている。
【００３４】
また、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報をデコードするデコーダＤＥＣ１が設けられ、このデコーダＤＥＣ１の出力によって上記スイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍのいずれかがオン状態にされる。これにより、フィードバック信号の遅延時間が変化され、オシレータの出力である基準クロックφｒの周波数が変更されるように構成されている。その結果、製造ばらつきで発振回路の周波数が所望の周波数からずれた場合にも、周波数のずれを調整できるようになる。また、液晶表示装置にあう特定の仕様の周波数に変更できるようにすることもできる。
【００３５】
なお、フィードバック信号が入力されているオシレータの初段のＯＲゲート２７１の他方の入力端子に入力されている信号ＣＯＳＣは、オシレータの起動信号である。この信号ＣＯＳＣがロウレベルにされるとオシレータは発振動作し、ＣＯＳＣがハイレベルにされるとオシレータは発振動作を停止するようになっている。デコーダＤＥＣ１を省略して、データレジスタ２６３に保持された設定情報によってスイッチング素子ＳＷ１，ＳＷ２，……ＳＷｍを直接制御するように構成しても良い。
【００３６】
内蔵メモリと調整回路がない場合には、発振回路２７０により生成される基準クロックφｒの周波数を変更するため、例えば図３に示されているように、フィードバック経路に設けられた抵抗Ｒｆを、ドライバＩＣ２００に外付け素子として接続し、その抵抗値を変更するようにしなければならなかった。本実施例によれば、かかる外付け素子が不要となるため、外付け部品の数を減らしてシステムを小型化することができるとともに、外付け素子を接続するための外部端子も少なくできるため、チップ自身も小型化することができる。
【００３７】
図４には、タイミングコントロール回路２８０の構成例が示されている。この実施例のタイミングコントロール回路２８０は、直列形態に接続された複数の遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎにより構成されている。各遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎの接続ノードとコントローラの入力端子との間に、スイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍが設けられている。
【００３８】
これらのスイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍのいずれかが、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報の信号ＴＣ１，ＴＣ２，ＴＣ３などによってオン状態にされることにより、出力される信号ＴＭＤのタイミングが変更されるようになっている。データレジスタ２６３に保持された設定情報をデコードするデコーダを設けて、このデコーダの出力でスイッチング素子ＳＷ１１，ＳＷ１２，……ＳＷ１ｍを制御するように構成しても良い。
【００３９】
ここで、タイミングコントロール回路２８０によりタイミングを調整する信号としては、例えば表示ＲＡＭ２８０の動作タイミングを与える信号がある。表示ＲＡＭ２８０は、液晶コントロールドライバの内部で最も高速で動作する回路であるため、その動作タイミングのずれはシステム全体の動作に影響を与える。そこで、表示ＲＡＭ２８０の動作タイミングを与える信号を初期設定で調整することにより、所望の動作特性が得られるようになる。
【００４０】
図５には、ＬＣＤ用電源回路２４０の構成例が示されている。この実施例のＬＣＤ用電源回路２４０は、直列形態に接続されたラダー抵抗Ｒｌ１，Ｒｌ２，……Ｒｌｎと、各ラダー抵抗と並列に接続されたスイッチング素子ＳＷ２１，ＳＷ２２，……ＳＷ２ｎとを備える。そして、これらのスイッチング素子ＳＷ２１，ＳＷ２２，……ＳＷ２ｎが、不揮発性メモリ回路２５０から読み出されデータレジスタ２６３に保持された対応する設定情報によってオンまたはオフ状態にされる。これにより、ＬＣＤ用電源回路２４０における基準となる電圧ＶＣＯＭＲのレベルが決定されるようになっている。
【００４１】
図５において、ＬＣＤ用電源回路２４０内に設けられているスイッチＳＷａ１，ＳＷａ２は、液晶の劣化を防止するため液晶パネルを交流駆動すべく共通電極に印加する共通電位ＶＣＯＭＨとＶＣＯＭＬを切り替えて所定の周期で極性反転させるスイッチである。また、スイッチＳＷｍ１，ＳＷｍ２は、表示モード等に応じて共通電極に印加する共通電位ＶＣＯＭＨ，ＶＣＯＭＬのうちＶＣＯＭＨのレベルを切り替えるためのスイッチである。これらのスイッチＳＷａ１とＳＷａ２またＳＷｍ１とＳＷｍ２は、制御部２６０からの制御信号によってそれぞれ相補的すなわち一方がオンのときは他方がオフの状態にされる。
【００４２】
内蔵メモリと調整回路がない場合には、基準となる電圧ＶＣＯＭＲのレベルを変更するため、例えば図６に示されているように、ドライバＩＣ２００に外付けの抵抗Ｒｔ１，Ｒｔ２を設けて、一方の抵抗Ｒｔ１の抵抗値を変更するようにしていた。本実施例によれば、かかる外付け素子が不要となるため、外付け部品の数を減らしてシステムを小型化することができるとともに、外付け素子を接続するための外部端子も少なくできるため、チップ自身も小型化することができる。
【００４３】
次に、制御部２６０による不揮発性メモリ回路２５０の書込みの手順と動作タイミングを、図１および図７を用いて説明する。図７において、信号ＣＳ，ＲＳ，ＷＲ，ＲＤはリード／ライト制御回路２６４にチップ外部より入力される制御信号である。このうち制御信号ＣＳはチップが選択されたことを示す信号、ＲＳはデータＤＢをインデックスレジスタにラッチするのかコントロールレジスタにラッチするのかを示す信号である。また、ＷＲは書き込み動作を制御するための信号、ＲＤは読み出し動作を制御するための信号である。リード／ライト制御回路２６４は、これらの制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤとタイミングコントローラ２８０からのクロックφ２に基づいて、メモリ回路２５０に供給する信号を生成する。ＷＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される書込み許可信号である。また、ＲＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される読出し許可信号である。
【００４４】
図７には、制御部２６０による不揮発性メモリ回路２５０の書込み動作タイミングが示されている。この書込み動作の説明は、特に制限されるものでないが、本実施例の液晶コントロールドライバでは、電源投入後にＭＰＵからリセット信号ＲＥＳＥＴが入力されるとハイレベルからロウレベルになる場合の例を示している。また、図７の例は、アドレスは０００〜０１１の４つのアドレスに書込む場合の例を示している。
【００４５】
まず、リセット信号ＲＥＳＥＴが入力されると、チップ内部レジスタはリセットされる（図７、タイミングｔ１)。続いて、ＭＰＵなどに接続された制御バスＢＵＳに、ＲＳ＝Ｌｏｗの期間にインデックスデータがドライバＩＣに入力される。このとき、ＷＲがロウからハイになるタイミングでこのインデックスデータがインデックスレジスタ２６１に格納される（図７、タイミングｔ２)。
【００４６】
このとき、インデックスレジスタ２６１に格納されたインデックスデータにより、ＲＯＭ系回路のコントロールレジスタ２６２が選択される。また、タイミングｔ２のあとで、制御バスＢＵＳから、ＲＳ＝Ｈｉｇｈの期間に制御等のデータ（今後単に「データ」と記す）がドライバＩＣに入力される。このとき、ＷＲがロウからハイになるタイミングで、このデータがコントロールレジスタ２６２に格納される（図７、タイミングt３）。
【００４７】
＜書込み期間＞
ｔ３のタイミングで、コントロールレジスタのデータが確定するが、データの内容は、書込みデータＷＤＡＴＡ、書込みデアドレスＡＤＤＲ、ＲＯＭ制御データＯＰ０、ＯＰ１などである。書込みの場合は、制御データＯＰ０のデータを０（Low）から１（High）にする。このとき、ＯＰ０が１（High）ならば、ＷＥ／ＲＥ制御回路２６４を制御して、書込み許可信号ＷＥをハイレベルにアサートして、書き込み動作が行われる。
【００４８】
書込みの終了は、制御バスＢＵＳの制御信号ＲＳがハイレベルの期間にコントロールレジスタのＯＰ０のデータを１（High）から０（Low）に変えることにより、ＷＥ／ＲＥ制御回路２６４を制御して、書込み許可信号ＷＥをロウレベルにネゲートする。これにより書込み動作が終了する（図７、タイミングｔ４)。
【００４９】
アドレスを変えて書込みを再開する場合は、制御信号ＲＳがハイレベルの期間にコントロールレジスタのＯＰ０のデータを０（Low）から１（High）にする（図７、タイミングｔ５)。このとき、ＯＰ０が１（High）なので、ＷＥ／ＲＥ制御回路２６４は、書込み許可信号ＷＥをハイレベルにアサートして、書き込み動作が行われる。このとき、データレジスタのアドレスは、更新しておく。これにより、タイミングｔ３からｔ４の期間で書いたアドレスとは異なるアドレスの領域に書込みが行われる。
【００５０】
以後、タイミングｔ５の後は、前記のタイミングｔ３からｔ４と同様にコントロールレジスタのＯＰ０のデータをセットすることにより書込みが終了する（図７、タイミングｔ６)。以降は、上記を繰り返す。
【００５１】
なお、この実施例では、外部から入力される制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤに従って書き込み動作を実行するように構成したものを説明したが、チップ内部に１つのコマンドコードに対応した複数のマイクロ命令コードを格納したＲＯＭを設ける。そして、インデックスレジスタ２６１に書き込みコマンドが設定されると、マイクロ命令コードを読み出してリード／ライト制御回路２６４に対する制御信号を生成し、自動的に書き込み動作を実行させるように構成することも可能である。ただし、実施例のように外部からの制御信号に従った制御方式とすることにより、制御部２６０の規模を小さくすることができる。
【００５２】
図８には、制御部２６０による不揮発性メモリ回路２５０の読出し動作タイミングが示されている。ＲＥはリード／ライト制御回路２６４により生成されてメモリ回路２５０に供給される読出し許可信号である。
【００５３】
本実施例の液晶コントロールドライバでは、電源投入後にＭＰＵからリセット信号ＲＥＳＥＴがハイレベルからロウレベルにアサートされ、これにより、チップ内部のレジスタがリセットされる。そして、インデックスレジスタ２６１に読み出しコマンドが設定されると、インデックスレジスタ２６１によってコントロールレジスタ２６２の所定の制御ビットＯＰ１に"１"がセットされ、リード／ライト制御回路２６４により読出し許可信号ＲＥがハイレベルにアサートされて読出し動作が開始される（タイミングｔ１１）。なお、このとき制御ビットＯＰ０は"０"にされる。
【００５４】
そして、コントロールレジスタ２６２の所定のフィールドに格納されている読出しアドレスＲＡＤＤＲがメモリ回路２５０へ供給されてデータの読出しが実行される。このとき、メモリ回路２５０に供給されたアドレスに対応した領域に記憶されているデータが一括して読み出される。なお、コントロールレジスタ２６２に読出し用の制御ビットＯＰ１を設ける代わりに、リセット信号ＲＥＳＥＴを適当なディレイ回路等に通すことによってリード／ライト制御回路２６４の起動信号とし、ハイレベルの読出し許可信号ＲＥを出力させるように構成しても良い。
【００５５】
次に、所定時間後にタイミングコントロール回路２８０からラッチタイミングを示す信号ＲＳＥＴが出力され、メモリ回路２５０から読み出されたデータがデータレジスタ２６３にラッチされる（タイミングｔ１２）。その後、不揮発性メモリ回路２５０への読出し制御信号ＲＥがロウレベルにネゲートされて一回の読出し動作が終了する（タイミングｔ１３）。
【００５６】
読出しデータが複数のアドレスにわたっているときは、読出し許可信号ＲＥがロウレベルにネゲートされている間にコントロールレジスタ２６２の所定のフィールドに格納されている読出しアドレスＲＡＤＤＲを更新してから上記動作を繰り返すようにされる。
【００５７】
本実施例では、リセット信号ＲＥＳＥＴが入力されるとインデックスレジスタ２６１によってコントロールレジスタ２６２の所定の制御ビットＯＰ１に"１"がセットされることで読出し許可信号ＲＥが生成されるように構成されているが、リセット信号ＲＥＳＥＴを適当なディレイ回路等に通すことによって読出し許可信号ＲＥを生成するようにしても良い。また、本実施例の液晶コントロールドライバＩＣは、リード／ライト制御回路２６４が、前述の制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤに基づいて、メモリ回路２５０からデータを読み出すように構成することができる。そして、かかる読出し機能は、例えば回路が正常に動作するか検査するテストモードにおいて有効化されるように構成しても良い。
【００５８】
図９には、図１の不揮発性メモリ回路２５０のうちメーカが設定する情報を格納するための第１の領域２５１に使用して好適なメモリ回路の例が示されている。この実施例の不揮発性メモリ回路２５０は、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに、通常の回路構成素子であるＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）とＮチャネルＭＯＳＦＥＴのみで構成されている。なお、図７には、図示の都合で、８個のメモリセルからなる１バイトの記憶容量のメモリ回路が示されているが、実際には、同様な構成のメモリ回路が複数個設けられ、アドレス信号でいずれかを選択的に動作させるように構成することで複数バイトの記憶容量のメモリ回路として構成されている。
【００５９】
図９において、２６４は前述の制御信号ＣＳ，ＲＳ，ＷＲ，ＲＤとコントロールレジスタ２６２からのデータＤＢ０〜ＤＢ１７に基づいてメモリ回路の書き込み、読出しのための信号を生成するリード／ライト制御回路である。また、２５４は書き込みのために必要な通常の電源電圧ＶCCよりも電位の高い書込み電圧ＶPP1，ＶPP2に基づいて回路内部で必要な所定のレベルの電源電圧ＶPP1M，ＶPP2Mを生成する内部電源制御回路である。さらに、２５５は不揮発性メモリセル、２５６は各メモリセルの読出し／書込み回路で、この実施例では１度に８ビットのデータをリード／ライトできるように、８個のメモリセルと読出し／書込み回路のペアが一方向に並んで配置されている。書込み電圧ＶPP1，ＶPP2は、例えば９Ｖと７Ｖである。
【００６０】
ＬＤ０〜ＬＤ７はリード／ライト制御回路２６４から出力される書込みデータが乗るライトデータ線、ＰＵは読出しを制御するための読出し制御線である。また、ＣＧは８ビットのデータをリード／ライトするための通常のメモリアレイにおけるワード線に相当するコントロールゲート線である。さらに、ＳＬはメモリセル２５５へ書き込み電圧を供給する書込み電圧供給ライン、ＰＲＧＭは書込みを制御するための書込み制御線、ＶＥＲはメモリセルの電位を制御するための電位制御線である。コントロールゲート線ＣＧは、読出し制御信号ＲＥと書込み制御信号ＷＥの排他的論理和を取るＥＯＲゲートＧ０の出力に応じて駆動される。ＬＳ１，ＬＳ２は、ＥＯＲゲートＧ０の出力信号、書込み制御信号ＷＥのレベルを変換するレベルシフト回路である。
【００６１】
読出し／書込み回路２５６は、ライトデータ線ＬＤ０〜ＬＤ７のうちいずれかのライトデータ線と書込み制御線ＰＲＧＭの信号を入力とするＯＲゲートＧ１と、信号ＣＥＲＢがハイレベルのときに該ＯＲゲートＧ１の出力信号を通過させる伝送ゲートＭＯＳＦＥＴ Ｑｔ１とを備える。さらに、読出し／書込み回路２５６は、読出し制御線ＰＵに接続された抵抗Ｒ０および該抵抗Ｒ０と直列に接続された伝送ゲートＭＯＳＦＥＴ Ｑｔ２と、Ｑｔ２がオンされたときに抵抗Ｒ０の電位が降下したか否かを判別するセンス用インバータＧ２を備える。抵抗Ｒ０は、この例では固定抵抗を例示しているが、これに相当する動作をする回路で構成してもよい。
【００６２】
メモリセル２５５は、伝送ゲートＭＯＳＦＥＴ Ｑｔ１と書込み電圧供給ラインＳＬとの間に互いにチャネルが並列の状態で接続された電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２と、Ｑｗ１，Ｑｗ２のゲート端子とコントロールゲート線ＣＧとの間に容量素子として接続されたＭＯＳ容量Ｃ１，Ｃ２とを有する。また、メモリセル２５５は、読出し制御線ＰＵと電位制御線ＶＥＲとの間に、上記抵抗Ｒ０および伝送ゲートＭＯＳＦＥＴ Ｑｔ２と直列形態に接続された読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２を備える。上記電荷注入用ＭＯＳＦＥＴ Ｑｗ１と読出し用ＭＯＳＦＥＴ Ｑｒ１は互いにゲート端子同士が結合され、Ｑｗ２とＱｒ２もゲート端子同士が結合され、それぞれのゲート端子はフローティングにされている。
【００６３】
さらに、伝送ゲートＭＯＳＦＥＴ Ｑｔ１，Ｑｔ２もゲート端子同士が結合されており、リード／ライト制御回路２６４からの制御信号ＣＥＲをインバータで反転した信号ＣＥＲＢが共通ゲートに供給され、ＣＥＲＢによって制御される。また、メモリセルの電位を制御する上記電位制御線ＶＥＲは、この制御信号ＣＥＲＢをさらにインバータで反転した信号のレベルを変換するレベルシフト回路ＬＳ３によって駆動される。
【００６４】
この実施例のメモリセル２５５は、コントロールゲート線ＣＧでＭＯＳ容量Ｃ１，Ｃ２を介して電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のゲート電圧を高くした状態でライトデータに応じてＱｗ１，Ｑｗ２のソース・ドレイン間に書込み電圧を印加してＱｗ１，Ｑｗ２をオンまたはオフ状態に設定する。そして、Ｑｗ１，Ｑｗ２に選択的にドレイン電流を流すことによって発生したホットエレクトロンが、Ｑｗ１，Ｑｗ２のゲート電極に注入されることでデータの書込みが行なわれる。電荷注入用ＭＯＳＦＥＴと読出し用ＭＯＳＦＥＴを２つずつ設けているのは、電荷のリークによる記憶データの信頼性低下を防止するためである。
【００６５】
データの読出し時には、コントロールゲート線ＣＧでＭＯＳ容量Ｃ１，Ｃ２を介して読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧を高くする。これとともに、読出し制御線ＰＵを高くし、ＶＥＲを低くしてＱｒ１，Ｑｒ２のソース・ドレイン間に電位差を与えてＱｒ１，Ｑｒ２に電流が流れるか否かをインバータＧ２で判別する。
【００６６】
具体的には、電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のゲート電極に電荷が注入されていると、読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧が相対的に低くなってオフ状態にされてドレイン電流は遮断される。一方、Ｑｗ１，Ｑｗ２のゲート電極に電荷が注入されていないと、読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２のゲート電圧が相対的に高くなってオン状態にされ、ドレイン電流が流れる。これにより、Ｒ０とＱｒ１との接続ノードの電位が変化する。この電位変化をインバータＧ２で判別することでメモリセルの状態を判定することができる。
【００６７】
なお、この実施例では、読出し動作時、電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２のうち一方のゲート電極の電荷がリークしたとしていても、他方のゲート電極の電荷がリークしていなければ、いずれか一方はオフにされてドレイン電流が流れない。そのため、電荷のリークによる記憶データの信頼性低下を防止することができる。電荷注入用ＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２と読出し用ＭＯＳＦＥＴ Ｑｒ１，Ｑｒ２は、それぞれ１個のＭＯＳＦＥＴで構成してもメモリセルとして有効に動作するので、一方の組を省略することが可能である。また、図１の実施例のメモリ回路２５０は、図９のような構成のメモリ回路に限定されず同様な機能を有する回路であれば良い。
【００６８】
次に、上記実施例の液晶コントロールドライバに用いられる不揮発性メモリの具体的なデバイスの構造と、該不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について、図１０〜図１３を用いて説明する。図１０はメモリセル領域の要部平面図であり、図１１〜図１３は図１０中のＤ−Ｄ’線に沿った断面を示している。
【００６９】
図において、符号１で示されているのは例えば単結晶シリコンからなるｐ型半導体基板、２は基板１の表面に選択的に形成されたフィールド酸化膜、１９，２０は基板１およびフィールド酸化膜２の表面を覆うように形成された層間絶縁膜である。４ＡはＭＯＳ容量Ｃ１，Ｃ２が形成されるｐ型ウェル領域、４ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｗ２；Ｑｒ１，Ｑｒ２が形成されるＰ型ウェル領域、３はｐ型ウェル領域４Ａ，４Ｂの下側に設けられたｎ型半導体分離領域である。５はｎ型半導体分離領域３に電位を与える給電領域としてのｎ型半導体領域、１４Ａはｎ型半導体領域５のバッファ層としてのｎ型半導体領域、１４ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１（Ｑｗ２，Ｑｒ２）のソース・ドレイン領域となるｎ型半導体領域である。
【００７０】
また、１５ＡはＭＯＳ容量Ｃ１の一方の端子となるｐ型半導体領域、１５ＢはＭＯＳＦＥＴＱｗ１，Ｑｒ１のｐ型ウェル領域４Ｂに電位を与える給電領域としてのｐ型半導体領域、１８は表面に形成される電極との接触抵抗を減らすためのコンタクト層である。さらに、６はＭＯＳ容量Ｃ１の誘電体層で、この誘電体層６はＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１のゲート絶縁膜と同一工程で形成される。また、７ＡはＭＯＳ容量Ｃ１の他方の端子となる導電体層、７ＢはＭＯＳＦＥＴ Ｑｗ１，Ｑｒ１のゲート電極で、導電体層７ＡはＱｗ１，Ｑｒ１のゲート電極と同一工程で形成される。
【００７１】
データの書き込み時には、図１１に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば９Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに０Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１（Ｃ２）が形成されたｐ型ウェル領域４Ａに順方向の９Ｖを印加する。ＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）のゲート電極７Ｂと容量素子Ｃ１（Ｃ２）の一方の端子としての電極７Ａとはつながっているため、ｐ型ウェル領域４への９Ｖの印加により電極７Ｂの電位が持ち上げられる。
【００７２】
また、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂの一方に７Ｖを印加し、他方に０Ｖを印加する。さらに、データ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂを０Ｖとする。これにより、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のチャネルに電流が流れ、そのとき発生したホットエレクトロン（ｅ-）がゲート電極７Ｂに注入され、データの書き込みが行われる。なお、ｎ型半導体分離領域３に９Ｖを印加するのは、ｐ型ウェル領域４Ａに９Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。
【００７３】
データの読み出し時には、図１２に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば３Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに０Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１、Ｃ２が形成されたｐ型ウェル領域４Ａに３Ｖを印加する。このｐ型ウェル領域４Ａへの３Ｖの印加により電極７Ａおよび７Ｂの電位が持ち上げられ、電極７Ｂに電荷が蓄積されているか否かに応じて、データ読み出し用のＭＯＳＦＥＴＱｒ１、Ｑｒ２がオンまたはオフ状態にされる。
【００７４】
また、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂを０Ｖとし、データ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース、ドレインとしてのｎ型半導体領域１４Ｂの一方に０Ｖを印加し、他方に例えば図９に示した抵抗Ｒ０の一方を接続した時の電圧が印加される。図９に示した抵抗Ｒ０の一方はＰＵに接続されていることは前述のとおりである。このとき、データ読み出し用のＭＯＳＦＥＴＱｒ１，Ｑｒ２のオンまたはオフ状態に応じて電流が流れたり流れなかったりする。これが、インバータＧ２によって検出される。なお、ｎ型半導体分離領域３に３Ｖを印加するのは、ｐ型ウェル領域４Ａに３Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。
【００７５】
図１４には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路の例が示されている。この実施例の不揮発性メモリ回路２５０は、図７９の実施例の不揮発性メモリ回路２５０と同様に、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに構成されている。ただし、この実施例の不揮発性メモリ回路２５０は、記憶されたデータの消去が可能な構成となっている。データの消去は、コントロールレジスタ２６２の制御ビットＯＰ０，ＯＰ１にそれぞれ"１"がセットされることにより、消去モードに入って消去を実行するように構成することができる。
【００７６】
この実施例の不揮発性メモリ回路２５０は、図９の実施例の不揮発性メモリ回路２５０とほぼ同じ構成を有するので、同一構成の部分については説明を省略し、主として差異について説明する。図９の実施例の不揮発性メモリ回路２５０との第１の差異は、本実施例では、電源制御回路２５４が、外部から供給される第３の電圧ＶPP3に基づいた内部電圧ＶPP3Mを生成可能に構成されている点にある。第２の差異は、この内部電圧ＶPP3Mがコントロールゲート線ＣＧを駆動するレベルシフト回路ＬＳ１にロウ側の電源電圧として供給されている点にある。
【００７７】
内部電圧ＶPP3Mは、データ書込み時や読出し時には０Ｖのような接地電位にされる一方、データの消去時には−９Ｖのような電位とされ、これがコントロールゲート線ＣＧを介してフローティングゲートに結合されている容量素子Ｃ１、Ｃ２に印加される。不揮発性メモリセル２５５を構成するＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２は、図１０および図１１に示すレイアウトと構造を有する素子を用いることができる。
【００７８】
かかる構成の素子からなるメモリ回路において、データを消去するには、図１３に示すように、ｎ型半導体領域５を介してｎ型半導体分離領域３に例えば９Ｖを印加し、ｐ型半導体領域１５Ｂを介してＭＯＳＦＥＴ Ｑｗ１、Ｑｒ１（Ｑｗ２，Ｑｒ２）が形成されたｐ型ウェル領域４Ｂに９Ｖを印加する。また、ｐ型半導体領域１５Ａを介して容量素子Ｃ１（Ｃ２）が形成されたｐ型ウェル領域４Ａに逆方向の−９Ｖを印加する。さらに、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１（Ｑｗ２）およびデータ読み出し用のＭＯＳＦＥＴ Ｑｒ１（Ｑｒ２）のソース領域としてのｎ型半導体領域１４ＢＷ１，１４ＢＲ１を開放電位とし、Ｑｗ１（Ｑｗ２）およびＱｒ１（Ｑｒ２）のドレイン領域としてのｎ型半導体領域１４ＢＷ２，１４ＢＲ２に９Ｖを印加する。
【００７９】
ここで、容量素子Ｃ１、Ｃ２の容量電極（ゲート電極７Ａ）の面積は、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量を形成する容量電極（ゲート電極７Ｂ）の面積より大きいことから（図１０参照）、容量素子Ｃ１、Ｃ２の容量は、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量に比べて大きくなる。そのため、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２のゲート容量に印加される電圧は、容量素子Ｃ１、Ｃ２に印加される電圧より大きくなる。これにより、データ書き込み用のＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２およびデータ読み出し用のＭＯＳＦＥＴ Ｑｒ１、Ｑｒ２の共通ゲート電極７Ｂに蓄積されていた電子（ｅ-）がＦＮトンネル現象でｐ型ウェル領域４Ｂへ放出される。
【００８０】
このように、容量素子Ｃ１、Ｃ２が形成されたｐ型ウェル領域４Ａに負（逆方向）の電圧を印加し、ＭＯＳＦＥＴ Ｑｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウェル領域４Ｂに正（順方向）の電圧を印加する。これにより、ゲート破壊を起こさない電圧（９Ｖ以下）でデータ消去動作に必要な電位差（１８Ｖ）を確保することが可能となる。なお、ｎ型半導体分離領域３に９Ｖを印加するのは、ｐ型ウェル領域４Ｂに９Ｖが印加されることでＰＮ接合が順方向にバイアスされないようにするためである。かかる構成のメモリ回路を用いることにより複数回のデータの書込みが可能となる。
【００８１】
図１５には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路の他の例が示されている。この実施例の不揮発性メモリ回路２５０も、ＦＡＭＯＳやＭＮＯＳのような不揮発性記憶素子を使用せずに、通常の回路構成素子であるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのみで構成されている。また、この実施例の不揮発性メモリ回路２５０は、記憶されたデータの消去を想定していない場合の回路である。
【００８２】
この実施例では、複数回のデータの書き込みを可能にするため、同一記憶容量を有する２つのバンクＢＮＫ１，ＢＮＫ２が設けられている。それぞれのバンクは、図９に示されているメモリセル２５５と同一構成のメモリセルを有し、バンクＢＮＫ１，ＢＮＫ２はリード／ライト制御回路２６４から出力されるそれぞれのバンク指示信号Ｂ０，Ｂ１によっていずれか一方が選択される。
【００８３】
より具体的には、リード／ライト制御回路２６４から出力される書込みデータが乗るライトデータ線ＬＤ０〜ＬＤ７上の信号と上記バンク指示信号Ｂ０，Ｂ１のいずれか一方の信号とを入力とするＮＡＮＤゲートＧ１０〜Ｇ１７，Ｇ２０〜Ｇ２７が設けられている。また、バンク指示信号Ｂ０と各制御線ＰＵ，ＣＧ，ＰＲＧＭ，ＳＬ上の信号とを入力とするＮＡＮＤゲートＧ３０，Ｇ３１，Ｇ３２，Ｇ３３と、バンク指示信号Ｂ１と各制御線ＰＵ，ＣＧ，ＰＲＧＭ，ＳＬ上の信号とを入力とするＮＡＮＤゲートＧ４０，Ｇ４１，Ｇ４２，Ｇ４３が設けられている。
【００８４】
そして、バンク指示信号Ｂ０，Ｂ１によってＮＡＮＤゲートＧ１０〜Ｇ１７とＧ３０〜Ｇ３３またはＧ２０〜Ｇ２７とＧ４０〜Ｇ４３のいずれか一方が有効化されることで、一方のバンクが選択される。これによって、見かけ上、データの書き換えが可能なメモリ回路が実現される。なお、一方のバンクへの書込みがなされたなら、次の書込みの際には自動的に他のバンクが選択されるような仕組みをチップ内部に設けておくようにしても良い。これによって、ユーザの誤った処理によるデータの上書きを防止することができる。この実施例では、バンクの数を２個としたが、３個以上設けるようにしても良い。これにより、見かけ上、２回以上データの書き換えが可能なメモリ回路が実現される。
【００８５】
図１６には、図１の不揮発性メモリ回路２５０のユーザが設定する情報を格納するための第２の領域２５２に使用して好適なメモリ回路のさらに他の例が示されている。
【００８６】
この実施例では、複数回のデータの書き込みを可能にするため、同一記憶容量を有する２つのバンクＢＮＫ１，ＢＮＫ２が設けられている。それぞれのバンクは、図７に示されているメモリセル２５５と同一構成のメモリセルを有するとともに、メモリセルが接続されるコントロールゲート線ＣＧは共通のゲート線ＣＧと各バンクＢＮＫ１，ＢＮＫ２用のゲート線ＣＧ１，ＣＧ２が設けられている。さらに、電源回路２５４にはバンクＢＮＫ１用の書込み電圧ＶPP1-1とバンクＢＮＫ２用の書込み電圧ＶPP1-2を印加する電源端子Ｐ１，Ｐ２が設けられている。
【００８７】
そして、これらの電源端子に印加された電圧に基づいて生成された内部書込み電圧ＶPP1-1M，ＶPP1-2Mが、各バンク用のゲート線ＣＧ１，ＣＧ２を駆動するレベルシフト回路ＬＳ1-1，ＬＳ1-2へそれぞれ供給されるように構成されている。これによって、電源端子Ｐ１に書込み電圧ＶPP1-1が印加されるとバンクＢＮＫ１に対するデータの書込みが可能にされ、電源端子Ｐ２に書込み電圧ＶPP1-2が印加されるとバンクＢＮＫ２に対するデータの書込みが可能にされる。
【００８８】
書き込み電圧を印加する端子を替えることで、書き込みを行なうバンクを切り替えることができ、これにより、見かけ上、データの書き換えが可能なメモリ回路が実現される。書込み電圧ＶPP２もバンクごとに別々に供給するように構成しても良い。さらに、バンクの数および書き込み電圧を印加する端子の数を３個以上としても良い。
【００８９】
図１７には、本実施例の液晶コントローラドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの一例が示されている。図１７においては、図１に示されている回路と同一の回路には同一の符号が付されている。符号Ｇ０〜Ｇｉ，Ｇi+1〜Ｇｎはゲートドライバ回路２２０により生成されたゲート駆動信号を出力する端子（出力パッド）、Ｓ０〜Ｓｍはソースドライバ回路２１０により生成されたソース線駆動信号を出力する端子（出力パッド）である。
【００９０】
また、ＶＰＰ１〜ＶＰＰ３，ＧＮＤは外部から供給されるＲＯＭ書込み用の電源電圧が印加される電源端子（電源パッド）、ＤＢ０〜ＤＢ１７はバスを介してＣＰＵから供給される信号が入力される端子（入力パッド）である。特に制限されるものでないが、液晶パネルには左右にゲート駆動信号の入力端子を有するものがあるので、それに応じて、ゲート駆動信号を出力する端子（出力パッド）は２つのグループＧ０〜ＧｉとＧi+1〜Ｇｎに分けられ、ソース線駆動信号を出力する端子（出力パッド）Ｓ０〜Ｓｍを挟むようにして両側に設けられている。
【００９１】
図１７から分かるように、本実施例の液晶コントローラドライバＩＣにおいては、半導体チップの長手方向の一辺に沿って出力パッドＧ０〜ＧｉとＧi+1〜Ｇｎ，Ｓ０〜Ｓｍが配置され、反対側の辺に沿って入力パッドＤＢ０〜ＤＢ１７が配置されている。そして、出力パッドＧ０〜ＧｉとＧi+1〜Ｇｎ，Ｓ０〜Ｓｍに対応してチップの一方の辺には、ゲートドライバ回路２２０Ａとソースドライバ回路２１０とゲートドライバ回路２２０Ｂが配置されている。また、チップのほぼ中央に、制御部２６０を構成するタイミングコントロール回路（２８０）などの回路が配置され、その両側に表示データ記憶用のＲＡＭ２９０Ａ，２９０Ｂが配置されている。
【００９２】
さらに、電源パッドＶＰＰ１〜ＶＰＰ３の近傍にＲＯＭ回路２５０が、また入力パッドＤＢ０〜ＤＢ１７の近傍にＬＣＤ用の電源を生成する電源回路２４０が配置されている。このように、ＲＯＭ書込み用の電源電圧が印加される電源パッドＶＰＰ１〜ＶＰＰ３の近傍にＲＯＭ回路２５０が配置されているため、パッドから回路までの電源ラインが短くなり電力ロスが少なくて済む。これとともに、比較的高いＲＯＭ書込み用の電源電圧が印加される電源パッドＶＰＰ１〜ＶＰＰ３がチップの隅に設けられているため、他のパッドとの間の静電耐圧を高めることができる。この実施例では、静電耐圧をさらに高めるため、電源パッドＶＰＰ１〜ＶＰＰ３の各パッドの間隔よりもグランドパッドＧＮＤとの間隔を広くしている。
【００９３】
図１８には、本実施例の液晶コントローラドライバＩＣを構成する各回路ブロックの半導体チップ上でのレイアウトの他の例が示されている。図１８において、図１７に示されている回路や端子と同一の回路、端子には同一の符号を付して重複した説明は省略する。図１８の実施例では、チップのほぼ中央に配置された制御部２６０の隣にＲＯＭ回路２５０が配置されている。
【００９４】
液晶コントローラドライバＩＣにおいては、書込みデータや読出しデータを伝送するため制御部２６０とＲＯＭ回路２５０を結ぶ配線の数が比較的多くなるため、制御部２６０とＲＯＭ回路２５０とを離しておくと配線の占有面積が大きくなりチップサイズの増大を招く。しかるに、本実施例のようなレイアウトを採用すると、配線の占有面積を減らしチップサイズを低減することができるという利点がある。本実施例は、ＲＯＭ回路２５０の記憶容量が大きい場合に適用すると有効である。
【００９５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、電荷のリークによる記憶データの信頼性低下を防止するためメモリセルに電荷注入用ＭＯＳＦＥＴと読出し用ＭＯＳＦＥＴを２つずつ設けているが、それぞれ１つのＭＯＳＦＥＴからなるメモリセルであっても良い。
【００９６】
また、前記実施例では、ユーザが設定する情報を格納するための第２の領域２５２のみが書替え可能に構成されている場合を説明したが、メーカが設定する情報を格納するための第１の領域２５１のメモリ回路のバンクの数を２個とし、見かけ上１回だけこの領域のデータを書き換えることができるように構成しても良い。
【産業上の利用可能性】
【００９７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である３端子のスイッチ素子である薄膜トランジスタにより画素電極に電荷を注入するＴＦＴ液晶パネルを駆動する液晶コントロールドライバについて説明した。この発明はそれに限定されるものでなく、例えば、２端子のスイッチ素子により画素電極に電荷を注入するＭＩＭ液晶パネルを駆動する液晶コントロールドライバ等に適用することができる。
【符号の説明】
【００９８】
２００ 液晶コントロールドライバＩＣ
２１０ ソースドライバ
２２０ ゲートドライバ
２３０ コモンドライバ
２４０ ＬＣＤ用電源回路
２５０ 不揮発性メモリ回路
２５１ 第１の領域（メーカ使用領域）
２５２ 第２の領域（ユーザ使用領域）
２５４ 電源制御回路
２５５ 不揮発性メモリセル
２５６ 読出し／書込み回路
２６０ 制御部
２６１ インデックスレジスタ
２６２ コンロールレジスタ
２６３ データレジスタ
２６４ リード／ライト制御回路
２７０ 発振回路
２８０ タイミングコントロール回路
２９０ 表示用ＲＡＭ
３００ ＴＦＴ液晶パネル
【特許請求の範囲】
【請求項１】
液晶パネルの走査線に印加される駆動信号および液晶パネルの信号線に印加される駆動信号を生成し出力し、前記液晶パネルを駆動する１つの半導体チップ上に形成された液晶表示駆動用半導体集積回路であって、
電気的に書き込み可能な第１グループの不揮発性メモリ回路及び電気的に書き込み消去可能な第２グループの不揮発性メモリ回路を内蔵し、
前記不揮発性メモリ回路は、第１のグループと第２のグループに分割され、
前記第１のグループには製造ばらつきを調整するための情報が１回のみ設定され、
前記第２のグループには前記液晶パネルの特性に応じた駆動条件が複数回設定され、
前記不揮発性メモリ回路は前記半導体チップ上において他の回路を形成する工程により形成され、各々分離領域により分離された多重のメモリセルを有し、
前記各々のメモリセルは、
半導体基板の主面の第１ウェル領域に形成された書込み用の第１電界効果型トランジスタと、
前記半導体基板の主面の前記第１ウェル領域に形成された読み出し用の第２電界効果型トランジスタと、
前記半導体基板の主面の前記第１ウェル領域から分離された第２ウェル領域に容量として機能するように形成された第３電界効果型トランジスタと、を有し、
前記第１電界効果型トランジスタと前記第２電界効果型トランジスタと前記第３電界効果型トランジスタのゲートは各々共通に接続され、
前記第３電界効果型トランジスタのソースとドレインに共通の正電圧が印加されたときに書込みが行われ、
前記多重のメモリセルには同一のデータが格納されることを特徴とする液晶表示駆動用半導体集積回路。
【請求項２】
前記不揮発性メモリ回路および前記他の回路は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタとからなるＣＭＯＳ回路により構成されていることを特徴とする請求項１に記載の液晶表示駆動用半導体集積回路。
【請求項３】
前記半導体チップは矩形状であり、上記走査線に印加される駆動信号および信号線に印加される駆動信号を出力する端子が上記半導体チップの長手方向の一方の縁部に沿って配置され、前記半導体チップの長手方向の他方の縁部に沿ってメモリ回路の書込み用の高電圧が印加される電源電圧端子と入力端子が配置され、前記不揮発性メモリ回路は前記電源電圧端子の近傍に配置されていることを特徴とする請求項１又は２に記載の液晶表示駆動用半導体集積回路。
【請求項４】
前記半導体チップは矩形状であり、上記走査線に印加される駆動信号および信号線に印加される駆動信号を出力する端子が上記半導体チップの長手方向の一方の縁部に沿って配置され、前記半導体チップの長手方向の他方の縁部のほぼ中央にメモリ回路の書込み用の高電圧が印加される電源電圧端子が配置され、前記半導体チップのほぼ中央に前記不揮発性メモリ回路の書込みおよび読出しを行なう制御回路が配置され、前記不揮発性メモリ回路は前記制御回路と前記電源電圧端子の近傍に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の液晶表示駆動用半導体集積回路。
【請求項５】
前記液晶表示駆動用半導体集積回路は、前記液晶パネルを交流駆動すべく共通電位に印加する共通電位のレベルを切替える機能を有することを特徴とする請求項１〜４のいずれか１項に記載の液晶表示駆動用半導体集積回路。
【請求項１】
液晶パネルの走査線に印加される駆動信号および液晶パネルの信号線に印加される駆動信号を生成し出力し、前記液晶パネルを駆動する１つの半導体チップ上に形成された液晶表示駆動用半導体集積回路であって、
電気的に書き込み可能な第１グループの不揮発性メモリ回路及び電気的に書き込み消去可能な第２グループの不揮発性メモリ回路を内蔵し、
前記不揮発性メモリ回路は、第１のグループと第２のグループに分割され、
前記第１のグループには製造ばらつきを調整するための情報が１回のみ設定され、
前記第２のグループには前記液晶パネルの特性に応じた駆動条件が複数回設定され、
前記不揮発性メモリ回路は前記半導体チップ上において他の回路を形成する工程により形成され、各々分離領域により分離された多重のメモリセルを有し、
前記各々のメモリセルは、
半導体基板の主面の第１ウェル領域に形成された書込み用の第１電界効果型トランジスタと、
前記半導体基板の主面の前記第１ウェル領域に形成された読み出し用の第２電界効果型トランジスタと、
前記半導体基板の主面の前記第１ウェル領域から分離された第２ウェル領域に容量として機能するように形成された第３電界効果型トランジスタと、を有し、
前記第１電界効果型トランジスタと前記第２電界効果型トランジスタと前記第３電界効果型トランジスタのゲートは各々共通に接続され、
前記第３電界効果型トランジスタのソースとドレインに共通の正電圧が印加されたときに書込みが行われ、
前記多重のメモリセルには同一のデータが格納されることを特徴とする液晶表示駆動用半導体集積回路。
【請求項２】
前記不揮発性メモリ回路および前記他の回路は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタとからなるＣＭＯＳ回路により構成されていることを特徴とする請求項１に記載の液晶表示駆動用半導体集積回路。
【請求項３】
前記半導体チップは矩形状であり、上記走査線に印加される駆動信号および信号線に印加される駆動信号を出力する端子が上記半導体チップの長手方向の一方の縁部に沿って配置され、前記半導体チップの長手方向の他方の縁部に沿ってメモリ回路の書込み用の高電圧が印加される電源電圧端子と入力端子が配置され、前記不揮発性メモリ回路は前記電源電圧端子の近傍に配置されていることを特徴とする請求項１又は２に記載の液晶表示駆動用半導体集積回路。
【請求項４】
前記半導体チップは矩形状であり、上記走査線に印加される駆動信号および信号線に印加される駆動信号を出力する端子が上記半導体チップの長手方向の一方の縁部に沿って配置され、前記半導体チップの長手方向の他方の縁部のほぼ中央にメモリ回路の書込み用の高電圧が印加される電源電圧端子が配置され、前記半導体チップのほぼ中央に前記不揮発性メモリ回路の書込みおよび読出しを行なう制御回路が配置され、前記不揮発性メモリ回路は前記制御回路と前記電源電圧端子の近傍に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の液晶表示駆動用半導体集積回路。
【請求項５】
前記液晶表示駆動用半導体集積回路は、前記液晶パネルを交流駆動すべく共通電位に印加する共通電位のレベルを切替える機能を有することを特徴とする請求項１〜４のいずれか１項に記載の液晶表示駆動用半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２３０３９８（Ｐ２０１２−２３０３９８Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１４１８５８（Ｐ２０１２−１４１８５８）
【出願日】平成２４年６月２５日（２０１２．６．２５）
【分割の表示】特願２００５−１５７３９０（Ｐ２００５−１５７３９０）の分割
【原出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年６月２５日（２０１２．６．２５）
【分割の表示】特願２００５−１５７３９０（Ｐ２００５−１５７３９０）の分割
【原出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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