画像処理装置、画像処理装置の制御方法
【課題】インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率よく実現可能な画像処理装置、画像処理装置の制御方法を提供する。
【解決手段】書き込み制御部148−0は、空き領域管理バッファからラインアドレスを先入れ先出しで方式で読み出して、画像データバッファに書き込み、奇数または偶数に応じて、書き込みラインアドレスを奇数または偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、読み出し制御部は、奇数または偶数ラインを読み出す場合には、奇数または偶数ライン格納アドレス管理バッファから先入れ先出し方式でライン格納アドレスを読み出し、画像データバッファから1ライン分の画像データを読み出し、前記奇数または偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む。
【解決手段】書き込み制御部148−0は、空き領域管理バッファからラインアドレスを先入れ先出しで方式で読み出して、画像データバッファに書き込み、奇数または偶数に応じて、書き込みラインアドレスを奇数または偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、読み出し制御部は、奇数または偶数ラインを読み出す場合には、奇数または偶数ライン格納アドレス管理バッファから先入れ先出し方式でライン格納アドレスを読み出し、画像データバッファから1ライン分の画像データを読み出し、前記奇数または偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像処理装置、画像処理装置の制御方法に関する。
【背景技術】
【0002】
ドライブレコーダや監視カメラシステム等の撮像された画像データを処理するシステムにおいては、インタレース形式で取得された画像データをリアルタイムにプログレッシブ形式に変換する画像処理が必要となる場合がある。
【特許文献1】特開平5−197858号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
インタレース形式の場合には1画像毎に奇数ラインの画像データと偶数ラインの画像データが交互に送られてくる。このような場合奇数ラインの画像データと偶数ラインの画像データを合成して1画面分のデータを生成する場合には、取得した奇数ラインの画像データと偶数ライン画像データの順次SRAMに保持して、1画面分のデータが貯まったら順次出力するのが一般的である。
【0004】
ここで画像処理用のチップのコストをおさえるためには、できるだけSRAMの容量を小さくすることが重要である。
【0005】
本発明の目的は、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率よく実現可能な画像処理装置、画像処理装置の制御方法を提供することにある。
【課題を解決するための手段】
【0006】
(1)本発明は、
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【0007】
画像データバッファは、各種RAM(Random Access Memory)で実現可能であるが、高速な情報の出し入れが可能なSRAM(Static Random Access Memory)で構成してもよい。
【0008】
本発明によれば、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率良く実現可能な画像処理装置を提供することができる。
【0009】
(2)本発明の画像処理装置は、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする。
【0010】
例えばデータバッファに格納されている、出力画像のライン番号に対応する奇数ラインの画像データと偶数ラインの画像データを用いてプログレッシブ画像を生成する場合には、ライン番号順に、奇数ラインと偶数ラインを交互に読み出すようにしても良い。
【0011】
(3)本発明の画像処理装置は、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする。
【0012】
先読み制御をおこなう場合には、例えば偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから読み出した後に読み出しポインタを次の読み出し位置に移動させないようにしてもよいし、一旦次の読み出し位置に移動した読み出しポインタを元の位置にもどす制御をしてもよい。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【0013】
前記先読み制御部は、
奇数ラインの画像データ読み出し時に次の偶数ラインの画像データの先読み制御を行う場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【0014】
また偶数ラインの画像データ読み出し時に次の奇数ラインの画像データの先読み制御を行う場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該奇数ライン格納アドレスが再び読み出されるように奇数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【0015】
例えばインタレース形式で受け取った第1の奇数ラインの画像データ群と当該奇数ライン画像データ群の前または後のいずれかに受けとった偶数ライン画像データ群を画像データバッファに保持し、補完対象となるターゲットラインのターゲット画素と所定の位置関係を有するターゲットラインに対応した画像データ及び、当該ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲットラインのターゲット画素の補完の有無を判断し、当該ターゲットラインのターゲット画素と所定の位置関係を有する、ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲット画素の補完値を演算し、ターゲットラインのターゲット画素の補完の有無の判断結果に基づき、ターゲットラインのターゲット画素を補完値またはターゲットラインのターゲット画素に対応する画像データの画素値のいずれかを用いてプログレッシブ画像を生成するような場合、補完値を演算するために次のラインを先読みする場合がある。
【0016】
本発明によればこのような場合には先読み制御を行い、補完値を演算することも可能である。
【0017】
(4)本発明の画像処理装置は、
前記画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
1出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始することを特徴とする。
【0018】
1出力画像の半分のラインの画像データとは例えば1画像の偶数ラインの画像データまたは1画像の奇数ラインの画像データである。
【0019】
所定のタイミングとは例えば1出力画像の先頭偶数ラインの書き込みのタイミングでもよいし(書き込み開始または書き込み終了でもよい)、n番目の偶数ラインの書き込みのタイミングでもよい。
【0020】
本発明の画像データバッファは、例えば1出力画像の半分のライン+1または数ラインの容量で実現することができる。従って少ないRAM容量で、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を実現可能である。
【0021】
(5)本発明は、
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【発明を実施するための最良の形態】
【0022】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明に係る画像処理装置は、以下の実施の形態及び変形例を自由に組み合わせたものを含むものとする。
【0023】
1.データ記録システム
以下、本発明を適用した画像データ記録システムについて説明する。
【0024】
図1は、本実施の形態の画像データ記録システム1(ドライブレコーダや監視カメラ)の構成図である。
【0025】
10−1〜10−4はカメラモジュール(例えばNTSC/PALカメラ)であり、12−1〜12−4はデコーダ(例えばNTSC/PAL Video Decoder)である。
【0026】
20は、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)である。第2の画像処理装置(インタレース/プログレッシブ変換装置、IC)20を第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30等と組み合わせることにより、NTSC/PALビデオデコーダ12−1〜12−4からのデジタル信号をJPEG画像に変換することができる。またインタレース/プログレッシブ変換装置20は大容量のSRAMを内蔵させるようにしてもよい。またインタレース/プログレッシブ変換装置20は、ビデオ入力を複数チャネルを備えているので、固定画面出力、自動スキャン画面出力、複数入力マージ画面出力と、多様な画面出力を行わせるようにしてもよい。また第2の画像処理装置(インタレース/プログレッシブ変換装置)20は、動体検出機能を内蔵させ、動体検出によってホストCPUへ割り込みを発生させるようにすることで、システムを省電力化するようにしてもよい。
【0027】
例えば第2の画像処理装置(インタレース/プログレッシブ変換装置)20とシングルカメラタイプの画像コントローラとのセット使用で、最大4個のカメラセット(カメラモジュール+NTSC/PALデコーダ)との接続が可能にすることができる。
【0028】
30は、ドライブレコーダや車載カメラなどに最適な第1の画像処理装置(デュアルカメラ対応の画像コントローラ)であり、カメラインタフェース機能、JPEGエンコーダ機能に加え、CF、SD Memory、USB(Device)各種インタフェースおよび8chのADCを内蔵している。第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30にカメラモジュール10−1〜10−4、SDRAM、外付けのストレージ(CF Memory CardまたはSD Memory Card)とファームウェアを格納したFlash ROMを接続することにより、ドライブレコーダ製品や車載カメラ製品を構成することができる。また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30はGPIOおよびI2Cバスに搭載させてカメラの設定や外部機器の制御を行うことようにすることもできる。
【0029】
例えば図17に示すように第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30の2つの入力I1,I2のそれぞれに対し、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置)20−1、20−2の出力OUT1、OUT2を接続することで、例えば8個のカメラセットC1からC8との接続が可能となる。
【0030】
なおデータ記録システムを監視カメラとして使用する場合には、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置)20の出力をLCDコントローラやビデデコーダ40及びディスプレイ50に接続して、ディスプレイ50に表示させるようにしてもよい。
【0031】
図2は、本実施の形態の画像データ記録システム1をドライブレコーダに応用した場合のイメージ図である。
【0032】
同図に示すように本実施の画像データ記録システム1は、車体の前方方向を撮影するフロントカメラ10−1(プログレッシブ形式のデジタル画像データを出力)、車体の後方向を撮影するバックカメラ10−2(インタレース形式のアナログ画像データを出力)、車体の進行方向に対して左方向を撮影するサイドカメラ10−3(インタレース形式アナログの画像データを出力)、車体の進行方向に対して右方向を撮影するサイドカメラ10−4(インタレース形式のアナログ画像データを出力)を搭載している。
【0033】
第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、デュアルカメラ対応の画像コントローラICであるため、第1のカメラインタフェースに車体の前方方向を撮影するフロントカメラ10−1(プログレッシブ形式のデジタル画像データを出力)を接続し、第2のカメラインタフェースにインタレース/プログレッシブ変換装置20を接続している。
【0034】
第2の画像処理装置(インタレース/プログレッシブ変換装置)20は、ビデオ入力を4チャネルを備えているので、各チャネルにNTSCデコーダを介して、車体の後方向を撮影するバックカメラ10−2(インタレース形式のアナログ画像データを出力)、車体の進行方向に対して左方向を撮影するサイドカメラ10−3(インタレース形式アナログの画像データを出力)、車体の進行方向に対して右方向を撮影するサイドカメラ10−4(インタレース形式のアナログ画像データを出力)が接続されている。
【0035】
なお第2の画像処理装置(インタレース/プログレッシブ変換装置)20の出力をオートスキャン画面出力(図6(B)参照)とすることにより、バックカメラ10−2の画像、サイドカメラ10−3の画像、サイドカメラ10−4の画像を、順次切り替えて出力させることができる。
【0036】
また第2の画像処理装置(インタレース/プログレッシブ変換装置)20の出力を複数入力マージ画面出力(図6(D)参照)とすることにより、バックカメラ10−2の画像、サイドカメラ10−3の画像、サイドカメラ10−4の画像を1つの画像にマージして出力させることができる。
【0037】
2.第1の画像処理装置(デュアルカメラ対応の画像コントローラ、IC)
図3は、本実施の形態の第1の画像処理装置(デュアルカメラ対応の画像コントローラ)の構成の一例を示す図である。
【0038】
第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、第1のカメラモジュール14−1からの画像データを処理する画像処理部32−1を含む。画像処理部32−1は、カメラI/F34−1,リサイズ処理部36−1,圧縮処理部38−1等を含む。また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、第2のカメラモジュール14−2からの画像データを処理する画像処理部32−2を含む。画像処理部32−2は、カメラI/F34−2,リサイズ処理部36−2,圧縮処理部38−2等を含む。圧縮処理部38−1、圧縮処理部38−2は、30 fps @VGAのハードウェアによるJPEGエンコードを実現する。
【0039】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、カメラモジュールごとにハードウェアJPEGエンコーダ(圧縮処理部38−1、38−2)を2個搭載している。
【0040】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、音声データをサポートするI2S60を含むようにしてもよい。
【0041】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、Compact FlashインタフェースによるCF Memory Cardに対応するためのCF CardI/F66を含むようにしてもよい。
【0042】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、Compact Flashインタフェースによる無線LANインタフェース(802.11b/g)に対応可能に構成してもよい。
【0043】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、SD MemoryインタフェースによるSD Memory Card接続に対応するためのSD Memory CardI/F64を含むようにしてもよい。
【0044】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、PCとの接続を可能にするためのUSBインタフェース52を含むようにしてもよい。
【0045】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、ジャイロセンサ等の各種アナログセンサとの接続が可能なADC54を含むようにしてもよい。
【0046】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、例えば車速パルスを計測するイベントカウンタ用タイマ48を含むようにしてもよい。
【0047】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、2ポート(16bit-Bus: FROM/SRAM, 32bit-Bus: SDRAM)のメモリバスを含むようにしてもよい。
【0048】
3.インタレース/プログレッシブ変換モード
本実施の形態では、インタレース形式の画像データをプログレッシブ形式の画像データに変換する際に前後フィールドを合成して1フレームを作る通常モード、片フィールドのみを使用し各ラインを2倍にして1フレームを作る片側フィールドモード、片フィールドのみを使用し上下ラインから線形補間し1フレームを作る補完モードの3種類のモードから選択可能に構成されている。
【0049】
図4、図5(A)(B)(C)は、本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図である。
【0050】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20の各入力チャネルには、インタレース形式で画像データが入力される。すなわち図4に示すように、例えば1/60秒毎に時刻t1、t2、t3、t4・・・で取得された元画像G1、G2、G3、G4・・・に対応して、本実施の形態のインタレース/プログレッシブ変換装置20の入力チャネルのデータ端子には、元画像G1の奇数ラインの画像G1−K、元画像G2の偶数ラインの画像G2−G、元画像G3の奇数ラインの画像G3−K、元画像G4の偶数ラインの画像G4−G、・・1/60毎に時系列に入力される。
【0051】
ここで通常モードの場合には、図5(A)に示すように、出力画像の奇数ラインOL1、OL3・・は元画像G1の奇数ラインの画像G1−Kの対応するラインのデータL1−1、L3−1、・・、出力画像の偶数ラインOL2、OL4・・は元画像G2の偶数ラインの画像G2−Gの対応するラインのデータL2−2、L4−2、・・からなるプログレッシブ画像を生成する。
【0052】
また片側フィールドモードの場合には、図5(B)に示すように、出力画像の奇数ラインOL(n)と次の偶数ラインOL(n+1)・・のいずれのラインも、元画像G1の奇数ラインの画像G1−Kの対応する奇数ラインのデータL1−nからなるプログレッシブ画像を生成する。
【0053】
また補完モードの場合には、図5(C)に示すように、出力画像の奇数ラインOL1、OL3・・は元画像G1の奇数ラインの画像G1−Kの対応するラインのデータL1−1、L3−1、・・、出力画像の偶数ラインOL2、OL4・・は元画像G1の奇数ラインの画像G1−K元画像の連続する2つの奇数ライン(生成する偶数ラインの前後の奇数ライン)ターゲットの画素値を補完して生成する。例えば出力画像の偶数ラインOL2の各画素値は、元画像G1の奇数ラインの画像G1−KのL1とL3(生成する偶数ラインの前後の奇数ライン)のラインの画素値に基づき線形補完演算を行い生成する。
【0054】
一般に、撮影領域内の被写体が動いたり、移動したりした場合、時刻t1で取得された奇数ラインの画像G1−K内の被写体H−1と時刻t2で取得された偶数ライン画像G2−Gの被写体H−2の画像にずれが生じる場合がある。このような場合に奇数ラインと偶数ラインの画像のずれによりぶれた画像が生成されることになる。
【0055】
しかし本実施の形態の片側フィールドモードの場合には奇数ラインの画像と偶数ラインの画像のラインを混合することなくプログレッシブ画像を生成するので、かかるぶれが生じるのを防止することができる。
【0056】
4.出力形式
図6(A)〜(D)は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20の出力モードについて説明するための図である。
【0057】
本実施の形態では、複数の入力チャネルから入力される画像の出力形式として、固定モード、オートスキャンモード、縮小モード、マージモードを含む複数のモードが用意されており、選択された出力モードに対応した出力形式の画像が出力される。
【0058】
固定モードの場合、図6(A)に示すようにあらかじめ決めたひとつの入力チャネルの画像が出力される。オートスキャンモードの場合、図6(B)に示すように、入力チャネルが順次切り替えて出力される。縮小モードの場合、図6(C)に示すように、画像が縮小(例えばVGAをQVGAにリサイズ)して出力される。例えばデータサイズが1/4になる場合には、固定モードで1枚の画像が出力される期間に4枚の画像が出力されることになる。マージモードの場合、図6(C)に示すように、各チャネルの画像をQVGAにリサイズし4画面を合成して1画像にして出力される。
【0059】
図7(A)(B)は、設定された選択比率に応じてオートスキャンする例について説明するための図である。
【0060】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、例えば選択条件設定レジスタ等に設定された選択比率に基づき、各入力チャネル毎に連続して選択される連続選択回数を決定し、複数の入力チャネルの各チャネルについて、当該入力チャネルについて決定された連続選択回数分だけ連続して当該入力チャネルに対応した画像データを選択する制御を順次おこなう。
【0061】
例えば図7(B)に示すように、入力チャネルCH1から時刻t1、t2、t3、・・・と1/30秒間隔でA1、A2、A3、・・・・の画像データが入力され、入力チャネルCH2から同様の間隔でB1、B2、B3、・・・・の画像データが入力され、入力チャネルCH3から同様の間隔でC1、C2、C3、・・・・の画像データが入力され、入力チャネルCH4から同様の間隔でD1、D2、D3、・・・・の画像データが入力される場合を例にとり説明する。
【0062】
ここで、設定された選択比率がCH1:CH2:CH3:CH4=4:2:1:1である場合には図7(A)に示すように1/30秒間隔で、A1、A2、A3、A4、B5、B6、C7、D8、・・・の順に出力される。すなわちCH1の画像が連続して4枚選択され(310参照)、次にCH2の画像が連続して2枚選択され、次にCH3の画像が1枚選択され、次にCH4の画像が1枚選択される制御が繰り返し行われる。
【0063】
5.第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)の構成
図8は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)の構成を示す図である。
【0064】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、インタレース信号をプログレッシブ信号に変換するICである。本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、インタレース信号をプログレッシブ信号に変換するために必要十分のSRAM130を内蔵しているので、外付けRAMを用いることなくインタレース信号をプログレッシブ信号に変換することができる。
【0065】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、ビデオ入力を4 チャネル22−1、22−2、22−3,22−4備えており、固定画面出力、オートスキャン画面出力、複数入力マージ画面出力と、多様な画面出力が可能である。また、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、動体検出機能を内蔵しており、動体検出によってホストCPUへ割り込みを発生することができるので、システムを省電力化することができる。
【0066】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、各チャネル102−1〜102−4からの画像データの入力タイミングをコントロールする入力コントローラ110ー1〜110−4を含む。本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、入力コントローラ110ー1〜110−4の出力される画像データのリサイズ処理を行うスケーラ110−1〜110−4を含む。縮小モード又はマージモードの場合には、スケーラ110−1〜110−4は、入力画像の各ラインの画素数を1/2に間引き、列の長さを1/2にリサイズする処理を行う。
【0067】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、スケーラ110−1〜110−4の出力をSRAM130に書き込み、所定のタイミングでSRAM130から画像データを読み出して第1の出力ライン163、第2の出力ライン165、第3の出力ライン166に出力するメモリコントーラ140を含む。
【0068】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、第1の出力ライン163、第2の出力ライン165、第3の出力ライン167を受け取り、プログレッシブ形式の画像データを出力するI/P変換部170を含む。
【0069】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、動体検出、明るさ検出を行うエリアセンサ120と、動体検出、明るさ検出の検出結果に基づき、割り込み信号を発生させる割り込みコントローラ122を含む。
【0070】
図9は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)のメモリコントローラの構成の一例を示す図である。
【0071】
メモリコントローラ140は、SRAM130に対して書き込み制御を行う、第1の書き込み制御部148−0〜第5の書き込み制御部148−4、第1の書き込み制御部148−0〜第5に書き込み制御部148−4の書き込み制御と読み出し制御部160の読み出し制御に対応して、SRAM130に対して画像データの読み書きのアドレス管理制御を行う第1のアドレス管理回路150−0〜第5のアドレス管理回150−4、SRAM160に対する読み出し制御を行う読み出し制御部160、読み出された画像データが出力される第1の出力ライン163の前段に設けられた少なくとも表示画像の1ライン分の画像データが保持可能なラインバッファ162、第2の出力ライン165上のバッファ164,第3の出力ライン166上のバッファ166、各出力ラインの出力タイミングを制御する出力タイミング制御部168を含む。
【0072】
メモリコントローラ140は、入力チャネル1〜4に対応したスケーラ104−1〜104−4から出力される画像データ106−1〜106−4を受け取る。ここで固定モードまたはオートスキャンモードの場合には106−1〜106−4は、縮小されない画像データであり、縮小モードまたはマージモードの場合には縮小された画像データである。
【0073】
第1の書き込み制御部148−0には、4つの入力チャネルからの画像データ106−1〜106−4が入力され、第2の書き込み制御部148−1には第1の入力チャネルの画像データ106−1が入力され、第3の書き込み制御部148−2には第2の入力チャネルの画像データ106−2が入力され、第4の書き込み制御部148−3には第3の入力チャネルの画像データ106−3が入力され、第5の書き込み制御部148−4には第4の入力チャネルの画像データ106−4が入力される。
【0074】
固定モード又はオートスキャンモードの場合には、第1の書き込み制御部148−0が動作して、固定モードの場合には所定の入力チャネルの画像データがSRAM130に保持され、オートスキャンモードの場合には、各入力チャネルの画像データのうち出力対象として選択された画像データがSRAM130に保持される。第1の書き込み制御部148−0の構成については、図11で説明する。
【0075】
縮小モード又はマージモードの場合には第2の書き込み制御部148−1から第5の書き込み制御部148−5が動作する。縮小モードまたはマージモードの場合には、第2の書き込み制御部148−1は第1の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第3の書き込み制御部148−2は第2の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第4の書き込み制御部148−3は第3の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第5の書き込み制御部148−1は第4の入力チャネルの縮小画像データをSRAM130に書き込む制御を行う。
【0076】
読み出し制御部160は、SRAM130に保持されている画像データを読み出して、前ライン出力を第1の出力ラインに、奇数ライン出力を第2の出力ラインに、偶数ライン出力を第3の出力ラインに出力する制御を行う。
【0077】
図10は、読み出し制御部160の処理の流れを示すフローチャートである。
【0078】
まず出力対象ラインは奇数ラインであるか偶数ラインであるかを判断し(ステップS10)、出力対象ラインが奇数ラインである場合には、出力対象ラインに対応する奇数ラインのデータをSRAM130から読み出し、読み出した1ライン分のデータを第2の出力ライン165に出力し、第1の出力ライン163の前段のラインバッファ162に書き込む(ステップS20)。
【0079】
出力対象ラインが偶数ラインである場合には、出力対象ラインに対応する偶数ラインのデータをSRAM130から読み出し、読み出した1ライン分のデータを第3の出力ライン167に出力するとともに、次の奇数ラインのデータを読み出して第2の出力ライン165に出力するとともに、ラインバッファ162に格納されている1ライン分の画像データを第1の出力ライン163に出力する制御を行う(ステップS30)。
【0080】
図11は第1の書き込み制御部148−0の構成の一例を示す図である。
【0081】
第1の書き込み制御部148−0は、選択部142、選択条件設定レジスタ149、入力切り替え制御部144、書き込み制御部148を含む。選択部142は、第1〜第4の入力チャネルに対応した画像データ106−1〜106−4を受け取り、選択制御信号145に基づきいずれかの入力データを選択して選択画像データ143を出力する。選択条件設定レジスタ149には、各入力チャネルの選択比率に関する条件を示す値が設定されている。選択条件設定レジスタ149の値は外部入力に基づき設定、変更できるようにしてもよい。入力切り替え制御部144は、カウンタ146を含み、選択条件設定レジスタの値に基づき、各入力チャネルの画像を連続して選択する回数を決定し、当該回数に従って入力チャネルを切り替えるための選択制御信号145を生成する。書き込み制御部148は、選択部によって選択された選択画像データ143をSRAM130に書き込む制御を行う。
【0082】
このようにすることでオートスキャンモードの場合には選択条件設定レジスタに設定された選択比率に従って画像データを選択してSRAM130に保持させることができる。なお固定モードの場合には、選択条件設定レジスタに固定で選択されるチャネルの選択比率を1、他のチャネルの選択比率を0として設定するようにしてもよい。
【0083】
図18は、本実施の形態のSRAMの読み書きの管理について説明するための図である。本実施の形態では、通常モードの場合、第1の書き込み制御部148−0、第1のアドレス管理回路150−0、読み出し制御部160が動作して、SRAM130の読み書き管理を行う。
【0084】
SRAM130は、ライン単位で読み書き可能な画像データバッファとして機能する。
【0085】
SRAM130はxバイト(画像データの1ライン分(横方向)のデータを格納可能なバイト数、例えば758バイト)を1ラインとする複数のラインで構成され、ラインアドレスを指定することにより、ライン単位で読み書き可能に構成されている。ラインアドレスは、例えば各ラインの領域に割り当てられたライン番号でもよい。
【0086】
第1のアドレス管理回路150−0は、画像データバッファ(SRAM130)の空き領域のラインアドレスを保持する空き領域管理バッファ152を含む。空き領域管理バッファ152は、ラインアドレスが保持可能な格納領域を少なくとも使用するライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0087】
第1のアドレス管理回路150−0は、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファ154を含む。奇数ライン格納アドレス管理バッファ154は、ラインアドレスが保持可能な格納領域を少なくとも使用する奇数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0088】
第1のアドレス管理回路150−0は、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファ156を含む。偶数ライン格納アドレス管理バッファ156は、ラインアドレスが保持可能な格納領域を少なくとも使用する偶数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0089】
第1の書き込み制御部148−0は、受け取ったインタレース形式の画像データをライン単位で順次前記画像データバッファに書き込む制御を行う。1ライン分の画像データを受け取ると、前記空き領域管理バッファ152に保持されているラインアドレス153を先入れ先出しで方式で読み出して、読み出したラインアドレス153に基づき、受け取った1ライン分の画像データ106を画像データバッファ130に書き込み、受け取った1ライン分の画像データ106が奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファ154に先入れ先出し方式で書き込み、受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファ156に先入れ先出し方式で書き込む。
【0090】
読み出し制御部160は、画像データバッファ130から画像データを所定の順序にしたがって読み出す制御を行う。奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ130から1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込み、偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファ156から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレス156に基づき、画像データバッファ130から1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む。
【0091】
読み出し制御部160は、奇数ラインの読み出しと偶数ラインの読み出しを交互に行うようにしてもよい。
【0092】
また読み出し制御部160は、所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部160を含むように構成してもよい。先読み制御部162は、所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファ156または奇数ライン格納アドレス管理バッファ154から、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファ130から1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファ156または偶数ライン格納アドレス管理バッファ154の読み出しポインタを制御してもよい。
【0093】
画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成することができる。読み出し制御部160は、1出力画像の半分のラインの画像データが前記画像データバッファ130に書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始するようにしてもよい。
【0094】
図19、図20(A)〜(C)は、本実施の形態の画像データバッファ(SRAM)の読み書きの制御の動作例を説明するための図である。
【0095】
480×640(縦×横、480ラインの画像データ)の画像データをインタレース形式(まず画像データ1の奇数ラインのデータを240個順次受け取り、次に画像データ2の偶数ライン240のデータを240個順次受け取る)で受け取り、受け取った画像データを一旦画像データバッファ(SRAM130)に格納し、出力画像データの各ラインに対応するデータをライン1,ライン2、ライン3、・・順番に(奇数ライン、偶数ラインと交互に)出力する場合を例にとり説明する。
【0096】
ここで画像データバッファ(SRAM130)は、1表示画像分(480ライン)のデータ容量よりも小さな容量のメモリである242本のラインで構成されているとする。画像データバッファ(SRAM130)の容量を1表示画像のライン数/2+2としているが、1表示画像のライン数/2+1でも構成可能である。134は画像データバッファ(SRAM130)のライン単位のデータ格納領域を示しており、132はライン単位のデータ格納領域の各ラインに割り当てられたラインアドレスを示している。
【0097】
空き領域管理バッファ152はFIFOで構成されており、ライトポインタVWPとリードポインタVRPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0098】
奇数ライン格納アドレス管理バッファ154はFIFOで構成されており、ライトポインタOWPとリードポインタORPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0099】
偶数ライン格納アドレス管理バッファ156は、FIFOで構成されておりライトポインタEWPとリードポインタERPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0100】
例えば最初の画像データを、画像データバッファ(SRAM130)のラインアドレス0,1,2、・・・の順に書き込む場合、空き領域管理バッファ152には、ラインアドレス0,1,2,・・239,240,241が書き込まれており、リードポインタVRPが310の方向に移動して順に読み出すようにしてもよい。
【0101】
そしてリードポインタVRPによって空き領域管理バッファ152から読み出されたラインアドレス0,1,2,・・239に順次受け取ったライン単位のデータが格納してもよい。
【0102】
図20(A)は1画像分の奇数ラインのデータを受け取ったのち、偶数ラインのデータの書き込み(ライン2の書き込み)及び並行して行われる奇数ラインのデータの読み出し(ライン1の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0103】
130−1は、1画像分の奇数ラインのデータ(240個のラインデータ)が画像データバッファ(SRAM130−1)のラインアドレス0〜239に格納されている様子を示している。また画像データバッファ130への奇数ラインの書き込み処理と並行して奇数ライン格納アドレス管理バッファ154−1に奇数ラインの画像データが書き込まれたラインアドレスが書き込まれる。154−1は、奇数ライン1,3,5、・・479が格納されているラインアドレス0,1,・・239が格納されている様子を示している。
【0104】
本実施の形態では、1画像分の奇数ラインの画像データを受け取った後に、1画像分の偶数ラインの画像データを順次受け取る。奇数ラインの画像データを画像データバッファ130に書き終えたあとは、空き領域管理バッファ152−1の読み出しポインタVRPは310に位置付けられるので、読み出しポインタVRP(310)のポイントする領域に格納されたラインアドレス’240’に、受け取った偶数ラインであるライン2の画像データが格納される(314参照)。
【0105】
また画像データバッファ130−1への偶数ラインであるライン2の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−1に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−1に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは最初340に位置づけられているので、ライトポインタEWP(340)がポイントする領域に偶数ラインであるライン2の画像データが格納されたラインアドレスの’240’が格納される。
【0106】
偶数ラインであるライン2の画像データが格納されるのと並行して1画像分の画像データを奇数、偶数と交互に画像データバッファ130−1から出力する処理が開始される。154−1に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタORPは320に位置付けられているので、読み出し制御部160は、読み出しポインタORPのポイントする領域に格納されているラインアドレス’0’を読み出して、画像データバッファ130−1のラインアドレス’0’からライン1(奇数ライン)をよみだして出力する(322参照)。
【0107】
図20(B)は、偶数ラインの画像データの書き込み(ライン4の書き込み)及び並行して行われる先に書き込まれた偶数ラインの画像データの読み出し(ライン2の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0108】
ライン2の次の偶数ラインであるライン4の画像データをうけとる際には、空き領域管理バッファ152−2の読み出しポインタVRPは312に移動しているので、312のポイントする領域に格納されているラインアドレス’241’に、受け取った偶数ラインであるライン4のデータが格納される(316参照)。
【0109】
また画像データバッファ130−2への偶数ラインであるライン4の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−2に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−2に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは342に移動しているので、ライトポインタEWP(342)がポイントする領域に偶数ラインであるライン4の画像データが格納されたラインアドレスの’241’が格納される。
【0110】
偶数ラインであるライン4の画像データが格納されるのと並行して、ライン1(奇数ライン)の次のライン2(偶数ライン)の画像データを画像データバッファ130−2から出力する処理が開始される。156−2に示すように、偶数ライン格納アドレス管理バッファの読み出しポインタERPは344に位置付けられているので、読み出し制御部160は、読み出しポインタERPのポイントする領域に格納されているラインアドレス’240’を読み出して、画像データバッファのラインアドレス’240’からライン2(偶数ライン)の画像データをよみだして出力する(346参照)。
【0111】
図20(C)は、次の偶数ラインのデータの書き込み(ライン6の書き込み)及び並行して行われる次の奇数ラインのデータの読み出し(ライン3の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0112】
ライン4の次の偶数ラインであるライン6の画像データをうけとる際には、空き領域管理バッファ152−3の読み出しポインタVRPは352に移動しているので、352がポイントする領域に格納されているラインアドレス’0’に、受け取った偶数ラインであるライン6の画像データが格納される(354参照)。
【0113】
また画像データバッファへの偶数ラインであるライン6の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−3に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−3に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは356に移動しているので、ライトポインタEWP(356)がポイントする領域に、偶数ラインであるライン6の画像データが格納されたラインアドレスの’0’が格納される。
【0114】
偶数ラインであるライン6の画像データが格納されるのと並行して、ライン2(偶数ライン)の次のライン3(奇数ライン)を画像データバッファ130−3から出力する処理が開始される。154−3に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタORPは322に位置付けられているので、読み出し制御部160は、読み出しポインタORPのポイントする領域に格納されているラインアドレス’1’を読み出して、画像データバッファのラインアドレス’1’からライン3(奇数ライン)の画像データをよみだして出力する(324参照)。
【0115】
図21は、本実施の形態の画像データバッファ(SRAM)の書き込み制御に関するフローチャート図である。
【0116】
第1の書き込み制御148−1は、空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込む(ステップS50)。
【0117】
受け取った画像データが奇数ラインであれば(ステップS60)、書き込みラインアドレスを、奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む(ステップS70)。
【0118】
また受け取った画像データが偶数ラインであれば(ステップS60)、書き込みラインアドレスを、偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む(ステップS80)。
【0119】
図22は、本実施の形態の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0120】
奇数ラインの読み出しであれば(ステップS110)、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出す(ステップS120)。
【0121】
そして読み出した奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む(ステップS130)。
【0122】
また偶数ラインの読み出しであれば(ステップS110)、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出す(ステップS140)。
【0123】
そして読み出した偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む(ステップS150)。
【0124】
図23は、I/P変換形式が補完モードの場合の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0125】
I/P変換形式が補完モードであれば以下の制御を行う(ステップS210)。
【0126】
奇数ラインの読み出しであれば(ステップS220)、奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを読み出す(ステップS230)。よみだされた画像データは、第2の出力ライン165に出力されるとともに、第1の出力ライン163の前段のラインバッファ162に書き込まれる。
【0127】
次に読み出した奇数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む(ステップS240)。
【0128】
偶数ラインの読み出しであれば(ステップS220)、偶数ライン格納アドレス管理バッファ156から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを読み出す(ステップS250)。読み出された1ライン分の画像データは第3の出力ライン167に出力される。
【0129】
次に読み出した偶数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む(ステップS260)。
【0130】
次に奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを先読みする(ステップS270)。
【0131】
先読みされた1ライン分の画像データは、第2の出力ライン165に出力されるとともに、ラインバッファ162に格納されている1ライン分の画像データが第1の出力ライン163に出力される。
【0132】
次に奇数ライン格納アドレス管理バッファ154の読み出しポインタを、読み出した位置に戻す制御を行う(ステップS280)。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【0133】
図24は、出力形式が固定モード又はオートスキャンモードである場合の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0134】
出力形式は固定モード又はオートスキャンモードであれば以下の処理を行う(ステップS310)。
【0135】
まず出力ライン番号変数iに0をセット(ステップS320)。
【0136】
1出力画像の奇数ラインの画像データが画像データバッファに書き込まれたあと、1番目の偶数ラインを画像データバッファに書き終えたか否か判断し、書き終えた場合には以下の処理を行う(ステップS330)。
【0137】
iをインクリメントする(ステップS340)。
【0138】
出力ライン番号変数iに対応する画像データを画像バッファから読み出す(ステップS350)。画像データを画像バッファから読み出す制御は、IP変換モードが通常モードの場合には図22で説明した処理を行い、補完モードの場合には図23で説明した処理を行ってもよい。
【0139】
そして画像データの最終ラインを読み出したか否か判断し、読み出した場合にはステップS10に戻る(ステップS360)。
【0140】
図12は、I/P変換部170の構成の一例を示す図である。
【0141】
I/P変換部170は、プログレッシブ画像生成部180とエッジ検出部190を含む。
【0142】
プログレッシブ画像生成部180は、第1の出力ラインの画像データ163、第2の出力ラインの画像データ165、第3の出力ラインの画像データ167を受け取り、インタレース/プログレッシブ変換モードに応じた形式でプログレッシブ画像を生成して出力する。
【0143】
エッジ検出部190は、補完モードの場合に、出力対象ラインに対応する偶数ラインの1つ前の奇数ライン(第nライン)の画像データ、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ、出力対象ラインに対応する偶数ラインの1つ後の奇数ライン(第n+2ライン)の画像データに基づき、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ各画素値と、当該画素値と所定の位置関係にある出力対象ラインに対応する偶数ラインの1つ前の奇数ライン(第nライン)の画像データの画素値と出力対象ラインに対応する偶数ラインの1つ後の奇数ライン(第n+2ライン)の画像データの画素値に基づき、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ各画素の補完値の演算の有無を判断する補完有無判断部として機能し、補完有無制御信号192を出力する。
【0144】
プログレッシブ画像生成部180は、補完モードの場合には、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データを生成する際に、各画素について補完有無制御信号192に基づき、当該偶数ラインの画素値をそのまま用いるか、前後の奇数ラインの所定の関係にある画素値(例えば対応する列の画素値)に基づき演算された補完値を用いるかを判断して、偶数ラインの画像データを生成する。
【0145】
図13は、プログレッシブ画像生成部180の構成の一例である。
【0146】
プログレッシブ画像生成部180は、補完値演算部184、出力選択部182、選択信号生成部186、変換モード設定レジスタ188を含む。プログレッシブ画像生成部180はDIN2(前の奇数ライン)、DIN1(偶数ライン)、DIN0(奇数ライン)の画像データが入力される。補完値演算部184は、DIN2(前の奇数ライン)とDIN0(奇数ライン)の対応する各画素値(同じ列の画素値)に基づき補完演算を行い補完値185を生成する。
【0147】
変換モード設定レジスタ187には、変換モードが通常モード、片側フィールドモード、補完モードのいずれであるかを示す値が設定されている。
【0148】
出力選択部182は、入力1でDIN2(前の奇数ライン)の画像データ、入力2で補完値の画像データ185、入力3でDIN0(奇数ライン)の画像データ、入力4でDIN1(偶数ライン)の画像データを受け取り、選択制御信号に基づきいずれか選択して出力する。
【0149】
選択信号生成部186は、変換モード設定レジスタ187の値及びエッジ検出部190が出力する補完有無制御信号192に基づき、出力選択部が選択する入力値を制御するための選択制御信号187を生成する。
【0150】
通常モードの場合には、DIN0(奇数ライン)とDIN1(偶数ライン)交互に選択して出力される。すなわち各ライン毎に入力3と入力4を交互に選択するための選択制御信号(3−4−3−4,・・・)が生成される。
【0151】
片側フィールドモードの場合にはDIN2(前の奇数ライン)とDIN0(奇数ライン)が交互に選択して出力される。すなわち各ライン毎に入力3と入力1を交互に選択するための選択制御信号(3−1−3−1,・・・)が生成される。
【0152】
補完モードの場合には出力対象が奇数ラインである場合には、DIN0(奇数ライン)が選択され、出力対象が偶数である場合には、各画素毎に補完有無制御信号192の値に応じてDIN1(偶数ライン)か補完値184かのいずれかが選択して出力される。すなわち各ライン毎に入力3と入力4又2を交互に選択するための選択制御信号(3−4又は2−3−4又は2,・・・)が生成される。
【0153】
図14、図15は、エッジ検出部の構成の一例を説明するための図である。
【0154】
エッジ検出部190は、図14に示すように、フィルタ演算部191、比較部194、閾値設定レジスタ198を含む。フィルタ演算部191はDIN2(前の奇数ライン)、DIN1(偶数ライン)、DIN0(奇数ライン)の画像データが入力される。本実施の形態ではYUV4:2:2の画像データが入力されるため、例えば第1の入力ラインにはY0、U0、Y1、V1、Y2、・・の順で画像データがはいってくる。フィルタ演算部191では、Y成分について、フィルタを用いた差分を演算する。
【0155】
メモリコントローラは、奇数ラインの時は、DIN0(奇数ライン)にカレントの奇数ラインを書き込む。また偶数ラインの時は、DIN0(奇数ライン)に次の奇数ライン、DINにカレントの偶数ライン、DIN2(前の奇数ライン)に前の奇数ラインを書き込む。書き込むデータ順はCb-Y0-Cr-Y1の順である。Cb、Crの判定はY0の結果を使用する。
【0156】
フィルタは、図15(B)に示すようにある注目画素P22を中心とした上下左右の9つの画素値に対して、図15(A)に示すような係数を設定し、図15(C)に示すように画素値と対応する係数を乗算してエッジ判定値Sを求める。
【0157】
比較部164は、エッジ判定値Sと閾値設定レジスタ198に設定されている閾値とを比較して、閾値をオーバーしている場合には、補完有無制御信号192に補完有りの状態にし、閾値をオーバーしていない場合には、補完有無制御信号192に補完無しの状態に制御する。
【0158】
このように制御することで、通常モード、補完モード、片側フィールドモードのプログレッシブ画像を生成することができる。また補完モードの場合には、エッジ判定値が閾値以上の画素(動きのあるオブジェクトを構成する画素)についてのみ補完を行い、エッジ判定値が閾値以下の画素(動きのないオブジェクトを構成する画素)については、元画像の画素を出力することができる。
【0159】
図16は、第2の画像処理装置(インタレース/プログレッシブ変換装置)の出力を他の第2の画像処理装置(インタレース/プログレッシブ変換装置)の入力とすることで、入力チャネルを増やす構成について説明するための図である。
【0160】
ここでは16個のカメラモジュールC1からC16、5個の第2の画像処理装置20−1〜20−5、1個の第1の画像処理装置30を接続して実質的に16この入力チャネルを実現する例をしめす。
【0161】
例えばカメラモジュールC1からC4の画像データを第2の画像処理装置20−1の入力チャネルに接続し、カメラモジュールC5からC8の画像データを第2の画像処理装置20−2の入力チャネルに接続し、カメラモジュールC9からC12の画像データを第2の画像処理装置20−3の入力チャネルに接続し、カメラモジュールC13からC16の画像データを第2の画像処理装置20−4の入力チャネルに接続する。そして、第2の画像処理装置20−1〜20−4の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、各画像処理装置20−1〜20−4の出力OUT1、OUT2、OUT3、OUT4はそれそれC1からC4のカメラモジュールの画像データ、C5からC8のカメラモジュールの画像データ、C9からC12のカメラモジュールの画像データ、C13からC16のカメラモジュールの画像データを含む。そしてOUT1、OUT2、OUT3、OUT4を第2の画像処理装置20−5の4つ入力チャネルに接続し、第2の画像処理装置20−5の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、第2の画像処理装置20−5の出力OUT5は、C1からC16の16このカメラモジュールの画像を含む。
【0162】
このように、本実施の形態の第2の画像処理装置を複数組み合わせることで、簡易な構成で任意の数の入力チャネルをもつ画像処理装置を実現することができる。
【0163】
本発明は、上述の実施の形態に限定されるものではなく、種々の変形が可能である。本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0164】
【図1】画像データ記録システムの構成図である。
【図2】画像データ記録システムをドライブレコーダに応用した場合のイメージ図。
【図3】デュアルカメラ対応の画像コントローラの構成の一例を示す図。
【図4】本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図。
【図5】本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図。
【図6】マルチビデオ入力のインタレース/プログレッシブ装置の出力モードについて説明するための図。
【図7】設定された選択比率に応じてオートスキャンする例について説明するための図。
【図8】マルチビデオ入力のインタレース/プログレッシブ装置の構成を示す図。
【図9】マルチビデオ入力のインタレース/プログレッシブ装置のメモリコントローラの構成の一例を示す図。
【図10】読み出し制御部の処理の流れを示すフローチャート。
【図11】第1の書き込み制御部の構成の一例を示す図。
【図12】I/P変換部の構成の一例を示す図。
【図13】プログレッシブ画像生成部の構成の一例。
【図14】エッジ検出部の構成の一例を説明するための図。
【図15】エッジ検出部の構成の一例を説明するための図。
【図16】入力チャネルを増やす構成について説明するための図。
【図17】入力チャネルを増やす構成について説明するための図。
【図18】SRAMの読み書きの管理について説明するための図。
【図19】SRAMの読み書きの制御の動作例を説明するための図。
【図20】SRAMの読み書きの制御の動作例を説明するための図。
【図21】SRAMの書き込み制御に関するフローチャート。
【図22】SRAMの読み出し制御に関するフローチャート。
【図23】補完モードの場合のSRAMの読み出し制御に関するフローチャート。
【図24】固定モード又はオートスキャンモードの場合のSRAMの読み出し制御に関するフローチャート図。
【符号の説明】
【0165】
10−1〜10−4 カメラモジュール、12−1〜12−4 デコーダ、20 第2の画像処理装置、30 第1の画像処理装置、130 SRAM(画像データバッファ)、140 メモリコントローラ、142 選択部、144 入力切り替え制御部、146 カウンタ、148 書き込み制御部、149 選択条件設定レジスタ、150 アドレス管理回路、152 空き領域管理バッファ、154 奇数ライン格納アドレス管理バッファ、156 偶数ライン格納アドレス管理バッファ、160 読み出し制御部、162 先読み制御部、170 I/P変換部、180 プログレッシブ画像生成部、182 出力選択部、184 補完演算部、186 選択信号生成部、188 変換モード設定レジスタ、190 エッジ検出部、194 比較部、198 閾値設定レジスタ、DIN0 第2の出力ライン、DIN2 第1の出力ライン、DIN1 第3の出力ライン、ラインバッファ162
【技術分野】
【0001】
本発明は、画像処理装置、画像処理装置の制御方法に関する。
【背景技術】
【0002】
ドライブレコーダや監視カメラシステム等の撮像された画像データを処理するシステムにおいては、インタレース形式で取得された画像データをリアルタイムにプログレッシブ形式に変換する画像処理が必要となる場合がある。
【特許文献1】特開平5−197858号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
インタレース形式の場合には1画像毎に奇数ラインの画像データと偶数ラインの画像データが交互に送られてくる。このような場合奇数ラインの画像データと偶数ラインの画像データを合成して1画面分のデータを生成する場合には、取得した奇数ラインの画像データと偶数ライン画像データの順次SRAMに保持して、1画面分のデータが貯まったら順次出力するのが一般的である。
【0004】
ここで画像処理用のチップのコストをおさえるためには、できるだけSRAMの容量を小さくすることが重要である。
【0005】
本発明の目的は、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率よく実現可能な画像処理装置、画像処理装置の制御方法を提供することにある。
【課題を解決するための手段】
【0006】
(1)本発明は、
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【0007】
画像データバッファは、各種RAM(Random Access Memory)で実現可能であるが、高速な情報の出し入れが可能なSRAM(Static Random Access Memory)で構成してもよい。
【0008】
本発明によれば、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を低コストで効率良く実現可能な画像処理装置を提供することができる。
【0009】
(2)本発明の画像処理装置は、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする。
【0010】
例えばデータバッファに格納されている、出力画像のライン番号に対応する奇数ラインの画像データと偶数ラインの画像データを用いてプログレッシブ画像を生成する場合には、ライン番号順に、奇数ラインと偶数ラインを交互に読み出すようにしても良い。
【0011】
(3)本発明の画像処理装置は、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする。
【0012】
先読み制御をおこなう場合には、例えば偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから読み出した後に読み出しポインタを次の読み出し位置に移動させないようにしてもよいし、一旦次の読み出し位置に移動した読み出しポインタを元の位置にもどす制御をしてもよい。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【0013】
前記先読み制御部は、
奇数ラインの画像データ読み出し時に次の偶数ラインの画像データの先読み制御を行う場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【0014】
また偶数ラインの画像データ読み出し時に次の奇数ラインの画像データの先読み制御を行う場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該奇数ライン格納アドレスが再び読み出されるように奇数ライン格納アドレス管理バッファの読み出しポインタを制御してもよい。
【0015】
例えばインタレース形式で受け取った第1の奇数ラインの画像データ群と当該奇数ライン画像データ群の前または後のいずれかに受けとった偶数ライン画像データ群を画像データバッファに保持し、補完対象となるターゲットラインのターゲット画素と所定の位置関係を有するターゲットラインに対応した画像データ及び、当該ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲットラインのターゲット画素の補完の有無を判断し、当該ターゲットラインのターゲット画素と所定の位置関係を有する、ターゲットラインの前後のラインに対応した画像データの画素値を用いて、ターゲット画素の補完値を演算し、ターゲットラインのターゲット画素の補完の有無の判断結果に基づき、ターゲットラインのターゲット画素を補完値またはターゲットラインのターゲット画素に対応する画像データの画素値のいずれかを用いてプログレッシブ画像を生成するような場合、補完値を演算するために次のラインを先読みする場合がある。
【0016】
本発明によればこのような場合には先読み制御を行い、補完値を演算することも可能である。
【0017】
(4)本発明の画像処理装置は、
前記画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
1出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始することを特徴とする。
【0018】
1出力画像の半分のラインの画像データとは例えば1画像の偶数ラインの画像データまたは1画像の奇数ラインの画像データである。
【0019】
所定のタイミングとは例えば1出力画像の先頭偶数ラインの書き込みのタイミングでもよいし(書き込み開始または書き込み終了でもよい)、n番目の偶数ラインの書き込みのタイミングでもよい。
【0020】
本発明の画像データバッファは、例えば1出力画像の半分のライン+1または数ラインの容量で実現することができる。従って少ないRAM容量で、インタレース形式で取得した画像データをリアルタイムにプログレッシブ形式に変換する画像処理を実現可能である。
【0021】
(5)本発明は、
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする。
【発明を実施するための最良の形態】
【0022】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明に係る画像処理装置は、以下の実施の形態及び変形例を自由に組み合わせたものを含むものとする。
【0023】
1.データ記録システム
以下、本発明を適用した画像データ記録システムについて説明する。
【0024】
図1は、本実施の形態の画像データ記録システム1(ドライブレコーダや監視カメラ)の構成図である。
【0025】
10−1〜10−4はカメラモジュール(例えばNTSC/PALカメラ)であり、12−1〜12−4はデコーダ(例えばNTSC/PAL Video Decoder)である。
【0026】
20は、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)である。第2の画像処理装置(インタレース/プログレッシブ変換装置、IC)20を第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30等と組み合わせることにより、NTSC/PALビデオデコーダ12−1〜12−4からのデジタル信号をJPEG画像に変換することができる。またインタレース/プログレッシブ変換装置20は大容量のSRAMを内蔵させるようにしてもよい。またインタレース/プログレッシブ変換装置20は、ビデオ入力を複数チャネルを備えているので、固定画面出力、自動スキャン画面出力、複数入力マージ画面出力と、多様な画面出力を行わせるようにしてもよい。また第2の画像処理装置(インタレース/プログレッシブ変換装置)20は、動体検出機能を内蔵させ、動体検出によってホストCPUへ割り込みを発生させるようにすることで、システムを省電力化するようにしてもよい。
【0027】
例えば第2の画像処理装置(インタレース/プログレッシブ変換装置)20とシングルカメラタイプの画像コントローラとのセット使用で、最大4個のカメラセット(カメラモジュール+NTSC/PALデコーダ)との接続が可能にすることができる。
【0028】
30は、ドライブレコーダや車載カメラなどに最適な第1の画像処理装置(デュアルカメラ対応の画像コントローラ)であり、カメラインタフェース機能、JPEGエンコーダ機能に加え、CF、SD Memory、USB(Device)各種インタフェースおよび8chのADCを内蔵している。第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30にカメラモジュール10−1〜10−4、SDRAM、外付けのストレージ(CF Memory CardまたはSD Memory Card)とファームウェアを格納したFlash ROMを接続することにより、ドライブレコーダ製品や車載カメラ製品を構成することができる。また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30はGPIOおよびI2Cバスに搭載させてカメラの設定や外部機器の制御を行うことようにすることもできる。
【0029】
例えば図17に示すように第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30の2つの入力I1,I2のそれぞれに対し、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置)20−1、20−2の出力OUT1、OUT2を接続することで、例えば8個のカメラセットC1からC8との接続が可能となる。
【0030】
なおデータ記録システムを監視カメラとして使用する場合には、第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置)20の出力をLCDコントローラやビデデコーダ40及びディスプレイ50に接続して、ディスプレイ50に表示させるようにしてもよい。
【0031】
図2は、本実施の形態の画像データ記録システム1をドライブレコーダに応用した場合のイメージ図である。
【0032】
同図に示すように本実施の画像データ記録システム1は、車体の前方方向を撮影するフロントカメラ10−1(プログレッシブ形式のデジタル画像データを出力)、車体の後方向を撮影するバックカメラ10−2(インタレース形式のアナログ画像データを出力)、車体の進行方向に対して左方向を撮影するサイドカメラ10−3(インタレース形式アナログの画像データを出力)、車体の進行方向に対して右方向を撮影するサイドカメラ10−4(インタレース形式のアナログ画像データを出力)を搭載している。
【0033】
第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、デュアルカメラ対応の画像コントローラICであるため、第1のカメラインタフェースに車体の前方方向を撮影するフロントカメラ10−1(プログレッシブ形式のデジタル画像データを出力)を接続し、第2のカメラインタフェースにインタレース/プログレッシブ変換装置20を接続している。
【0034】
第2の画像処理装置(インタレース/プログレッシブ変換装置)20は、ビデオ入力を4チャネルを備えているので、各チャネルにNTSCデコーダを介して、車体の後方向を撮影するバックカメラ10−2(インタレース形式のアナログ画像データを出力)、車体の進行方向に対して左方向を撮影するサイドカメラ10−3(インタレース形式アナログの画像データを出力)、車体の進行方向に対して右方向を撮影するサイドカメラ10−4(インタレース形式のアナログ画像データを出力)が接続されている。
【0035】
なお第2の画像処理装置(インタレース/プログレッシブ変換装置)20の出力をオートスキャン画面出力(図6(B)参照)とすることにより、バックカメラ10−2の画像、サイドカメラ10−3の画像、サイドカメラ10−4の画像を、順次切り替えて出力させることができる。
【0036】
また第2の画像処理装置(インタレース/プログレッシブ変換装置)20の出力を複数入力マージ画面出力(図6(D)参照)とすることにより、バックカメラ10−2の画像、サイドカメラ10−3の画像、サイドカメラ10−4の画像を1つの画像にマージして出力させることができる。
【0037】
2.第1の画像処理装置(デュアルカメラ対応の画像コントローラ、IC)
図3は、本実施の形態の第1の画像処理装置(デュアルカメラ対応の画像コントローラ)の構成の一例を示す図である。
【0038】
第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、第1のカメラモジュール14−1からの画像データを処理する画像処理部32−1を含む。画像処理部32−1は、カメラI/F34−1,リサイズ処理部36−1,圧縮処理部38−1等を含む。また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、第2のカメラモジュール14−2からの画像データを処理する画像処理部32−2を含む。画像処理部32−2は、カメラI/F34−2,リサイズ処理部36−2,圧縮処理部38−2等を含む。圧縮処理部38−1、圧縮処理部38−2は、30 fps @VGAのハードウェアによるJPEGエンコードを実現する。
【0039】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、カメラモジュールごとにハードウェアJPEGエンコーダ(圧縮処理部38−1、38−2)を2個搭載している。
【0040】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、音声データをサポートするI2S60を含むようにしてもよい。
【0041】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、Compact FlashインタフェースによるCF Memory Cardに対応するためのCF CardI/F66を含むようにしてもよい。
【0042】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、Compact Flashインタフェースによる無線LANインタフェース(802.11b/g)に対応可能に構成してもよい。
【0043】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、SD MemoryインタフェースによるSD Memory Card接続に対応するためのSD Memory CardI/F64を含むようにしてもよい。
【0044】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、PCとの接続を可能にするためのUSBインタフェース52を含むようにしてもよい。
【0045】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、ジャイロセンサ等の各種アナログセンサとの接続が可能なADC54を含むようにしてもよい。
【0046】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、例えば車速パルスを計測するイベントカウンタ用タイマ48を含むようにしてもよい。
【0047】
また第1の画像処理装置(デュアルカメラ対応の画像コントローラ)30は、2ポート(16bit-Bus: FROM/SRAM, 32bit-Bus: SDRAM)のメモリバスを含むようにしてもよい。
【0048】
3.インタレース/プログレッシブ変換モード
本実施の形態では、インタレース形式の画像データをプログレッシブ形式の画像データに変換する際に前後フィールドを合成して1フレームを作る通常モード、片フィールドのみを使用し各ラインを2倍にして1フレームを作る片側フィールドモード、片フィールドのみを使用し上下ラインから線形補間し1フレームを作る補完モードの3種類のモードから選択可能に構成されている。
【0049】
図4、図5(A)(B)(C)は、本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図である。
【0050】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20の各入力チャネルには、インタレース形式で画像データが入力される。すなわち図4に示すように、例えば1/60秒毎に時刻t1、t2、t3、t4・・・で取得された元画像G1、G2、G3、G4・・・に対応して、本実施の形態のインタレース/プログレッシブ変換装置20の入力チャネルのデータ端子には、元画像G1の奇数ラインの画像G1−K、元画像G2の偶数ラインの画像G2−G、元画像G3の奇数ラインの画像G3−K、元画像G4の偶数ラインの画像G4−G、・・1/60毎に時系列に入力される。
【0051】
ここで通常モードの場合には、図5(A)に示すように、出力画像の奇数ラインOL1、OL3・・は元画像G1の奇数ラインの画像G1−Kの対応するラインのデータL1−1、L3−1、・・、出力画像の偶数ラインOL2、OL4・・は元画像G2の偶数ラインの画像G2−Gの対応するラインのデータL2−2、L4−2、・・からなるプログレッシブ画像を生成する。
【0052】
また片側フィールドモードの場合には、図5(B)に示すように、出力画像の奇数ラインOL(n)と次の偶数ラインOL(n+1)・・のいずれのラインも、元画像G1の奇数ラインの画像G1−Kの対応する奇数ラインのデータL1−nからなるプログレッシブ画像を生成する。
【0053】
また補完モードの場合には、図5(C)に示すように、出力画像の奇数ラインOL1、OL3・・は元画像G1の奇数ラインの画像G1−Kの対応するラインのデータL1−1、L3−1、・・、出力画像の偶数ラインOL2、OL4・・は元画像G1の奇数ラインの画像G1−K元画像の連続する2つの奇数ライン(生成する偶数ラインの前後の奇数ライン)ターゲットの画素値を補完して生成する。例えば出力画像の偶数ラインOL2の各画素値は、元画像G1の奇数ラインの画像G1−KのL1とL3(生成する偶数ラインの前後の奇数ライン)のラインの画素値に基づき線形補完演算を行い生成する。
【0054】
一般に、撮影領域内の被写体が動いたり、移動したりした場合、時刻t1で取得された奇数ラインの画像G1−K内の被写体H−1と時刻t2で取得された偶数ライン画像G2−Gの被写体H−2の画像にずれが生じる場合がある。このような場合に奇数ラインと偶数ラインの画像のずれによりぶれた画像が生成されることになる。
【0055】
しかし本実施の形態の片側フィールドモードの場合には奇数ラインの画像と偶数ラインの画像のラインを混合することなくプログレッシブ画像を生成するので、かかるぶれが生じるのを防止することができる。
【0056】
4.出力形式
図6(A)〜(D)は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20の出力モードについて説明するための図である。
【0057】
本実施の形態では、複数の入力チャネルから入力される画像の出力形式として、固定モード、オートスキャンモード、縮小モード、マージモードを含む複数のモードが用意されており、選択された出力モードに対応した出力形式の画像が出力される。
【0058】
固定モードの場合、図6(A)に示すようにあらかじめ決めたひとつの入力チャネルの画像が出力される。オートスキャンモードの場合、図6(B)に示すように、入力チャネルが順次切り替えて出力される。縮小モードの場合、図6(C)に示すように、画像が縮小(例えばVGAをQVGAにリサイズ)して出力される。例えばデータサイズが1/4になる場合には、固定モードで1枚の画像が出力される期間に4枚の画像が出力されることになる。マージモードの場合、図6(C)に示すように、各チャネルの画像をQVGAにリサイズし4画面を合成して1画像にして出力される。
【0059】
図7(A)(B)は、設定された選択比率に応じてオートスキャンする例について説明するための図である。
【0060】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、例えば選択条件設定レジスタ等に設定された選択比率に基づき、各入力チャネル毎に連続して選択される連続選択回数を決定し、複数の入力チャネルの各チャネルについて、当該入力チャネルについて決定された連続選択回数分だけ連続して当該入力チャネルに対応した画像データを選択する制御を順次おこなう。
【0061】
例えば図7(B)に示すように、入力チャネルCH1から時刻t1、t2、t3、・・・と1/30秒間隔でA1、A2、A3、・・・・の画像データが入力され、入力チャネルCH2から同様の間隔でB1、B2、B3、・・・・の画像データが入力され、入力チャネルCH3から同様の間隔でC1、C2、C3、・・・・の画像データが入力され、入力チャネルCH4から同様の間隔でD1、D2、D3、・・・・の画像データが入力される場合を例にとり説明する。
【0062】
ここで、設定された選択比率がCH1:CH2:CH3:CH4=4:2:1:1である場合には図7(A)に示すように1/30秒間隔で、A1、A2、A3、A4、B5、B6、C7、D8、・・・の順に出力される。すなわちCH1の画像が連続して4枚選択され(310参照)、次にCH2の画像が連続して2枚選択され、次にCH3の画像が1枚選択され、次にCH4の画像が1枚選択される制御が繰り返し行われる。
【0063】
5.第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)の構成
図8は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)の構成を示す図である。
【0064】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、インタレース信号をプログレッシブ信号に変換するICである。本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、インタレース信号をプログレッシブ信号に変換するために必要十分のSRAM130を内蔵しているので、外付けRAMを用いることなくインタレース信号をプログレッシブ信号に変換することができる。
【0065】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、ビデオ入力を4 チャネル22−1、22−2、22−3,22−4備えており、固定画面出力、オートスキャン画面出力、複数入力マージ画面出力と、多様な画面出力が可能である。また、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、動体検出機能を内蔵しており、動体検出によってホストCPUへ割り込みを発生することができるので、システムを省電力化することができる。
【0066】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、各チャネル102−1〜102−4からの画像データの入力タイミングをコントロールする入力コントローラ110ー1〜110−4を含む。本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、入力コントローラ110ー1〜110−4の出力される画像データのリサイズ処理を行うスケーラ110−1〜110−4を含む。縮小モード又はマージモードの場合には、スケーラ110−1〜110−4は、入力画像の各ラインの画素数を1/2に間引き、列の長さを1/2にリサイズする処理を行う。
【0067】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、スケーラ110−1〜110−4の出力をSRAM130に書き込み、所定のタイミングでSRAM130から画像データを読み出して第1の出力ライン163、第2の出力ライン165、第3の出力ライン166に出力するメモリコントーラ140を含む。
【0068】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、第1の出力ライン163、第2の出力ライン165、第3の出力ライン167を受け取り、プログレッシブ形式の画像データを出力するI/P変換部170を含む。
【0069】
本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)20は、動体検出、明るさ検出を行うエリアセンサ120と、動体検出、明るさ検出の検出結果に基づき、割り込み信号を発生させる割り込みコントローラ122を含む。
【0070】
図9は、本実施の形態の第2の画像処理装置(インタレース信号をプログレッシブ信号に変換するマルチビデオ入力のインタレース/プログレッシブ装置、IC)のメモリコントローラの構成の一例を示す図である。
【0071】
メモリコントローラ140は、SRAM130に対して書き込み制御を行う、第1の書き込み制御部148−0〜第5の書き込み制御部148−4、第1の書き込み制御部148−0〜第5に書き込み制御部148−4の書き込み制御と読み出し制御部160の読み出し制御に対応して、SRAM130に対して画像データの読み書きのアドレス管理制御を行う第1のアドレス管理回路150−0〜第5のアドレス管理回150−4、SRAM160に対する読み出し制御を行う読み出し制御部160、読み出された画像データが出力される第1の出力ライン163の前段に設けられた少なくとも表示画像の1ライン分の画像データが保持可能なラインバッファ162、第2の出力ライン165上のバッファ164,第3の出力ライン166上のバッファ166、各出力ラインの出力タイミングを制御する出力タイミング制御部168を含む。
【0072】
メモリコントローラ140は、入力チャネル1〜4に対応したスケーラ104−1〜104−4から出力される画像データ106−1〜106−4を受け取る。ここで固定モードまたはオートスキャンモードの場合には106−1〜106−4は、縮小されない画像データであり、縮小モードまたはマージモードの場合には縮小された画像データである。
【0073】
第1の書き込み制御部148−0には、4つの入力チャネルからの画像データ106−1〜106−4が入力され、第2の書き込み制御部148−1には第1の入力チャネルの画像データ106−1が入力され、第3の書き込み制御部148−2には第2の入力チャネルの画像データ106−2が入力され、第4の書き込み制御部148−3には第3の入力チャネルの画像データ106−3が入力され、第5の書き込み制御部148−4には第4の入力チャネルの画像データ106−4が入力される。
【0074】
固定モード又はオートスキャンモードの場合には、第1の書き込み制御部148−0が動作して、固定モードの場合には所定の入力チャネルの画像データがSRAM130に保持され、オートスキャンモードの場合には、各入力チャネルの画像データのうち出力対象として選択された画像データがSRAM130に保持される。第1の書き込み制御部148−0の構成については、図11で説明する。
【0075】
縮小モード又はマージモードの場合には第2の書き込み制御部148−1から第5の書き込み制御部148−5が動作する。縮小モードまたはマージモードの場合には、第2の書き込み制御部148−1は第1の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第3の書き込み制御部148−2は第2の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第4の書き込み制御部148−3は第3の入力チャネルの縮小画像データをSRAM130に書き込む制御を行い、第5の書き込み制御部148−1は第4の入力チャネルの縮小画像データをSRAM130に書き込む制御を行う。
【0076】
読み出し制御部160は、SRAM130に保持されている画像データを読み出して、前ライン出力を第1の出力ラインに、奇数ライン出力を第2の出力ラインに、偶数ライン出力を第3の出力ラインに出力する制御を行う。
【0077】
図10は、読み出し制御部160の処理の流れを示すフローチャートである。
【0078】
まず出力対象ラインは奇数ラインであるか偶数ラインであるかを判断し(ステップS10)、出力対象ラインが奇数ラインである場合には、出力対象ラインに対応する奇数ラインのデータをSRAM130から読み出し、読み出した1ライン分のデータを第2の出力ライン165に出力し、第1の出力ライン163の前段のラインバッファ162に書き込む(ステップS20)。
【0079】
出力対象ラインが偶数ラインである場合には、出力対象ラインに対応する偶数ラインのデータをSRAM130から読み出し、読み出した1ライン分のデータを第3の出力ライン167に出力するとともに、次の奇数ラインのデータを読み出して第2の出力ライン165に出力するとともに、ラインバッファ162に格納されている1ライン分の画像データを第1の出力ライン163に出力する制御を行う(ステップS30)。
【0080】
図11は第1の書き込み制御部148−0の構成の一例を示す図である。
【0081】
第1の書き込み制御部148−0は、選択部142、選択条件設定レジスタ149、入力切り替え制御部144、書き込み制御部148を含む。選択部142は、第1〜第4の入力チャネルに対応した画像データ106−1〜106−4を受け取り、選択制御信号145に基づきいずれかの入力データを選択して選択画像データ143を出力する。選択条件設定レジスタ149には、各入力チャネルの選択比率に関する条件を示す値が設定されている。選択条件設定レジスタ149の値は外部入力に基づき設定、変更できるようにしてもよい。入力切り替え制御部144は、カウンタ146を含み、選択条件設定レジスタの値に基づき、各入力チャネルの画像を連続して選択する回数を決定し、当該回数に従って入力チャネルを切り替えるための選択制御信号145を生成する。書き込み制御部148は、選択部によって選択された選択画像データ143をSRAM130に書き込む制御を行う。
【0082】
このようにすることでオートスキャンモードの場合には選択条件設定レジスタに設定された選択比率に従って画像データを選択してSRAM130に保持させることができる。なお固定モードの場合には、選択条件設定レジスタに固定で選択されるチャネルの選択比率を1、他のチャネルの選択比率を0として設定するようにしてもよい。
【0083】
図18は、本実施の形態のSRAMの読み書きの管理について説明するための図である。本実施の形態では、通常モードの場合、第1の書き込み制御部148−0、第1のアドレス管理回路150−0、読み出し制御部160が動作して、SRAM130の読み書き管理を行う。
【0084】
SRAM130は、ライン単位で読み書き可能な画像データバッファとして機能する。
【0085】
SRAM130はxバイト(画像データの1ライン分(横方向)のデータを格納可能なバイト数、例えば758バイト)を1ラインとする複数のラインで構成され、ラインアドレスを指定することにより、ライン単位で読み書き可能に構成されている。ラインアドレスは、例えば各ラインの領域に割り当てられたライン番号でもよい。
【0086】
第1のアドレス管理回路150−0は、画像データバッファ(SRAM130)の空き領域のラインアドレスを保持する空き領域管理バッファ152を含む。空き領域管理バッファ152は、ラインアドレスが保持可能な格納領域を少なくとも使用するライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0087】
第1のアドレス管理回路150−0は、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファ154を含む。奇数ライン格納アドレス管理バッファ154は、ラインアドレスが保持可能な格納領域を少なくとも使用する奇数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0088】
第1のアドレス管理回路150−0は、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファ156を含む。偶数ライン格納アドレス管理バッファ156は、ラインアドレスが保持可能な格納領域を少なくとも使用する偶数ライン数分有し、先入れ先出し方式で格納領域に格納されているデータ(ラインアドレス)の読み書きが可能に構成されており、例えばFIFO等で実現してもよい。
【0089】
第1の書き込み制御部148−0は、受け取ったインタレース形式の画像データをライン単位で順次前記画像データバッファに書き込む制御を行う。1ライン分の画像データを受け取ると、前記空き領域管理バッファ152に保持されているラインアドレス153を先入れ先出しで方式で読み出して、読み出したラインアドレス153に基づき、受け取った1ライン分の画像データ106を画像データバッファ130に書き込み、受け取った1ライン分の画像データ106が奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファ154に先入れ先出し方式で書き込み、受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファ156に先入れ先出し方式で書き込む。
【0090】
読み出し制御部160は、画像データバッファ130から画像データを所定の順序にしたがって読み出す制御を行う。奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ130から1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込み、偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファ156から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレス156に基づき、画像データバッファ130から1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む。
【0091】
読み出し制御部160は、奇数ラインの読み出しと偶数ラインの読み出しを交互に行うようにしてもよい。
【0092】
また読み出し制御部160は、所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部160を含むように構成してもよい。先読み制御部162は、所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファ156または奇数ライン格納アドレス管理バッファ154から、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファ130から1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファ156または偶数ライン格納アドレス管理バッファ154の読み出しポインタを制御してもよい。
【0093】
画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成することができる。読み出し制御部160は、1出力画像の半分のラインの画像データが前記画像データバッファ130に書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始するようにしてもよい。
【0094】
図19、図20(A)〜(C)は、本実施の形態の画像データバッファ(SRAM)の読み書きの制御の動作例を説明するための図である。
【0095】
480×640(縦×横、480ラインの画像データ)の画像データをインタレース形式(まず画像データ1の奇数ラインのデータを240個順次受け取り、次に画像データ2の偶数ライン240のデータを240個順次受け取る)で受け取り、受け取った画像データを一旦画像データバッファ(SRAM130)に格納し、出力画像データの各ラインに対応するデータをライン1,ライン2、ライン3、・・順番に(奇数ライン、偶数ラインと交互に)出力する場合を例にとり説明する。
【0096】
ここで画像データバッファ(SRAM130)は、1表示画像分(480ライン)のデータ容量よりも小さな容量のメモリである242本のラインで構成されているとする。画像データバッファ(SRAM130)の容量を1表示画像のライン数/2+2としているが、1表示画像のライン数/2+1でも構成可能である。134は画像データバッファ(SRAM130)のライン単位のデータ格納領域を示しており、132はライン単位のデータ格納領域の各ラインに割り当てられたラインアドレスを示している。
【0097】
空き領域管理バッファ152はFIFOで構成されており、ライトポインタVWPとリードポインタVRPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0098】
奇数ライン格納アドレス管理バッファ154はFIFOで構成されており、ライトポインタOWPとリードポインタORPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0099】
偶数ライン格納アドレス管理バッファ156は、FIFOで構成されておりライトポインタEWPとリードポインタERPが先入れ先出し方式で格納領域をポイントするように構成されている。
【0100】
例えば最初の画像データを、画像データバッファ(SRAM130)のラインアドレス0,1,2、・・・の順に書き込む場合、空き領域管理バッファ152には、ラインアドレス0,1,2,・・239,240,241が書き込まれており、リードポインタVRPが310の方向に移動して順に読み出すようにしてもよい。
【0101】
そしてリードポインタVRPによって空き領域管理バッファ152から読み出されたラインアドレス0,1,2,・・239に順次受け取ったライン単位のデータが格納してもよい。
【0102】
図20(A)は1画像分の奇数ラインのデータを受け取ったのち、偶数ラインのデータの書き込み(ライン2の書き込み)及び並行して行われる奇数ラインのデータの読み出し(ライン1の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0103】
130−1は、1画像分の奇数ラインのデータ(240個のラインデータ)が画像データバッファ(SRAM130−1)のラインアドレス0〜239に格納されている様子を示している。また画像データバッファ130への奇数ラインの書き込み処理と並行して奇数ライン格納アドレス管理バッファ154−1に奇数ラインの画像データが書き込まれたラインアドレスが書き込まれる。154−1は、奇数ライン1,3,5、・・479が格納されているラインアドレス0,1,・・239が格納されている様子を示している。
【0104】
本実施の形態では、1画像分の奇数ラインの画像データを受け取った後に、1画像分の偶数ラインの画像データを順次受け取る。奇数ラインの画像データを画像データバッファ130に書き終えたあとは、空き領域管理バッファ152−1の読み出しポインタVRPは310に位置付けられるので、読み出しポインタVRP(310)のポイントする領域に格納されたラインアドレス’240’に、受け取った偶数ラインであるライン2の画像データが格納される(314参照)。
【0105】
また画像データバッファ130−1への偶数ラインであるライン2の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−1に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−1に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは最初340に位置づけられているので、ライトポインタEWP(340)がポイントする領域に偶数ラインであるライン2の画像データが格納されたラインアドレスの’240’が格納される。
【0106】
偶数ラインであるライン2の画像データが格納されるのと並行して1画像分の画像データを奇数、偶数と交互に画像データバッファ130−1から出力する処理が開始される。154−1に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタORPは320に位置付けられているので、読み出し制御部160は、読み出しポインタORPのポイントする領域に格納されているラインアドレス’0’を読み出して、画像データバッファ130−1のラインアドレス’0’からライン1(奇数ライン)をよみだして出力する(322参照)。
【0107】
図20(B)は、偶数ラインの画像データの書き込み(ライン4の書き込み)及び並行して行われる先に書き込まれた偶数ラインの画像データの読み出し(ライン2の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0108】
ライン2の次の偶数ラインであるライン4の画像データをうけとる際には、空き領域管理バッファ152−2の読み出しポインタVRPは312に移動しているので、312のポイントする領域に格納されているラインアドレス’241’に、受け取った偶数ラインであるライン4のデータが格納される(316参照)。
【0109】
また画像データバッファ130−2への偶数ラインであるライン4の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−2に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−2に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは342に移動しているので、ライトポインタEWP(342)がポイントする領域に偶数ラインであるライン4の画像データが格納されたラインアドレスの’241’が格納される。
【0110】
偶数ラインであるライン4の画像データが格納されるのと並行して、ライン1(奇数ライン)の次のライン2(偶数ライン)の画像データを画像データバッファ130−2から出力する処理が開始される。156−2に示すように、偶数ライン格納アドレス管理バッファの読み出しポインタERPは344に位置付けられているので、読み出し制御部160は、読み出しポインタERPのポイントする領域に格納されているラインアドレス’240’を読み出して、画像データバッファのラインアドレス’240’からライン2(偶数ライン)の画像データをよみだして出力する(346参照)。
【0111】
図20(C)は、次の偶数ラインのデータの書き込み(ライン6の書き込み)及び並行して行われる次の奇数ラインのデータの読み出し(ライン3の読み出し)時の画像データバッファとアドレス管理回路の制御について説明する図である。
【0112】
ライン4の次の偶数ラインであるライン6の画像データをうけとる際には、空き領域管理バッファ152−3の読み出しポインタVRPは352に移動しているので、352がポイントする領域に格納されているラインアドレス’0’に、受け取った偶数ラインであるライン6の画像データが格納される(354参照)。
【0113】
また画像データバッファへの偶数ラインであるライン6の画像データの書き込み処理と並行して偶数ライン格納アドレス管理バッファ156−3に偶数ラインの画像データが書き込まれたラインアドレスが書き込まれる。156−3に示すように、偶数ライン格納アドレス管理バッファのライトポインタEWPは356に移動しているので、ライトポインタEWP(356)がポイントする領域に、偶数ラインであるライン6の画像データが格納されたラインアドレスの’0’が格納される。
【0114】
偶数ラインであるライン6の画像データが格納されるのと並行して、ライン2(偶数ライン)の次のライン3(奇数ライン)を画像データバッファ130−3から出力する処理が開始される。154−3に示すように、奇数ライン格納アドレス管理バッファの読み出しポインタORPは322に位置付けられているので、読み出し制御部160は、読み出しポインタORPのポイントする領域に格納されているラインアドレス’1’を読み出して、画像データバッファのラインアドレス’1’からライン3(奇数ライン)の画像データをよみだして出力する(324参照)。
【0115】
図21は、本実施の形態の画像データバッファ(SRAM)の書き込み制御に関するフローチャート図である。
【0116】
第1の書き込み制御148−1は、空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込む(ステップS50)。
【0117】
受け取った画像データが奇数ラインであれば(ステップS60)、書き込みラインアドレスを、奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む(ステップS70)。
【0118】
また受け取った画像データが偶数ラインであれば(ステップS60)、書き込みラインアドレスを、偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込む(ステップS80)。
【0119】
図22は、本実施の形態の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0120】
奇数ラインの読み出しであれば(ステップS110)、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出す(ステップS120)。
【0121】
そして読み出した奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む(ステップS130)。
【0122】
また偶数ラインの読み出しであれば(ステップS110)、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出す(ステップS140)。
【0123】
そして読み出した偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込む(ステップS150)。
【0124】
図23は、I/P変換形式が補完モードの場合の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0125】
I/P変換形式が補完モードであれば以下の制御を行う(ステップS210)。
【0126】
奇数ラインの読み出しであれば(ステップS220)、奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを読み出す(ステップS230)。よみだされた画像データは、第2の出力ライン165に出力されるとともに、第1の出力ライン163の前段のラインバッファ162に書き込まれる。
【0127】
次に読み出した奇数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む(ステップS240)。
【0128】
偶数ラインの読み出しであれば(ステップS220)、偶数ライン格納アドレス管理バッファ156から先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを読み出す(ステップS250)。読み出された1ライン分の画像データは第3の出力ライン167に出力される。
【0129】
次に読み出した偶数ライン格納アドレスを空き領域管理バッファ152に先入れ先出し方式で書き込む(ステップS260)。
【0130】
次に奇数ライン格納アドレス管理バッファ154から先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファ(SRAM130)から1ライン分の画像データを先読みする(ステップS270)。
【0131】
先読みされた1ライン分の画像データは、第2の出力ライン165に出力されるとともに、ラインバッファ162に格納されている1ライン分の画像データが第1の出力ライン163に出力される。
【0132】
次に奇数ライン格納アドレス管理バッファ154の読み出しポインタを、読み出した位置に戻す制御を行う(ステップS280)。また画像データバッファから先読みされた画像データのラインアドレスは空き領域管理バッファに書き込まれない。
【0133】
図24は、出力形式が固定モード又はオートスキャンモードである場合の画像データバッファ(SRAM)の読み出し制御に関するフローチャート図である。
【0134】
出力形式は固定モード又はオートスキャンモードであれば以下の処理を行う(ステップS310)。
【0135】
まず出力ライン番号変数iに0をセット(ステップS320)。
【0136】
1出力画像の奇数ラインの画像データが画像データバッファに書き込まれたあと、1番目の偶数ラインを画像データバッファに書き終えたか否か判断し、書き終えた場合には以下の処理を行う(ステップS330)。
【0137】
iをインクリメントする(ステップS340)。
【0138】
出力ライン番号変数iに対応する画像データを画像バッファから読み出す(ステップS350)。画像データを画像バッファから読み出す制御は、IP変換モードが通常モードの場合には図22で説明した処理を行い、補完モードの場合には図23で説明した処理を行ってもよい。
【0139】
そして画像データの最終ラインを読み出したか否か判断し、読み出した場合にはステップS10に戻る(ステップS360)。
【0140】
図12は、I/P変換部170の構成の一例を示す図である。
【0141】
I/P変換部170は、プログレッシブ画像生成部180とエッジ検出部190を含む。
【0142】
プログレッシブ画像生成部180は、第1の出力ラインの画像データ163、第2の出力ラインの画像データ165、第3の出力ラインの画像データ167を受け取り、インタレース/プログレッシブ変換モードに応じた形式でプログレッシブ画像を生成して出力する。
【0143】
エッジ検出部190は、補完モードの場合に、出力対象ラインに対応する偶数ラインの1つ前の奇数ライン(第nライン)の画像データ、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ、出力対象ラインに対応する偶数ラインの1つ後の奇数ライン(第n+2ライン)の画像データに基づき、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ各画素値と、当該画素値と所定の位置関係にある出力対象ラインに対応する偶数ラインの1つ前の奇数ライン(第nライン)の画像データの画素値と出力対象ラインに対応する偶数ラインの1つ後の奇数ライン(第n+2ライン)の画像データの画素値に基づき、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データ各画素の補完値の演算の有無を判断する補完有無判断部として機能し、補完有無制御信号192を出力する。
【0144】
プログレッシブ画像生成部180は、補完モードの場合には、出力対象ラインに対応する偶数ライン(第n+1ライン)の画像データを生成する際に、各画素について補完有無制御信号192に基づき、当該偶数ラインの画素値をそのまま用いるか、前後の奇数ラインの所定の関係にある画素値(例えば対応する列の画素値)に基づき演算された補完値を用いるかを判断して、偶数ラインの画像データを生成する。
【0145】
図13は、プログレッシブ画像生成部180の構成の一例である。
【0146】
プログレッシブ画像生成部180は、補完値演算部184、出力選択部182、選択信号生成部186、変換モード設定レジスタ188を含む。プログレッシブ画像生成部180はDIN2(前の奇数ライン)、DIN1(偶数ライン)、DIN0(奇数ライン)の画像データが入力される。補完値演算部184は、DIN2(前の奇数ライン)とDIN0(奇数ライン)の対応する各画素値(同じ列の画素値)に基づき補完演算を行い補完値185を生成する。
【0147】
変換モード設定レジスタ187には、変換モードが通常モード、片側フィールドモード、補完モードのいずれであるかを示す値が設定されている。
【0148】
出力選択部182は、入力1でDIN2(前の奇数ライン)の画像データ、入力2で補完値の画像データ185、入力3でDIN0(奇数ライン)の画像データ、入力4でDIN1(偶数ライン)の画像データを受け取り、選択制御信号に基づきいずれか選択して出力する。
【0149】
選択信号生成部186は、変換モード設定レジスタ187の値及びエッジ検出部190が出力する補完有無制御信号192に基づき、出力選択部が選択する入力値を制御するための選択制御信号187を生成する。
【0150】
通常モードの場合には、DIN0(奇数ライン)とDIN1(偶数ライン)交互に選択して出力される。すなわち各ライン毎に入力3と入力4を交互に選択するための選択制御信号(3−4−3−4,・・・)が生成される。
【0151】
片側フィールドモードの場合にはDIN2(前の奇数ライン)とDIN0(奇数ライン)が交互に選択して出力される。すなわち各ライン毎に入力3と入力1を交互に選択するための選択制御信号(3−1−3−1,・・・)が生成される。
【0152】
補完モードの場合には出力対象が奇数ラインである場合には、DIN0(奇数ライン)が選択され、出力対象が偶数である場合には、各画素毎に補完有無制御信号192の値に応じてDIN1(偶数ライン)か補完値184かのいずれかが選択して出力される。すなわち各ライン毎に入力3と入力4又2を交互に選択するための選択制御信号(3−4又は2−3−4又は2,・・・)が生成される。
【0153】
図14、図15は、エッジ検出部の構成の一例を説明するための図である。
【0154】
エッジ検出部190は、図14に示すように、フィルタ演算部191、比較部194、閾値設定レジスタ198を含む。フィルタ演算部191はDIN2(前の奇数ライン)、DIN1(偶数ライン)、DIN0(奇数ライン)の画像データが入力される。本実施の形態ではYUV4:2:2の画像データが入力されるため、例えば第1の入力ラインにはY0、U0、Y1、V1、Y2、・・の順で画像データがはいってくる。フィルタ演算部191では、Y成分について、フィルタを用いた差分を演算する。
【0155】
メモリコントローラは、奇数ラインの時は、DIN0(奇数ライン)にカレントの奇数ラインを書き込む。また偶数ラインの時は、DIN0(奇数ライン)に次の奇数ライン、DINにカレントの偶数ライン、DIN2(前の奇数ライン)に前の奇数ラインを書き込む。書き込むデータ順はCb-Y0-Cr-Y1の順である。Cb、Crの判定はY0の結果を使用する。
【0156】
フィルタは、図15(B)に示すようにある注目画素P22を中心とした上下左右の9つの画素値に対して、図15(A)に示すような係数を設定し、図15(C)に示すように画素値と対応する係数を乗算してエッジ判定値Sを求める。
【0157】
比較部164は、エッジ判定値Sと閾値設定レジスタ198に設定されている閾値とを比較して、閾値をオーバーしている場合には、補完有無制御信号192に補完有りの状態にし、閾値をオーバーしていない場合には、補完有無制御信号192に補完無しの状態に制御する。
【0158】
このように制御することで、通常モード、補完モード、片側フィールドモードのプログレッシブ画像を生成することができる。また補完モードの場合には、エッジ判定値が閾値以上の画素(動きのあるオブジェクトを構成する画素)についてのみ補完を行い、エッジ判定値が閾値以下の画素(動きのないオブジェクトを構成する画素)については、元画像の画素を出力することができる。
【0159】
図16は、第2の画像処理装置(インタレース/プログレッシブ変換装置)の出力を他の第2の画像処理装置(インタレース/プログレッシブ変換装置)の入力とすることで、入力チャネルを増やす構成について説明するための図である。
【0160】
ここでは16個のカメラモジュールC1からC16、5個の第2の画像処理装置20−1〜20−5、1個の第1の画像処理装置30を接続して実質的に16この入力チャネルを実現する例をしめす。
【0161】
例えばカメラモジュールC1からC4の画像データを第2の画像処理装置20−1の入力チャネルに接続し、カメラモジュールC5からC8の画像データを第2の画像処理装置20−2の入力チャネルに接続し、カメラモジュールC9からC12の画像データを第2の画像処理装置20−3の入力チャネルに接続し、カメラモジュールC13からC16の画像データを第2の画像処理装置20−4の入力チャネルに接続する。そして、第2の画像処理装置20−1〜20−4の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、各画像処理装置20−1〜20−4の出力OUT1、OUT2、OUT3、OUT4はそれそれC1からC4のカメラモジュールの画像データ、C5からC8のカメラモジュールの画像データ、C9からC12のカメラモジュールの画像データ、C13からC16のカメラモジュールの画像データを含む。そしてOUT1、OUT2、OUT3、OUT4を第2の画像処理装置20−5の4つ入力チャネルに接続し、第2の画像処理装置20−5の出力形式を、オートスキャンモードまたは縮小モードまたはマージモードにすると、第2の画像処理装置20−5の出力OUT5は、C1からC16の16このカメラモジュールの画像を含む。
【0162】
このように、本実施の形態の第2の画像処理装置を複数組み合わせることで、簡易な構成で任意の数の入力チャネルをもつ画像処理装置を実現することができる。
【0163】
本発明は、上述の実施の形態に限定されるものではなく、種々の変形が可能である。本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0164】
【図1】画像データ記録システムの構成図である。
【図2】画像データ記録システムをドライブレコーダに応用した場合のイメージ図。
【図3】デュアルカメラ対応の画像コントローラの構成の一例を示す図。
【図4】本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図。
【図5】本実施の形態のインタレース/プログレッシブ変換モードについて説明するための図。
【図6】マルチビデオ入力のインタレース/プログレッシブ装置の出力モードについて説明するための図。
【図7】設定された選択比率に応じてオートスキャンする例について説明するための図。
【図8】マルチビデオ入力のインタレース/プログレッシブ装置の構成を示す図。
【図9】マルチビデオ入力のインタレース/プログレッシブ装置のメモリコントローラの構成の一例を示す図。
【図10】読み出し制御部の処理の流れを示すフローチャート。
【図11】第1の書き込み制御部の構成の一例を示す図。
【図12】I/P変換部の構成の一例を示す図。
【図13】プログレッシブ画像生成部の構成の一例。
【図14】エッジ検出部の構成の一例を説明するための図。
【図15】エッジ検出部の構成の一例を説明するための図。
【図16】入力チャネルを増やす構成について説明するための図。
【図17】入力チャネルを増やす構成について説明するための図。
【図18】SRAMの読み書きの管理について説明するための図。
【図19】SRAMの読み書きの制御の動作例を説明するための図。
【図20】SRAMの読み書きの制御の動作例を説明するための図。
【図21】SRAMの書き込み制御に関するフローチャート。
【図22】SRAMの読み出し制御に関するフローチャート。
【図23】補完モードの場合のSRAMの読み出し制御に関するフローチャート。
【図24】固定モード又はオートスキャンモードの場合のSRAMの読み出し制御に関するフローチャート図。
【符号の説明】
【0165】
10−1〜10−4 カメラモジュール、12−1〜12−4 デコーダ、20 第2の画像処理装置、30 第1の画像処理装置、130 SRAM(画像データバッファ)、140 メモリコントローラ、142 選択部、144 入力切り替え制御部、146 カウンタ、148 書き込み制御部、149 選択条件設定レジスタ、150 アドレス管理回路、152 空き領域管理バッファ、154 奇数ライン格納アドレス管理バッファ、156 偶数ライン格納アドレス管理バッファ、160 読み出し制御部、162 先読み制御部、170 I/P変換部、180 プログレッシブ画像生成部、182 出力選択部、184 補完演算部、186 選択信号生成部、188 変換モード設定レジスタ、190 エッジ検出部、194 比較部、198 閾値設定レジスタ、DIN0 第2の出力ライン、DIN2 第1の出力ライン、DIN1 第3の出力ライン、ラインバッファ162
【特許請求の範囲】
【請求項1】
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置。
【請求項2】
請求項1において、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする画像処理装置。
【請求項3】
請求項1乃至2のいずれかにおいて、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする画像処理装置。
【請求項4】
請求項1乃至3のいずれかにおいて、
前記画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
1出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始することを特徴とする画像処理装置。
【請求項5】
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置の制御方法。
【請求項1】
インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置であって、
ライン単位で読み書き可能な画像データバッファと、
画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、
奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、
偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御部と、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部と、を含み、
前記書き込み制御部は、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御部は、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置。
【請求項2】
請求項1において、
前記読み出し制御部は、
奇数ラインの読み出しと偶数ラインの読み出しを交互に行うことを特徴とする画像処理装置。
【請求項3】
請求項1乃至2のいずれかにおいて、
前記読み出し制御部は、
所与のラインの画像データ読み出し時に画像データバッファから次のラインの先読み制御を行う先読み制御部を含み、
前記先読み制御部は、
所与のラインの画像データ読み出し時に次のラインの画像データの先読み制御を行う場合には、次のラインに対応した偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファから、先入れ先出し方式で偶数ライン格納アドレスまたは奇数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスまたは奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを先読みするとともに、次回も当該偶数ライン格納アドレスまたは当該奇数ライン格納アドレスが再び読み出されるように偶数ライン格納アドレス管理バッファまたは奇数ライン格納アドレス管理バッファの読み出しポインタを制御することを特徴とする画像処理装置。
【請求項4】
請求項1乃至3のいずれかにおいて、
前記画像データバッファは、1表示画像分のデータ容量よりも小さな容量のメモリで構成されており、
前記読み出し制御部は、
1出力画像の半分のラインの画像データが前記画像データバッファに書き込まれたあと所定のタイミングで、前記1出力画像の先頭ラインの読み出しを開始することを特徴とする画像処理装置。
【請求項5】
ライン単位で読み書き可能な画像データバッファと、画像データバッファの空き領域のラインアドレスを保持する空き領域管理バッファと、奇数ラインの画像データが書き込まれたラインアドレスを保持する奇数ライン格納アドレス管理バッファと、偶数ラインの画像データが書き込まれたラインアドレスを保持する偶数ライン格納アドレス管理バッファと、を含み、インタレース形式の画像データを受け取り、プログレッシブ形式の画像データに変換する画像処理装置の制御方法であって、
受け取ったインタレース形式の画像データを前記画像データバッファに書き込む書き込み制御ステップと、
前記画像データバッファから画像データを所定の順序にしたがって読み出す読み出し制御部ステップと、を含み、
前記書き込み制御ステップにおいて、
1ライン分の画像データを受け取ると、前記空き領域管理バッファに保持されているラインアドレスを先入れ先出しで方式で読み出して、読み出したラインアドレスに基づき、受け取った1ライン分の画像データを画像データバッファに書き込み、
受け取った1ライン分の画像データが奇数ラインであれば書き込みラインアドレスを、前記奇数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
受け取った1ライン分の画像データが偶数ラインであれば書き込みラインアドレスを、前記偶数ライン格納アドレス管理バッファに先入れ先出し方式で書き込み、
前記読み出し制御ステップにおいて、
奇数ラインを読み出す場合には、奇数ライン格納アドレス管理バッファから先入れ先出し方式で奇数ライン格納アドレスを読み出し、読み出した奇数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記奇数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込み、
偶数ラインを読み出す場合には、偶数ライン格納アドレス管理バッファから先入れ先出し方式で偶数ライン格納アドレスを読み出し、読み出した偶数ライン格納アドレスに基づき、画像データバッファから1ライン分の画像データを読み出し、前記偶数ライン格納アドレスを空き領域管理バッファに先入れ先出し方式で書き込むことを特徴とする画像処理装置の制御方法。
【図1】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【公開番号】特開2009−71616(P2009−71616A)
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願番号】特願2007−238312(P2007−238312)
【出願日】平成19年9月13日(2007.9.13)
【公序良俗違反の表示】
特許法第64条第2項第4号の規定により図面の一部または全部を不掲載とする。
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願日】平成19年9月13日(2007.9.13)
【公序良俗違反の表示】
特許法第64条第2項第4号の規定により図面の一部または全部を不掲載とする。
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]