画像処理装置、画像形成装置及びプログラム
【課題】画像データに対する非線形処理の効率を向上させることができる画像処理装置、画像形成装置及びプログラムを提供する。
【解決手段】画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有する。前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【解決手段】画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有する。前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像形成装置及びプログラムに関する。
【背景技術】
【０００２】
特許文献１には、プロセッサエレメントが、データバスを介して送られるデータが、予め記憶されている変換前データに相当する変換後データかどうかを判別することが開示されている。
特許文献２には、プロセッサエレメントごとに非線形変換テーブルの元データと変換対象データとを比較する比較器を設け、この比較器での比較結果を参照して、非線形変換テーブルの変換データをプロセッサエレメントに送信する機構が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０９２５３号公報
【特許文献２】特開平９−３０５５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、画像データに対する非線形処理の効率を向上させることができる画像処理装置、画像形成装置及びプログラムを提供することである。
【課題を解決するための手段】
【０００５】
[画像処理装置]
上記目的を達成するために、本発明に係る画像処理装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【０００６】
好適には、前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段をさらに有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える。
【０００７】
好適には、前記非線形処理部による非線形処理は、階調補正である。
【０００８】
[画像形成装置]
また、本発明に係る画像形成装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【０００９】
[プログラム]
また、本発明に係るプログラムは、コンピュータを備える画像処理装置において、コンピュータを備える画像処理装置において、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップとを前記コンピュータに実行させ、前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【発明の効果】
【００１０】
請求項１に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像処理装置を提供することができる。
【００１１】
請求項２に係る本発明によれば、本構成を有しない場合に比べ、予め記憶された対応付けに基づく非線形処理の効率を向上させることができる画像処理装置を提供することができる。
【００１２】
請求項３に係る本発明によれば、本構成を有しない場合に比べ、階調補正の効率を向上させることができる画像処理装置を提供することができる。
【００１３】
請求項４に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像形成装置を提供することができる。
【００１４】
請求項５に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができるプログラムを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る画像処理装置を示す図である。
【図２】画像処理部の回路構成を示す図である。
【図３】グローバルプロセッサのハードウェア構成を示すブロック図である。
【図４】プロセッサエレメントのハードウェア構成を示すブロック図である。
【図５Ａ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｂ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｃ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｄ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図６】画像処理プログラムの処理を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を説明する。なお、以下の説明は本発明を実施するのにあたっての一例に過ぎず、本発明が以下に説明される事項に限定されるわけではなく、必要に応じて適宜変更可能である。
例えば、以下、画像処理は、トーン再現曲線（ＴＲＣ；Ｔｏｎｅ Ｒｅｐｒｏｄｕｃｔｉｏｎ Ｃｕｒｖｅ）を用いる階調補正であるとして説明しているが、これ以外の非線形処理であってもかまわない。また、画像データの画素ごとに階調補正がなされるものとして説明しているが、これ以外の単位で（例えば、複数の画素からなる画素群ごとに）階調補正がなされてもかまわない。
【００１７】
図１は、本発明の実施形態に係る画像処理装置１を示す図である。
図１に示すように、本発明の実施形態に係る画像処理装置１は、画像処理部１００、マーキングエンジン制御部１０２及びマーキングエンジン１０４を有する。
このような構成により、画像処理装置１は、画像データに画像処理を施し、記録用紙上にプリントする。
【００１８】
画像処理部１００は、例えば、プロセッサなどを備える制御基板である。
画像処理部１００は、ＬＡＮケーブルなどにより通信可能に接続されたクライアントＰＣ２から画像データを受け取り、画像処理を施す。
画像処理が施された画像データは、ケーブルなどにより通信可能に接続された（又は、画像処理部１００と直接接続された）マーキングエンジン制御部１０２に送信される。
なお、画像処理部１００の詳細は後述する。
【００１９】
マーキングエンジン制御部１０２は、例えば、プロセッサなどを備える制御基板である。
マーキングエンジン制御部１０２は、画像処理部１００から画像処理済みの画像データを受け取り、画像処理済みの画像データが記録用紙にプリントされるよう、マーキングエンジン１０４を制御する。
【００２０】
マーキングエンジン１０４は、例えば、直接転写方式のデジタルカラープリンタであり、露光装置１０６、画像形成ユニット１０８、用紙搬送ベルト１１０及び定着器１１２を備える。
露光装置１０６は、帯電した感光体ドラム１１４の表面に向けてＬＥＤを照射して、感光体ドラム１１４の表面に静電潜像を形成する。
【００２１】
画像形成ユニット１０８は、静電潜像を形成してトナー像を担持させる像担持体である感光体ドラム１１４、感光体ドラム１１４の表面を一様に帯電する帯電器１１６、カラー画像を構成する色ごとに設けられた現像ロール１１８Ｙ（Ｙｅｌｌｏｗ；イエロー）、１１８Ｍ（Ｍａｇｅｎｔａ；マゼンタ）、１１８Ｃ（Ｃｙａｎ；シアン）及び１１８Ｋ（ｂｌａｃＫ；ブラック）、及び、感光体ドラム１１４の表面に形成されたトナー像を記録用紙に転写させる転写ロール１２０を備える。画像形成ユニット１０８は、現像ロール１１８Ｙ、１１８Ｍ、１１８Ｃ及び１１８Ｋから、出力画像に応じたトナーを感光体ドラム１１４に供給し、感光体ドラム１１４の表面の静電潜像からトナー像を作像し、記録用紙上に、順次、転写する。
用紙搬送ベルト１１０は、感光体ドラム１１４及び転写ロール１２０によって形成される転写位置に対して、記録用紙を搬送する。
定着器１１２は、記録用紙上に転写されたトナー像を定着させる。
【００２２】
次に、図１の画像処理部１００をさらに説明する。
図２は、画像処理部１００の回路構成を示す図である。
図２に示すように、画像処理部１００において、メインメモリ１２とグローバルプロセッサ（ＧＰ）１４とが、メインメモリバス１６を介して接続されるとともに、グローバルプロセッサ１４とプロセッサエレメント（ＰＥ）１８０からなるプロセッサ群１８とが、データメモリバス２０及び制御信号バス２２を介して接続される。
【００２３】
ｎは１以上の整数であって、ｎが常に同じ数を示すとは限らない。
以下の各図において、実質的に同じ構成部分には、同じ符号が付される。
以下、「プロセッサエレメント１８０−１〜１８０−ｎ」など、複数存在しうる構成部分のいずれかが、特定されずに示される場合には、単に「プロセッサエレメント１８０」などと略記されることがある。
【００２４】
[メインメモリ１２]
メインメモリ１２は、例えば、ＲＡＭ（Ｒｅａｄ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶装置であり、図１のクライアントＰＣ２などから受け取った画像データ、画像処理プログラム２４、ルックアップテーブル（ＬＵＴ；Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）及び変換順などを記憶する。
ここで、ＬＵＴは、画像処理前の画素値と画像処理後の画素値とを対応付ける。具体的には、画像処理前の画素値をアドレス（ポインタ）としてＬＵＴにアクセスし、画像処理前の画素値に対応する画像処理後の画素値を求め、画像処理前の画素値を画像処理後の画素値に置き換えることにより、画像処理が実現される。以下、このようにＬＵＴを用いた画像処理を「ＬＵＴ変換」と記載する。また、変換順は、プロセッサエレメント１８０がＬＵＴにアクセスし、ＬＵＴ変換前の画素値に対応するＬＵＴ変換後の画素値を求め、ＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換える順である。
ＬＵＴ及び変換順は、予め、管理者などによって作成され、メインメモリ１２に記憶される。
【００２５】
画像処理プログラム２４の詳細は後述するが、ここで、画像処理は、例えば、トーン再現曲線（ＴＲＣ；Ｔｏｎｅ Ｒｅｐｒｏｄｕｃｔｉｏｎ Ｃｕｒｖｅ）を用いる階調補正である。
ＴＲＣは、図１のマーキングエンジン１０４による階調再現性を表し、具体的には、マーキングエンジン１０４に対する入力濃度値（網点画像の場合、入力画像のドット面積率）Ｃｉｎと、入力濃度値に基づいてマーキングエンジン１０４がプリントする出力画像の濃度値Ｄｏｕｔとの関係を示す曲線である。ＴＲＣは非線形であるので、ＴＲＣを用いる階調補正は非線形処理となる。一般的に、非線形処理はプログラムが非常に複雑になるため、非線形処理前のデータと非線形処理後のデータとを対応付けたＬＵＴを予め作成し、非線形処理前のデータをＬＵＴ変換することにより、非線形処理後のデータを取得することが多い。
【００２６】
[グローバルプロセッサ１４]
グローバルプロセッサ１４は、メインメモリ１２に記憶された画像処理プログラム２４を実行することにより、画像処理部１００を制御して、メインメモリ１２に記憶された画像データに対する画像処理の効率を向上させる。
【００２７】
[プロセッサエレメント１８０]
プロセッサ群１８は、複数のプロセッサエレメント１８０からなり、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｉｌｔｉｐｌｅ Ｄａｔａ）を実現する。
つまり、複数のプロセッサエレメント１８０は、複数のデータそれぞれに対して１つの命令を実行する。ここでは、複数のプロセッサエレメント１８０は、複数のデータそれぞれをＬＵＴ変換する。例えば、プロセッサエレメント１８０−１は、画素Ａの画素値をＬＵＴ変換し、プロセッサエレメント１８０−２は、画素Ｂの画素値をＬＵＴ変換する。
【００２８】
図３は、図２のグローバルプロセッサ１４のハードウェア構成を示すブロック図である。
図３に示すように、グローバルプロセッサ１４は、メモリコントローラ１４０、データメモリ１４２、プログラムメモリ１４４、レジスタ１４６、命令デコーダ１４８及び実行ユニット１５０によって構成される。
【００２９】
メモリコントローラ１４０は、図２の各種バス（メインメモリバス１６、データメモリバス２０及び制御信号バス２２）を介して、図２のメインメモリ１２及びプロセッサエレメント１８０との間でなされるデータのやりとりを制御する。
メモリコントローラ１４０による制御の結果、データメモリ１４２には、メインメモリ１２からのＬＵＴ及び画像データが格納され、プログラムメモリ１４４には、メインメモリ１２からの画像処理プログラム２４が格納される。また、後述するように、制御信号及びイネーブル信号がプロセッサエレメント１８０に送信される。
【００３０】
レジスタ１４６は、例えば、汎用レジスタ及び制御レジスタであり、画像処理プログラム２４などのプログラムを実行するうえで必要なグローバルプロセッサ１４の状態を保持する。
命令デコーダ１４８は、プログラムメモリ１４４から、画像処理プログラム２４などのプログラムに含まれる命令を読み出し、グローバルプロセッサ１４及びプロセッサエレメント１８０が実行可能な信号（以下「制御信号」）に変換する。制御信号の一部は実行ユニット１５０に出力され、残りの制御信号はメモリコントローラ１４０などを介してプロセッサエレメント１８０に送信される。
実行ユニット１５０は、例えば、ＡＬＵ（Ａｒｉｔｈｍａｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）であり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット１５０は、制御信号に基づいて、ＬＵＴアドレスの出力を制御し、イネーブル信号を生成する。
ＬＵＴアドレス出力制御及びイネーブル信号生成の詳細は後述するが、生成されたイネーブル信号は、メモリコントローラ１４０などを介してプロセッサエレメント１８０に送信される。
【００３１】
図４は、図２のプロセッサエレメント１８０のハードウェア構成を示すブロック図である。
図４に示すように、プロセッサエレメント１８０は、レジスタ１８２及び実行ユニット１８４によって構成される。
レジスタ１８２は、図３のレジスタ１４６と同様、汎用レジスタ及び制御レジスタであり、画像処理プログラム２４などのプログラムを実行するうえで必要なプロセッサエレメント１８０の状態を保持する。
実行ユニット１８４は、図３の実行ユニット１５０と同様、例えば、ＡＬＵであり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット１８４は、グローバルプロセッサ１４からの制御信号に基づいて、ＬＵＴアドレスをグローバルプロセッサ１４に送信するとともに、グローバルプロセッサ１４からのイネーブル信号に応じて画素値をＬＵＴ変換する。なお、ＬＵＴアドレス送信及びＬＵＴ変換の詳細は後述する。
【００３２】
図５Ａ〜５Ｄは、図２のグローバルプロセッサ１４及びプロセッサ群１８によって実現される機能をさらに説明するための図である。
具体的には、グローバルプロセッサ１４内の実行ユニット１５０（図３）によるＬＵＴアドレス制御及びイネーブル信号生成並びにプロセッサエレメント１８０内の実行ユニット１８４（図４）によるＬＵＴアドレス送信及びＬＵＴ変換を説明する。
ＬＵＴアドレス出力制御、イネーブル信号生成、ＬＵＴアドレス送信及びＬＵＴ変換は、それぞれ、図５Ａに示すＬＵＴアドレス出力制御部１５２、イネーブル信号生成部１５４、ＬＵＴアドレス送信部１８６及びＬＵＴ変換部１８８として実現される。イネーブル信号生成部１５４は、ＸＯＲ回路１５６及び検知回路１５８によって構成される。
図５ＡのＬＵＴアドレス送信部１８６、ＸＯＲ回路１５６及び検知回路１５８は、プロセッサエレメント１８０にそれぞれ対応して設けられる。
【００３３】
[ＬＵＴアドレス送信部１８６]
図５Ｂに示すように、ＬＵＴアドレス送信部１８６は、プロセッサエレメント１８０のＬＵＴアドレスをＬＵＴアドレス出力制御部１５２及びイネーブル信号生成部１５４に送信する。
ここでは、プロセッサエレメント１８０のＬＵＴアドレスとして、グローバルプロセッサ１４内のデータメモリ１４２（図３）から読み出されてプロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値が使われるものとする。
【００３４】
[ＬＵＴアドレス出力制御部１５２]
図５Ｃに示すように、ＬＵＴアドレス出力制御部１５２は、図２のメインメモリ１２に記憶された変換順及び検知回路１５８からのイネーブル信号の状態に基づいて、ＬＵＴアドレス送信部１８６からのＬＵＴアドレスをＸＯＲ回路１５６に出力する。
上述したように、ＬＵＴアドレス送信部１８６及びＸＯＲ回路１５６は、プロセッサエレメント１８０にそれぞれ対応しているので、変換順がプロセッサエレメント１８０−１、プロセッサエレメント１８０−２、プロセッサエレメント１８０−３、プロセッサエレメント１８０−４である場合、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−１のＬＵＴアドレス、プロセッサエレメント１８０−２のＬＵＴアドレス、プロセッサエレメント１８０−３のＬＵＴアドレス、プロセッサエレメント１８０−４のＬＵＴアドレスを順にＸＯＲ回路１５６に出力する。
【００３５】
ただし、ＬＵＴアドレス出力制御部１５２は、ハイ（high）のイネーブル信号を出力済みの検知回路１５８がある場合、この検知回路１５８に対応するプロセッサエレメント１８０のＬＵＴアドレスについては、出力をスキップする。例えば、ＬＵＴアドレス出力制御部１５２がプロセッサエレメント１８０−１のＬＵＴアドレスを出力した際、プロセッサエレメント１８０−３に対応する検知回路１５８−３からハイのイネーブル信号が出力された場合、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−３のＬＵＴアドレスの出力をスキップして、プロセッサエレメント１８０−４のＬＵＴアドレスを出力する。
さらに、ＬＵＴアドレス出力制御部１５２は、すべてのプロセッサエレメント１８０のＬＵＴアドレスについて、出力又は出力のスキップが終了した場合には、イネーブル信号の状態をすべてロー（Low）にするイネーブルクリア信号を検知回路１５８に出力する。
【００３６】
[イネーブル信号生成部１５４]
イネーブル信号生成部１５４は、上述したように、ＸＯＲ回路１５６及び検知回路１５８によって構成される。
図５Ｂ及び図５Ｃに示すように、ＸＯＲ回路１５６には、ＬＵＴアドレス送信部１８６からＬＵＴアドレスが入力されるとともに、ＬＵＴアドレス出力制御部１５２からＬＵＴアドレスが順に入力される。
ＸＯＲ回路１５６は、入力されたＬＵＴアドレスの異同に応じた値を出力する。例えば、ＸＯＲ回路１５６は、ＬＵＴアドレス送信部１８６からのＬＵＴアドレスがＬＵＴアドレス出力制御部１５２からのＬＵＴアドレスと同じである場合には０を出力し、異なる場合には１を出力する。
【００３７】
検知回路１５８は、ＸＯＲ回路１５６からの出力に応じた状態のイネーブル信号を出力する。例えば、図５Ｄに示すように、ＸＯＲ回路１５６−１から０が出力された場合には、検知回路１５８−１は、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。一方、ＸＯＲ回路１５６−ｎから１が出力された場合には、検知回路１５８−ｎは、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
さらに、検知回路１５８は、ＬＵＴアドレス出力制御部１５２からイネーブルクリア信号が出力された場合には、イネーブル信号の状態をローにする。つまり、イネーブル信号の初期状態がローとなるようにする。
【００３８】
[ＬＵＴ変換部１８８]
ＬＵＴ変換部１８８は、検知回路１５８からハイのイネーブル信号が送信された場合、グローバルプロセッサ１４内のデータメモリ１４２（図３）に格納されたＬＵＴにアクセスし、プロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値に対応するＬＵＴ変換後の画素値を求める。
さらに、ＬＵＴ変換部１８８は、プロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換えるとともに、グローバルプロセッサ１４内のデータメモリ１４２に格納されているＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換える。
なお、複数の検知回路１５８からハイのイネーブル信号が送信された場合、ＬＵＴ変換部１８８は、複数の検知回路１５８に対応する複数のプロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値を一括してＬＵＴ変換後の画素値に置き換える。例えば、検知回路１５８−１，１５８−２からハイのイネーブル信号が送信された場合、ＬＵＴ変換部１８８は、検知回路１５８−１に対応するプロセッサエレメント１８０−１に保持されているＬＵＴ変換前の画素値及び検知回路１５８−２に対応するプロセッサエレメント１８０−２に保持されているＬＵＴ変換前の画素値を一括してＬＵＴ変換後の画素値に置き換える。
このように、複数の検知回路１５８からハイのイネーブル信号が送信された場合、つまり、ＬＵＴアドレスとしてのＬＵＴ変換前の画素値において同じ値が存在する場合には、一括してＬＵＴ変換することにより、画像処理にかかる負荷を軽減することができ、画像処理の効率を向上させることができる。
【００３９】
図６は、画像処理プログラム２４の処理を示すフローチャートである。
上述したように、画像処理プログラム２４は、図２のグローバルプロセッサ１４及びプロセッサエレメント１８０によって実行される。
図６に示すように、ステップ１００（Ｓ１００）において、図２のメインメモリ１２に記憶されたＬＵＴは、グローバルプロセッサ１４内のデータメモリ１４２（図３）に格納される。図１のクライアントＰＣ２から入力され、メインメモリ１２に記憶された画像データもまた、データメモリ１４２に格納される。
ステップ１０２（Ｓ１０２）において、プロセッサエレメント１８０は、ステップ１００においてデータメモリ１４２に格納された画像データの画素値を保持する。
【００４０】
ステップ１０４（Ｓ１０４）において、プロセッサエレメント１８０内のＬＵＴアドレス送信部１８６（図５Ａ等）は、ステップ１０２において保持した画素値を、プロセッサエレメント１８０のＬＵＴアドレスとして、グローバルプロセッサ１４内のＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６（図５Ａ等）に送信する。
換言すると、ＬＵＴアドレス送信部１８６は、対応するプロセッサエレメント１８０が保持する画素値を、対応するプロセッサエレメント１８０のＬＵＴアドレスとして、ＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６に送信する。
【００４１】
ステップ１０６（Ｓ１０６）において、グローバルプロセッサ１４は、プロセッサエレメント１８０の序数ｉ（１≦ｉ≦ｎ，ｎはプロセッサエレメント１８０の総数）を設定する。
以下、プロセッサエレメント１８０−１〜１８０−ｎそれぞれについて、メインメモリ１２に記憶された変換順に、ステップ１０８〜１２０の処理が繰り返されるものとする。ここでは、メインメモリ１２に記憶された変換順は、プロセッサエレメント１８０−１、プロセッサエレメント１８０−２、・・・、プロセッサエレメント１８０−ｎの順であるものとする。よって、ステップ１０４において、ｉは、変換順が最も早いプロセッサエレメント１８０の序数である'１'に設定される。
【００４２】
ステップ１０８（Ｓ１０８）において、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−ｉのＬＵＴアドレスをＸＯＲ回路１５６に出力するか否かを判定する。具体的には、プロセッサエレメント１８０−ｉに対応する検知回路１５８−ｉからハイのイネーブル信号が出力済みの場合には、プロセッサエレメント１８０−ｉのＬＵＴアドレスを出力しないと判定し、ハイのイネーブル信号がまだ出力されていない場合には、プロセッサエレメント１８０−iのＬＵＴアドレスを出力すると判定する。プロセッサエレメント１８０−iのＬＵＴアドレスを出力する場合には、ステップ１１０の処理に進み、出力しない場合には、ステップ１１８の処理に進む。
ステップ１１０（Ｓ１１０）において、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−ｉのＬＵＴアドレスをＸＯＲ回路１５６に出力する。
【００４３】
ステップ１１２（Ｓ１１２）において、ＸＯＲ回路１５６は、ステップ１０２において送信されたプロセッサエレメント１８０のＬＵＴアドレスとステップ１１０において出力されたプロセッサエレメント１８０−ｉのＬＵＴアドレスとを比較した結果に応じて、０又は１をグローバルプロセッサ１４内の検知回路１５８（図５Ａ等）に出力する。
ステップ１１４（Ｓ１１４）において、検知回路１５８は、ステップ１１０における出力内容に応じたイネーブル信号を出力する。
【００４４】
ステップ１１６（Ｓ１１６）において、ＬＵＴ変換部１８８は、ステップ１００においてデータメモリ１４２に格納されたＬＵＴにアクセスし、ステップ１１４においてハイのイネーブル信号を出力した検知回路１５８に対応するプロセッサエレメント１８０について、ステップ１０２において内部に保持された画素値をＬＵＴ変換するとともに、ステップ１００においてデータメモリ１４２に格納された画素値をＬＵＴ変換する。
ステップ１１８（Ｓ１１８）において、グローバルプロセッサ１４は、ステップ１０６において設定したｉをインクリメントする。
【００４５】
ステップ１２０（Ｓ１２０）において、グローバルプロセッサ１４は、ステップ１１８においてインクリメントしたｉがｎに達したか否かを判定する。ｉがｎに達した場合には、ステップ１２２の処理に進み、ｉがｎに達していない場合には、ステップ１０８の処理に戻る。
ステップ１２２（Ｓ１２２）において、ＬＵＴアドレス出力制御部１５２は、イネーブル信号の状態をすべてローにするイネーブルクリア信号を検知回路１５８に出力する。
【００４６】
以下、図６を参照して説明した画像処理プログラム２４の処理を、具体例を用いて説明する。
図２のメインメモリ１２に記憶された変換順は、プロセッサエレメント１８０−１、プロセッサエレメント１８０−２、プロセッサエレメント１８０−３、プロセッサエレメント１８０−４の順であり、これらのプロセッサエレメント１８０−１〜１８０−４には、それぞれ、ＡＡ、Ｂ４、ＡＡ、００という画素値が保持されるものとする。
また、プロセッサエレメント１８０−１〜１８０−４に対応して、ＬＵＴアドレス送信部１８６−１〜１８６−４、ＸＯＲ回路１５６−１〜１５６−４及び検知回路１５８−１〜１５８−４が設けられるものとする。
【００４７】
[ＬＵＴアドレス送信]
ＬＵＴアドレス送信部１８６−１は、プロセッサエレメント１８０−１が保持する画素値ＡＡをＬＵＴアドレスとしてＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６−１に送信する。他のＬＵＴアドレス送信部１８６−２〜１８６−４についても同様に、プロセッサエレメント１８０−２〜１８０−４が保持する画素値をＬＵＴアドレスとしてＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６−２〜１５６−４に送信する。
【００４８】
[ＬＵＴアドレス出力制御（１）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−１に対応する検知回路１５８−１はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力する。
【００４９】
[イネーブル信号生成（１）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが異なるので、１を出力する。
【００５０】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
【００５１】
[ＬＵＴ変換（１）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−１，１５８−３に対応するプロセッサエレメント１８０−１，１８０−３内に保持された画素値ＡＡを一括してＬＵＴ変換する。
【００５２】
[ＬＵＴアドレス出力制御（２）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４をＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−２に対応する検知回路１５８−２はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＢ４をＸＯＲ回路１５６−１〜１５６−４に出力する。
【００５３】
[イネーブル信号生成（２）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
【００５４】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
【００５５】
[ＬＵＴ変換（２）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−２に対応するプロセッサエレメント１８０−２内に保持された画素値Ｂ４をＬＵＴ変換する。
【００５６】
[ＬＵＴアドレス出力制御（３）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−３に対応する検知回路１５８−３はハイのイネーブル信号を出力済みなので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＡＡのＸＯＲ回路１５６−１〜１５６−４への出力をスキップする。
【００５７】
[ＬＵＴアドレス出力制御（４）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００をＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−４に対応する検知回路１５８−４はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス００をＸＯＲ回路１５６−１〜１５６−４に出力する。
【００５８】
[イネーブル信号生成（３）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
【００５９】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
【００６０】
[ＬＵＴ変換（３）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−４に対応するプロセッサエレメント１８０−４内に保持された画素値００をＬＵＴ変換する。
【符号の説明】
【００６１】
１ 画像処理装置
１００ 画像処理部
１０２ マーキングエンジン制御部
１０４ マーキングエンジン
１０６ 露光装置
１０８ 画像形成ユニット
１１０ 用紙搬送ベルト
１１２ 定着器
１１４ 感光体ドラム
１１６ 帯電器
１１８ 現像ロール
１２０ 転写ロール
１２ メインメモリ
１４ グローバルプロセッサ
１６ メインメモリバス
１８ プロセッサ群
１８０ プロセッサエレメント
２０ データメモリバス
２２ 制御信号バス
【技術分野】
【０００１】
本発明は、画像処理装置、画像形成装置及びプログラムに関する。
【背景技術】
【０００２】
特許文献１には、プロセッサエレメントが、データバスを介して送られるデータが、予め記憶されている変換前データに相当する変換後データかどうかを判別することが開示されている。
特許文献２には、プロセッサエレメントごとに非線形変換テーブルの元データと変換対象データとを比較する比較器を設け、この比較器での比較結果を参照して、非線形変換テーブルの変換データをプロセッサエレメントに送信する機構が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０９２５３号公報
【特許文献２】特開平９−３０５５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、画像データに対する非線形処理の効率を向上させることができる画像処理装置、画像形成装置及びプログラムを提供することである。
【課題を解決するための手段】
【０００５】
[画像処理装置]
上記目的を達成するために、本発明に係る画像処理装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【０００６】
好適には、前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段をさらに有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える。
【０００７】
好適には、前記非線形処理部による非線形処理は、階調補正である。
【０００８】
[画像形成装置]
また、本発明に係る画像形成装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【０００９】
[プログラム]
また、本発明に係るプログラムは、コンピュータを備える画像処理装置において、コンピュータを備える画像処理装置において、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップとを前記コンピュータに実行させ、前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。
【発明の効果】
【００１０】
請求項１に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像処理装置を提供することができる。
【００１１】
請求項２に係る本発明によれば、本構成を有しない場合に比べ、予め記憶された対応付けに基づく非線形処理の効率を向上させることができる画像処理装置を提供することができる。
【００１２】
請求項３に係る本発明によれば、本構成を有しない場合に比べ、階調補正の効率を向上させることができる画像処理装置を提供することができる。
【００１３】
請求項４に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像形成装置を提供することができる。
【００１４】
請求項５に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができるプログラムを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る画像処理装置を示す図である。
【図２】画像処理部の回路構成を示す図である。
【図３】グローバルプロセッサのハードウェア構成を示すブロック図である。
【図４】プロセッサエレメントのハードウェア構成を示すブロック図である。
【図５Ａ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｂ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｃ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図５Ｄ】グローバルプロセッサ及びプロセッサ群によって実現される機能をさらに説明するための図である。
【図６】画像処理プログラムの処理を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を説明する。なお、以下の説明は本発明を実施するのにあたっての一例に過ぎず、本発明が以下に説明される事項に限定されるわけではなく、必要に応じて適宜変更可能である。
例えば、以下、画像処理は、トーン再現曲線（ＴＲＣ；Ｔｏｎｅ Ｒｅｐｒｏｄｕｃｔｉｏｎ Ｃｕｒｖｅ）を用いる階調補正であるとして説明しているが、これ以外の非線形処理であってもかまわない。また、画像データの画素ごとに階調補正がなされるものとして説明しているが、これ以外の単位で（例えば、複数の画素からなる画素群ごとに）階調補正がなされてもかまわない。
【００１７】
図１は、本発明の実施形態に係る画像処理装置１を示す図である。
図１に示すように、本発明の実施形態に係る画像処理装置１は、画像処理部１００、マーキングエンジン制御部１０２及びマーキングエンジン１０４を有する。
このような構成により、画像処理装置１は、画像データに画像処理を施し、記録用紙上にプリントする。
【００１８】
画像処理部１００は、例えば、プロセッサなどを備える制御基板である。
画像処理部１００は、ＬＡＮケーブルなどにより通信可能に接続されたクライアントＰＣ２から画像データを受け取り、画像処理を施す。
画像処理が施された画像データは、ケーブルなどにより通信可能に接続された（又は、画像処理部１００と直接接続された）マーキングエンジン制御部１０２に送信される。
なお、画像処理部１００の詳細は後述する。
【００１９】
マーキングエンジン制御部１０２は、例えば、プロセッサなどを備える制御基板である。
マーキングエンジン制御部１０２は、画像処理部１００から画像処理済みの画像データを受け取り、画像処理済みの画像データが記録用紙にプリントされるよう、マーキングエンジン１０４を制御する。
【００２０】
マーキングエンジン１０４は、例えば、直接転写方式のデジタルカラープリンタであり、露光装置１０６、画像形成ユニット１０８、用紙搬送ベルト１１０及び定着器１１２を備える。
露光装置１０６は、帯電した感光体ドラム１１４の表面に向けてＬＥＤを照射して、感光体ドラム１１４の表面に静電潜像を形成する。
【００２１】
画像形成ユニット１０８は、静電潜像を形成してトナー像を担持させる像担持体である感光体ドラム１１４、感光体ドラム１１４の表面を一様に帯電する帯電器１１６、カラー画像を構成する色ごとに設けられた現像ロール１１８Ｙ（Ｙｅｌｌｏｗ；イエロー）、１１８Ｍ（Ｍａｇｅｎｔａ；マゼンタ）、１１８Ｃ（Ｃｙａｎ；シアン）及び１１８Ｋ（ｂｌａｃＫ；ブラック）、及び、感光体ドラム１１４の表面に形成されたトナー像を記録用紙に転写させる転写ロール１２０を備える。画像形成ユニット１０８は、現像ロール１１８Ｙ、１１８Ｍ、１１８Ｃ及び１１８Ｋから、出力画像に応じたトナーを感光体ドラム１１４に供給し、感光体ドラム１１４の表面の静電潜像からトナー像を作像し、記録用紙上に、順次、転写する。
用紙搬送ベルト１１０は、感光体ドラム１１４及び転写ロール１２０によって形成される転写位置に対して、記録用紙を搬送する。
定着器１１２は、記録用紙上に転写されたトナー像を定着させる。
【００２２】
次に、図１の画像処理部１００をさらに説明する。
図２は、画像処理部１００の回路構成を示す図である。
図２に示すように、画像処理部１００において、メインメモリ１２とグローバルプロセッサ（ＧＰ）１４とが、メインメモリバス１６を介して接続されるとともに、グローバルプロセッサ１４とプロセッサエレメント（ＰＥ）１８０からなるプロセッサ群１８とが、データメモリバス２０及び制御信号バス２２を介して接続される。
【００２３】
ｎは１以上の整数であって、ｎが常に同じ数を示すとは限らない。
以下の各図において、実質的に同じ構成部分には、同じ符号が付される。
以下、「プロセッサエレメント１８０−１〜１８０−ｎ」など、複数存在しうる構成部分のいずれかが、特定されずに示される場合には、単に「プロセッサエレメント１８０」などと略記されることがある。
【００２４】
[メインメモリ１２]
メインメモリ１２は、例えば、ＲＡＭ（Ｒｅａｄ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶装置であり、図１のクライアントＰＣ２などから受け取った画像データ、画像処理プログラム２４、ルックアップテーブル（ＬＵＴ；Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）及び変換順などを記憶する。
ここで、ＬＵＴは、画像処理前の画素値と画像処理後の画素値とを対応付ける。具体的には、画像処理前の画素値をアドレス（ポインタ）としてＬＵＴにアクセスし、画像処理前の画素値に対応する画像処理後の画素値を求め、画像処理前の画素値を画像処理後の画素値に置き換えることにより、画像処理が実現される。以下、このようにＬＵＴを用いた画像処理を「ＬＵＴ変換」と記載する。また、変換順は、プロセッサエレメント１８０がＬＵＴにアクセスし、ＬＵＴ変換前の画素値に対応するＬＵＴ変換後の画素値を求め、ＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換える順である。
ＬＵＴ及び変換順は、予め、管理者などによって作成され、メインメモリ１２に記憶される。
【００２５】
画像処理プログラム２４の詳細は後述するが、ここで、画像処理は、例えば、トーン再現曲線（ＴＲＣ；Ｔｏｎｅ Ｒｅｐｒｏｄｕｃｔｉｏｎ Ｃｕｒｖｅ）を用いる階調補正である。
ＴＲＣは、図１のマーキングエンジン１０４による階調再現性を表し、具体的には、マーキングエンジン１０４に対する入力濃度値（網点画像の場合、入力画像のドット面積率）Ｃｉｎと、入力濃度値に基づいてマーキングエンジン１０４がプリントする出力画像の濃度値Ｄｏｕｔとの関係を示す曲線である。ＴＲＣは非線形であるので、ＴＲＣを用いる階調補正は非線形処理となる。一般的に、非線形処理はプログラムが非常に複雑になるため、非線形処理前のデータと非線形処理後のデータとを対応付けたＬＵＴを予め作成し、非線形処理前のデータをＬＵＴ変換することにより、非線形処理後のデータを取得することが多い。
【００２６】
[グローバルプロセッサ１４]
グローバルプロセッサ１４は、メインメモリ１２に記憶された画像処理プログラム２４を実行することにより、画像処理部１００を制御して、メインメモリ１２に記憶された画像データに対する画像処理の効率を向上させる。
【００２７】
[プロセッサエレメント１８０]
プロセッサ群１８は、複数のプロセッサエレメント１８０からなり、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｉｌｔｉｐｌｅ Ｄａｔａ）を実現する。
つまり、複数のプロセッサエレメント１８０は、複数のデータそれぞれに対して１つの命令を実行する。ここでは、複数のプロセッサエレメント１８０は、複数のデータそれぞれをＬＵＴ変換する。例えば、プロセッサエレメント１８０−１は、画素Ａの画素値をＬＵＴ変換し、プロセッサエレメント１８０−２は、画素Ｂの画素値をＬＵＴ変換する。
【００２８】
図３は、図２のグローバルプロセッサ１４のハードウェア構成を示すブロック図である。
図３に示すように、グローバルプロセッサ１４は、メモリコントローラ１４０、データメモリ１４２、プログラムメモリ１４４、レジスタ１４６、命令デコーダ１４８及び実行ユニット１５０によって構成される。
【００２９】
メモリコントローラ１４０は、図２の各種バス（メインメモリバス１６、データメモリバス２０及び制御信号バス２２）を介して、図２のメインメモリ１２及びプロセッサエレメント１８０との間でなされるデータのやりとりを制御する。
メモリコントローラ１４０による制御の結果、データメモリ１４２には、メインメモリ１２からのＬＵＴ及び画像データが格納され、プログラムメモリ１４４には、メインメモリ１２からの画像処理プログラム２４が格納される。また、後述するように、制御信号及びイネーブル信号がプロセッサエレメント１８０に送信される。
【００３０】
レジスタ１４６は、例えば、汎用レジスタ及び制御レジスタであり、画像処理プログラム２４などのプログラムを実行するうえで必要なグローバルプロセッサ１４の状態を保持する。
命令デコーダ１４８は、プログラムメモリ１４４から、画像処理プログラム２４などのプログラムに含まれる命令を読み出し、グローバルプロセッサ１４及びプロセッサエレメント１８０が実行可能な信号（以下「制御信号」）に変換する。制御信号の一部は実行ユニット１５０に出力され、残りの制御信号はメモリコントローラ１４０などを介してプロセッサエレメント１８０に送信される。
実行ユニット１５０は、例えば、ＡＬＵ（Ａｒｉｔｈｍａｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）であり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット１５０は、制御信号に基づいて、ＬＵＴアドレスの出力を制御し、イネーブル信号を生成する。
ＬＵＴアドレス出力制御及びイネーブル信号生成の詳細は後述するが、生成されたイネーブル信号は、メモリコントローラ１４０などを介してプロセッサエレメント１８０に送信される。
【００３１】
図４は、図２のプロセッサエレメント１８０のハードウェア構成を示すブロック図である。
図４に示すように、プロセッサエレメント１８０は、レジスタ１８２及び実行ユニット１８４によって構成される。
レジスタ１８２は、図３のレジスタ１４６と同様、汎用レジスタ及び制御レジスタであり、画像処理プログラム２４などのプログラムを実行するうえで必要なプロセッサエレメント１８０の状態を保持する。
実行ユニット１８４は、図３の実行ユニット１５０と同様、例えば、ＡＬＵであり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット１８４は、グローバルプロセッサ１４からの制御信号に基づいて、ＬＵＴアドレスをグローバルプロセッサ１４に送信するとともに、グローバルプロセッサ１４からのイネーブル信号に応じて画素値をＬＵＴ変換する。なお、ＬＵＴアドレス送信及びＬＵＴ変換の詳細は後述する。
【００３２】
図５Ａ〜５Ｄは、図２のグローバルプロセッサ１４及びプロセッサ群１８によって実現される機能をさらに説明するための図である。
具体的には、グローバルプロセッサ１４内の実行ユニット１５０（図３）によるＬＵＴアドレス制御及びイネーブル信号生成並びにプロセッサエレメント１８０内の実行ユニット１８４（図４）によるＬＵＴアドレス送信及びＬＵＴ変換を説明する。
ＬＵＴアドレス出力制御、イネーブル信号生成、ＬＵＴアドレス送信及びＬＵＴ変換は、それぞれ、図５Ａに示すＬＵＴアドレス出力制御部１５２、イネーブル信号生成部１５４、ＬＵＴアドレス送信部１８６及びＬＵＴ変換部１８８として実現される。イネーブル信号生成部１５４は、ＸＯＲ回路１５６及び検知回路１５８によって構成される。
図５ＡのＬＵＴアドレス送信部１８６、ＸＯＲ回路１５６及び検知回路１５８は、プロセッサエレメント１８０にそれぞれ対応して設けられる。
【００３３】
[ＬＵＴアドレス送信部１８６]
図５Ｂに示すように、ＬＵＴアドレス送信部１８６は、プロセッサエレメント１８０のＬＵＴアドレスをＬＵＴアドレス出力制御部１５２及びイネーブル信号生成部１５４に送信する。
ここでは、プロセッサエレメント１８０のＬＵＴアドレスとして、グローバルプロセッサ１４内のデータメモリ１４２（図３）から読み出されてプロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値が使われるものとする。
【００３４】
[ＬＵＴアドレス出力制御部１５２]
図５Ｃに示すように、ＬＵＴアドレス出力制御部１５２は、図２のメインメモリ１２に記憶された変換順及び検知回路１５８からのイネーブル信号の状態に基づいて、ＬＵＴアドレス送信部１８６からのＬＵＴアドレスをＸＯＲ回路１５６に出力する。
上述したように、ＬＵＴアドレス送信部１８６及びＸＯＲ回路１５６は、プロセッサエレメント１８０にそれぞれ対応しているので、変換順がプロセッサエレメント１８０−１、プロセッサエレメント１８０−２、プロセッサエレメント１８０−３、プロセッサエレメント１８０−４である場合、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−１のＬＵＴアドレス、プロセッサエレメント１８０−２のＬＵＴアドレス、プロセッサエレメント１８０−３のＬＵＴアドレス、プロセッサエレメント１８０−４のＬＵＴアドレスを順にＸＯＲ回路１５６に出力する。
【００３５】
ただし、ＬＵＴアドレス出力制御部１５２は、ハイ（high）のイネーブル信号を出力済みの検知回路１５８がある場合、この検知回路１５８に対応するプロセッサエレメント１８０のＬＵＴアドレスについては、出力をスキップする。例えば、ＬＵＴアドレス出力制御部１５２がプロセッサエレメント１８０−１のＬＵＴアドレスを出力した際、プロセッサエレメント１８０−３に対応する検知回路１５８−３からハイのイネーブル信号が出力された場合、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−３のＬＵＴアドレスの出力をスキップして、プロセッサエレメント１８０−４のＬＵＴアドレスを出力する。
さらに、ＬＵＴアドレス出力制御部１５２は、すべてのプロセッサエレメント１８０のＬＵＴアドレスについて、出力又は出力のスキップが終了した場合には、イネーブル信号の状態をすべてロー（Low）にするイネーブルクリア信号を検知回路１５８に出力する。
【００３６】
[イネーブル信号生成部１５４]
イネーブル信号生成部１５４は、上述したように、ＸＯＲ回路１５６及び検知回路１５８によって構成される。
図５Ｂ及び図５Ｃに示すように、ＸＯＲ回路１５６には、ＬＵＴアドレス送信部１８６からＬＵＴアドレスが入力されるとともに、ＬＵＴアドレス出力制御部１５２からＬＵＴアドレスが順に入力される。
ＸＯＲ回路１５６は、入力されたＬＵＴアドレスの異同に応じた値を出力する。例えば、ＸＯＲ回路１５６は、ＬＵＴアドレス送信部１８６からのＬＵＴアドレスがＬＵＴアドレス出力制御部１５２からのＬＵＴアドレスと同じである場合には０を出力し、異なる場合には１を出力する。
【００３７】
検知回路１５８は、ＸＯＲ回路１５６からの出力に応じた状態のイネーブル信号を出力する。例えば、図５Ｄに示すように、ＸＯＲ回路１５６−１から０が出力された場合には、検知回路１５８−１は、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。一方、ＸＯＲ回路１５６−ｎから１が出力された場合には、検知回路１５８−ｎは、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
さらに、検知回路１５８は、ＬＵＴアドレス出力制御部１５２からイネーブルクリア信号が出力された場合には、イネーブル信号の状態をローにする。つまり、イネーブル信号の初期状態がローとなるようにする。
【００３８】
[ＬＵＴ変換部１８８]
ＬＵＴ変換部１８８は、検知回路１５８からハイのイネーブル信号が送信された場合、グローバルプロセッサ１４内のデータメモリ１４２（図３）に格納されたＬＵＴにアクセスし、プロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値に対応するＬＵＴ変換後の画素値を求める。
さらに、ＬＵＴ変換部１８８は、プロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換えるとともに、グローバルプロセッサ１４内のデータメモリ１４２に格納されているＬＵＴ変換前の画素値をＬＵＴ変換後の画素値に置き換える。
なお、複数の検知回路１５８からハイのイネーブル信号が送信された場合、ＬＵＴ変換部１８８は、複数の検知回路１５８に対応する複数のプロセッサエレメント１８０に保持されているＬＵＴ変換前の画素値を一括してＬＵＴ変換後の画素値に置き換える。例えば、検知回路１５８−１，１５８−２からハイのイネーブル信号が送信された場合、ＬＵＴ変換部１８８は、検知回路１５８−１に対応するプロセッサエレメント１８０−１に保持されているＬＵＴ変換前の画素値及び検知回路１５８−２に対応するプロセッサエレメント１８０−２に保持されているＬＵＴ変換前の画素値を一括してＬＵＴ変換後の画素値に置き換える。
このように、複数の検知回路１５８からハイのイネーブル信号が送信された場合、つまり、ＬＵＴアドレスとしてのＬＵＴ変換前の画素値において同じ値が存在する場合には、一括してＬＵＴ変換することにより、画像処理にかかる負荷を軽減することができ、画像処理の効率を向上させることができる。
【００３９】
図６は、画像処理プログラム２４の処理を示すフローチャートである。
上述したように、画像処理プログラム２４は、図２のグローバルプロセッサ１４及びプロセッサエレメント１８０によって実行される。
図６に示すように、ステップ１００（Ｓ１００）において、図２のメインメモリ１２に記憶されたＬＵＴは、グローバルプロセッサ１４内のデータメモリ１４２（図３）に格納される。図１のクライアントＰＣ２から入力され、メインメモリ１２に記憶された画像データもまた、データメモリ１４２に格納される。
ステップ１０２（Ｓ１０２）において、プロセッサエレメント１８０は、ステップ１００においてデータメモリ１４２に格納された画像データの画素値を保持する。
【００４０】
ステップ１０４（Ｓ１０４）において、プロセッサエレメント１８０内のＬＵＴアドレス送信部１８６（図５Ａ等）は、ステップ１０２において保持した画素値を、プロセッサエレメント１８０のＬＵＴアドレスとして、グローバルプロセッサ１４内のＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６（図５Ａ等）に送信する。
換言すると、ＬＵＴアドレス送信部１８６は、対応するプロセッサエレメント１８０が保持する画素値を、対応するプロセッサエレメント１８０のＬＵＴアドレスとして、ＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６に送信する。
【００４１】
ステップ１０６（Ｓ１０６）において、グローバルプロセッサ１４は、プロセッサエレメント１８０の序数ｉ（１≦ｉ≦ｎ，ｎはプロセッサエレメント１８０の総数）を設定する。
以下、プロセッサエレメント１８０−１〜１８０−ｎそれぞれについて、メインメモリ１２に記憶された変換順に、ステップ１０８〜１２０の処理が繰り返されるものとする。ここでは、メインメモリ１２に記憶された変換順は、プロセッサエレメント１８０−１、プロセッサエレメント１８０−２、・・・、プロセッサエレメント１８０−ｎの順であるものとする。よって、ステップ１０４において、ｉは、変換順が最も早いプロセッサエレメント１８０の序数である'１'に設定される。
【００４２】
ステップ１０８（Ｓ１０８）において、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−ｉのＬＵＴアドレスをＸＯＲ回路１５６に出力するか否かを判定する。具体的には、プロセッサエレメント１８０−ｉに対応する検知回路１５８−ｉからハイのイネーブル信号が出力済みの場合には、プロセッサエレメント１８０−ｉのＬＵＴアドレスを出力しないと判定し、ハイのイネーブル信号がまだ出力されていない場合には、プロセッサエレメント１８０−iのＬＵＴアドレスを出力すると判定する。プロセッサエレメント１８０−iのＬＵＴアドレスを出力する場合には、ステップ１１０の処理に進み、出力しない場合には、ステップ１１８の処理に進む。
ステップ１１０（Ｓ１１０）において、ＬＵＴアドレス出力制御部１５２は、プロセッサエレメント１８０−ｉのＬＵＴアドレスをＸＯＲ回路１５６に出力する。
【００４３】
ステップ１１２（Ｓ１１２）において、ＸＯＲ回路１５６は、ステップ１０２において送信されたプロセッサエレメント１８０のＬＵＴアドレスとステップ１１０において出力されたプロセッサエレメント１８０−ｉのＬＵＴアドレスとを比較した結果に応じて、０又は１をグローバルプロセッサ１４内の検知回路１５８（図５Ａ等）に出力する。
ステップ１１４（Ｓ１１４）において、検知回路１５８は、ステップ１１０における出力内容に応じたイネーブル信号を出力する。
【００４４】
ステップ１１６（Ｓ１１６）において、ＬＵＴ変換部１８８は、ステップ１００においてデータメモリ１４２に格納されたＬＵＴにアクセスし、ステップ１１４においてハイのイネーブル信号を出力した検知回路１５８に対応するプロセッサエレメント１８０について、ステップ１０２において内部に保持された画素値をＬＵＴ変換するとともに、ステップ１００においてデータメモリ１４２に格納された画素値をＬＵＴ変換する。
ステップ１１８（Ｓ１１８）において、グローバルプロセッサ１４は、ステップ１０６において設定したｉをインクリメントする。
【００４５】
ステップ１２０（Ｓ１２０）において、グローバルプロセッサ１４は、ステップ１１８においてインクリメントしたｉがｎに達したか否かを判定する。ｉがｎに達した場合には、ステップ１２２の処理に進み、ｉがｎに達していない場合には、ステップ１０８の処理に戻る。
ステップ１２２（Ｓ１２２）において、ＬＵＴアドレス出力制御部１５２は、イネーブル信号の状態をすべてローにするイネーブルクリア信号を検知回路１５８に出力する。
【００４６】
以下、図６を参照して説明した画像処理プログラム２４の処理を、具体例を用いて説明する。
図２のメインメモリ１２に記憶された変換順は、プロセッサエレメント１８０−１、プロセッサエレメント１８０−２、プロセッサエレメント１８０−３、プロセッサエレメント１８０−４の順であり、これらのプロセッサエレメント１８０−１〜１８０−４には、それぞれ、ＡＡ、Ｂ４、ＡＡ、００という画素値が保持されるものとする。
また、プロセッサエレメント１８０−１〜１８０−４に対応して、ＬＵＴアドレス送信部１８６−１〜１８６−４、ＸＯＲ回路１５６−１〜１５６−４及び検知回路１５８−１〜１５８−４が設けられるものとする。
【００４７】
[ＬＵＴアドレス送信]
ＬＵＴアドレス送信部１８６−１は、プロセッサエレメント１８０−１が保持する画素値ＡＡをＬＵＴアドレスとしてＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６−１に送信する。他のＬＵＴアドレス送信部１８６−２〜１８６−４についても同様に、プロセッサエレメント１８０−２〜１８０−４が保持する画素値をＬＵＴアドレスとしてＬＵＴアドレス出力制御部１５２及びＸＯＲ回路１５６−２〜１５６−４に送信する。
【００４８】
[ＬＵＴアドレス出力制御（１）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−１に対応する検知回路１５８−１はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力する。
【００４９】
[イネーブル信号生成（１）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＡＡとを比較し、ＬＵＴアドレスが異なるので、１を出力する。
【００５０】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
【００５１】
[ＬＵＴ変換（１）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−１，１５８−３に対応するプロセッサエレメント１８０−１，１８０−３内に保持された画素値ＡＡを一括してＬＵＴ変換する。
【００５２】
[ＬＵＴアドレス出力制御（２）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４をＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−２に対応する検知回路１５８−２はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＢ４をＸＯＲ回路１５６−１〜１５６−４に出力する。
【００５３】
[イネーブル信号生成（２）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレスＢ４とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
【００５４】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
【００５５】
[ＬＵＴ変換（２）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−２に対応するプロセッサエレメント１８０−２内に保持された画素値Ｂ４をＬＵＴ変換する。
【００５６】
[ＬＵＴアドレス出力制御（３）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡをＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−３に対応する検知回路１５８−３はハイのイネーブル信号を出力済みなので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレスＡＡのＸＯＲ回路１５６−１〜１５６−４への出力をスキップする。
【００５７】
[ＬＵＴアドレス出力制御（４）]
ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００をＸＯＲ回路１５６−１〜１５６−４に出力するか否かを判定する。ＬＵＴアドレス送信部１８６−４に対応する検知回路１５８−４はまだハイのイネーブル信号を出力していないので、ＬＵＴアドレス出力制御部１５２は、ＬＵＴアドレス００をＸＯＲ回路１５６−１〜１５６−４に出力する。
【００５８】
[イネーブル信号生成（３）]
ＸＯＲ回路１５６−１は、ＬＵＴアドレス送信部１８６−１によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−２は、ＬＵＴアドレス送信部１８６−２によって送信されたＬＵＴアドレスＢ４とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−３は、ＬＵＴアドレス送信部１８６−３によって送信されたＬＵＴアドレスＡＡとＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが異なるので、１を出力する。
ＸＯＲ回路１５６−４は、ＬＵＴアドレス送信部１８６−４によって送信されたＬＵＴアドレス００とＬＵＴアドレス出力制御部１５２によって送信されたＬＵＴアドレス００とを比較し、ＬＵＴアドレスが同じであるので、０を出力する。
【００５９】
検知回路１５８−１は、ＸＯＲ回路１５６−１からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−２は、ＸＯＲ回路１５６−２からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−３は、ＸＯＲ回路１５６−３からの出力が１であるので、ローのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力する。
検知回路１５８−４は、ＸＯＲ回路１５６−４からの出力が０であるので、ハイのイネーブル信号をＬＵＴアドレス出力制御部１５２に出力するとともに、ＬＵＴ変換部１８８に送信する。
【００６０】
[ＬＵＴ変換（３）]
ＬＵＴ変換部１８８は、ハイのイネーブル信号を出力した検知回路１５８−４に対応するプロセッサエレメント１８０−４内に保持された画素値００をＬＵＴ変換する。
【符号の説明】
【００６１】
１ 画像処理装置
１００ 画像処理部
１０２ マーキングエンジン制御部
１０４ マーキングエンジン
１０６ 露光装置
１０８ 画像形成ユニット
１１０ 用紙搬送ベルト
１１２ 定着器
１１４ 感光体ドラム
１１６ 帯電器
１１８ 現像ロール
１２０ 転写ロール
１２ メインメモリ
１４ グローバルプロセッサ
１６ メインメモリバス
１８ プロセッサ群
１８０ プロセッサエレメント
２０ データメモリバス
２２ 制御信号バス
【特許請求の範囲】
【請求項１】
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、
前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と
を有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
画像処理装置。
【請求項２】
前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段
をさらに有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える
請求項１に記載の画像処理装置。
【請求項３】
前記非線形処理部による非線形処理は、階調補正である
請求項１又は２に記載の画像処理装置。
【請求項４】
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、
前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、
前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段と
を有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
画像形成装置。
【請求項５】
コンピュータを備える画像処理装置において、
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、
前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップと
を前記コンピュータに実行させ、
前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
プログラム。
【請求項１】
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、
前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と
を有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
画像処理装置。
【請求項２】
前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段
をさらに有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える
請求項１に記載の画像処理装置。
【請求項３】
前記非線形処理部による非線形処理は、階調補正である
請求項１又は２に記載の画像処理装置。
【請求項４】
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、
前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、
前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段と
を有し、
前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
画像形成装置。
【請求項５】
コンピュータを備える画像処理装置において、
画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、
前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップと
を前記コンピュータに実行させ、
前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す
プログラム。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【公開番号】特開２０１３−２９９６９（Ｐ２０１３−２９９６９Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６５３３３（Ｐ２０１１−１６５３３３）
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
[ Back to top ]