画像処理装置
【課題】ページ間の画像データ処理を行っていない間に動作クロックの供給を停止する画像処理装置の提供。
【解決手段】画像データ処理の際は、まずＤＭＡ制御回路１４がＤＭＡ＿ＳＴをアクティブとし、ＤＭＡ＿ＳＴを受けたＣＬＫ制御回路１１がＣＬＫ２同期画像データ処理回路１２へのＣＬＫ２供給を開始する。ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は、ＤＭＡ＿ＳＴがアクティブとなり、ＣＬＫ２供給も開始されたことにより動作可能となり、入力される画像データを処理し、１ページ分のＤＭＡデータ出力を行う。１ページ分のデータ出力を終えると、ＤＭＡ制御回路１４はＤＭＡ＿ＳＴを非アクティブとし、画像データ処理を終了させる。これにより、ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は動作を停止させる。
【解決手段】画像データ処理の際は、まずＤＭＡ制御回路１４がＤＭＡ＿ＳＴをアクティブとし、ＤＭＡ＿ＳＴを受けたＣＬＫ制御回路１１がＣＬＫ２同期画像データ処理回路１２へのＣＬＫ２供給を開始する。ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は、ＤＭＡ＿ＳＴがアクティブとなり、ＣＬＫ２供給も開始されたことにより動作可能となり、入力される画像データを処理し、１ページ分のＤＭＡデータ出力を行う。１ページ分のデータ出力を終えると、ＤＭＡ制御回路１４はＤＭＡ＿ＳＴを非アクティブとし、画像データ処理を終了させる。これにより、ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は動作を停止させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ページ間の画像データ処理を行っていない間に動作クロックの供給を停止する画像処理装置に関する。
【背景技術】
【０００２】
従来、画像処理装置は、複数のモジュールを持っており、各モジュール内の画像処理回路に動作クロックが供給されている。一般的に、機能的に使用しないモジュールへの不使用な動作クロックの供給を停止することで消費電力の削減が行われていることが知られている。
【０００３】
図１２は、従来のクロック停止可能な画像処理装置のブロック図であり、図１３は、図１２で示す画像処理装置で使用されるＣＬＫ制御回路の構成例を示すブロック図である。図１３に示す回路は、ラッチ回路５及び論理積回路６によって構成された既知のクロックゲーティング回路である。本回路では、クロックイネーブル信号（ＣＬＫ＿ＯＮ）を用いて常時動作する基準クロック（ＢＡＳＥ＿ＣＬＫ）に対するゲーティングを行い、ＣＬＫ＿ＯＮがアクティブ（Ｈｉ）になると、ＣＬＫ２へＢＡＳＥ＿ＣＬＫを通過させ、ＣＬＫ＿ＯＮが非アクティブ（Ｌｏ）になると、ＢＡＳＥ＿ＣＬＫは遮断され、ＣＬＫ２は停止（Ｌｏ固定）する。
【０００４】
図１２に示す画像処理装置は、図１３のＣＬＫ制御回路１と、ＣＬＫ２に同期して入力される画像データを処理するＣＬＫ２同期画像データ処理回路２と、ＣＬＫ２同期画像データ処理回路２から出力される画像データをＣＬＫ１に同期化しＤＭＡ（Direct Memory Access）データ出力を行うＣＬＫ１同期画像データ処理回路３と、ページ毎にＤＭＡ起動信号（ＤＭＡ＿ＳＴ）を生成しＣＬＫ１同期画像データ処理回路３及びＣＬＫ２同期画像データ処理回路２に伝えることができるＣＬＫ１同期ＤＭＡ制御回路４とを備える。
【０００５】
ＣＬＫ＿ＯＮは本画像処理部の機能が不要と判断されたときにＣＬＫ２を停止させるために外部から与えられる信号であり、ページ毎の制御はなされない。ＣＬＫ１はＤＭＡ制御回路４の動作クロックであり、停止できないクロックである。ＣＬＫ２同期画像データ処理回路図２及びＣＬＫ１同期画像データ処理回路３は、ＣＬＫ１同期ＤＭＡ制御回路４から伝えられるＤＭＡ＿ＳＴを検知して、ＤＭＡ＿ＳＴがアクティブ（Ｈｉ）時に画像データ処理を行う回路である。画像処理部の機能が不要な場合は、ＣＬＫ＿ＯＮをアクティブ（Ｈｉ）とすることで、ＣＬＫ２を停止させ消費電力の削減を行うことができる。
【０００６】
図１４は、従来の画像処理装置の動作を示すタイムチャートである。本タイムチャートは２ページ分の画像を処理する場合の一例である。Ｔ２期間に１ページ目の画像データ処理、Ｔ４期間に２ページ目の画像データ処理を行っており、Ｔ６期間では機能が不使用となったためＣＬＫ＿ＯＮをアクティブ（Ｈｉ）とし、ＣＬＫ２を停止させている。
【特許文献１】特開２００１−１８４２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の方法では、複数ページの画像処理を行う場合に、ページ間もＣＬＫ２は動作を続けており、モジュールを使用しなくなるまではＣＬＫ２は停止しない。このため、ページ間の画像処理が停止している期間であっても、画像処理回路に供給される動作クロックが動作するため、この期間は無駄な電力を消費するという問題点を有していた。
【０００８】
本発明は斯かる事情に鑑みてなされたものであり、動作クロックの供給制御を行い、各ページ間の画像データ処理を行っていない期間に、画像処理回路に供給される動作クロックを停止させることで、さらなる消費電力の削減を可能とする画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る画像処理装置は、動作クロックが供給され、該動作クロックに同期して入力される画像データを処理する画像処理回路を備えた画像処理装置において、前記画像処理回路による画像データの処理の開始及び停止を頁単位で制御する制御信号を生成する制御手段と、該制御手段にて生成される制御信号に基づき前記画像処理回路にて頁間の処理が行われていない期間を検知する検知手段と、該検知手段が前記期間を検知した場合、前記画像処理回路への動作クロックの供給を停止する手段とを備えることを特徴とする。
【００１０】
本発明にあっては、頁間の処理が行われていない期間を検知して、画像処理回路への動作クロックの供給を停止させることにより、画像処理回路にて画像データの処理が行われていない間、画像処理装置への電力供給を抑えることができるため、消費電力が削減される。
【００１１】
本発明に係る画像処理装置は、ＤＭＡ転送方式により外部の記憶部から転送される画像データが前記画像処理回路に入力されるように構成してあり、前記制御信号を、前記画像データの転送を指示するＤＭＡ起動信号としてあることを特徴とする。
【００１２】
本発明にあっては、メモリやレジスタなどの記憶部に記憶された画像データを画像処理装置内に転送する際に用いるＤＭＡ起動信号により、頁間の画像処理が行われていない期間が検知される。
【００１３】
本発明に係る画像処理装置は、前記画像処理回路を初期化するソフトリセット信号を生成し、生成したソフトリセット信号を前記画像処理回路へ送出する手段を更に備え、該手段が前記ソフトリセット信号を前記画像処理回路へ送出している間、前記画像処理回路へ動作クロックを供給するようにしてあることを特徴とする。
【００１４】
画像処理回路をソフトリセットにより初期化する場合、通常は動作クロックが必要となる。本願発明では、頁間の処理が行われていない期間に動作クロックの供給を停止する構成としていが、ソフトリセット信号を画像処理回路へ送出している間、動作クロックを供給することにより、頁間においてもソフトリセットが可能となる。
【００１５】
本発明に係る画像処理装置は、前記画像処理回路の動作期間を、前記制御信号及び前記ソフトリセット信号の論理和により実現してあることを特徴とする。
【００１６】
本発明にあっては、画像処理回路の動作期間は、この画像処理回路に動作クロックを供給することができる制御信号及びソフトリセットの論理和で定まる期間となる。
【００１７】
本発明に係る画像処理装置は、前記制御信号から予め定められたクロック分だけ遅延した遅延制御信号を生成し、生成した遅延制御信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする。
【００１８】
本発明にあっては、画像処理に必要な主走査幅、副走査幅などの処理設定を、画像処理の開始前にレジスタなどからダウンロードすることができ、正常な画像処理を行うことができる。
【００１９】
本発明に係る画像処理装置は、前記制御信号及び前記遅延制御信号の論理積を示す信号を生成し、生成した信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする。
【００２０】
本発明にあっては、画像処理回路は、画像処理期間の経過後に画像データの処理結果をレジスタなどにアップロードすることができる。
【発明の効果】
【００２１】
本発明による場合は、頁間の処理が行われていない期間を検知して、画像処理回路への動作クロックの供給を停止させる。そのため、画像処理回路にて画像データの処理が行われていない間、画像処理装置への電力供給を抑えることができ、頁間においても動作クロックの供給を行う従来の回路構成と比較して消費電力を削減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、以下の説明では、全ての信号は、Ｈｉアクティブの信号として説明する。
実施の形態１．
図１は、実施の形態１に係る画像処理装置の構成例を示すブロック図である。図１に示す画像処理装置は、ＣＬＫ２を生成しＣＬＫ２同期画像データ処理回路１２へ伝えることができるＣＬＫ制御回路１１と、ＣＬＫ１に同期してページ毎のＤＭＡ起動信号（ＤＭＡ＿ＳＴ）を生成しＣＬＫ２同期画像データ処理回路１２とＣＬＫ１同期画像データ処理回路１３に伝えることができるＤＭＡ制御回路１４と、ＣＬＫ２に同期して入力される画像データをＤＭＡ＿ＳＴがアクティブの期間に画像データ処理を行いＣＬＫ１同期画像データ処理回路１３へ伝えることができるＣＬＫ２同期画像データ処理回路１２と、ＤＭＡ＿ＳＴがアクティブの期間にＣＬＫ２同期画像データ処理回路から出力される画像データをＣＬＫ１に同期化させＤＭＡデータ出力を行うことができるＣＬＫ１同期画像データ処理回路１３とを備える。
【００２３】
図２は、図１に記載のＣＬＫ制御回路１１の構成例を示すブロック図である。ＣＬＫ制御回路１１は、ラッチ回路２１と論理積回路２２とにより構成される。図２では、入力されるＤＭＡ＿ＳＴにより常時動作する基準クロック（ＢＡＳＥ＿ＣＬＫ）がゲーティングされ、ＤＭＡ＿ＳＴがアクティブの期間だけＣＬＫ２へＢＡＳＥ＿ＣＬＫを通過させる。ＤＭＡ＿ＳＴが非アクティブとなればＣＬＫ２は停止（Ｌｏ固定）となる。
【００２４】
図１において、画像データ処理の際は、まずＤＭＡ制御回路１４がＤＭＡ＿ＳＴをアクティブとし、ＤＭＡ＿ＳＴを受けたＣＬＫ制御回路１１がＣＬＫ２同期画像データ処理回路１２へのＣＬＫ２供給を開始する。ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は、ＤＭＡ＿ＳＴがアクティブとなり、ＣＬＫ２供給も開始されたことにより動作可能となり、入力される画像データを処理し、１ページ分のＤＭＡデータ出力を行う。
【００２５】
１ページ分のデータ出力を終えると、ＤＭＡ制御回路１４はＤＭＡ＿ＳＴを非アクティブとし、画像データ処理を終了させる。これにより、ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は動作を停止させる。また、ＤＭＡ＿ＳＴの非アクティブ化により、ＣＬＫ制御回路１１は不使用となったＣＬＫ２を停止させるため消費電力を削減することができる。
なお、ここでは省略したが、図１記載の画像処理装置の機能が完全に不使用になった場合は、ＣＬＫ１も停止できるような構成にしても良い。
【００２６】
図３は、実施の形態１に係る画像処理装置の動作を示すタイムチャートである。ＤＭＡ＿ＳＴがアクティブとなっているＴ２およびＴ４の期間はＣＬＫ２が供給されているが、ＤＭＡ＿ＳＴが非アクティブとなるＴ１、Ｔ３、Ｔ５の期間はページ間であってもＣＬＫ２が停止することで、図１２の従来回路に比べて消費電力を削減できることが分かる。
【００２７】
実施の形態２．
ページ間においてソフトリセットを実現しようとする場合、ソフトリセットは外部入力のハードリセットとは異なり、通常はＣＬＫ動作を必要とする。実施の形態１で示した画像処理装置では、ページ間でＣＬＫ２が停止するため、ページ間にソフトリセットを実行することができない。
そこで、本実施の形態ではページ間のソフトリセットを実現するための構成について説明する。
【００２８】
図４は、実施の形態２に係る画像処理装置の構成例を示すブロック図である。図４に示す画像処理装置は、ＤＭＡ制御回路３４で生成されたソフトリセット（ＳＯＦＴ＿ＲＳＴ）信号を、ＳＯＦＴ＿ＲＳＴ信号のアクティブ期間もＣＬＫ２を動作させることのできるＣＬＫ制御回路３１と、ＣＬＫ２の立ち上がりエッジでＳＯＦＴ＿ＲＳＴがアクティブのときにソフトリセットが実行されるＣＬＫ２同期画像データ処理回路３２と、ＣＬＫ１の立ち上がりエッジでＳＯＦＴ＿ＲＳＴがアクティブのときにソフトリセットが実行されるＣＬＫ１同期画像データ処理回路３３とへ伝えることで、ページ間でも画像データ処理回路のソフトリセットを実現する。
なお、画像データ処理フローは図１と同様であるため、その説明を省略する。
【００２９】
図５は、図４に記載のＣＬＫ制御回路３１の構成例を示すブロック図である。ＣＬＫ制御回路３１は、ラッチ回路４１及び論理積回路４２により構成されるＣＬＫゲーティング回路と、ＳＯＦＴ＿ＲＳＴとＤＭＡ＿ＳＴとの論理和を出力する論理和回路４３とによって構成される。論理積回路４２の出力（ＣＬＫ＿ＥＮ＿ＩＮ）をＣＬＫゲーティングに用いることで、ＳＯＦＴ＿ＲＳＴまたはＤＭＡ＿ＳＴがアクティブの期間はＣＬＫ２にＢＡＳＥ＿ＣＬＫを通過させることができる。
【００３０】
図６は、実施の形態２に係る画像処理装置の動作を示すタイムチャートである。ＤＭＡ＿ＳＴがアクティブとなるＴ４期間に加え、ＳＯＦＴ＿ＲＳＴがアクティブとなるＴ２期間もＣＬＫ２が動作することで、ページ間であっても画像データ処理回路のソフトリセットが実行できることが分かる。
【００３１】
実施の形態３．
上述した画像データ処理回路はＤＭＡ起動信号がアクティブとなることで、画像データ処理を開始するが、画像データ処理のための画像の主走査幅、副走査幅などの画像データ処理設定を画像データ処理開始前にレジスタ部からダウンロードしておく必要がある場合は、ＤＭＡ起動信号がアクティブとなってから動作クロックが供給される構成では、画像データ処理設定のダウンロードが間に合わず、正常に画像データ処理が行えない可能性がある。
そこで、本実施では画像処理開始前に画像データ処理設定をレジスタ部からダウンロードするための構成について説明する。
【００３２】
図７は、実施の形態３に係る画像処理装置の構成例を示すブロック図である。図７に示す画像処理装置は、ＤＭＡ＿ＳＴを生成し、ＣＬＫ制御回路５１へ伝えることができるＤＭＡ制御回路５４と、ＤＭＡ＿ＳＴによりＣＬＫ２の動作期間を制御することができ、ＤＭＡ＿ＳＴを遅延させた遅延信号（ＤＭＡ＿ＳＴ＿ＳＦＴ）を生成し、ＣＬＫ２同期画像データ処理回路５２とＣＬＫ１同期画像データ処理回路５３へ伝えることができるＣＬＫ制御回路５１と、ＣＬＫ２動作中にレジスタ部５５より画像データ処理設定（ＤＭＡ＿Ｄ２）をダウンロードすることができ、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなってからＣＬＫ２に同期して入力される画像データを処理することができるＣＬＫ２同期画像データ処理回路５２と、ＣＬＫ１が動作中にレジスタ部５５より画像データ処理設定（ＤＭＡ＿Ｄ１）をダウンロードすることができ、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなってからＣＬＫ２同期画像データ処理回路５２から出力される画像データをＣＬＫ１に同期化してＤＭＡデータ出力することができるＣＬＫ１同期画像データ処理回路５３とを備える。
【００３３】
通常、ＤＭＡ起動信号（ＤＭＡ＿ＳＴ）がアクティブとなる前に、レジスタ部５５では画像データ処理設定が準備されており、クロックが動作していれば画像データ処理回路は本設定をダウンロード可能である。よって、常時動作しているＣＬＫ１により動作するＣＬＫ１同期画像データ処理回路５３は、ＤＭＡ＿ＳＴがアクティブとなる前にレジスタ部５５よりＤＭＡ＿Ｄ１をダウンロード可能である。
【００３４】
また、ＣＬＫ２をＤＭＡ＿ＳＴにより制御し、ＤＭＡ＿ＳＴをＣＬＫ制御回路５１で遅延させたＤＭＡ＿ＳＴ＿ＳＦＴをＣＬＫ２同期画像データ処理回路５２へ伝えることで、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなる前にＣＬＫ２が動作を開始するため、この期間にＣＬＫ２同期画像データ処理回路５２はレジスタ部５５よりＤＭＡ＿Ｄ２をダウンロードすることができる。
【００３５】
図８は、ＣＬＫ制御回路５１の構成例を示すブロック図である。ＣＬＫ制御回路５１は、ラッチ回路６１及び論理積回路６２により構成されるＣＬＫゲーティング回路と、遅延回路６３とにより構成される。遅延回路６３では予め設定されている期間だけＤＭＡ＿ＳＴを遅延させ、ＤＭＡ＿ＳＴ＿ＳＦＴ信号を生成することができる。
【００３６】
図９は、実施の形態３に係る画像処理装置の動作を示すタイムチャートである。実施の形態３に係る画像処理装置では、ＤＭＡ＿ＳＴがアクティブとなってからＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなるまでのＴ２期間はＣＬＫ２が動作していることから、この期間に画像データ処理設定をレジスタ部よりダウンロード可能である。
【００３７】
実施の形態４．
本実施の形態では、ＤＭＡ起動信号を非アクティブにしてから画像データ処理結果をレジスタ部５５にアップロードする構成について説明する。なお、画像処理装置の回路構成は図７と同様であるため、個々の回路の説明を省略する。
【００３８】
図１０は、本実施の形態に係る画像処理装置が備えるＣＬＫ制御回路の構成例を示すブロック図である。図１０に示すＣＬＫ制御回路は、ラッチ回路７１及び論理積回路７２により構成されるＣＬＫゲーティング回路と、ＤＭＡ＿ＳＴを予め設定された期間だけ遅延させた遅延信号（ＤＭＡ＿ＳＴ＿ＤＬＹ）を生成し、論理積回路７４及び論理和回路７５とへ伝えることができる遅延回路７３と、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理積（ＤＭＡ＿ＳＴ＿ＳＦＴ）を出力することができる論理積回路７４と、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理和（ＣＬＫＥＮ＿ＩＮ）をＣＬＫゲーティング回路へ伝えることができる論理和回路７５とで構成される。
【００３９】
論理積回路７４では、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理積を取るため、ＤＭＡ＿ＳＴ＿ＳＦＴはＤＭＡ＿ＳＴより設定分だけ遅れてアクティブとなり、非アクティブとなるタイミングはＤＭＡ＿ＳＴと同じである。
【００４０】
また、論理和回路７５ではＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＳＦＴの論理和を取るため、ＣＬＫ＿ＥＮ＿ＩＮのアクティブ化のタイミングはＤＭＡ＿ＳＴ＿ＳＦＴより設定分だけ早くなる。このため、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなる前にＣＬＫ２が動作を開始し、レジスタ部５５からの画像データ処理設定のダウンロード期間ができる。
【００４１】
さらに、ＣＬＫ＿ＥＮ＿ＩＮの非アクティブ化のタイミングは、ＤＭＡ＿ＳＴ＿ＳＦＴより設定分だけ遅くなるため、ＤＭＡ＿ＳＴ＿ＳＦＴが非アクティブとなった後に、レジスタ部５５へ画像データの処理結果をアップロードする期間も確保することが可能となる。
【００４２】
図１１は、本実施の形態に係る画像処理装置の動作を示すタイムチャートである。本実施の形態では、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなるＴ３期間に画像データ処理を行うが、Ｔ３期間の前後のＤＭＡ＿ＳＴ＿ＳＦＴが非アクティブでＣＬＫ＿ＥＮ＿ＩＮがアクティブのＴ２、Ｔ４期間に、レジスタ部からの画像データ処理設定のダウンロード、レジスタ部への画像データ処理結果のアップロードが可能である。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１に係る画像処理装置の構成例を示すブロック図である。
【図２】図１に記載のＣＬＫ制御回路の構成例を示すブロック図である。
【図３】実施の形態１に係る画像処理装置の動作を示すタイムチャートである。
【図４】実施の形態２に係る画像処理装置の構成例を示すブロック図である。
【図５】図４に記載のＣＬＫ制御回路の構成例を示すブロック図である。
【図６】実施の形態２に係る画像処理装置の動作を示すタイムチャートである。
【図７】実施の形態３に係る画像処理装置の構成例を示すブロック図である。
【図８】ＣＬＫ制御回路の構成例を示すブロック図である。
【図９】実施の形態３に係る画像処理装置の動作を示すタイムチャートである。
【図１０】本実施の形態に係る画像処理装置が備えるＣＬＫ制御回路の構成例を示すブロック図である。
【図１１】本実施の形態に係る画像処理装置の動作を示すタイムチャートである。
【図１２】従来のクロック停止可能な画像処理装置のブロック図である。
【図１３】図１２で示す画像処理装置で使用されるＣＬＫ制御回路の構成例を示すブロック図である。
【図１４】従来の画像処理装置の動作を示すタイムチャートである。
【符号の説明】
【００４４】
１１，３１，５１ ＣＬＫ制御回路
１２，３２，５２ ＣＬＫ２同期画像データ処理回路
１３，３３，５３ ＣＬＫ１同期画像データ処理回路
１４，３４，５４ ＤＭＡ制御回路
２１，４１，６１，７１ ラッチ回路
２２，４２，６２，７２ 論理積回路
４３ 論理和回路
５５ レジスタ部
６３，７３ 遅延回路
７４ 論理積回路
７５ 論理和回路
【技術分野】
【０００１】
本発明は、ページ間の画像データ処理を行っていない間に動作クロックの供給を停止する画像処理装置に関する。
【背景技術】
【０００２】
従来、画像処理装置は、複数のモジュールを持っており、各モジュール内の画像処理回路に動作クロックが供給されている。一般的に、機能的に使用しないモジュールへの不使用な動作クロックの供給を停止することで消費電力の削減が行われていることが知られている。
【０００３】
図１２は、従来のクロック停止可能な画像処理装置のブロック図であり、図１３は、図１２で示す画像処理装置で使用されるＣＬＫ制御回路の構成例を示すブロック図である。図１３に示す回路は、ラッチ回路５及び論理積回路６によって構成された既知のクロックゲーティング回路である。本回路では、クロックイネーブル信号（ＣＬＫ＿ＯＮ）を用いて常時動作する基準クロック（ＢＡＳＥ＿ＣＬＫ）に対するゲーティングを行い、ＣＬＫ＿ＯＮがアクティブ（Ｈｉ）になると、ＣＬＫ２へＢＡＳＥ＿ＣＬＫを通過させ、ＣＬＫ＿ＯＮが非アクティブ（Ｌｏ）になると、ＢＡＳＥ＿ＣＬＫは遮断され、ＣＬＫ２は停止（Ｌｏ固定）する。
【０００４】
図１２に示す画像処理装置は、図１３のＣＬＫ制御回路１と、ＣＬＫ２に同期して入力される画像データを処理するＣＬＫ２同期画像データ処理回路２と、ＣＬＫ２同期画像データ処理回路２から出力される画像データをＣＬＫ１に同期化しＤＭＡ（Direct Memory Access）データ出力を行うＣＬＫ１同期画像データ処理回路３と、ページ毎にＤＭＡ起動信号（ＤＭＡ＿ＳＴ）を生成しＣＬＫ１同期画像データ処理回路３及びＣＬＫ２同期画像データ処理回路２に伝えることができるＣＬＫ１同期ＤＭＡ制御回路４とを備える。
【０００５】
ＣＬＫ＿ＯＮは本画像処理部の機能が不要と判断されたときにＣＬＫ２を停止させるために外部から与えられる信号であり、ページ毎の制御はなされない。ＣＬＫ１はＤＭＡ制御回路４の動作クロックであり、停止できないクロックである。ＣＬＫ２同期画像データ処理回路図２及びＣＬＫ１同期画像データ処理回路３は、ＣＬＫ１同期ＤＭＡ制御回路４から伝えられるＤＭＡ＿ＳＴを検知して、ＤＭＡ＿ＳＴがアクティブ（Ｈｉ）時に画像データ処理を行う回路である。画像処理部の機能が不要な場合は、ＣＬＫ＿ＯＮをアクティブ（Ｈｉ）とすることで、ＣＬＫ２を停止させ消費電力の削減を行うことができる。
【０００６】
図１４は、従来の画像処理装置の動作を示すタイムチャートである。本タイムチャートは２ページ分の画像を処理する場合の一例である。Ｔ２期間に１ページ目の画像データ処理、Ｔ４期間に２ページ目の画像データ処理を行っており、Ｔ６期間では機能が不使用となったためＣＬＫ＿ＯＮをアクティブ（Ｈｉ）とし、ＣＬＫ２を停止させている。
【特許文献１】特開２００１−１８４２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の方法では、複数ページの画像処理を行う場合に、ページ間もＣＬＫ２は動作を続けており、モジュールを使用しなくなるまではＣＬＫ２は停止しない。このため、ページ間の画像処理が停止している期間であっても、画像処理回路に供給される動作クロックが動作するため、この期間は無駄な電力を消費するという問題点を有していた。
【０００８】
本発明は斯かる事情に鑑みてなされたものであり、動作クロックの供給制御を行い、各ページ間の画像データ処理を行っていない期間に、画像処理回路に供給される動作クロックを停止させることで、さらなる消費電力の削減を可能とする画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る画像処理装置は、動作クロックが供給され、該動作クロックに同期して入力される画像データを処理する画像処理回路を備えた画像処理装置において、前記画像処理回路による画像データの処理の開始及び停止を頁単位で制御する制御信号を生成する制御手段と、該制御手段にて生成される制御信号に基づき前記画像処理回路にて頁間の処理が行われていない期間を検知する検知手段と、該検知手段が前記期間を検知した場合、前記画像処理回路への動作クロックの供給を停止する手段とを備えることを特徴とする。
【００１０】
本発明にあっては、頁間の処理が行われていない期間を検知して、画像処理回路への動作クロックの供給を停止させることにより、画像処理回路にて画像データの処理が行われていない間、画像処理装置への電力供給を抑えることができるため、消費電力が削減される。
【００１１】
本発明に係る画像処理装置は、ＤＭＡ転送方式により外部の記憶部から転送される画像データが前記画像処理回路に入力されるように構成してあり、前記制御信号を、前記画像データの転送を指示するＤＭＡ起動信号としてあることを特徴とする。
【００１２】
本発明にあっては、メモリやレジスタなどの記憶部に記憶された画像データを画像処理装置内に転送する際に用いるＤＭＡ起動信号により、頁間の画像処理が行われていない期間が検知される。
【００１３】
本発明に係る画像処理装置は、前記画像処理回路を初期化するソフトリセット信号を生成し、生成したソフトリセット信号を前記画像処理回路へ送出する手段を更に備え、該手段が前記ソフトリセット信号を前記画像処理回路へ送出している間、前記画像処理回路へ動作クロックを供給するようにしてあることを特徴とする。
【００１４】
画像処理回路をソフトリセットにより初期化する場合、通常は動作クロックが必要となる。本願発明では、頁間の処理が行われていない期間に動作クロックの供給を停止する構成としていが、ソフトリセット信号を画像処理回路へ送出している間、動作クロックを供給することにより、頁間においてもソフトリセットが可能となる。
【００１５】
本発明に係る画像処理装置は、前記画像処理回路の動作期間を、前記制御信号及び前記ソフトリセット信号の論理和により実現してあることを特徴とする。
【００１６】
本発明にあっては、画像処理回路の動作期間は、この画像処理回路に動作クロックを供給することができる制御信号及びソフトリセットの論理和で定まる期間となる。
【００１７】
本発明に係る画像処理装置は、前記制御信号から予め定められたクロック分だけ遅延した遅延制御信号を生成し、生成した遅延制御信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする。
【００１８】
本発明にあっては、画像処理に必要な主走査幅、副走査幅などの処理設定を、画像処理の開始前にレジスタなどからダウンロードすることができ、正常な画像処理を行うことができる。
【００１９】
本発明に係る画像処理装置は、前記制御信号及び前記遅延制御信号の論理積を示す信号を生成し、生成した信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする。
【００２０】
本発明にあっては、画像処理回路は、画像処理期間の経過後に画像データの処理結果をレジスタなどにアップロードすることができる。
【発明の効果】
【００２１】
本発明による場合は、頁間の処理が行われていない期間を検知して、画像処理回路への動作クロックの供給を停止させる。そのため、画像処理回路にて画像データの処理が行われていない間、画像処理装置への電力供給を抑えることができ、頁間においても動作クロックの供給を行う従来の回路構成と比較して消費電力を削減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、以下の説明では、全ての信号は、Ｈｉアクティブの信号として説明する。
実施の形態１．
図１は、実施の形態１に係る画像処理装置の構成例を示すブロック図である。図１に示す画像処理装置は、ＣＬＫ２を生成しＣＬＫ２同期画像データ処理回路１２へ伝えることができるＣＬＫ制御回路１１と、ＣＬＫ１に同期してページ毎のＤＭＡ起動信号（ＤＭＡ＿ＳＴ）を生成しＣＬＫ２同期画像データ処理回路１２とＣＬＫ１同期画像データ処理回路１３に伝えることができるＤＭＡ制御回路１４と、ＣＬＫ２に同期して入力される画像データをＤＭＡ＿ＳＴがアクティブの期間に画像データ処理を行いＣＬＫ１同期画像データ処理回路１３へ伝えることができるＣＬＫ２同期画像データ処理回路１２と、ＤＭＡ＿ＳＴがアクティブの期間にＣＬＫ２同期画像データ処理回路から出力される画像データをＣＬＫ１に同期化させＤＭＡデータ出力を行うことができるＣＬＫ１同期画像データ処理回路１３とを備える。
【００２３】
図２は、図１に記載のＣＬＫ制御回路１１の構成例を示すブロック図である。ＣＬＫ制御回路１１は、ラッチ回路２１と論理積回路２２とにより構成される。図２では、入力されるＤＭＡ＿ＳＴにより常時動作する基準クロック（ＢＡＳＥ＿ＣＬＫ）がゲーティングされ、ＤＭＡ＿ＳＴがアクティブの期間だけＣＬＫ２へＢＡＳＥ＿ＣＬＫを通過させる。ＤＭＡ＿ＳＴが非アクティブとなればＣＬＫ２は停止（Ｌｏ固定）となる。
【００２４】
図１において、画像データ処理の際は、まずＤＭＡ制御回路１４がＤＭＡ＿ＳＴをアクティブとし、ＤＭＡ＿ＳＴを受けたＣＬＫ制御回路１１がＣＬＫ２同期画像データ処理回路１２へのＣＬＫ２供給を開始する。ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は、ＤＭＡ＿ＳＴがアクティブとなり、ＣＬＫ２供給も開始されたことにより動作可能となり、入力される画像データを処理し、１ページ分のＤＭＡデータ出力を行う。
【００２５】
１ページ分のデータ出力を終えると、ＤＭＡ制御回路１４はＤＭＡ＿ＳＴを非アクティブとし、画像データ処理を終了させる。これにより、ＣＬＫ２同期画像データ処理回路１２およびＣＬＫ１同期画像データ処理回路１３は動作を停止させる。また、ＤＭＡ＿ＳＴの非アクティブ化により、ＣＬＫ制御回路１１は不使用となったＣＬＫ２を停止させるため消費電力を削減することができる。
なお、ここでは省略したが、図１記載の画像処理装置の機能が完全に不使用になった場合は、ＣＬＫ１も停止できるような構成にしても良い。
【００２６】
図３は、実施の形態１に係る画像処理装置の動作を示すタイムチャートである。ＤＭＡ＿ＳＴがアクティブとなっているＴ２およびＴ４の期間はＣＬＫ２が供給されているが、ＤＭＡ＿ＳＴが非アクティブとなるＴ１、Ｔ３、Ｔ５の期間はページ間であってもＣＬＫ２が停止することで、図１２の従来回路に比べて消費電力を削減できることが分かる。
【００２７】
実施の形態２．
ページ間においてソフトリセットを実現しようとする場合、ソフトリセットは外部入力のハードリセットとは異なり、通常はＣＬＫ動作を必要とする。実施の形態１で示した画像処理装置では、ページ間でＣＬＫ２が停止するため、ページ間にソフトリセットを実行することができない。
そこで、本実施の形態ではページ間のソフトリセットを実現するための構成について説明する。
【００２８】
図４は、実施の形態２に係る画像処理装置の構成例を示すブロック図である。図４に示す画像処理装置は、ＤＭＡ制御回路３４で生成されたソフトリセット（ＳＯＦＴ＿ＲＳＴ）信号を、ＳＯＦＴ＿ＲＳＴ信号のアクティブ期間もＣＬＫ２を動作させることのできるＣＬＫ制御回路３１と、ＣＬＫ２の立ち上がりエッジでＳＯＦＴ＿ＲＳＴがアクティブのときにソフトリセットが実行されるＣＬＫ２同期画像データ処理回路３２と、ＣＬＫ１の立ち上がりエッジでＳＯＦＴ＿ＲＳＴがアクティブのときにソフトリセットが実行されるＣＬＫ１同期画像データ処理回路３３とへ伝えることで、ページ間でも画像データ処理回路のソフトリセットを実現する。
なお、画像データ処理フローは図１と同様であるため、その説明を省略する。
【００２９】
図５は、図４に記載のＣＬＫ制御回路３１の構成例を示すブロック図である。ＣＬＫ制御回路３１は、ラッチ回路４１及び論理積回路４２により構成されるＣＬＫゲーティング回路と、ＳＯＦＴ＿ＲＳＴとＤＭＡ＿ＳＴとの論理和を出力する論理和回路４３とによって構成される。論理積回路４２の出力（ＣＬＫ＿ＥＮ＿ＩＮ）をＣＬＫゲーティングに用いることで、ＳＯＦＴ＿ＲＳＴまたはＤＭＡ＿ＳＴがアクティブの期間はＣＬＫ２にＢＡＳＥ＿ＣＬＫを通過させることができる。
【００３０】
図６は、実施の形態２に係る画像処理装置の動作を示すタイムチャートである。ＤＭＡ＿ＳＴがアクティブとなるＴ４期間に加え、ＳＯＦＴ＿ＲＳＴがアクティブとなるＴ２期間もＣＬＫ２が動作することで、ページ間であっても画像データ処理回路のソフトリセットが実行できることが分かる。
【００３１】
実施の形態３．
上述した画像データ処理回路はＤＭＡ起動信号がアクティブとなることで、画像データ処理を開始するが、画像データ処理のための画像の主走査幅、副走査幅などの画像データ処理設定を画像データ処理開始前にレジスタ部からダウンロードしておく必要がある場合は、ＤＭＡ起動信号がアクティブとなってから動作クロックが供給される構成では、画像データ処理設定のダウンロードが間に合わず、正常に画像データ処理が行えない可能性がある。
そこで、本実施では画像処理開始前に画像データ処理設定をレジスタ部からダウンロードするための構成について説明する。
【００３２】
図７は、実施の形態３に係る画像処理装置の構成例を示すブロック図である。図７に示す画像処理装置は、ＤＭＡ＿ＳＴを生成し、ＣＬＫ制御回路５１へ伝えることができるＤＭＡ制御回路５４と、ＤＭＡ＿ＳＴによりＣＬＫ２の動作期間を制御することができ、ＤＭＡ＿ＳＴを遅延させた遅延信号（ＤＭＡ＿ＳＴ＿ＳＦＴ）を生成し、ＣＬＫ２同期画像データ処理回路５２とＣＬＫ１同期画像データ処理回路５３へ伝えることができるＣＬＫ制御回路５１と、ＣＬＫ２動作中にレジスタ部５５より画像データ処理設定（ＤＭＡ＿Ｄ２）をダウンロードすることができ、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなってからＣＬＫ２に同期して入力される画像データを処理することができるＣＬＫ２同期画像データ処理回路５２と、ＣＬＫ１が動作中にレジスタ部５５より画像データ処理設定（ＤＭＡ＿Ｄ１）をダウンロードすることができ、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなってからＣＬＫ２同期画像データ処理回路５２から出力される画像データをＣＬＫ１に同期化してＤＭＡデータ出力することができるＣＬＫ１同期画像データ処理回路５３とを備える。
【００３３】
通常、ＤＭＡ起動信号（ＤＭＡ＿ＳＴ）がアクティブとなる前に、レジスタ部５５では画像データ処理設定が準備されており、クロックが動作していれば画像データ処理回路は本設定をダウンロード可能である。よって、常時動作しているＣＬＫ１により動作するＣＬＫ１同期画像データ処理回路５３は、ＤＭＡ＿ＳＴがアクティブとなる前にレジスタ部５５よりＤＭＡ＿Ｄ１をダウンロード可能である。
【００３４】
また、ＣＬＫ２をＤＭＡ＿ＳＴにより制御し、ＤＭＡ＿ＳＴをＣＬＫ制御回路５１で遅延させたＤＭＡ＿ＳＴ＿ＳＦＴをＣＬＫ２同期画像データ処理回路５２へ伝えることで、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなる前にＣＬＫ２が動作を開始するため、この期間にＣＬＫ２同期画像データ処理回路５２はレジスタ部５５よりＤＭＡ＿Ｄ２をダウンロードすることができる。
【００３５】
図８は、ＣＬＫ制御回路５１の構成例を示すブロック図である。ＣＬＫ制御回路５１は、ラッチ回路６１及び論理積回路６２により構成されるＣＬＫゲーティング回路と、遅延回路６３とにより構成される。遅延回路６３では予め設定されている期間だけＤＭＡ＿ＳＴを遅延させ、ＤＭＡ＿ＳＴ＿ＳＦＴ信号を生成することができる。
【００３６】
図９は、実施の形態３に係る画像処理装置の動作を示すタイムチャートである。実施の形態３に係る画像処理装置では、ＤＭＡ＿ＳＴがアクティブとなってからＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなるまでのＴ２期間はＣＬＫ２が動作していることから、この期間に画像データ処理設定をレジスタ部よりダウンロード可能である。
【００３７】
実施の形態４．
本実施の形態では、ＤＭＡ起動信号を非アクティブにしてから画像データ処理結果をレジスタ部５５にアップロードする構成について説明する。なお、画像処理装置の回路構成は図７と同様であるため、個々の回路の説明を省略する。
【００３８】
図１０は、本実施の形態に係る画像処理装置が備えるＣＬＫ制御回路の構成例を示すブロック図である。図１０に示すＣＬＫ制御回路は、ラッチ回路７１及び論理積回路７２により構成されるＣＬＫゲーティング回路と、ＤＭＡ＿ＳＴを予め設定された期間だけ遅延させた遅延信号（ＤＭＡ＿ＳＴ＿ＤＬＹ）を生成し、論理積回路７４及び論理和回路７５とへ伝えることができる遅延回路７３と、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理積（ＤＭＡ＿ＳＴ＿ＳＦＴ）を出力することができる論理積回路７４と、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理和（ＣＬＫＥＮ＿ＩＮ）をＣＬＫゲーティング回路へ伝えることができる論理和回路７５とで構成される。
【００３９】
論理積回路７４では、ＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＤＬＹの論理積を取るため、ＤＭＡ＿ＳＴ＿ＳＦＴはＤＭＡ＿ＳＴより設定分だけ遅れてアクティブとなり、非アクティブとなるタイミングはＤＭＡ＿ＳＴと同じである。
【００４０】
また、論理和回路７５ではＤＭＡ＿ＳＴ及びＤＭＡ＿ＳＴ＿ＳＦＴの論理和を取るため、ＣＬＫ＿ＥＮ＿ＩＮのアクティブ化のタイミングはＤＭＡ＿ＳＴ＿ＳＦＴより設定分だけ早くなる。このため、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなる前にＣＬＫ２が動作を開始し、レジスタ部５５からの画像データ処理設定のダウンロード期間ができる。
【００４１】
さらに、ＣＬＫ＿ＥＮ＿ＩＮの非アクティブ化のタイミングは、ＤＭＡ＿ＳＴ＿ＳＦＴより設定分だけ遅くなるため、ＤＭＡ＿ＳＴ＿ＳＦＴが非アクティブとなった後に、レジスタ部５５へ画像データの処理結果をアップロードする期間も確保することが可能となる。
【００４２】
図１１は、本実施の形態に係る画像処理装置の動作を示すタイムチャートである。本実施の形態では、ＤＭＡ＿ＳＴ＿ＳＦＴがアクティブとなるＴ３期間に画像データ処理を行うが、Ｔ３期間の前後のＤＭＡ＿ＳＴ＿ＳＦＴが非アクティブでＣＬＫ＿ＥＮ＿ＩＮがアクティブのＴ２、Ｔ４期間に、レジスタ部からの画像データ処理設定のダウンロード、レジスタ部への画像データ処理結果のアップロードが可能である。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１に係る画像処理装置の構成例を示すブロック図である。
【図２】図１に記載のＣＬＫ制御回路の構成例を示すブロック図である。
【図３】実施の形態１に係る画像処理装置の動作を示すタイムチャートである。
【図４】実施の形態２に係る画像処理装置の構成例を示すブロック図である。
【図５】図４に記載のＣＬＫ制御回路の構成例を示すブロック図である。
【図６】実施の形態２に係る画像処理装置の動作を示すタイムチャートである。
【図７】実施の形態３に係る画像処理装置の構成例を示すブロック図である。
【図８】ＣＬＫ制御回路の構成例を示すブロック図である。
【図９】実施の形態３に係る画像処理装置の動作を示すタイムチャートである。
【図１０】本実施の形態に係る画像処理装置が備えるＣＬＫ制御回路の構成例を示すブロック図である。
【図１１】本実施の形態に係る画像処理装置の動作を示すタイムチャートである。
【図１２】従来のクロック停止可能な画像処理装置のブロック図である。
【図１３】図１２で示す画像処理装置で使用されるＣＬＫ制御回路の構成例を示すブロック図である。
【図１４】従来の画像処理装置の動作を示すタイムチャートである。
【符号の説明】
【００４４】
１１，３１，５１ ＣＬＫ制御回路
１２，３２，５２ ＣＬＫ２同期画像データ処理回路
１３，３３，５３ ＣＬＫ１同期画像データ処理回路
１４，３４，５４ ＤＭＡ制御回路
２１，４１，６１，７１ ラッチ回路
２２，４２，６２，７２ 論理積回路
４３ 論理和回路
５５ レジスタ部
６３，７３ 遅延回路
７４ 論理積回路
７５ 論理和回路
【特許請求の範囲】
【請求項１】
動作クロックが供給され、該動作クロックに同期して入力される画像データを処理する画像処理回路を備えた画像処理装置において、
前記画像処理回路による画像データの処理の開始及び停止を頁単位で制御する制御信号を生成する制御手段と、該制御手段にて生成される制御信号に基づき前記画像処理回路にて頁間の処理が行われていない期間を検知する検知手段と、該検知手段が前記期間を検知した場合、前記画像処理回路への動作クロックの供給を停止する手段とを備えることを特徴とする画像処理装置。
【請求項２】
ＤＭＡ転送方式を用いて外部の記憶部から転送される画像データが前記画像処理回路に入力されるように構成してあり、前記制御信号を、前記画像データの転送を指示するＤＭＡ起動信号としてあることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記画像処理回路を初期化するソフトリセット信号を生成し、生成したソフトリセット信号を前記画像処理回路へ送出する手段を更に備え、該手段が前記ソフトリセット信号を前記画像処理回路へ送出している間、前記画像処理回路へ動作クロックを供給するようにしてあることを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記画像処理回路の動作期間を、前記制御信号及び前記ソフトリセット信号の論理和により実現してあることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記制御信号から予め定められたクロック分だけ遅延した遅延制御信号を生成し、生成した遅延制御信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記制御信号及び前記遅延制御信号の論理積を示す信号を生成し、生成した信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする請求項５に記載の画像処理装置。
【請求項１】
動作クロックが供給され、該動作クロックに同期して入力される画像データを処理する画像処理回路を備えた画像処理装置において、
前記画像処理回路による画像データの処理の開始及び停止を頁単位で制御する制御信号を生成する制御手段と、該制御手段にて生成される制御信号に基づき前記画像処理回路にて頁間の処理が行われていない期間を検知する検知手段と、該検知手段が前記期間を検知した場合、前記画像処理回路への動作クロックの供給を停止する手段とを備えることを特徴とする画像処理装置。
【請求項２】
ＤＭＡ転送方式を用いて外部の記憶部から転送される画像データが前記画像処理回路に入力されるように構成してあり、前記制御信号を、前記画像データの転送を指示するＤＭＡ起動信号としてあることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記画像処理回路を初期化するソフトリセット信号を生成し、生成したソフトリセット信号を前記画像処理回路へ送出する手段を更に備え、該手段が前記ソフトリセット信号を前記画像処理回路へ送出している間、前記画像処理回路へ動作クロックを供給するようにしてあることを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記画像処理回路の動作期間を、前記制御信号及び前記ソフトリセット信号の論理和により実現してあることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記制御信号から予め定められたクロック分だけ遅延した遅延制御信号を生成し、生成した遅延制御信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記制御信号及び前記遅延制御信号の論理積を示す信号を生成し、生成した信号を前記画像処理回路へ送出する手段を更に備えることを特徴とする請求項５に記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−３０１４２８（Ｐ２００９−３０１４２８Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５７０５５（Ｐ２００８−１５７０５５）
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１６日（２００８．６．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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