画像処理装置
【課題】画像処理ユニットとホスト処理ユニットの通信仕様の違いを吸収し、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供する。
【解決手段】 画像処理装置は、少なくとも一つの画像処理ユニット３と、ホスト処理ユニット１と、通信処理ユニット２とを有し、通信処理ユニット２は、ホスト処理ユニット１から画像処理ユニット３へ向けて発行するコマンドを送信するコマンド送信ユニット４と、上記コマンドに対し該コマンドを受けるごとに画像処理ユニット２からホスト処理ユニット１へ向けて返すレスポンスを受信するレスポンス受信ユニット５とを備える構成にした。
【解決手段】 画像処理装置は、少なくとも一つの画像処理ユニット３と、ホスト処理ユニット１と、通信処理ユニット２とを有し、通信処理ユニット２は、ホスト処理ユニット１から画像処理ユニット３へ向けて発行するコマンドを送信するコマンド送信ユニット４と、上記コマンドに対し該コマンドを受けるごとに画像処理ユニット２からホスト処理ユニット１へ向けて返すレスポンスを受信するレスポンス受信ユニット５とを備える構成にした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の画像データの処理を行う画像処理装置に関するものである。
【背景技術】
【０００２】
現在、画像データ処理を応用した画像処理装置は多種多様な分野で使用されており、製造分野では欠かすことができないものとなりつつある。また、画像処理装置は、多種多様であり、撮像対象、処理基準及び処理手法もそれぞれ多様である。
【０００３】
画像処理装置及びそこで使われる画像データ処理用回路基板の開発フローとしては、処理すべき対象とその処理基準を最初に決め、それに見合った画像処理手法の確立、それを実現するためのハードウェア並びにソフトウェアの設計、製造、テスト、導入といった順に開発を進めるのが一般的である。
【０００４】
この開発フローの中で特にハードウェアの部分は、撮像対象、処理基準、処理手法などが、明確化かつ最適化されていないと着手できないことが多い。最適化が不十分であると実現困難、あるいは実現するのに多大なコストがかかるという開発の根幹に関わる問題が発生することがある。また、明確化が不十分であると、ハードウェアの変更が必要になることがあるが、それには多大な労力がかかることが多い。
【０００５】
元来、ハードウェアは製造コストと比較してイニシャルコストの方が圧倒的に大きいため、再開発をすることはあまり現実的ではないものである。回路基板などのハードウェア製作では、プロセッサのパフォーマンス、メモリシステムの容量や速度、周辺回路構成などの基本的なハードウェア構成情報は確度の高いものにしておかなければならない。
【０００６】
それでも仕様変更などが発生した場合、ハードウェアの全面的な再開発までは至らずに一定の範囲内で仕様変更を吸収できるようにするために、ハードウェアの一部をＦＰＧＡ（Field Programmable Gate Array）及びＣＰＬＤ（Complex Programmable Logic Device）などのプログラマブルにハードウェアを構築できるロジックアレイを使用して実現する手法を採ることが多い。この手法により、ロジックアレイの有する容量の範囲でプログラマブルに任意の論理回路を実現することができる。
【０００７】
前述の理由により、ロジックアレイを使用して回路基板（以下、セル基板と呼ぶ）を製作することが一般的になっている。ただし、ロジックアレイの有する容量は有限であり、そのロジックアレイの有するボリュームが目的とする処理のボリュームより小さい場合、ロジックアレイを複数個使用することになる。年々処理が複雑化、かつ、高速化している状況では、むしろこのようなケースのほうが多くなってきている（非特許文献１参照）。このようなセル基板の製作方法は、コスト面、性能面、自由度の面でも優位性が高く、現在のセル基板の主流を占めている。
【０００８】
実施すべき画像処理の処理ボリュームが１枚の回路基板で収まりきれない場合は、複数のセル基板を組み合わせて所望の処理を実現する。複数のセル基板を組み合わせて、まとまった一連の処理を実現するハードウェア単位を画像処理ユニットと称する。
生産ライン上の画像検査システムのように複数台のラインカメラを撮像装置として用いるような場合、カメラ１台ごとに同じ画像処理を実施しなければならない。複数台のラインカメラからの画像の処理を１台の画像処理ユニットでシリアルに実行していたのでは処理タクトが膨大になる。そこで、ラインカメラの台数分の画像処理ユニットを用意し、パラレルに実行することで高速な画像処理が可能になる。
【０００９】
画像処理ユニットの並列度が増加すれば増加する程処理は高速になるが、出力される画像処理結果のデータ量も膨大になる。画像処理ユニットからの出力を収集し、データ解析を行うホスト処理ユニット（ワークステーション、デスクトップパソコンなど）は全ての画像処理ユニットから出力されてくる結果データを取りこぼさずに収集可能でなければならない。しかし、ＦＰＧＡやＣＰＬＤなどの高速ハードウェアを備えた画像処理ユニットのデータ出力能力と、ホスト処理ユニットのＣＰＵのソフトウェア処理能力には大きなギャップがあるため、複数の画像処理ユニットから出力されるデータを直接ホスト処理ユニットが受信させようとするとデータの取りこぼしが発生する恐れがある。
【００１０】
前記セル基板を用いた画像処理ユニットを生産ライン上の検査機に利用する場合、検査機のユーザ（例えば、生産ラインのオペレータ）は検査機のユーザインタフェースアプリケーションを介して検査機の操作を行う。ユーザインタフェースアプリケーションがインストールされている端末（例えば、ＰＣやワークステーションなど）をホスト処理ユニットと称する。ホスト処理ユニットは検査機の操作を行うためのコマンドを画像処理ユニットに発行する。また、ホスト処理ユニットは画像処理ユニットが行った処理結果をレスポンスとして受信する。
【００１１】
ホスト処理ユニットと画像処理ユニットの双方向通信を実現するためには、双方の通信フォーマットが一致していなければならない。しかし、汎用性を考慮して設計されている画像処理ユニットのセル基板に対し、ホスト処理ユニットの仕様は工場、検査対象、品種、バージョンなどに大きく依存し、また仕様変更の頻度も高い。ホスト処理ユニットの仕様変更に対し、画像処理ユニットの仕様にも変更を加えるのは開発コストが大きい。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】株式会社ソリトンシステムズ、”画像処理FPGAボード”、[online]、2007年、株式会社ソリトンシステムズ、［平成19年7月30日検索］、＜URL: http://www.soliton.co.jp/products/fpga_board/index.html＞
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、画像処理ユニットとホスト処理ユニットの通信仕様の違いを吸収し、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供することにある。
また、本発明の他の目的は、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理ユニットにおいて、処理の負荷に応じてハードウェアを新規に開発することなく、画像処理をフレキシブルに実現することできる画像処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１の発明に係る画像処理装置は、画像データの処理を行うための少なくとも一つの画像処理ユニットと、前記画像処理ユニットの動作を制御するためのコマンドを発行し、かつ前記画像処理ユニットからの応答を受信するためのホスト処理ユニットと、前記画像処理ユニットと前記ホスト処理ユニットとの間のコマンドのやり取りを制御する通信処理ユニットとを有し、前記画像データを用いる検査システムの画像処理装置であって、前記通信処理ユニットは、前記ホスト処理ユニットから前記画像処理ユニットへ向けて発行するコマンドを送信するコマンド送信ユニットと、前記コマンドに対し該コマンドを受けるごとに前記画像処理ユニットから前記ホスト処理ユニットへ向けて返すレスポンスを受信するレスポンス受信ユニットとを備えることを特徴とする。
【００１５】
請求項２の発明は、請求項１記載の画像処理装置において、前記画像処理ユニットは、マイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続するための接続手段及び外部信号入出力のための外部接続端子を具備すると共に、前記ロジックアレイに組み込まれるソフトウェアと前記マイクロプロセッサに組み込まれるソフトウェアとにより前記画像データを処理項目ごとに実行する複数のセル基板から構成され、前記複数のセル基板同士はそれぞれの前記外部接続端子を介して接続され、前記画像処理ユニットで行われる画像データの処理は、前記複数のセル基板により実行されることを特徴とする。
【００１６】
請求項３の発明は、請求項１または２記載の画像処理装置において、前記コマンド送信ユニットは、前記ホスト処理ユニットから送信されてきたコマンドを前記通信処理ユニットで検知するコマンド検知手段と、前記コマンド検知手段によって検知されたコマンドの内容を解析し、コマンド毎に前処理を行い、一時的に送信待ちコマンドとしてコマンドをバッファリングしておくコマンド解析手段と、前記送信待ちコマンドを前記画像処理ユニットに送信するコマンド送信手段とを備えることを特徴とする。
【００１７】
請求項４の発明は、請求項１または３記載の画像処理装置において、前記レスポンス受信ユニットは、前記画像処理ユニットから送信されたレスポンスを検知するレスポンス検知手段と、前記レスポンス検知手段によって検知されたレスポンスの内容を解析し、その解析データをＦＩＦＯ(First In First Out)に格納するレスポンス解析手段と、前記ＦＩＦＯに格納された解析データを前記ホスト処理システムに送信するレスポンス送信手段とを備えることを特徴とする。
【００１８】
請求項５の発明は、請求項３記載の画像処理装置において、前記通信処理ユニットは、前記コマンド送信手段が前記送信待ちコマンドを送信したのち送信完了フラグを立て、前記レスポンス受信手段によってレスポンスを受信した後に送信完了フラグを降ろすことによって、コマンドとレスポンスの一対一の同期を管理することを特徴とする。
【００１９】
請求項６の発明は、請求項１乃至５の何れか１項記載の画像処理装置において、前記レスポンス受信ユニットは、前記通信処理ユニットが前記画像処理ユニット内のレスポンス有無フラグを所定のタイマ周期で監視することで、前記画像処理ユニットからのレスポンスを検知することを特徴とする。
【００２０】
請求項７の発明は、請求項１乃至６の何れか１項記載の画像処理装置において、前記レスポンス受信ユニットは、前記画像処理ユニットから前記通信処理ユニットへの割込み要求からレスポンスを検知することを特徴とする。
【００２１】
請求項８の発明は、請求項１乃至７の何れか１項記載の画像処理装置において、前記コマンド送信ユニット及び前記レスポンス受信ユニットがそれぞれ独立したタイマによって駆動されることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、通信処理ユニットのコマンド送信ユニットおよびレスポンス受信ユニットによって画像処理ユニットとホスト処理ユニットの通信仕様の違いをある程度吸収することができる。
また、本発明によれば、コマンドやレスポンスなどのデータを一時記憶するバッファ機能を具備するため、画像処理ユニットよりホスト処理ユニットの方がデータの処理速度が遅くてもデータの処理速度を調整することができるから、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる。
また、本発明によれば、データを一時記憶するバッファ機能を具備するため、画像処理ユニットよりホスト処理ユニットの方がデータの処理速度が遅くてもデータの一時記憶機能がデータの処理速度を調整することができ、これにより、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウェアを新規に開発することなく、画像処理をフレキシブルに実現することできる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る画像処理装置の全体の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る通信処理ユニットのコマンド送信ユニット及びレスポンス受信ユニットのシステム構成を説明するためのブロック図である。
【図３】本発明の実施の形態１に係るパケットの模式図である。
【図４】本発明の実施の形態２に係るセル基板を示すブロック図である。
【発明を実施するための形態】
【００２４】
次に本発明にかかる実施の形態１について図１〜図３を参照して詳細に説明する。
本実施の形態１における画像処理装置は、図１に示すように、ホスト処理ユニット１、通信処理ユニット２、及び少なくとも一つの画像処理ユニット３を具備している。
通信処理ユニット２は、コマンド送信ユニット４のコマンド送信処理を実行するサブシステム（特許請求の範囲に記載したコマンド送信手段に相当する）と、レスポンス受信ユニット５のレスポンス受信処理を実行するサブシステムから構成されている。
【００２５】
画像処理ユニット３は、ホスト処理ユニット１からの画像処理開始コマンドを受けると、画像処理ユニット３に装着されているビジョンセンサ（例えばエリアカメラ、ラインカメラなど）の信号から画像データを取得し、所定の画像処理を加えて処理結果をレスポンスとしてホスト処理ユニット１に出力する。
【００２６】
本実施の形態１に係るコマンド及びレスポンスの送受信にはパケット通信という形式をとる。
ここで、パケットとは大きな情報を小さなデータに分割した際のデータ単位のことであり、それぞれのパケットには宛先情報、送信元情報、コマンド情報などの制御情報を含む。例えば、ホスト処理ユニット１から１０２４×１０２４画素の画像データを送信する場合、画像データを一度に送信してしまうと、通信開始時から通信終了までの間回線を占有することになり、他の制御コマンドを送ることができなくなる。そこで、１０２４×１の1次元のライン画像データに分割して画像処理システムに送信する。
【００２７】
図３にパケットの例を示す。ヘッダ部１５には宛先情報、送信元情報、コマンド情報、データ部のデータ長などの情報が含まれており、多くの場合、ヘッダ部のサイズは固定長である。
一方で、データ部１６には画像データや画像処理パラメータといった、個々のコマンド所定のデータが含まれており、多くの場合、データ部のサイズはコマンドやデータの種類によって可変である。また、コマンドの種類によってはヘッダだけで構成されるパケットもあり得る。
【００２８】
図２を用いて、本実施の形態１について説明する。
コマンド送信ユニット４は、コマンド検知処理を実行するコマンド検知サブシステム７（特許請求の範囲に記載したコマンド検知手段に相当する）と、コマンド解析処理を実行するコマンド解析サブシステム８（特許請求の範囲に記載したコマンド解析手段に相当する）と、コマンド送信処理を実行するコマンド送信サブシステム９（特許請求の範囲に記載したコマンド送信手段に相当する）とで構成される。
コマンド検知サブシステム７は、検知したコマンドパケットを一時格納しておくためのパケットバッファ７ａを有している。また、コマンド解析サブシステム８は、送信待ちパケットを一時格納しておくための送信待ちパケットバッファ８ａ、８ｂを有している。
ホスト処理ユニット１３から画像処理ユニット１４に向けて発行されたコマンドパケットはコマンド検知サブシステム７、コマンド解析サブシステム８、コマンド送信サブシステム９の順に処理が行われ、最終的に画像処理ユニット１４に送信される。
【００２９】
ホスト処理ユニット１３から画像処理ユニット１４へ向けて送信されたコマンドパケットは、まず、コマンド検知サブシステム７のパケットバッファ７ａに一時格納される。そしてコマンド解析サブシステム８に転送される。
コマンド解析サブシステム８では、コマンドパケットのヘッダ情報からコマンドコード、送信先画像処理ユニット１４、パケットサイズなどのパケット情報を読み取り、必要であればコマンド毎に所定の前処理を行う。この前処理によってホスト処理ユニット１３と画像処理ユニット１４のパケット仕様の違いを吸収する。その後、コマンド解析サブシステム８内の送信待ちパケットバッファ８ａに格納される。
【００３０】
コマンド解析サブシステム８内の送信待ちパケットバッファ８ａ、８ｂは２段階のパケットバッファから構成されている。ここで、ホスト処理ユニット１３に近い側のバッファ８ａをパケット入力バッファ、画像処理ユニット１４に近い方のバッファ８ｂをパケット出力バッファと呼ぶことにする。
コマンド解析サブシステム８で前処理されたパケットは、まず、パケット入力バッファ８ａに転送される。その後、パケット出力バッファ８ｂが空であればそのままパケット出力バッファ８ｂに転送され、パケット入力バッファ８ａには次のパケットが格納される。パケット主力バッファに格納されているパケットは、送信待ちパケットである。
コマンド送信サブシステム９は、一定タイマ周期毎にパケット出力バッファ８ｂの状態を監視し、パケット出力バッファ８ｂにパケットが格納されていればコマンド送信サブシステム９に転送しコマンド送信処理を実行する。
【００３１】
次に、レスポンス受信ユニット５について説明する。
レスポンス受信ユニット５は、レスポンス検知処理を実行するレスポンス検知サブシステム１０（特許請求の範囲に記載したレスポンス検知手段に相当する）と、レスポンス解析処理を実行するレスポンス解析サブシステム１１（特許請求の範囲に記載したレスポンス解析手段に相当する）と、レスポンス送信処理を実行するレスポンス実行サブシステム１２（特許請求の範囲に記載したレスポンス送信手段に相当する）から構成される。
レスポンス検知サブシステム１０は、検知されたパケットを一時格納しておくためのパケットバッファ１０ａを備える。レスポンス解析サブシステム１１は、受信レスポンスを大量に格納しておくことが可能なバッファ１１ａを備える。また、レスポンス送信サブシステム１２は、送信待ちレスポンスパケットを一時格納しておくためのパケットバッファ１２ａを備える。
【００３２】
ハードウェア処理が中心の画像処理ユニット１４の処理速度は、ソフトウェア処理が中心の通信処理ユニット６、ホスト処理ユニット１３と比較して格段に速い。レスポンス解析サブシステム内の大容量バッファは画像処理ユニットと通信処理ユニットの処理速度のギャップをある程度吸収し、レスポンスパケットのとりこぼしを防ぐ狙いがある。
【００３３】
レスポンス解析サブシステム１１内の大容量バッファ１１ａは、データキューとポインタキューで構成されている。キューとはＦＩＦＯ（First In First Out）のデータ構造である。パケット本体はデータキューに格納される。ポインタキューには、データキューに格納されたレスポンスパケットのスタートアドレスとエンドアドレスが順に格納されている。
データキューからパケットを読み出すときは、まず、ポインタキューからスタートアドレスとエンドアドレスを読み出してきて、その番地に従ってパケットの読み出しを行う。データキューとポインタキューを組み合わせることによって、コマンド解析サブシステム１１は、データサイズを意識せずに書込み・読出しを行うことができる。
【００３４】
レスポンス検知サブシステム１０は、画像処理ユニット１４から発行されたレスポンスパケットを検知し通信処理ユニット１４に取り込む。
レスポンス検知の方法としては、通信処理ユニット２が一定タイマ周期毎に画像処理ユニット１４のレスポンス有無フラグを監視する方法と、画像処理ユニット１４が通信処理ユニット２に向けて割込みメッセージを発行する方法の２つがある。ここでは、前者の方法を“ポーリング法”と呼び、後者の方法を“割込み法”と呼ぶことにする。
【００３５】
ポーリング法は、レスポンス検知サブシステム１０が一定タイマ周期毎に画像処理ユニット１４内のレスポンス有無フラグを監視し、レスポンス有りの場合にのみレスポンスパケットの転送を行う。ポーリング法は、システムへの組込みは容易であるが、レスポンスパケットがないときであっても、毎回レスポンス有無フラグへのアクセスを行わなければならないため、無駄が多い。
【００３６】
一方、割り込み法は、画像処理ユニット１４にレスポンスパケットが生成された時に、通信処理ユニット２に向けて「レスポンスパケット有り」の割込みメッセージを発行する。割り込みメッセージを受け取った通信処理ユニット２は、他の処理を行っている途中であっても一時処理を中断し、レスポンスパケットの取り込みを行う。
この方法はポーリング法と比較して処理の無駄は少ないが、割込み処理中にさらに割り込みメッセージを受け取った場合の処理（多重割込み）や、割込みによってそれまで行っていた処理を一時中断し、割込み処理後に中断していた処理に戻らなければならない（再入可能性の考慮）など、実装はやや煩雑になる。
【００３７】
レスポンス解析サブシステム１１では、レスポンスパケットのヘッダ情報からマンドコード、送信先画像処理ユニット２、パケットサイズなどのパケット情報を読み取り、必要であればコマンド毎に所定の前処理を行う。前処理後、レスポンスパケットは送信待ちパケットとして、データキューに格納される。
レスポンス送信サブシステム１２では、一定タイマ周期毎にポインタキューの状態を監視し、パケットキューにパケットが格納されていれば、レスポンスパケットをレスポンス送信サブシステム１２内のパケットバッファ１２ａに転送し、レスポンス送信処理を実行する。
【００３８】
ホスト処理ユニット１３から送信されたコマンドパケットは、コマンド検知サブシステム７、コマンド解析サブシステム８、コマンド送信サブシステム９の順に処理を実行され、画像処理ユニット３から発行されたレスポンスパケットは、レスポンス検知サブシステム１０、レスポンス解析サブシステム１１、レスポンス送信サブシステム１２の順に実行され、ホスト処理ユニット１に転送される。しかし、それぞれのサブシステムは独立したタイマに基づいて駆動している。
したがって、あるパケットのコマンド検知処理を実行すぐに、コマンド解析処理が実行されるとは限らない。それぞれのサブシステム毎に独立したタイマを持たせることによって、通信処理ユニット２内でのハードウェアリソースの割り振りを行うことができる。
【００３９】
図１、図２および図４を用いて、請求項２記載の発明に係る実施の形態２について説明する。
図２に示す画像処理ユニット１４は、図４に示すセル基板２１を複数具備している。
この複数の画像処理ユニット１４は、センサから画像データを受けて処理し、ホスト処理ユニットに結果出力までの一連の画像処理を行うことができる。
各セル基板２１のハードウェアは実質的に同じ構成である。セル基板２１に搭載されているペリフェラルの構成及びソフトウェアロジックは、当該画像処理ユニットで実施すべき処理内容によって異なる構成にすることも可能である。なお、画像処理ユニット１４は、１つのセル基板２１を具備する構成であってもよい。
【００４０】
セル基板２１は、図示省略の配線基板上に実装されたマイクロプロセッサ２３、ロジックアレイ２２、画像用のメモリ装置（×Ｍバンク）２４及びこれらを接続する複数の接続手段２５及び外部信号入出力のための少なくとも１つの外部接続端子（全体制御信号用コネクタ２８）を有し、ロジックアレイ２２に組み込まれるソフトウェアとマイクロプロセッサ２３に組み込まれるソフトウェアとによりデータの処理内容（処理項目）が決定される。
また、画像処理ユニット１４は、複数のセル基板２１の各外部接続端子（全体制御信号用コネクタ２８）同士を接続手段２５を介して接続することにより、複数のセル基板２１同士を所定の配置で接続し、これにより、画像処理ユニット１４で実施すべきデータの処理内容を実行する。
【００４１】
次に、セル基板２１について、より具体的に説明する。
セル基板２１は、画像処理ユニット１４を構成するハードウェアの基本単位である。セル基板２１は、主にロジックアレイ２２、ＣＰＵ２３、メモリ装置２４及びペリフェラルデバイス２７などが搭載されている。また、セル基板２１は、外部との信号のやり取りをするための接続手段２５及び全体制御信号用コネクタ２８を具備している。ロジックアレイ２２は、ＣＰＵ２３及びペリフェラルデバイス２７とローカルバス２６により接続されている。また、ロジックアレイ２２は、接続手段２５とシリアルインタフェース（×Ｎチャンネル）２９により接続されている。また、ロジックアレイ２２は、メモリ装置２４とメモリインタフェース３０により接続されている。ロジックアレイ２２は全体制御インタフェース３１により全体制御信号用コネクタ２８と接続されている。
【００４２】
セル基板２１においては、搭載するロジックアレイ２２の容量やデータ入出力経路及び搭載するＣＰＵ２３、メモリ装置２４及びペリフェラルデバイス２７の数や容量などを決定するだけでよい。
実装させたい処理手順は、当該画像処理方式に応じたソフトウェアとしてロジックアレイ２２に実装していく。
このようにセル基板２１は、ハードウェア単体としては使用目的を持たせないことを特徴としており、換言すれば、ハードウェアと使用目的の依存関係を切り離すことを特徴としている。
以上で説明したようなセル基板２１のロジックアレイ２２に各種の処理ソフトウェアを書き込むことにより、セル基板２１の形状及び形態は同一で構成されていても、処理内容が異なるセル基板２１を得ることができる。
【００４３】
なお、各セル基板２１が受け持つ処理内容や処理ボリュームによっては、そのセル基板２１が搭載する画像用のメモリ装置２４及びペリフェラルデバイス２７などの種類及び数が異なることもあり得る。その場合は、メモリ装置２４及びペリフェラルデバイス２７の抜き差しが可能なコネクタをセル基板２１の上に準備しておき、各セル基板２１が受け持つ処理内容及び処理ボリュームが決まった時点で、実際に使用するメモリ装置２４及びペリフェラルデバイス２７などを実装してもよい。
【００４４】
接続手段２５は、他のセル基板２１などと画像データ及び画像情報をやり取りするためのチャネルで、省スペース実装が可能で、かつ、高速伝送が可能なシリアルインタフェースのほうが望ましい。接続手段２５としては、特にシリアルインタフェースを限定するものではないが、インフィニバンドなどの小振幅差動信号インタフェースなどが一例として挙げられる。これらは、高速伝送（数百ＭＨｚ以上）の場合はピアツーピアを基本とするが、低速伝送の場合はマルチドロップも可能である。
【００４５】
接続手段２５のチャンネル数は特に限定する必要はないが、実用性、コスト性でバランスが取れているのは、３〜５チャンネル程度と考えられる。各チャンネルは独立して動作する。
なお、昨今のシリアルインタフェースでは、チャネル数を増やして伝送帯域を稼ぐ手法が多用されているが、本発明の実施の形態１では、前記レーン数を特に規定する必要はない。
【００４６】
このようなアーキテクチャを採ることにより、下記（ａ）〜（ｄ）に示すような効果が得られる。
（ａ）複雑な処理内容を実現したい場合には、その各処理項目を実行するセル基板２１をカスケード接続すればよい。
（ｂ）所定の処理速度を得るためには、同じ処理を行うセル基板２１の組を、必要に応じてパラレル接続すればよい。
（ｃ）あるセル基板２１に割り当てられる処理の負荷が軽い場合は、処理の前記ブロックを統合し、セル基板２１の枚数を減らすことも可能である。
（ｄ）画像処理ユニット１４の開発途中で処理内容、処理順序、処理のボリューム、処理すべきデータ量などに変更が生じても、容易に対処することが可能になる。
【００４７】
本発明の実施の形態においては、液晶パネル基板の生産ライン等における画像処理ユニット１において、所定の画像処理の演算をハードウェア上で高速に行い、その処理結果を取りこぼさずにホスト処理ユニット１３に送信することが可能になる。
【符号の説明】
【００４８】
１……ホスト処理ユニット、２……通信処理ユニット、３……画像処理ユニット、４……コマンド送信ユニット、５……レスポンス受信ユニット、６……通信処理ユニット、７……コマンド検知サブシステム、８……コマンド解析サブシステム、９……コマンド送信サブシステム、１０……レスポンス検知サブシステム、１１……レスポンス解析サブシステム、１２……レスポンス送信サブシステム、１３……ホスト処理ユニット、１４……画像処理ユニット、２１……セル基板、２２……ロジックアレイ、２３……ＣＰＵ、２４……メモリ装置、２５……結合の手（シリアルインタフェース）、２６……ローカルバス、２７……ペリフェラルデバイス、２８……全体制御信号用コネクタ、２９……シリアルインタフェース、３０……メモリインタフェース、３１……全体制御インタフェース。
【技術分野】
【０００１】
本発明は、所定の画像データの処理を行う画像処理装置に関するものである。
【背景技術】
【０００２】
現在、画像データ処理を応用した画像処理装置は多種多様な分野で使用されており、製造分野では欠かすことができないものとなりつつある。また、画像処理装置は、多種多様であり、撮像対象、処理基準及び処理手法もそれぞれ多様である。
【０００３】
画像処理装置及びそこで使われる画像データ処理用回路基板の開発フローとしては、処理すべき対象とその処理基準を最初に決め、それに見合った画像処理手法の確立、それを実現するためのハードウェア並びにソフトウェアの設計、製造、テスト、導入といった順に開発を進めるのが一般的である。
【０００４】
この開発フローの中で特にハードウェアの部分は、撮像対象、処理基準、処理手法などが、明確化かつ最適化されていないと着手できないことが多い。最適化が不十分であると実現困難、あるいは実現するのに多大なコストがかかるという開発の根幹に関わる問題が発生することがある。また、明確化が不十分であると、ハードウェアの変更が必要になることがあるが、それには多大な労力がかかることが多い。
【０００５】
元来、ハードウェアは製造コストと比較してイニシャルコストの方が圧倒的に大きいため、再開発をすることはあまり現実的ではないものである。回路基板などのハードウェア製作では、プロセッサのパフォーマンス、メモリシステムの容量や速度、周辺回路構成などの基本的なハードウェア構成情報は確度の高いものにしておかなければならない。
【０００６】
それでも仕様変更などが発生した場合、ハードウェアの全面的な再開発までは至らずに一定の範囲内で仕様変更を吸収できるようにするために、ハードウェアの一部をＦＰＧＡ（Field Programmable Gate Array）及びＣＰＬＤ（Complex Programmable Logic Device）などのプログラマブルにハードウェアを構築できるロジックアレイを使用して実現する手法を採ることが多い。この手法により、ロジックアレイの有する容量の範囲でプログラマブルに任意の論理回路を実現することができる。
【０００７】
前述の理由により、ロジックアレイを使用して回路基板（以下、セル基板と呼ぶ）を製作することが一般的になっている。ただし、ロジックアレイの有する容量は有限であり、そのロジックアレイの有するボリュームが目的とする処理のボリュームより小さい場合、ロジックアレイを複数個使用することになる。年々処理が複雑化、かつ、高速化している状況では、むしろこのようなケースのほうが多くなってきている（非特許文献１参照）。このようなセル基板の製作方法は、コスト面、性能面、自由度の面でも優位性が高く、現在のセル基板の主流を占めている。
【０００８】
実施すべき画像処理の処理ボリュームが１枚の回路基板で収まりきれない場合は、複数のセル基板を組み合わせて所望の処理を実現する。複数のセル基板を組み合わせて、まとまった一連の処理を実現するハードウェア単位を画像処理ユニットと称する。
生産ライン上の画像検査システムのように複数台のラインカメラを撮像装置として用いるような場合、カメラ１台ごとに同じ画像処理を実施しなければならない。複数台のラインカメラからの画像の処理を１台の画像処理ユニットでシリアルに実行していたのでは処理タクトが膨大になる。そこで、ラインカメラの台数分の画像処理ユニットを用意し、パラレルに実行することで高速な画像処理が可能になる。
【０００９】
画像処理ユニットの並列度が増加すれば増加する程処理は高速になるが、出力される画像処理結果のデータ量も膨大になる。画像処理ユニットからの出力を収集し、データ解析を行うホスト処理ユニット（ワークステーション、デスクトップパソコンなど）は全ての画像処理ユニットから出力されてくる結果データを取りこぼさずに収集可能でなければならない。しかし、ＦＰＧＡやＣＰＬＤなどの高速ハードウェアを備えた画像処理ユニットのデータ出力能力と、ホスト処理ユニットのＣＰＵのソフトウェア処理能力には大きなギャップがあるため、複数の画像処理ユニットから出力されるデータを直接ホスト処理ユニットが受信させようとするとデータの取りこぼしが発生する恐れがある。
【００１０】
前記セル基板を用いた画像処理ユニットを生産ライン上の検査機に利用する場合、検査機のユーザ（例えば、生産ラインのオペレータ）は検査機のユーザインタフェースアプリケーションを介して検査機の操作を行う。ユーザインタフェースアプリケーションがインストールされている端末（例えば、ＰＣやワークステーションなど）をホスト処理ユニットと称する。ホスト処理ユニットは検査機の操作を行うためのコマンドを画像処理ユニットに発行する。また、ホスト処理ユニットは画像処理ユニットが行った処理結果をレスポンスとして受信する。
【００１１】
ホスト処理ユニットと画像処理ユニットの双方向通信を実現するためには、双方の通信フォーマットが一致していなければならない。しかし、汎用性を考慮して設計されている画像処理ユニットのセル基板に対し、ホスト処理ユニットの仕様は工場、検査対象、品種、バージョンなどに大きく依存し、また仕様変更の頻度も高い。ホスト処理ユニットの仕様変更に対し、画像処理ユニットの仕様にも変更を加えるのは開発コストが大きい。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】株式会社ソリトンシステムズ、”画像処理FPGAボード”、[online]、2007年、株式会社ソリトンシステムズ、［平成19年7月30日検索］、＜URL: http://www.soliton.co.jp/products/fpga_board/index.html＞
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、画像処理ユニットとホスト処理ユニットの通信仕様の違いを吸収し、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供することにある。
また、本発明の他の目的は、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理ユニットにおいて、処理の負荷に応じてハードウェアを新規に開発することなく、画像処理をフレキシブルに実現することできる画像処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１の発明に係る画像処理装置は、画像データの処理を行うための少なくとも一つの画像処理ユニットと、前記画像処理ユニットの動作を制御するためのコマンドを発行し、かつ前記画像処理ユニットからの応答を受信するためのホスト処理ユニットと、前記画像処理ユニットと前記ホスト処理ユニットとの間のコマンドのやり取りを制御する通信処理ユニットとを有し、前記画像データを用いる検査システムの画像処理装置であって、前記通信処理ユニットは、前記ホスト処理ユニットから前記画像処理ユニットへ向けて発行するコマンドを送信するコマンド送信ユニットと、前記コマンドに対し該コマンドを受けるごとに前記画像処理ユニットから前記ホスト処理ユニットへ向けて返すレスポンスを受信するレスポンス受信ユニットとを備えることを特徴とする。
【００１５】
請求項２の発明は、請求項１記載の画像処理装置において、前記画像処理ユニットは、マイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続するための接続手段及び外部信号入出力のための外部接続端子を具備すると共に、前記ロジックアレイに組み込まれるソフトウェアと前記マイクロプロセッサに組み込まれるソフトウェアとにより前記画像データを処理項目ごとに実行する複数のセル基板から構成され、前記複数のセル基板同士はそれぞれの前記外部接続端子を介して接続され、前記画像処理ユニットで行われる画像データの処理は、前記複数のセル基板により実行されることを特徴とする。
【００１６】
請求項３の発明は、請求項１または２記載の画像処理装置において、前記コマンド送信ユニットは、前記ホスト処理ユニットから送信されてきたコマンドを前記通信処理ユニットで検知するコマンド検知手段と、前記コマンド検知手段によって検知されたコマンドの内容を解析し、コマンド毎に前処理を行い、一時的に送信待ちコマンドとしてコマンドをバッファリングしておくコマンド解析手段と、前記送信待ちコマンドを前記画像処理ユニットに送信するコマンド送信手段とを備えることを特徴とする。
【００１７】
請求項４の発明は、請求項１または３記載の画像処理装置において、前記レスポンス受信ユニットは、前記画像処理ユニットから送信されたレスポンスを検知するレスポンス検知手段と、前記レスポンス検知手段によって検知されたレスポンスの内容を解析し、その解析データをＦＩＦＯ(First In First Out)に格納するレスポンス解析手段と、前記ＦＩＦＯに格納された解析データを前記ホスト処理システムに送信するレスポンス送信手段とを備えることを特徴とする。
【００１８】
請求項５の発明は、請求項３記載の画像処理装置において、前記通信処理ユニットは、前記コマンド送信手段が前記送信待ちコマンドを送信したのち送信完了フラグを立て、前記レスポンス受信手段によってレスポンスを受信した後に送信完了フラグを降ろすことによって、コマンドとレスポンスの一対一の同期を管理することを特徴とする。
【００１９】
請求項６の発明は、請求項１乃至５の何れか１項記載の画像処理装置において、前記レスポンス受信ユニットは、前記通信処理ユニットが前記画像処理ユニット内のレスポンス有無フラグを所定のタイマ周期で監視することで、前記画像処理ユニットからのレスポンスを検知することを特徴とする。
【００２０】
請求項７の発明は、請求項１乃至６の何れか１項記載の画像処理装置において、前記レスポンス受信ユニットは、前記画像処理ユニットから前記通信処理ユニットへの割込み要求からレスポンスを検知することを特徴とする。
【００２１】
請求項８の発明は、請求項１乃至７の何れか１項記載の画像処理装置において、前記コマンド送信ユニット及び前記レスポンス受信ユニットがそれぞれ独立したタイマによって駆動されることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、通信処理ユニットのコマンド送信ユニットおよびレスポンス受信ユニットによって画像処理ユニットとホスト処理ユニットの通信仕様の違いをある程度吸収することができる。
また、本発明によれば、コマンドやレスポンスなどのデータを一時記憶するバッファ機能を具備するため、画像処理ユニットよりホスト処理ユニットの方がデータの処理速度が遅くてもデータの処理速度を調整することができるから、画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる。
また、本発明によれば、データを一時記憶するバッファ機能を具備するため、画像処理ユニットよりホスト処理ユニットの方がデータの処理速度が遅くてもデータの一時記憶機能がデータの処理速度を調整することができ、これにより、画像データサイズ、画像データ数及び処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像処理装置において、処理の負荷に応じてハードウェアを新規に開発することなく、画像処理をフレキシブルに実現することできる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る画像処理装置の全体の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る通信処理ユニットのコマンド送信ユニット及びレスポンス受信ユニットのシステム構成を説明するためのブロック図である。
【図３】本発明の実施の形態１に係るパケットの模式図である。
【図４】本発明の実施の形態２に係るセル基板を示すブロック図である。
【発明を実施するための形態】
【００２４】
次に本発明にかかる実施の形態１について図１〜図３を参照して詳細に説明する。
本実施の形態１における画像処理装置は、図１に示すように、ホスト処理ユニット１、通信処理ユニット２、及び少なくとも一つの画像処理ユニット３を具備している。
通信処理ユニット２は、コマンド送信ユニット４のコマンド送信処理を実行するサブシステム（特許請求の範囲に記載したコマンド送信手段に相当する）と、レスポンス受信ユニット５のレスポンス受信処理を実行するサブシステムから構成されている。
【００２５】
画像処理ユニット３は、ホスト処理ユニット１からの画像処理開始コマンドを受けると、画像処理ユニット３に装着されているビジョンセンサ（例えばエリアカメラ、ラインカメラなど）の信号から画像データを取得し、所定の画像処理を加えて処理結果をレスポンスとしてホスト処理ユニット１に出力する。
【００２６】
本実施の形態１に係るコマンド及びレスポンスの送受信にはパケット通信という形式をとる。
ここで、パケットとは大きな情報を小さなデータに分割した際のデータ単位のことであり、それぞれのパケットには宛先情報、送信元情報、コマンド情報などの制御情報を含む。例えば、ホスト処理ユニット１から１０２４×１０２４画素の画像データを送信する場合、画像データを一度に送信してしまうと、通信開始時から通信終了までの間回線を占有することになり、他の制御コマンドを送ることができなくなる。そこで、１０２４×１の1次元のライン画像データに分割して画像処理システムに送信する。
【００２７】
図３にパケットの例を示す。ヘッダ部１５には宛先情報、送信元情報、コマンド情報、データ部のデータ長などの情報が含まれており、多くの場合、ヘッダ部のサイズは固定長である。
一方で、データ部１６には画像データや画像処理パラメータといった、個々のコマンド所定のデータが含まれており、多くの場合、データ部のサイズはコマンドやデータの種類によって可変である。また、コマンドの種類によってはヘッダだけで構成されるパケットもあり得る。
【００２８】
図２を用いて、本実施の形態１について説明する。
コマンド送信ユニット４は、コマンド検知処理を実行するコマンド検知サブシステム７（特許請求の範囲に記載したコマンド検知手段に相当する）と、コマンド解析処理を実行するコマンド解析サブシステム８（特許請求の範囲に記載したコマンド解析手段に相当する）と、コマンド送信処理を実行するコマンド送信サブシステム９（特許請求の範囲に記載したコマンド送信手段に相当する）とで構成される。
コマンド検知サブシステム７は、検知したコマンドパケットを一時格納しておくためのパケットバッファ７ａを有している。また、コマンド解析サブシステム８は、送信待ちパケットを一時格納しておくための送信待ちパケットバッファ８ａ、８ｂを有している。
ホスト処理ユニット１３から画像処理ユニット１４に向けて発行されたコマンドパケットはコマンド検知サブシステム７、コマンド解析サブシステム８、コマンド送信サブシステム９の順に処理が行われ、最終的に画像処理ユニット１４に送信される。
【００２９】
ホスト処理ユニット１３から画像処理ユニット１４へ向けて送信されたコマンドパケットは、まず、コマンド検知サブシステム７のパケットバッファ７ａに一時格納される。そしてコマンド解析サブシステム８に転送される。
コマンド解析サブシステム８では、コマンドパケットのヘッダ情報からコマンドコード、送信先画像処理ユニット１４、パケットサイズなどのパケット情報を読み取り、必要であればコマンド毎に所定の前処理を行う。この前処理によってホスト処理ユニット１３と画像処理ユニット１４のパケット仕様の違いを吸収する。その後、コマンド解析サブシステム８内の送信待ちパケットバッファ８ａに格納される。
【００３０】
コマンド解析サブシステム８内の送信待ちパケットバッファ８ａ、８ｂは２段階のパケットバッファから構成されている。ここで、ホスト処理ユニット１３に近い側のバッファ８ａをパケット入力バッファ、画像処理ユニット１４に近い方のバッファ８ｂをパケット出力バッファと呼ぶことにする。
コマンド解析サブシステム８で前処理されたパケットは、まず、パケット入力バッファ８ａに転送される。その後、パケット出力バッファ８ｂが空であればそのままパケット出力バッファ８ｂに転送され、パケット入力バッファ８ａには次のパケットが格納される。パケット主力バッファに格納されているパケットは、送信待ちパケットである。
コマンド送信サブシステム９は、一定タイマ周期毎にパケット出力バッファ８ｂの状態を監視し、パケット出力バッファ８ｂにパケットが格納されていればコマンド送信サブシステム９に転送しコマンド送信処理を実行する。
【００３１】
次に、レスポンス受信ユニット５について説明する。
レスポンス受信ユニット５は、レスポンス検知処理を実行するレスポンス検知サブシステム１０（特許請求の範囲に記載したレスポンス検知手段に相当する）と、レスポンス解析処理を実行するレスポンス解析サブシステム１１（特許請求の範囲に記載したレスポンス解析手段に相当する）と、レスポンス送信処理を実行するレスポンス実行サブシステム１２（特許請求の範囲に記載したレスポンス送信手段に相当する）から構成される。
レスポンス検知サブシステム１０は、検知されたパケットを一時格納しておくためのパケットバッファ１０ａを備える。レスポンス解析サブシステム１１は、受信レスポンスを大量に格納しておくことが可能なバッファ１１ａを備える。また、レスポンス送信サブシステム１２は、送信待ちレスポンスパケットを一時格納しておくためのパケットバッファ１２ａを備える。
【００３２】
ハードウェア処理が中心の画像処理ユニット１４の処理速度は、ソフトウェア処理が中心の通信処理ユニット６、ホスト処理ユニット１３と比較して格段に速い。レスポンス解析サブシステム内の大容量バッファは画像処理ユニットと通信処理ユニットの処理速度のギャップをある程度吸収し、レスポンスパケットのとりこぼしを防ぐ狙いがある。
【００３３】
レスポンス解析サブシステム１１内の大容量バッファ１１ａは、データキューとポインタキューで構成されている。キューとはＦＩＦＯ（First In First Out）のデータ構造である。パケット本体はデータキューに格納される。ポインタキューには、データキューに格納されたレスポンスパケットのスタートアドレスとエンドアドレスが順に格納されている。
データキューからパケットを読み出すときは、まず、ポインタキューからスタートアドレスとエンドアドレスを読み出してきて、その番地に従ってパケットの読み出しを行う。データキューとポインタキューを組み合わせることによって、コマンド解析サブシステム１１は、データサイズを意識せずに書込み・読出しを行うことができる。
【００３４】
レスポンス検知サブシステム１０は、画像処理ユニット１４から発行されたレスポンスパケットを検知し通信処理ユニット１４に取り込む。
レスポンス検知の方法としては、通信処理ユニット２が一定タイマ周期毎に画像処理ユニット１４のレスポンス有無フラグを監視する方法と、画像処理ユニット１４が通信処理ユニット２に向けて割込みメッセージを発行する方法の２つがある。ここでは、前者の方法を“ポーリング法”と呼び、後者の方法を“割込み法”と呼ぶことにする。
【００３５】
ポーリング法は、レスポンス検知サブシステム１０が一定タイマ周期毎に画像処理ユニット１４内のレスポンス有無フラグを監視し、レスポンス有りの場合にのみレスポンスパケットの転送を行う。ポーリング法は、システムへの組込みは容易であるが、レスポンスパケットがないときであっても、毎回レスポンス有無フラグへのアクセスを行わなければならないため、無駄が多い。
【００３６】
一方、割り込み法は、画像処理ユニット１４にレスポンスパケットが生成された時に、通信処理ユニット２に向けて「レスポンスパケット有り」の割込みメッセージを発行する。割り込みメッセージを受け取った通信処理ユニット２は、他の処理を行っている途中であっても一時処理を中断し、レスポンスパケットの取り込みを行う。
この方法はポーリング法と比較して処理の無駄は少ないが、割込み処理中にさらに割り込みメッセージを受け取った場合の処理（多重割込み）や、割込みによってそれまで行っていた処理を一時中断し、割込み処理後に中断していた処理に戻らなければならない（再入可能性の考慮）など、実装はやや煩雑になる。
【００３７】
レスポンス解析サブシステム１１では、レスポンスパケットのヘッダ情報からマンドコード、送信先画像処理ユニット２、パケットサイズなどのパケット情報を読み取り、必要であればコマンド毎に所定の前処理を行う。前処理後、レスポンスパケットは送信待ちパケットとして、データキューに格納される。
レスポンス送信サブシステム１２では、一定タイマ周期毎にポインタキューの状態を監視し、パケットキューにパケットが格納されていれば、レスポンスパケットをレスポンス送信サブシステム１２内のパケットバッファ１２ａに転送し、レスポンス送信処理を実行する。
【００３８】
ホスト処理ユニット１３から送信されたコマンドパケットは、コマンド検知サブシステム７、コマンド解析サブシステム８、コマンド送信サブシステム９の順に処理を実行され、画像処理ユニット３から発行されたレスポンスパケットは、レスポンス検知サブシステム１０、レスポンス解析サブシステム１１、レスポンス送信サブシステム１２の順に実行され、ホスト処理ユニット１に転送される。しかし、それぞれのサブシステムは独立したタイマに基づいて駆動している。
したがって、あるパケットのコマンド検知処理を実行すぐに、コマンド解析処理が実行されるとは限らない。それぞれのサブシステム毎に独立したタイマを持たせることによって、通信処理ユニット２内でのハードウェアリソースの割り振りを行うことができる。
【００３９】
図１、図２および図４を用いて、請求項２記載の発明に係る実施の形態２について説明する。
図２に示す画像処理ユニット１４は、図４に示すセル基板２１を複数具備している。
この複数の画像処理ユニット１４は、センサから画像データを受けて処理し、ホスト処理ユニットに結果出力までの一連の画像処理を行うことができる。
各セル基板２１のハードウェアは実質的に同じ構成である。セル基板２１に搭載されているペリフェラルの構成及びソフトウェアロジックは、当該画像処理ユニットで実施すべき処理内容によって異なる構成にすることも可能である。なお、画像処理ユニット１４は、１つのセル基板２１を具備する構成であってもよい。
【００４０】
セル基板２１は、図示省略の配線基板上に実装されたマイクロプロセッサ２３、ロジックアレイ２２、画像用のメモリ装置（×Ｍバンク）２４及びこれらを接続する複数の接続手段２５及び外部信号入出力のための少なくとも１つの外部接続端子（全体制御信号用コネクタ２８）を有し、ロジックアレイ２２に組み込まれるソフトウェアとマイクロプロセッサ２３に組み込まれるソフトウェアとによりデータの処理内容（処理項目）が決定される。
また、画像処理ユニット１４は、複数のセル基板２１の各外部接続端子（全体制御信号用コネクタ２８）同士を接続手段２５を介して接続することにより、複数のセル基板２１同士を所定の配置で接続し、これにより、画像処理ユニット１４で実施すべきデータの処理内容を実行する。
【００４１】
次に、セル基板２１について、より具体的に説明する。
セル基板２１は、画像処理ユニット１４を構成するハードウェアの基本単位である。セル基板２１は、主にロジックアレイ２２、ＣＰＵ２３、メモリ装置２４及びペリフェラルデバイス２７などが搭載されている。また、セル基板２１は、外部との信号のやり取りをするための接続手段２５及び全体制御信号用コネクタ２８を具備している。ロジックアレイ２２は、ＣＰＵ２３及びペリフェラルデバイス２７とローカルバス２６により接続されている。また、ロジックアレイ２２は、接続手段２５とシリアルインタフェース（×Ｎチャンネル）２９により接続されている。また、ロジックアレイ２２は、メモリ装置２４とメモリインタフェース３０により接続されている。ロジックアレイ２２は全体制御インタフェース３１により全体制御信号用コネクタ２８と接続されている。
【００４２】
セル基板２１においては、搭載するロジックアレイ２２の容量やデータ入出力経路及び搭載するＣＰＵ２３、メモリ装置２４及びペリフェラルデバイス２７の数や容量などを決定するだけでよい。
実装させたい処理手順は、当該画像処理方式に応じたソフトウェアとしてロジックアレイ２２に実装していく。
このようにセル基板２１は、ハードウェア単体としては使用目的を持たせないことを特徴としており、換言すれば、ハードウェアと使用目的の依存関係を切り離すことを特徴としている。
以上で説明したようなセル基板２１のロジックアレイ２２に各種の処理ソフトウェアを書き込むことにより、セル基板２１の形状及び形態は同一で構成されていても、処理内容が異なるセル基板２１を得ることができる。
【００４３】
なお、各セル基板２１が受け持つ処理内容や処理ボリュームによっては、そのセル基板２１が搭載する画像用のメモリ装置２４及びペリフェラルデバイス２７などの種類及び数が異なることもあり得る。その場合は、メモリ装置２４及びペリフェラルデバイス２７の抜き差しが可能なコネクタをセル基板２１の上に準備しておき、各セル基板２１が受け持つ処理内容及び処理ボリュームが決まった時点で、実際に使用するメモリ装置２４及びペリフェラルデバイス２７などを実装してもよい。
【００４４】
接続手段２５は、他のセル基板２１などと画像データ及び画像情報をやり取りするためのチャネルで、省スペース実装が可能で、かつ、高速伝送が可能なシリアルインタフェースのほうが望ましい。接続手段２５としては、特にシリアルインタフェースを限定するものではないが、インフィニバンドなどの小振幅差動信号インタフェースなどが一例として挙げられる。これらは、高速伝送（数百ＭＨｚ以上）の場合はピアツーピアを基本とするが、低速伝送の場合はマルチドロップも可能である。
【００４５】
接続手段２５のチャンネル数は特に限定する必要はないが、実用性、コスト性でバランスが取れているのは、３〜５チャンネル程度と考えられる。各チャンネルは独立して動作する。
なお、昨今のシリアルインタフェースでは、チャネル数を増やして伝送帯域を稼ぐ手法が多用されているが、本発明の実施の形態１では、前記レーン数を特に規定する必要はない。
【００４６】
このようなアーキテクチャを採ることにより、下記（ａ）〜（ｄ）に示すような効果が得られる。
（ａ）複雑な処理内容を実現したい場合には、その各処理項目を実行するセル基板２１をカスケード接続すればよい。
（ｂ）所定の処理速度を得るためには、同じ処理を行うセル基板２１の組を、必要に応じてパラレル接続すればよい。
（ｃ）あるセル基板２１に割り当てられる処理の負荷が軽い場合は、処理の前記ブロックを統合し、セル基板２１の枚数を減らすことも可能である。
（ｄ）画像処理ユニット１４の開発途中で処理内容、処理順序、処理のボリューム、処理すべきデータ量などに変更が生じても、容易に対処することが可能になる。
【００４７】
本発明の実施の形態においては、液晶パネル基板の生産ライン等における画像処理ユニット１において、所定の画像処理の演算をハードウェア上で高速に行い、その処理結果を取りこぼさずにホスト処理ユニット１３に送信することが可能になる。
【符号の説明】
【００４８】
１……ホスト処理ユニット、２……通信処理ユニット、３……画像処理ユニット、４……コマンド送信ユニット、５……レスポンス受信ユニット、６……通信処理ユニット、７……コマンド検知サブシステム、８……コマンド解析サブシステム、９……コマンド送信サブシステム、１０……レスポンス検知サブシステム、１１……レスポンス解析サブシステム、１２……レスポンス送信サブシステム、１３……ホスト処理ユニット、１４……画像処理ユニット、２１……セル基板、２２……ロジックアレイ、２３……ＣＰＵ、２４……メモリ装置、２５……結合の手（シリアルインタフェース）、２６……ローカルバス、２７……ペリフェラルデバイス、２８……全体制御信号用コネクタ、２９……シリアルインタフェース、３０……メモリインタフェース、３１……全体制御インタフェース。
【特許請求の範囲】
【請求項１】
画像データの処理を行うための少なくとも一つの画像処理ユニットと、
前記画像処理ユニットの動作を制御するためのコマンドを発行し、かつ前記画像処理ユニットからの応答を受信するためのホスト処理ユニットと、
前記画像処理ユニットと前記ホスト処理ユニットとの間のコマンドのやり取りを制御する通信処理ユニットとを有し、
前記画像データを用いる検査システムの画像処理装置であって、
前記通信処理ユニットは、
前記ホスト処理ユニットから前記画像処理ユニットへ向けて発行するコマンドを送信するコマンド送信ユニットと、
前記コマンドに対し該コマンドを受けるごとに前記画像処理ユニットから前記ホスト処理ユニットへ向けて返すレスポンスを受信するレスポンス受信ユニットと、
を備えることを特徴とする画像処理装置。
【請求項２】
前記画像処理ユニットは、マイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続するための接続手段及び外部信号入出力のための外部接続端子を具備すると共に、前記ロジックアレイに組み込まれるソフトウェアと前記マイクロプロセッサに組み込まれるソフトウェアとにより前記画像データを処理項目ごとに実行する複数のセル基板から構成され、
前記複数のセル基板同士はそれぞれの前記外部接続端子を介して接続され、
前記画像処理ユニットで行われる画像データの処理は、前記複数のセル基板により実行される、
ことを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記コマンド送信ユニットは、
前記ホスト処理ユニットから送信されてきたコマンドを前記通信処理ユニットで検知するコマンド検知手段と、
前記コマンド検知手段によって検知されたコマンドの内容を解析し、コマンド毎に前処理を行い、一時的に送信待ちコマンドとしてコマンドをバッファリングしておくコマンド解析手段と、
前記送信待ちコマンドを前記画像処理ユニットに送信するコマンド送信手段と、
を備えることを特徴とする請求項１または２記載の画像処理装置。
【請求項４】
前記レスポンス受信ユニットは、
前記画像処理ユニットから送信されたレスポンスを検知するレスポンス検知手段と、
前記レスポンス検知手段によって検知されたレスポンスの内容を解析し、その解析データをＦＩＦＯ(First In First Out)に格納するレスポンス解析手段と、
前記ＦＩＦＯに格納された解析データを前記ホスト処理システムに送信するレスポンス送信手段と、
を備えることを特徴とする請求項１または３記載の画像処理装置。
【請求項５】
前記通信処理ユニットは、前記コマンド送信手段が前記送信待ちコマンドを送信したのち送信完了フラグを立て、前記レスポンス受信手段によってレスポンスを受信した後に送信完了フラグを降ろすことによって、コマンドとレスポンスの一対一の同期を管理することを特徴とする請求項３記載の画像処理装置。
【請求項６】
前記レスポンス受信ユニットは、前記通信処理ユニットが前記画像処理ユニット内のレスポンス有無フラグを所定のタイマ周期で監視することで、前記画像処理ユニットからのレスポンスを検知することを特徴とする請求項１乃至５の何れか１項記載の画像処理装置。
【請求項７】
前記レスポンス受信ユニットは、前記画像処理ユニットから前記通信処理ユニットへの割込み要求からレスポンスを検知することを特徴とする請求項１乃至６の何れか１項記載の画像処理装置。
【請求項８】
前記コマンド送信ユニット及び前記レスポンス受信ユニットがそれぞれ独立したタイマによって駆動されることを特徴とする請求項１乃至７の何れか１項記載の画像処理装置。
【請求項１】
画像データの処理を行うための少なくとも一つの画像処理ユニットと、
前記画像処理ユニットの動作を制御するためのコマンドを発行し、かつ前記画像処理ユニットからの応答を受信するためのホスト処理ユニットと、
前記画像処理ユニットと前記ホスト処理ユニットとの間のコマンドのやり取りを制御する通信処理ユニットとを有し、
前記画像データを用いる検査システムの画像処理装置であって、
前記通信処理ユニットは、
前記ホスト処理ユニットから前記画像処理ユニットへ向けて発行するコマンドを送信するコマンド送信ユニットと、
前記コマンドに対し該コマンドを受けるごとに前記画像処理ユニットから前記ホスト処理ユニットへ向けて返すレスポンスを受信するレスポンス受信ユニットと、
を備えることを特徴とする画像処理装置。
【請求項２】
前記画像処理ユニットは、マイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続するための接続手段及び外部信号入出力のための外部接続端子を具備すると共に、前記ロジックアレイに組み込まれるソフトウェアと前記マイクロプロセッサに組み込まれるソフトウェアとにより前記画像データを処理項目ごとに実行する複数のセル基板から構成され、
前記複数のセル基板同士はそれぞれの前記外部接続端子を介して接続され、
前記画像処理ユニットで行われる画像データの処理は、前記複数のセル基板により実行される、
ことを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記コマンド送信ユニットは、
前記ホスト処理ユニットから送信されてきたコマンドを前記通信処理ユニットで検知するコマンド検知手段と、
前記コマンド検知手段によって検知されたコマンドの内容を解析し、コマンド毎に前処理を行い、一時的に送信待ちコマンドとしてコマンドをバッファリングしておくコマンド解析手段と、
前記送信待ちコマンドを前記画像処理ユニットに送信するコマンド送信手段と、
を備えることを特徴とする請求項１または２記載の画像処理装置。
【請求項４】
前記レスポンス受信ユニットは、
前記画像処理ユニットから送信されたレスポンスを検知するレスポンス検知手段と、
前記レスポンス検知手段によって検知されたレスポンスの内容を解析し、その解析データをＦＩＦＯ(First In First Out)に格納するレスポンス解析手段と、
前記ＦＩＦＯに格納された解析データを前記ホスト処理システムに送信するレスポンス送信手段と、
を備えることを特徴とする請求項１または３記載の画像処理装置。
【請求項５】
前記通信処理ユニットは、前記コマンド送信手段が前記送信待ちコマンドを送信したのち送信完了フラグを立て、前記レスポンス受信手段によってレスポンスを受信した後に送信完了フラグを降ろすことによって、コマンドとレスポンスの一対一の同期を管理することを特徴とする請求項３記載の画像処理装置。
【請求項６】
前記レスポンス受信ユニットは、前記通信処理ユニットが前記画像処理ユニット内のレスポンス有無フラグを所定のタイマ周期で監視することで、前記画像処理ユニットからのレスポンスを検知することを特徴とする請求項１乃至５の何れか１項記載の画像処理装置。
【請求項７】
前記レスポンス受信ユニットは、前記画像処理ユニットから前記通信処理ユニットへの割込み要求からレスポンスを検知することを特徴とする請求項１乃至６の何れか１項記載の画像処理装置。
【請求項８】
前記コマンド送信ユニット及び前記レスポンス受信ユニットがそれぞれ独立したタイマによって駆動されることを特徴とする請求項１乃至７の何れか１項記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１８２１４４（Ｐ２０１０−１８２１４４Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２５８５０（Ｐ２００９−２５８５０）
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
[ Back to top ]