省電力移行制御装置、情報処理装置、画像処理装置及び省電力移行制御方法
【課題】中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させる。
【解決手段】ＲＡＭ２６は、標準動作状態と低電力動作状態とに遷移する擬似ＳＲＡＭなどのメモリであり、内部にクロックジェネレータ２６０を有する。クロックジェネレータ２６０は、制御信号などにより所定のコマンドを入力されると停止して、ＲＡＭ２６のセルフリフレッシュを停止させることにより、ＲＡＭ２６を低電力動作状態にする。制御信号デコーダ２８２は、システムバス３４を介して送信されるＲＡＭ２６の制御情報を受け入れ、ＲＡＭ２６を制御する制御信号を生成し、生成した制御信号を省電力移行制御装置４０に出力する。省電力移行制御装置４０は、ＲＡＭ２６を標準動作状態又は低電力動作状態に遷移させるよう制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【解決手段】ＲＡＭ２６は、標準動作状態と低電力動作状態とに遷移する擬似ＳＲＡＭなどのメモリであり、内部にクロックジェネレータ２６０を有する。クロックジェネレータ２６０は、制御信号などにより所定のコマンドを入力されると停止して、ＲＡＭ２６のセルフリフレッシュを停止させることにより、ＲＡＭ２６を低電力動作状態にする。制御信号デコーダ２８２は、システムバス３４を介して送信されるＲＡＭ２６の制御情報を受け入れ、ＲＡＭ２６を制御する制御信号を生成し、生成した制御信号を省電力移行制御装置４０に出力する。省電力移行制御装置４０は、ＲＡＭ２６を標準動作状態又は低電力動作状態に遷移させるよう制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力移行制御装置、情報処理装置、画像処理装置及び省電力移行制御方法に関するものである。
【背景技術】
【０００２】
特許文献１は、主記憶装置の通常動作モードから省電力モードへの切り替えが許可された後、中央処理装置が省電力モード移行命令をフェッチした場合に、主記憶装置を省電力モードに移行させる省電力移行制御装置を開示する。
【０００３】
【特許文献１】特開２００２−１４０１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させることができる省電力移行制御装置、情報処理装置、画像処理装置及び省電力移行制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に係る本発明は、中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定する低電力動作状態設定部と、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する省電力移行制御装置である。
【０００６】
請求項２に係る本発明は、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間で信号を送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する信号送受装置と、前記中央演算処理装置及び前記信号送受装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、前記信号送受装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する情報処理装置である。
【０００７】
請求項３に係る本発明は、前記信号送受装置は、前記中央演算処理装置が送信するアドレス信号に応じて、少なくともデータ信号を出力可能な記憶装置である請求項２記載の情報処理装置である。
【０００８】
請求項４に係る本発明は、プログラムを実行することにより動作し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間でプログラム又は画像データを送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する記憶装置と、前記中央演算処理装置及び前記記憶装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記記憶装置に対してアクセスするアクセス数を計数する計数部と、この計数部の計数結果に応じて、前記記憶装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記記憶装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する画像処理装置である。
【０００９】
請求項５に係る本発明は、中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数し、計数結果に応じて標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定し、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する省電力移行制御方法である。
【発明の効果】
【００１０】
本発明によれば、中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させることができる。
【発明を実施するための最良の形態】
【００１１】
次に本発明の実施形態を図面に基づいて説明する。
図１において、本発明の実施形態に係る画像処理装置１の概要が示されている。画像処理装置１は、表示・入力装置１０、記憶装置（副記憶装置）１２、印刷装置本体１４、通信装置１６及び画像処理装置本体２を有する。表示・入力装置１０は、例えばＬＣＤパネル及びキーボードなどを含むユーザインターフェイスである。記憶装置（副記憶装置）１２は、例えばＨＤＤ・ＣＤ装置などであり、ＣＤ−ＲＯＭなどの記憶媒体１２０を介して供給されるソフトウェアなどを記憶する。印刷装置本体１４は、例えば、用紙送り装置、ゼログラフィ装置および定着装置などを含む画像形成装置およびスキャナ装置など（いずれも図示せず）を含む。通信装置１６は、例えばネットワークを介して他のコンピュータと画像処理装置本体２とを接続する。画像処理装置本体２は、ＣＰＵ２０及び図示しない主記憶装置などを含み、画像処理装置１を構成する各部を制御する。
つまり、画像処理装置１は、コンピュータとしての機能を含み、記憶媒体１２０又は通信装置１６を介して受け入れたプログラムを実行することにより、印刷などの処理を行う。
【００１２】
図２は、画像処理装置本体２の詳細を示すブロック図である。
図２に示すように、画像処理装置本体２は、ＣＰＵ（中央演算処理装置）２０、ＲＯＭ２２、ＲＯＭコントローラ２４、ＲＡＭ２６、ＲＡＭコントローラ２８、Ｉ／Ｏコントローラ３０、割込みコントローラ（割込み信号生成部）３２及びシステムバス３４などから構成される。また、ＣＰＵ２０、ＲＯＭコントローラ２４、ＲＡＭコントローラ２８、Ｉ／Ｏコントローラ３０及び割込みコントローラ３２は、システムバス３４を介して互いに接続されている。
【００１３】
ＣＰＵ２０は、プログラムを実行することにより動作し、割込みコントローラ３２を介して割込み信号を受け入れ、システムバス３４を介して画像処理装置本体２を構成する各部を制御する。また、ＣＰＵ２０は、例えばＲＯＭ２２が記憶するプログラムを実行して画像処理などを行う標準動作状態（通常モード）と、この標準動作状態よりも低消費電力に設定された低電力動作状態（省電力モード）とに遷移することができるようにされている。
【００１４】
ＲＯＭ２２は、ＣＰＵ２０が実行するプログラム（実行命令）などを記憶する。ＲＯＭコントローラ２４は、割込みコントローラ３２に接続されており、ＣＰＵ２０のＲＯＭ２２に対する命令フェッチを、ＲＯＭ２２に対するメモリアクセスに変換する。ＲＡＭ２６は、標準動作状態（通常モード）と、この標準動作状態よりも低消費電力に設定された低電力動作状態（省電力モード）とに遷移することができる例えば擬似ＳＲＡＭなどである。ＲＡＭコントローラ２８は、割込みコントローラ３２に接続されており、ＣＰＵ２０のＲＡＭ２６に対する命令フェッチを、ＲＡＭ２６に対するメモリアクセスに変換する。
【００１５】
Ｉ／Ｏコントローラ３０は、表示・入力装置１０、記憶装置１２、印刷装置本体１４及び通信装置１６において発生するイベントを外部トリガとして受け入れ、割込みコントローラ３２に対して出力する。
割込みコントローラ３２は、Ｉ／Ｏコントローラ３０から入力される外部トリガに応じて割込み信号を生成する割込み信号生成部であり、生成した割込み信号をＣＰＵ２０、ＲＯＭコントローラ２４及びＲＡＭコントローラ２８に対して出力する。
【００１６】
次に、ＲＡＭ２６及びＲＡＭコントローラ２８の詳細について説明する。
図３は、ＲＡＭ２６及びＲＡＭコントローラ２８の詳細を示すブロック図である。
ＲＡＭ２６は、上述したように標準動作状態と低電力動作状態とに遷移する例えば擬似ＳＲＡＭなどのメモリであり、例えば内部にクロックジェネレータ２６０を有する。また、ＲＡＭ２６は、ＣＰＵ２０との間で信号を送受する信号送受装置でもある。
クロックジェネレータ２６０は、ＲＡＭ２６内にクロックを供給し、ＲＡＭ２６のセルフリフレッシュを実現する。ただし、クロックジェネレータ２６０は、例えば制御信号などにより所定のコマンドを入力されると停止して、ＲＡＭ２６のセルフリフレッシュを停止させることにより、ＲＡＭ２６を低電力動作状態にする。
【００１７】
ＲＡＭコントローラ２８は、アドレスデコーダ２８０、制御信号デコーダ２８２、データバス２８４及び省電力移行制御装置４０を有する。アドレスデコーダ２８０は、システムバス３４を介して送信されるＲＡＭ２６のアドレス情報を受け入れ、ＲＡＭ２６のアドレスを生成して、生成したアドレスをアドレス信号として省電力移行制御装置４０に対し出力する。制御信号デコーダ２８２は、システムバス３４を介して送信されるＲＡＭ２６の制御情報を受け入れ、ＲＡＭ２６を制御する制御信号を生成して、生成した制御信号を省電力移行制御装置４０に対し出力する。データバス２８４は、アドレスデコーダ２８０が生成したアドレスに対応するデータを、制御信号デコーダ２８２が生成する制御信号に応じて伝送する。省電力移行制御装置４０は、ＲＡＭ２６を標準動作状態又は低電力動作状態に遷移させるよう制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【００１８】
図４は、省電力移行制御装置４０の構成の詳細を示すブロック図である。
図４に示すように、省電力移行制御装置４０は、計数部４００、メモリ４０２、比較判定部４０４、低電力動作状態設定部４０６標準動作状態設定部４０８及び設定出力部４１０を有し、アドレス信号、制御信号及びデータ信号を伝送する。
【００１９】
計数部４００は、例えばアドレスデコーダ２８０が出力するアドレス信号を受け入れ、ＲＡＭ２６に対する例えば単位時間当たりのアクセス数を計数し、比較判定部４０４に対して出力する。
【００２０】
メモリ４０２は、例えばＣＰＵ２０が低電力動作状態に遷移しているか否かを判定するための閾値を記憶する。
【００２１】
比較判定部４０４は、計数部４００が出力するアクセス数と、メモリ４０２に記憶された閾値とを比較し、アクセス数が閾値よりも少ない場合にＣＰＵ２０が低電力動作状態に遷移していると判定し、判定した結果を低電力動作状態設定部４０６に対して出力する。
【００２２】
低電力動作状態設定部４０６は、ＣＰＵ２０が低電力動作状態に遷移していると比較判定部４０４が判定した結果を受け入れると、ＲＡＭ２６を低電力動作状態に設定すべき旨を示す信号を設定出力部４１０に対して出力する。
【００２３】
標準動作状態設定部４０８は、割込みコントローラ３２から割込み信号を受け入れると、ＲＡＭ２６を標準動作状態に設定すべき旨（復帰すべき旨）を示す信号を設定出力部４１０に対して出力する。
【００２４】
設定出力部４１０は、低電力動作状態設定部４０６が出力する信号を受け入れると、制御信号デコーダ２８２が出力する制御信号に対し、ＲＡＭ２６を低電力動作状態に設定する信号を付加し、新たな制御信号としてＲＡＭ２６に対して出力する。ただし、設定出力部４１０は、標準動作状態設定部４０８が出力する信号を受け入れた場合には、低電力動作状態設定部４０６が出力する信号にかかわらず、制御信号デコーダ２８２が出力する制御信号に対し、ＲＡＭ２６を標準動作状態に設定する信号を付加し、新たな制御信号としてＲＡＭ２６に対して出力する。
【００２５】
次に、ＲＡＭコントローラ２８がＲＡＭ２６を標準動作状態又は低電力動作状態に設定する場合に行う処理について説明する。
図５は、ＲＡＭコントローラ２８がＲＡＭ２６を標準動作状態又は低電力動作状態に設定する場合に行う処理（Ｓ１０）を示すフローチャートである。
【００２６】
図５に示すように、ステップ１００（Ｓ１００）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオンにされると、まず、ＲＡＭ２６を標準動作状態に設定する。
【００２７】
ステップ１０２（Ｓ１０２）において、計数部４００は、アドレスデコーダ２８０が出力するアドレス信号を受け入れ、ＲＡＭ２６に対する例えば単位時間当たりのアクセス数を計数する。
【００２８】
ステップ１０４（Ｓ１０４）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオフにされたか否かを判定し、オフにされていない場合にはＳ１０６の処理に進み、オフにされた場合には処理を終了する。
【００２９】
ステップ１０６（Ｓ１０６）において、比較判定部４０４は、計数部４００が出力するアクセス数と、メモリ４０２が出力する閾値とを比較し、アクセス数が閾値以上である場合にはＳ１０２の処理に進み、アクセス数が閾値よりも少ない場合にはＳ１０８の処理に進む。
【００３０】
ステップ１０８（Ｓ１０８）において、ＲＡＭコントローラ２８は、ＲＡＭ２６を低電力動作状態に設定する。
【００３１】
ステップ１１０（Ｓ１１０）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオフにされたか否かを判定し、オフにされていない場合にはＳ１１２の処理に進み、オフにされた場合には処理を終了する。
【００３２】
ステップ１１２（Ｓ１１２）において、標準動作状態設定部４０８は、割込みコントローラ３２から受け入れる割込み信号があるか否かを判定し、割込み信号がない場合にはＳ１１０の処理に進み、割込み信号がある場合にはＳ１００の処理に進む。
【００３３】
次に、ＲＯＭ２２及びＲＯＭコントローラ２４の詳細について説明する。
図６は、ＲＯＭ２２及びＲＯＭコントローラ２４の詳細を示すブロック図である。
ＲＯＭ２２は、単体では低電力動作状態に遷移する機能を有していない構成にされている。一方、ＲＯＭ２２とＲＯＭコントローラ２４との間には、ＦＥＴ（Field Effect Transistor）４２が設けられている。ＦＥＴ４２は、電源（Ｖｃｃ）とＲＯＭ２２の電源ピンとの間で、ＲＯＭコントローラ２４の制御に応じてオン・オフが切り替わるようにされている。つまり、ＲＯＭ２２は、ＦＥＴ４２がオンになった場合に給電され、ＦＥＴ４２がオフになった場合には電源が絶たれるようにされている。
【００３４】
ＲＯＭコントローラ２４は、アドレスデコーダ２４０、制御信号デコーダ２４２、データバス２４４及び省電力移行制御装置４４を有する。アドレスデコーダ２４０は、システムバス３４を介して送信されるＲＯＭ２２のアドレス情報を受け入れ、ＲＯＭ２２のアドレスを生成して、生成したアドレスをアドレス信号として省電力移行制御装置４４に対し出力する。制御信号デコーダ２４２は、システムバス３４を介して送信されるＲＯＭ２２の制御情報を受け入れ、ＲＯＭ２２を制御する制御信号を生成して、生成した制御信号を省電力移行制御装置４４に対し出力する。データバス２４４は、アドレスデコーダ２４０が生成したアドレスに対応するデータを、制御信号デコーダ２４２が生成する制御信号に応じて伝送する。省電力移行制御装置４４は、ＲＯＭ２２を標準動作状態又は低電力動作状態に遷移させるようにＦＥＴ４２を制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【００３５】
図７は、省電力移行制御装置４４の構成の詳細を示すブロック図である。
図７に示すように、省電力移行制御装置４４は、計数部４４０、メモリ４４２、比較判定部４４４、低電力動作状態設定部４４６標準動作状態設定部４４８及びＦＥＴ設定部４５０を有し、アドレス信号、制御信号及びデータ信号を伝送する。
【００３６】
計数部４４０は、例えばアドレスデコーダ２４０が出力するアドレス信号を受け入れ、ＲＯＭ２２に対する例えば単位時間当たりのアクセス数を計数し、比較判定部４４４に対して出力する。
【００３７】
メモリ４４２は、例えばＣＰＵ２０が低電力動作状態に遷移しているか否かを判定するための閾値を記憶する。
【００３８】
比較判定部４４４は、計数部４４０が出力するアクセス数と、メモリ４４２に記憶された閾値とを比較し、アクセス数が閾値よりも少ない場合にＣＰＵ２０が低電力動作状態に遷移していると判定し、判定した結果を低電力動作状態設定部４４６に対して出力する。
【００３９】
低電力動作状態設定部４４６は、ＣＰＵ２０が低電力動作状態に遷移していると比較判定部４４４が判定した結果を受け入れると、ＲＯＭ２２を低電力動作状態に設定すべき旨を示す信号をＦＥＴ設定部４５０に対して出力する。
【００４０】
標準動作状態設定部４４８は、割込みコントローラ３２から割込み信号を受け入れると、ＲＯＭ２２を標準動作状態に設定すべき旨（復帰すべき旨）を示す信号をＦＥＴ設定部４５０に対して出力する。
【００４１】
ＦＥＴ設定部４５０は、低電力動作状態設定部４４６が出力する信号を受け入れると、ＦＥＴ４２をオフに設定するＦＥＴ設定信号をＦＥＴ４２に対して出力する。ただし、ＦＥＴ設定部４５０は、標準動作状態設定部４４８が出力する信号を受け入れた場合には、低電力動作状態設定部４４６が出力する信号にかかわらず、ＦＥＴ４２をオンに設定するＦＥＴ設定信号をＦＥＴ４２に対して出力する。
【００４２】
したがって、省電力移行制御装置４４は、ＦＥＴ４２を制御することによって、図５に示した処理（Ｓ１０）と実質的に同じ処理を行い、ＲＯＭ２２を標準動作状態又は低電力動作状態に設定する。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る画像処理装置の概要を示す構成図である。
【図２】画像処理装置本体の詳細を示すブロック図である。
【図３】ＲＡＭ及びＲＡＭコントローラの詳細を示すブロック図である。
【図４】省電力移行制御装置の構成の詳細を示すブロック図である。
【図５】ＲＡＭコントローラがＲＡＭを標準動作状態又は低電力動作状態に設定する場合に行う処理（Ｓ１０）を示すフローチャートである。
【図６】ＲＯＭ及びＲＯＭコントローラの詳細を示すブロック図である。
【図７】省電力移行制御装置の構成の詳細を示すブロック図である。
【符号の説明】
【００４４】
１ 画像処理装置
１０ 表示・入力装置
１２ 記憶装置
１４ 印刷装置本体
１６ 通信装置
２ 画像処理装置本体
２０ ＣＰＵ
２２ ＲＯＭ
２４ ＲＯＭコントローラ
２４０ アドレスデコーダ
２４２ 制御信号デコーダ
２４４ データバス
２６ ＲＡＭ
２８ ＲＡＭコントローラ
２８０ アドレスデコーダ
２８２ 制御信号デコーダ
２８４ データバス
３０ Ｉ／Ｏコントローラ
３２ 割込みコントローラ
３４ システムバス
４０，４４ 省電力移行制御装置
４００，４４０ 計数部
４０２，４４２ メモリ
４０４，４４４ 比較判定部
４０６，４４６ 低電力動作状態設定部
４０８，４４８ 標準動作状態設定部
４１０ 設定出力部
４５０ ＦＥＴ設定部
４２ ＦＥＴ
【技術分野】
【０００１】
本発明は、省電力移行制御装置、情報処理装置、画像処理装置及び省電力移行制御方法に関するものである。
【背景技術】
【０００２】
特許文献１は、主記憶装置の通常動作モードから省電力モードへの切り替えが許可された後、中央処理装置が省電力モード移行命令をフェッチした場合に、主記憶装置を省電力モードに移行させる省電力移行制御装置を開示する。
【０００３】
【特許文献１】特開２００２−１４０１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させることができる省電力移行制御装置、情報処理装置、画像処理装置及び省電力移行制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に係る本発明は、中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定する低電力動作状態設定部と、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する省電力移行制御装置である。
【０００６】
請求項２に係る本発明は、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間で信号を送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する信号送受装置と、前記中央演算処理装置及び前記信号送受装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、前記信号送受装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する情報処理装置である。
【０００７】
請求項３に係る本発明は、前記信号送受装置は、前記中央演算処理装置が送信するアドレス信号に応じて、少なくともデータ信号を出力可能な記憶装置である請求項２記載の情報処理装置である。
【０００８】
請求項４に係る本発明は、プログラムを実行することにより動作し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間でプログラム又は画像データを送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する記憶装置と、前記中央演算処理装置及び前記記憶装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記記憶装置に対してアクセスするアクセス数を計数する計数部と、この計数部の計数結果に応じて、前記記憶装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記記憶装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する画像処理装置である。
【０００９】
請求項５に係る本発明は、中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数し、計数結果に応じて標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定し、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する省電力移行制御方法である。
【発明の効果】
【００１０】
本発明によれば、中央演算処理装置が信号送受装置を低電力動作状態に遷移させる命令をフェッチしなくても、信号送受装置を低電力動作状態に遷移させることができる。
【発明を実施するための最良の形態】
【００１１】
次に本発明の実施形態を図面に基づいて説明する。
図１において、本発明の実施形態に係る画像処理装置１の概要が示されている。画像処理装置１は、表示・入力装置１０、記憶装置（副記憶装置）１２、印刷装置本体１４、通信装置１６及び画像処理装置本体２を有する。表示・入力装置１０は、例えばＬＣＤパネル及びキーボードなどを含むユーザインターフェイスである。記憶装置（副記憶装置）１２は、例えばＨＤＤ・ＣＤ装置などであり、ＣＤ−ＲＯＭなどの記憶媒体１２０を介して供給されるソフトウェアなどを記憶する。印刷装置本体１４は、例えば、用紙送り装置、ゼログラフィ装置および定着装置などを含む画像形成装置およびスキャナ装置など（いずれも図示せず）を含む。通信装置１６は、例えばネットワークを介して他のコンピュータと画像処理装置本体２とを接続する。画像処理装置本体２は、ＣＰＵ２０及び図示しない主記憶装置などを含み、画像処理装置１を構成する各部を制御する。
つまり、画像処理装置１は、コンピュータとしての機能を含み、記憶媒体１２０又は通信装置１６を介して受け入れたプログラムを実行することにより、印刷などの処理を行う。
【００１２】
図２は、画像処理装置本体２の詳細を示すブロック図である。
図２に示すように、画像処理装置本体２は、ＣＰＵ（中央演算処理装置）２０、ＲＯＭ２２、ＲＯＭコントローラ２４、ＲＡＭ２６、ＲＡＭコントローラ２８、Ｉ／Ｏコントローラ３０、割込みコントローラ（割込み信号生成部）３２及びシステムバス３４などから構成される。また、ＣＰＵ２０、ＲＯＭコントローラ２４、ＲＡＭコントローラ２８、Ｉ／Ｏコントローラ３０及び割込みコントローラ３２は、システムバス３４を介して互いに接続されている。
【００１３】
ＣＰＵ２０は、プログラムを実行することにより動作し、割込みコントローラ３２を介して割込み信号を受け入れ、システムバス３４を介して画像処理装置本体２を構成する各部を制御する。また、ＣＰＵ２０は、例えばＲＯＭ２２が記憶するプログラムを実行して画像処理などを行う標準動作状態（通常モード）と、この標準動作状態よりも低消費電力に設定された低電力動作状態（省電力モード）とに遷移することができるようにされている。
【００１４】
ＲＯＭ２２は、ＣＰＵ２０が実行するプログラム（実行命令）などを記憶する。ＲＯＭコントローラ２４は、割込みコントローラ３２に接続されており、ＣＰＵ２０のＲＯＭ２２に対する命令フェッチを、ＲＯＭ２２に対するメモリアクセスに変換する。ＲＡＭ２６は、標準動作状態（通常モード）と、この標準動作状態よりも低消費電力に設定された低電力動作状態（省電力モード）とに遷移することができる例えば擬似ＳＲＡＭなどである。ＲＡＭコントローラ２８は、割込みコントローラ３２に接続されており、ＣＰＵ２０のＲＡＭ２６に対する命令フェッチを、ＲＡＭ２６に対するメモリアクセスに変換する。
【００１５】
Ｉ／Ｏコントローラ３０は、表示・入力装置１０、記憶装置１２、印刷装置本体１４及び通信装置１６において発生するイベントを外部トリガとして受け入れ、割込みコントローラ３２に対して出力する。
割込みコントローラ３２は、Ｉ／Ｏコントローラ３０から入力される外部トリガに応じて割込み信号を生成する割込み信号生成部であり、生成した割込み信号をＣＰＵ２０、ＲＯＭコントローラ２４及びＲＡＭコントローラ２８に対して出力する。
【００１６】
次に、ＲＡＭ２６及びＲＡＭコントローラ２８の詳細について説明する。
図３は、ＲＡＭ２６及びＲＡＭコントローラ２８の詳細を示すブロック図である。
ＲＡＭ２６は、上述したように標準動作状態と低電力動作状態とに遷移する例えば擬似ＳＲＡＭなどのメモリであり、例えば内部にクロックジェネレータ２６０を有する。また、ＲＡＭ２６は、ＣＰＵ２０との間で信号を送受する信号送受装置でもある。
クロックジェネレータ２６０は、ＲＡＭ２６内にクロックを供給し、ＲＡＭ２６のセルフリフレッシュを実現する。ただし、クロックジェネレータ２６０は、例えば制御信号などにより所定のコマンドを入力されると停止して、ＲＡＭ２６のセルフリフレッシュを停止させることにより、ＲＡＭ２６を低電力動作状態にする。
【００１７】
ＲＡＭコントローラ２８は、アドレスデコーダ２８０、制御信号デコーダ２８２、データバス２８４及び省電力移行制御装置４０を有する。アドレスデコーダ２８０は、システムバス３４を介して送信されるＲＡＭ２６のアドレス情報を受け入れ、ＲＡＭ２６のアドレスを生成して、生成したアドレスをアドレス信号として省電力移行制御装置４０に対し出力する。制御信号デコーダ２８２は、システムバス３４を介して送信されるＲＡＭ２６の制御情報を受け入れ、ＲＡＭ２６を制御する制御信号を生成して、生成した制御信号を省電力移行制御装置４０に対し出力する。データバス２８４は、アドレスデコーダ２８０が生成したアドレスに対応するデータを、制御信号デコーダ２８２が生成する制御信号に応じて伝送する。省電力移行制御装置４０は、ＲＡＭ２６を標準動作状態又は低電力動作状態に遷移させるよう制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【００１８】
図４は、省電力移行制御装置４０の構成の詳細を示すブロック図である。
図４に示すように、省電力移行制御装置４０は、計数部４００、メモリ４０２、比較判定部４０４、低電力動作状態設定部４０６標準動作状態設定部４０８及び設定出力部４１０を有し、アドレス信号、制御信号及びデータ信号を伝送する。
【００１９】
計数部４００は、例えばアドレスデコーダ２８０が出力するアドレス信号を受け入れ、ＲＡＭ２６に対する例えば単位時間当たりのアクセス数を計数し、比較判定部４０４に対して出力する。
【００２０】
メモリ４０２は、例えばＣＰＵ２０が低電力動作状態に遷移しているか否かを判定するための閾値を記憶する。
【００２１】
比較判定部４０４は、計数部４００が出力するアクセス数と、メモリ４０２に記憶された閾値とを比較し、アクセス数が閾値よりも少ない場合にＣＰＵ２０が低電力動作状態に遷移していると判定し、判定した結果を低電力動作状態設定部４０６に対して出力する。
【００２２】
低電力動作状態設定部４０６は、ＣＰＵ２０が低電力動作状態に遷移していると比較判定部４０４が判定した結果を受け入れると、ＲＡＭ２６を低電力動作状態に設定すべき旨を示す信号を設定出力部４１０に対して出力する。
【００２３】
標準動作状態設定部４０８は、割込みコントローラ３２から割込み信号を受け入れると、ＲＡＭ２６を標準動作状態に設定すべき旨（復帰すべき旨）を示す信号を設定出力部４１０に対して出力する。
【００２４】
設定出力部４１０は、低電力動作状態設定部４０６が出力する信号を受け入れると、制御信号デコーダ２８２が出力する制御信号に対し、ＲＡＭ２６を低電力動作状態に設定する信号を付加し、新たな制御信号としてＲＡＭ２６に対して出力する。ただし、設定出力部４１０は、標準動作状態設定部４０８が出力する信号を受け入れた場合には、低電力動作状態設定部４０６が出力する信号にかかわらず、制御信号デコーダ２８２が出力する制御信号に対し、ＲＡＭ２６を標準動作状態に設定する信号を付加し、新たな制御信号としてＲＡＭ２６に対して出力する。
【００２５】
次に、ＲＡＭコントローラ２８がＲＡＭ２６を標準動作状態又は低電力動作状態に設定する場合に行う処理について説明する。
図５は、ＲＡＭコントローラ２８がＲＡＭ２６を標準動作状態又は低電力動作状態に設定する場合に行う処理（Ｓ１０）を示すフローチャートである。
【００２６】
図５に示すように、ステップ１００（Ｓ１００）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオンにされると、まず、ＲＡＭ２６を標準動作状態に設定する。
【００２７】
ステップ１０２（Ｓ１０２）において、計数部４００は、アドレスデコーダ２８０が出力するアドレス信号を受け入れ、ＲＡＭ２６に対する例えば単位時間当たりのアクセス数を計数する。
【００２８】
ステップ１０４（Ｓ１０４）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオフにされたか否かを判定し、オフにされていない場合にはＳ１０６の処理に進み、オフにされた場合には処理を終了する。
【００２９】
ステップ１０６（Ｓ１０６）において、比較判定部４０４は、計数部４００が出力するアクセス数と、メモリ４０２が出力する閾値とを比較し、アクセス数が閾値以上である場合にはＳ１０２の処理に進み、アクセス数が閾値よりも少ない場合にはＳ１０８の処理に進む。
【００３０】
ステップ１０８（Ｓ１０８）において、ＲＡＭコントローラ２８は、ＲＡＭ２６を低電力動作状態に設定する。
【００３１】
ステップ１１０（Ｓ１１０）において、ＲＡＭコントローラ２８は、画像処理装置１の主電源（図示せず）をオフにされたか否かを判定し、オフにされていない場合にはＳ１１２の処理に進み、オフにされた場合には処理を終了する。
【００３２】
ステップ１１２（Ｓ１１２）において、標準動作状態設定部４０８は、割込みコントローラ３２から受け入れる割込み信号があるか否かを判定し、割込み信号がない場合にはＳ１１０の処理に進み、割込み信号がある場合にはＳ１００の処理に進む。
【００３３】
次に、ＲＯＭ２２及びＲＯＭコントローラ２４の詳細について説明する。
図６は、ＲＯＭ２２及びＲＯＭコントローラ２４の詳細を示すブロック図である。
ＲＯＭ２２は、単体では低電力動作状態に遷移する機能を有していない構成にされている。一方、ＲＯＭ２２とＲＯＭコントローラ２４との間には、ＦＥＴ（Field Effect Transistor）４２が設けられている。ＦＥＴ４２は、電源（Ｖｃｃ）とＲＯＭ２２の電源ピンとの間で、ＲＯＭコントローラ２４の制御に応じてオン・オフが切り替わるようにされている。つまり、ＲＯＭ２２は、ＦＥＴ４２がオンになった場合に給電され、ＦＥＴ４２がオフになった場合には電源が絶たれるようにされている。
【００３４】
ＲＯＭコントローラ２４は、アドレスデコーダ２４０、制御信号デコーダ２４２、データバス２４４及び省電力移行制御装置４４を有する。アドレスデコーダ２４０は、システムバス３４を介して送信されるＲＯＭ２２のアドレス情報を受け入れ、ＲＯＭ２２のアドレスを生成して、生成したアドレスをアドレス信号として省電力移行制御装置４４に対し出力する。制御信号デコーダ２４２は、システムバス３４を介して送信されるＲＯＭ２２の制御情報を受け入れ、ＲＯＭ２２を制御する制御信号を生成して、生成した制御信号を省電力移行制御装置４４に対し出力する。データバス２４４は、アドレスデコーダ２４０が生成したアドレスに対応するデータを、制御信号デコーダ２４２が生成する制御信号に応じて伝送する。省電力移行制御装置４４は、ＲＯＭ２２を標準動作状態又は低電力動作状態に遷移させるようにＦＥＴ４２を制御しつつ、アドレス信号、制御信号及びデータ信号を伝送するハードウェアである。
【００３５】
図７は、省電力移行制御装置４４の構成の詳細を示すブロック図である。
図７に示すように、省電力移行制御装置４４は、計数部４４０、メモリ４４２、比較判定部４４４、低電力動作状態設定部４４６標準動作状態設定部４４８及びＦＥＴ設定部４５０を有し、アドレス信号、制御信号及びデータ信号を伝送する。
【００３６】
計数部４４０は、例えばアドレスデコーダ２４０が出力するアドレス信号を受け入れ、ＲＯＭ２２に対する例えば単位時間当たりのアクセス数を計数し、比較判定部４４４に対して出力する。
【００３７】
メモリ４４２は、例えばＣＰＵ２０が低電力動作状態に遷移しているか否かを判定するための閾値を記憶する。
【００３８】
比較判定部４４４は、計数部４４０が出力するアクセス数と、メモリ４４２に記憶された閾値とを比較し、アクセス数が閾値よりも少ない場合にＣＰＵ２０が低電力動作状態に遷移していると判定し、判定した結果を低電力動作状態設定部４４６に対して出力する。
【００３９】
低電力動作状態設定部４４６は、ＣＰＵ２０が低電力動作状態に遷移していると比較判定部４４４が判定した結果を受け入れると、ＲＯＭ２２を低電力動作状態に設定すべき旨を示す信号をＦＥＴ設定部４５０に対して出力する。
【００４０】
標準動作状態設定部４４８は、割込みコントローラ３２から割込み信号を受け入れると、ＲＯＭ２２を標準動作状態に設定すべき旨（復帰すべき旨）を示す信号をＦＥＴ設定部４５０に対して出力する。
【００４１】
ＦＥＴ設定部４５０は、低電力動作状態設定部４４６が出力する信号を受け入れると、ＦＥＴ４２をオフに設定するＦＥＴ設定信号をＦＥＴ４２に対して出力する。ただし、ＦＥＴ設定部４５０は、標準動作状態設定部４４８が出力する信号を受け入れた場合には、低電力動作状態設定部４４６が出力する信号にかかわらず、ＦＥＴ４２をオンに設定するＦＥＴ設定信号をＦＥＴ４２に対して出力する。
【００４２】
したがって、省電力移行制御装置４４は、ＦＥＴ４２を制御することによって、図５に示した処理（Ｓ１０）と実質的に同じ処理を行い、ＲＯＭ２２を標準動作状態又は低電力動作状態に設定する。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る画像処理装置の概要を示す構成図である。
【図２】画像処理装置本体の詳細を示すブロック図である。
【図３】ＲＡＭ及びＲＡＭコントローラの詳細を示すブロック図である。
【図４】省電力移行制御装置の構成の詳細を示すブロック図である。
【図５】ＲＡＭコントローラがＲＡＭを標準動作状態又は低電力動作状態に設定する場合に行う処理（Ｓ１０）を示すフローチャートである。
【図６】ＲＯＭ及びＲＯＭコントローラの詳細を示すブロック図である。
【図７】省電力移行制御装置の構成の詳細を示すブロック図である。
【符号の説明】
【００４４】
１ 画像処理装置
１０ 表示・入力装置
１２ 記憶装置
１４ 印刷装置本体
１６ 通信装置
２ 画像処理装置本体
２０ ＣＰＵ
２２ ＲＯＭ
２４ ＲＯＭコントローラ
２４０ アドレスデコーダ
２４２ 制御信号デコーダ
２４４ データバス
２６ ＲＡＭ
２８ ＲＡＭコントローラ
２８０ アドレスデコーダ
２８２ 制御信号デコーダ
２８４ データバス
３０ Ｉ／Ｏコントローラ
３２ 割込みコントローラ
３４ システムバス
４０，４４ 省電力移行制御装置
４００，４４０ 計数部
４０２，４４２ メモリ
４０４，４４４ 比較判定部
４０６，４４６ 低電力動作状態設定部
４０８，４４８ 標準動作状態設定部
４１０ 設定出力部
４５０ ＦＥＴ設定部
４２ ＦＥＴ
【特許請求の範囲】
【請求項１】
中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定する低電力動作状態設定部と、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する省電力移行制御装置。
【請求項２】
標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間で信号を送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する信号送受装置と、前記中央演算処理装置及び前記信号送受装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、前記信号送受装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する情報処理装置。
【請求項３】
前記信号送受装置は、前記中央演算処理装置が送信するアドレス信号に応じて、少なくともデータ信号を出力可能な記憶装置である請求項２記載の情報処理装置。
【請求項４】
プログラムを実行することにより動作し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間でプログラム又は画像データを送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する記憶装置と、前記中央演算処理装置及び前記記憶装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記記憶装置に対してアクセスするアクセス数を計数する計数部と、この計数部の計数結果に応じて、前記記憶装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記記憶装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する画像処理装置。
【請求項５】
中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数し、計数結果に応じて標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定し、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する省電力移行制御方法。
【請求項１】
中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定する低電力動作状態設定部と、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する省電力移行制御装置。
【請求項２】
標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間で信号を送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する信号送受装置と、前記中央演算処理装置及び前記信号送受装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記信号送受装置に対して送信する所定の信号数を計数する計数部と、この計数部の計数結果に応じて、前記信号送受装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記信号送受装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する情報処理装置。
【請求項３】
前記信号送受装置は、前記中央演算処理装置が送信するアドレス信号に応じて、少なくともデータ信号を出力可能な記憶装置である請求項２記載の情報処理装置。
【請求項４】
プログラムを実行することにより動作し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する中央演算処理装置と、この中央演算処理装置との間でプログラム又は画像データを送受し、標準動作状態、及び当該標準動作状態よりも低消費電力に設定された低電力動作状態に遷移する記憶装置と、前記中央演算処理装置及び前記記憶装置に対する割込み信号を生成する割込み信号生成部と、前記中央演算処理装置が前記記憶装置に対してアクセスするアクセス数を計数する計数部と、この計数部の計数結果に応じて、前記記憶装置が低電力動作状態に遷移するよう設定する低電力動作状態設定部と、前記割込み信号生成部が割り込み信号を生成した場合に、前記記憶装置が標準動作状態に遷移するよう設定する標準動作状態設定部とを有する画像処理装置。
【請求項５】
中央演算処理装置が信号送受装置に対して送信する所定の信号数を計数し、計数結果に応じて標準動作状態よりも低消費電力に設定された低電力動作状態に信号送受装置が遷移するよう設定し、中央演算処理装置が割込み信号を受信する場合に、信号送受装置が標準動作状態に遷移するよう設定する省電力移行制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−５９１４４（Ｐ２００９−５９１４４Ａ）
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【出願番号】特願２００７−２２５４２３（Ｐ２００７−２２５４２３）
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
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