薄膜トランジスタの製造方法
【目的】 ゲート電極とソースまたはドレイン電極の重なりによる浮遊容量を減らし得るセルフアラインによるＬＣＤ用ＴＦＴの製造において、ソースとドレイン電極の抵抗を十分小さくできるＴＦＴ製造方法を提供する。
【構成】 基板１１の表面にゲート電極１２を形成し、該電極上に第１の絶縁層ＳｉＮｘ層２１、第１の半導体層ａ−Ｓｉ層２２、さらに第２の絶縁層ＳｉＮｘ層２３を順次形成する。次に第２絶縁層表面にレジストを塗布し、ゲート電極をマスクとして基板裏面からレジストを感光させ、不要部分をエッチング除去してゲート電極上にレジストのマスクを形成する。このマスク上から第２絶縁層２３をエッチングしゲート電極１２上に残置してマスク層３１とし、第１半導体層２２上にそれよりキャリア濃度の高い第２の半導体層ｎ＋ａ−Ｓｉ層４１、金属層のＷ層４２を、第２の絶縁層から形成したマスク層上以外に選択的に成長させゲート電極に整合させる。
【構成】 基板１１の表面にゲート電極１２を形成し、該電極上に第１の絶縁層ＳｉＮｘ層２１、第１の半導体層ａ−Ｓｉ層２２、さらに第２の絶縁層ＳｉＮｘ層２３を順次形成する。次に第２絶縁層表面にレジストを塗布し、ゲート電極をマスクとして基板裏面からレジストを感光させ、不要部分をエッチング除去してゲート電極上にレジストのマスクを形成する。このマスク上から第２絶縁層２３をエッチングしゲート電極１２上に残置してマスク層３１とし、第１半導体層２２上にそれよりキャリア濃度の高い第２の半導体層ｎ＋ａ−Ｓｉ層４１、金属層のＷ層４２を、第２の絶縁層から形成したマスク層上以外に選択的に成長させゲート電極に整合させる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、非晶質シリコン（ａ−Ｓｉ）膜を用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子として構成されたアクティブマトリックス型液晶表示装置（ＬＣＤ）が注目されている。安価なガラス基板を用いて低温成膜ができるａ−Ｓｉ膜を用いてＴＦＴアレイを構成することにより、大面積、高精細、高画質かつ安価なパネルディスプレイ（フラット型テレビジョン）が実現できる可能性があるからである。
【０００３】この種のディスプレイは、ＴＦＴにより駆動されるため、ＴＦＴのスイッチング能力が表示特性に大きく影響する。スイッチング能力を向上させるためには一つにはゲート電極とソースまたはドレイン電極の重なりによる寄生容量を減らすことが重要である。従来、この種の問題解決のために、ゲートとソース、ドレイン電極を自己整合（セルフアライン）させたトランジスタが提案されている。図２１〜図２４において従来のＴＦＴの製造工程を示す。
【０００４】まず図２１において、ガラス基板２１１表面上にゲート電極２１２を形成する。次に絶縁層であるＳｉＮx 層２１３、ａ−Ｓｉ（アモルファスシリコン）層２１４、絶縁層であるＳｉＮx 層２１５を順次成長し、その後レジスト層を塗布する。続いて基板裏面より露光して、ゲートと同じパターンにレジスト層２１６を形成する。
【０００５】次に図２２において、上記レジスト層２１６をマスクとし上記絶縁層であるＳｉＮx 層２１５をエッチングしチャネル絶縁層であるＳｉＮx 層２２２を形成する。さらに、レジスト層２１６を除去した後、上面（矢印の方向）よりイオン注入またはプラズマドープを行いｎ+ ａ−Ｓｉ層２２１を形成する。
【０００６】次に図２３において、チャネル絶縁層であるＳｉＮx 層２２２及びｎ+ ａ−Ｓｉ層２２１表面を覆うようにＣｒ層２３２を成長させ熱拡散によってシリサイドであるＣｒＳｉx 層２３１を形成する。最後に図２４R>４において、上記Ｃｒ層２３２を従来のＰＥＰにより加工して電極２４１を形成する。
【０００７】この様なＴＦＴにおいては、ゲート電極２１２をマスクとし裏面露光によってパターンニングすることによりゲート電極２１２及びソースまたはドレイン電極（ｎ+ ａ−Ｓｉ層２２１及びＣｒＳｉx 層２３１）の重なりによる寄生容量を減らすことが可能である。
【０００８】しかしながら上記した従来のＴＦＴ製造方法では、ソース／ドレイン部の配線の一部に比較的低温での熱拡散によって形成したＣｒＳｉx ２３１を用いているため低抵抗化に限界がありａｂ間（図２４）のシート抵抗を十分に抑えることができない。図１９に上記の製造方法によるＴＦＴのＣｒ原子の拡散の様子を示す。縦軸はＣｒ原子の濃度、横軸は拡散方向の深さである。ＬＣＤを製造するにおいて、耐熱性の低いガラス基板を用いることとａ−Ｓｉの耐熱性が低いため、熱による温度上昇には限界があり、シリサイド反応は表面のみに限定される。従って図１９のようにＣｒ原子濃度は界面付近で急激に低くなり、十分にＣｒ原子を拡散することはできない。このため、このシ−ト抵抗がＴＦＴのオン時のチャネルのシ−ト抵抗より十分に小さくない場合にはシリ−ズ抵抗となり、ＴＦＴのオン電流を制限してしまう。従来のＴＦＴではａｂ間（図２４）の配線部のシート抵抗（５×１０4 〜１×１０6 Ω／スクエアー程度）が高くなり移動度（モビリティー）が高くスイッチングスピードの早いａ−ＳｉＴＦＴ、特にスイッチングスピードの早いポリ−ＳｉＴＦＴではオン時のチャネルのシ−ト抵抗が十分に低いため配線部のシ−ト抵抗が高いとオン電流を制限するため十分に動作させることができない。
【０００９】
【発明が解決しようとする課題】近年ＴＦＴのモビリティーがますます高くなり性能向上が図られていく中で、上記したような従来の製造方法で得られるＴＦＴではａｂ間（図２４）の抵抗率つまりソース及びドレイン電極のシート抵抗率が高いのでソースドレイン間に十分な電流を流すことができないという問題があった。
【００１０】そこで、本発明は、ゲート電極とソースまたはドレイン電極の重なりによる寄生容量を減らすことができるセルフアラインによるＬＣＤ用ＴＦＴの製造方法において上記欠点を除去しソース電極、ドレイン電極の抵抗を十分に抑えることのできるＬＣＤ用ＴＦＴの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、表裏２つの主面を有する基板の表面に、ゲート電極を形成する工程と、前記ゲート電極上に第１の絶縁層を形成する工程と、この第１の絶縁層上に第１の半導体層を形成する工程と、この第１の半導体層上に第２の絶縁層を形成する工程と、前記第２の絶縁層表面にレジストを塗布し、前記ゲート電極をマスクとして前記基板の裏面から光を照射して前記レジストを感光させ、不要部分をエッチング除去することにより前記ゲート電極上にレジストのマスクを形成する工程と、このレジストのマスク上から前記第２の絶縁層をエッチングすると共に前記ゲート電極上に残置してマスク層とする工程と、前記第１の半導体層上に前記半導体層よりも高いキャリア濃度の第２の半導体層を介して、或いは介さずに金属層、或いはシリサイド層の内の一つを前記第２の絶縁層から形成したマスク層上以外に選択的に形成させゲート電極に整合させる工程とを含むことを特徴とする。
【００１２】
【作用】本発明においては、金属、或はシリサイドが絶縁層上には成長せず、半導体層上に選択成長する性質を利用し、予めゲート電極にセルフアラインしている半導体層上に金属、或はシリサイド層を選択成長させることによりドレイン及びソース電極である金属、或はシリサイドをゲート電極にセルフアラインさせる事ができる。この時、金属のシート抵抗は十分に低い（例えばＷは１〜１０Ω／スクエアー程度）のでモビリティーの大きいＴＦＴにおいても十分に動作させることができ、シリサイド層は図２０に示すように深さ方向に一様に分布するのでシート抵抗率を十分に抑えることができ（５〜１×１０3 Ω／スクエアー程度）モビリティーの大きいＴＦＴにおいても十分に動作させることができる。金属として例えばＷの選択成長は、ＷＦ6 とＨ2 またはＷＦ6 とＳｉＨ4 等を用いれば良い。
【００１３】また、本発明の変形例として、薄いシリサイドが光を通す性質を利用し、ゲート電極をマスクとして裏面より露光する事によってシリサイド層上にゲート電極にセルフアラインしたレジスト層を形成する。その後エッチングによりドレイン及びソース電極であるシリサイド層を形成しゲート電極にセルフアラインさせることも可能である。
【００１４】
【実施例】以下に本発明を実施例によって説明する。図１R>１〜図８において本発明の第１の実施例を説明する。
【００１５】まず図１において、ガラス基板１１表面上にＭｏ−Ｔａ合金３０００オングストローム（以下Ａと記す。）をスパッタしエッチングによって形を整えゲート電極１２を形成する。なおＬＣＤ用のＴＦＴを製造する場合にはアドレス線及びＣｓ線（図示せず。）も同時に形成する事ができる。
【００１６】次に図２において、ガラス基板１１及びゲート電極１２上にプラズマＣＶＤ法により第１の絶縁層であるＳｉＮx 層２１を３０００Ａ、第１の半導体層であるａ−Ｓｉ層２２を５００Ａ、第２の絶縁層であるＳｉＮx 層２３を２０００Ａ、順次積層する。
【００１７】次に図３において、全面にレジストを塗布した後、ゲート電極１２をマスクとして裏面から露光する事によりゲート電極と自己整合したレジストパターン（図示せず。）を形成し、さらに前記レジスト層をマスクとし第２の絶縁層であるＳｉＮx ２３をエッチングしてマスク層３１を形成する。
【００１８】次に図４において、第１の半導体層であるａ−Ｓｉ層２２上に必要に応じて第２の半導体層であるｎ+ ａ−Ｓｉ層４１を５００Ａ、さらに金属層であるＷ層４２を１０００Ａ順次選択的に成長する。ｎ+ ａ−Ｓｉの選択成長は、ＰＨ3 とＳｉＨ4 混合ガスとＨ2 の間欠放電を用いる。Ｗの選択成長は、ＷＦ6 とＨ2 またはＷＦ6 とＳｉＨ4 等の熱ＣＶＤを用いれば良い。また、ｎ+ ａ−Ｓｉ層４１はプラズマドープにより形成しても良い。次に図５において、ａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＷ層４２を島状に形成する。
【００１９】なお、ＬＣＤを製造する場合には、図６において、画素電極であるＩＴＯ６１を１０００Ａ形成しアドレス線（図示せず。）の一端部に電極コンタクト用の穴を形成し信号線（図示せず。）をパターニングした後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、Ａｌ電極６３によりＴＦＴと信号線を接続する。この時、信号線をＡｌ電極により同時に形成しても良い。
【００２０】この様に本発明によると、ｎ+ ａ−Ｓｉ、及びＷを選択成長させることによってゲート電極にセルフアラインすることができる。従ってＴＦＴの寄生容量を抑えることができ、さらにシート抵抗率の十分低い金属であるＷをソース及びドレイン電極に用いているので例えばスイッチングスピードの早いＴＦＴに十分対応できる。従って、寄生容量が十分低く、チャネル部のモビリティーが大きいようなスイッチングスピードの早いＴＦＴを提供することができる。
【００２１】なお、上記実施例ではＷを選択成長させたがＷの代わりにＭｏ−Ｓｉ等のシリサイドを選択成長させることができる。また、選択成長する金属はＷに限らずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。また、Ｗ等の金属を選択成長を確実に行うために、予めＨ2 ガスやＨプラズマ処理によりｎ+ ａ−Ｓｉ表面を洗浄化しても良い。図７〜図１１において本発明の第２の実施例を説明する。本実施例においてアクティブマトリックス型ＴＦＴ液晶表示素子用ＴＦＴを作成する。
【００２２】図７において、第１の実施例の図４、図５に示すｎ+ ａ−Ｓｉ、Ｗを選択成長させ島状にａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＷ層４２をパターニングする工程の代わりに、予め信号線、ドレイン電極、及びソース電極を形成するようにａ−Ｓｉをパターニングする。その後、ｎ+ ａ−Ｓｉ層４１、及びＷ層１０１を選択成長することによってＴＦＴと画素電極を別々に形成し金属電極で接続する方法よりも工程数が少なくなりコスト面で有利になる。
【００２３】図９においてこの様子を説明する。図９は図７を上面からみた平面図である。９１はアドレス線及びゲート電極、９３はマスク層、９４の斜線部分はアドレス線及びゲート電極９１上にある第１の絶縁層（ゲート絶縁層）であるＳｉＮx を表す。９２に示す斜線部分は信号線、ドレイン電極、及びソース電極を表し、上からＷ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉの積層膜で形成されている。この９２で表される斜線部分のように予めａ−Ｓｉをパターニングしこのａ−Ｓｉ上にｎ+ ａ−Ｓｉ及びＷを順次選択成長させるのである。次に図８において、画素電極であるＩＴＯ６１を１０００Ａドレイン電極の一部を覆うように形成する。
【００２４】図１０においてこの様子を説明する。図１０R>０は図８を上面からみた平面図である。図のように画素電極であるＩＴＯ６１をドレイン電極の一部を覆うように形成する。
【００２５】図１１にこの様子を斜視図を用いて説明する。９１はアドレス線及びゲート電極、９２は信号線、ドレイン電極、及びソース電極を表し、膜の上からＷ／ｎ+ａ−Ｓｉ／ａ−Ｓｉ（以下同様）の積層膜で形成されている。９３はマスク層、６１は画素電極であるＩＴＯである。第１の絶縁層であるゲート絶縁層は省いてある。
【００２６】この様に、ａ−Ｓｉ層上に上からＷ／ｎ+ ａ−Ｓｉの選択成長を用いて信号線を形成することにより、従来ａ−Ｓｉの島の形成と信号線の形成の２回必要であったマスク工程を１回に減らすことが可能になりコストダウンを図れる。また、従来法では信号線金属とａ−Ｓｉの島とのマスク合わせのマ−ジンが必要であるため不透明である信号線が実質的に太くなり開口率が下がる欠点があったが本発明では合わせマ−ジンが必要でないため実質的に細い信号線が実現できるから高い開口率が実現できる。
【００２７】なお、本実施例ではａ−Ｓｉを予め島と信号線のパターンに形成した後に、ｎ+ ａ−Ｓｉ、Ｗを選択デポジッションする方法を用いたが、代わりにマスク層上を除く基板上全面にｎ+ ａ−Ｓｉ、Ｗの選択デポジッションさせ、その後に上からＷ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉの信号線パターンを形成しても良い。
【００２８】本発明はチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴに対して特に有効であり、移動度の高い高品質のａ−Ｓｉ、ｎ+ ａ−Ｓｉ、特に移動度の高いポリ−Ｓｉ、ｎ+ ポリ−Ｓｉを形成してよりチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴを形成する場合その効果を十分に発揮する。選択成長する金属はＷに限らずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。図１２〜図１８において本発明の変形例を説明する。図１２は、第１の実施例の図１、図２に示す工程と同様にして形成した素子の一部の断面図である。次に、図１３において、第２の絶縁層であるＳｉＮx 層２３（図１２）をエッチングしてエッチングストッパー１３１を形成する。
【００２９】次に図１４において、エッチングストッパー１３１及びａ−Ｓｉ層２２上に第２の半導体層であるｎ+ ａ−Ｓｉ層４１を５００Ａ及びシリサイド層であるＭｏ−Ｓｉ層１４２を３００Ａ順次積層する。Ｍｏ−Ｓｉ層１４２は、裏面露光する光が透過するように、Ｍｏ組成を少なくする。Ｍｏ組成は３〜３３％が良く、膜厚は１００〜１０００Ａが良い。
【００３０】次に図１５において、Ｍｏ−Ｓｉ層１４２上にレジスト層を形成し、ネガレジストを用いて裏面露光により図１５に示すようにマスク層１５１を形成する。このとき露光をオーバーにしエッチングストッパー１３１と上からＭｏ−Ｓｉ層１４２／ｎ+ ａ−Ｓｉ層４１が１〜３μｍ程度オーバラップするようにする。なぜならＴＦＴが正常に動作するためにはソース及びドレイン電極とチャネル部分が電気的に接続してなくてはならず１〜３μｍオーバラップする事が有効だからである。
【００３１】次に図１６において、エッチングによりエッチングストッパー１３１上のｎ+ａ−Ｓｉ層４１及びＭｏ−Ｓｉ層１４２を除去しさらにマスク層１５１も除去する。次に図１７において、ａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＭｏ−Ｓｉ層１４２を島状に形成する。
【００３２】なおＬＣＤを制作する場合には図１８において、画素電極であるＩＴＯ６１を１０００Ａ形成しアドレス線（図示せず。）の一端部に電極コンタクト用の穴を形成及び信号線（図示せず。）をパターニングした後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、Ａｌ電極６３によりＴＦＴと信号線（図示せず。）を接続する。
【００３３】この様に本変形例によっても、セルフアラインによってＴＦＴの寄生容量は抑えることができ、さらにシート抵抗率の十分低いＭｏ−Ｓｉをソース及びドレイン電極に用いているのでチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴに十分対応できる。
【００３４】なお、シリサイドとしてはＭｏ−Ｓｉの他にＴｉＳｉx ，ＶＳｉx ，ＣｒＳｉx ，ＮｉＳｉx ，ＰｄＳｉx 等でも良く、メタル組成は３〜３０％が好ましい。また、ＴａＮX 等のチッ化物でも透光性があるため有効である。ゲ−ト絶縁膜はＳｉＮx に限らずＳｉＯx またはこれらの積層膜でも良い。次に、図２５から図３２R>２を用いて本発明の第３の実施例を示す。
【００３５】本実施例では自己整合構造として、高融点金属であるＷの選択デポを用いたＴＦＴ液晶表示装置を制作した。図２５から図２７はこのＴＦＴの断面図であり、図２８から図３１はこのＴＦＴを用いた液晶表示装置の平面図を表している。先ずガラス基板１１上に図２８R>８に示すようにゲート電極及びゲード線１２、容量線２８１を形成する（第１のマスク工程）。
【００３６】次にゲート電極１２、容量電極２８１を覆うようにＳｉＮx ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮx ３１をプラズマＣＶＤで堆積し、ポジレジストを塗布した後に裏面よりゲート電極１２をマスクにしてＳｉＮx ３１上にレジストパターン２５６を形成しゲート電極１２に整合してエッチングする。このとき希ＨＦ等によりＳｉＮx ３１をレジストのサイド部もエッチングするようにオーバーエッチする。次に、Ｆ系ガスのＲＩＥ（リアクティブイオンエッチング）によりａ−Ｓｉ２２をレジスト２５６と同じ幅でエッチングする（図２５R>５）。
【００３７】次に、ｎ+ ａ−Ｓｉの選択デポにより、ＳｉＮx ストッパ３１よりはみ出したａ−Ｓｉ２２部にｎ+ ａ−Ｓｉ４１を形成する。これはイオンドーピングによってｎ+ ａ−Ｓｉ４１領域を形成しても良い。次にＷの選択ＣＶＤによりｎ+ ａ−Ｓｉ４１部のみにＷ４２を堆積する。次に、ＩＴＯ２６３を全面にスパッタし、図２９２９に示すようにＩＴＯ２６３で信号線、画素を結合したパターンを形成する（第２のマスク工程）。図２９中２９１の領域は上からＳｉＮx ／Ｗ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉ／ＳｉＮx ／ゲート電極の積層構造となっており、２９２の領域は上からＳｉＮx ／ＳｉＮx ／ａ−Ｓｉ／ＳｉＮx ／ゲート電極の積層構造となっている。
【００３８】次に、このＩＴＯパターンをマスクにして、Ｆ系のガスまたはウエットエッチャントを用いてＩＴＯパターンの下以外のａ−Ｓｉ２２、ｎ+ ａ−Ｓｉ４１、Ｗ４２、ＳｉＮx ２１をエッチングしＴＦＴを島状に分離する。なお、ＩＴＯを形成する前にＴＦＴの島を別のマスクを用いてエッチング形成する事によって、ＩＴＯの下の上からＳｉＮX ／ａ−Ｓｉを除去し蓄積容量部にａ−Ｓｉを挟まないようにし一定容量とすることにより画質を向上させることもできる。また、ＴＦＴを島状には分離せずに用いても十分画質の良いＴＦＴ−ＬＣＤを実現することができる。
【００３９】次に、ＴＦＴのＳｉＮx ストッパー３１上のＩＴＯを除去するためにネガレジストまたはイメージリバーサルレジストを塗布した後に裏面よりゲート電極をマスクにし、オーバー露光してレジスト１５１をストッパＳｉＮx ３１の上まで形成する（図２６（図３０のＡ1 −Ａ2 断面に相当する））。この時ゲート電極１２とＩＴＯ２６３の交差部と容量線２８１とＩＴＯ２６３交差部の部分３０１は露光できいないため、ＴＦＴ上にマスク（第３のマスク工程）をし、表面より露光して図３０３０中の３０１の部分を露光する（図２６、図３０）。図３０中斜線の部分がレジストである。このようにしてＴＦＴのＳｉＮx ストッパ３１上のＩＴＯをエッチングする。
【００４０】次にＩＴＯのみでも良いが更に信号線の配線抵抗を下げるためにＷ２７１をＩＴＯ２６３上に選択デポし、その後ＳｉＮx でパシベーション膜２７２を全面に形成する（図２７（図３１のＢ1 −Ｂ2 断面（パッシベーション膜は図示せず）に相当する））。なお、Ｗ等の金属の選択デポを容易にするため予めＩＴＯ上に裏面露光可能な程度に光を通すほど薄く（Ｗ１００Ａ程度）体積した後ＩＴＯをパターニングして裏面露光して次にＷの選択デポをしても良い。こうすることによってＷの選択デポを容易にすることが可能となる。
【００４１】最後に、同一のマスクで画素部及び信号線のコンタクト部３２３のパシベーションＳｉＮx ２７２とＷ２７１をエッチングし、ゲート電極１２及び容量線２８１のコンタクト部３２１のＳｉＮx ゲート絶縁膜２１をエッチングする（図３２）（第４のマスク工程）。ドライエッチングを用いると信号線のコンタクト部３２３のＩＴＯが表れた時点でＩＴＯはエッチングされないのでこのままマスクとなり信号線のコンタクト部３２３の下のＳｉＮx ゲート絶縁膜２１はエッチングされず残る。
【００４２】このようにして、自己整合ＴＦＴを有するＬＣＤを製作することにより、ＴＦＴのソース／ドレイン部の配線抵抗を充分に下げるこができる。また、従来ゲートと容量線の形成、ＳｉＮx ストッパーの形成、ａ−Ｓｉの島の形成、ＩＴＯ画素の形成、ゲート線と容量線のコンタクトホールの形成、信号線の形成、この信号線上のＳｉＮx パッシベーション膜の形成と７回かかっていたマスク工程が本実施例ではマスクが４枚（但し第３のマスク工程は他と比べて精度はそれほど必要としない）、レジスト工程が３回で済むため、コストダウンに有効であり、マスク合わせの数を減らす事ができ、またマスク合わせの難しい大型ＴＦＴ−ＬＣＤの製造に有効である。また、ＩＴＯの成膜条件を選ぶ事により、ｎ+ ａ−Ｓｉの上のＷ膜は無くても良い。次に図３３において本発明の第４の実施例を説明する。
【００４３】裏面露光を施してセルフアラインさせる第３の実施例で説明した構造のＴＦＴの代わりに、ゲート電極１２、ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮx ストッパー３１を堆積した後に、全層を同一パターンでエッチングして、ゲート電極、ゲート線、及び容量線（図示せず）を形成する。この後に、ＳｉＮx ストッパ３１をオーバエッチングし、次に上からａ−Ｓｉ２２／ゲート絶縁膜２１／ゲート電極１２をＲＩＥによってほぼ同一の幅にエッチングする。次にゲート２５２の側面を例えばホウ酸水溶液中でゲートに正電圧を印加して陽極酸化し絶縁膜３３１を形成する。次にＳｉＮx ストッパー３１のかぶさっていないａ−Ｓｉ２２の部分にイオンドーピングによりｎ+ ａ−Ｓｉの領域４１を形成し、この表面にＷ４２を選択デポする。ｎ+ ａ−Ｓｉの領域４１は選択デポで形成しても良い。
【００４４】この後の工程は第３の実施例と同じ様に形成すれば良い（参考図３４）。本実施例のようなＴＦＴを用いてＬＣＤを作成すると裏面露光によるレジストの形成の工程を省くことができるためコスト削減に寄与する。また、本実施例においても第３の実施例と同様の効果を期待することができる。
【００４５】次に、本発明の第５の実施例として金属の選択デポジションを用いた別の自己整合のＴＦＴと液晶ディスプレイに適用したものについて図３５から図３７を用いて説明する。図３５、図３６は図３７のＣ1 −Ｃ2 断面での工程順の断面図である。
【００４６】まず初めに、ガラス基板１１上にＭｏ−Ｔａ合金やＡｌ等の金属によりゲート電極１２（図３５及び図３７）、容量線２８１（図３７）を形成する（第１のマスク工程）。この上にＳｉＮx ゲート絶縁膜２１（図３５）を形成する。次に、ソース／ドレイン電極２６３（図３５）、信号線３７１（図３７）、画素電極３７２（図３７）となる透明電極をＩＴＯにてパターニングし形成する（第２のマスク工程）。この時ネガレジストまたはリバーサルレジストを用いて、裏面よりゲート電極１２をマスクにしてパターニングし、ゲート電極１２とソース／ドレイン電極２６３を自己整合させる（図３５３５）。裏面露光において露光はオーバー目にしたほうがソース／ドレイン電極２６３とゲート電極１２に微細なオーバーラップが形成できてＴＦＴのオン特性を良好に保つことができる。各配線断面はテーパー形状にしたほうが好ましい。裏面露光の後、信号線３７１とゲート電極１２及び容量線２８１との交差部、及び容量線２８１と画素電極３７２の交差部、引き出し配線は裏面露光工程の後に基板表面側よりマスクを用いて重ね露光することにより、レジストを残す（第３のマスク工程、但し他のマスク工程よりも精度が悪くても良い）。
【００４７】次に、このＩＴＯのソース／ドレイン電極２６３とゲート電極１２の上に配線抵抗低減及びソース／ドレイン電極２６３とａ−Ｓｉとの良好なオーミックコンタクトを得るためにＷ等の高融点金属４２（ａ）を選択デポする（図３５）。Ｗの選択デポ前処理としては、ドライ、ウエットによるライトエッチ処理や、Ｈ2ガス、Ｈプラズマによる表面還元処理を行っても良い。Ｗ層は、ＩＴＯとｎ+ ａ−Ｓｉが直接接触して拡散することによる接触抵抗の増大を防ぐ役割もある。次に、更に低抵抗化のためにＡｌ等の低抵抗金属３５１をＷ４２（ａ）上に選択デポし、このＷ４２（ａ）上にｎ+ ａ−Ｓｉとのオーミックコンタクト用にＷ等の高融点金属４２（ｂ）を積層する（図３５）。なお、Ｗ、Ａｌ等の選択デポが少し不完全な場合ゲート絶縁膜上に薄くＷ、Ａｌが形成されることがあるが、Ｗ、Ａｌを軽くエッチングして絶縁膜上のＷ、Ａｌのみを除去すれば良い。
【００４８】次に、Ｗ等の金属の選択デポの後に、ｎ+ ａ−Ｓｉ層４１をＨ2 とＳｉＨ4 プラズマの間欠プラズマＣＶＤ等により信号線３７１及びＩＴＯのソース／ドレイン電極２６３上に選択デポする（図３５）。
【００４９】次にプラズマＣＶＤ等によりａ−Ｓｉ２２を基板全面に堆積する（図３６）。ａ−Ｓｉ２２の堆積前に、Ｆ系のガスまたはＨＦ系の溶液で基板を表面処理しても良い。次に、パシベーション用のＳｉＮx 膜２７２、ａ−Ｓｉ２２を光から守るための光シールド用の金属等の不透明膜３６１を堆積する（図３６）。
【００５０】次に、ＴＦＴ及び信号線３７１を含むパターン（図３７の斜線部）によりＩＴＯ上の上から光シールド／パシベーション膜／ａ−Ｓｉ／ｎ+ ａ−Ｓｉ／Ｗをエッチングし画素電極３７２及び信号線３７１のコンタクト部３７１−１を表出させる（第４のマスク工程）。このまま同一パターンでゲート絶縁膜をエッチングしゲート電極１２、容量線２８１のコンタクト部３７２を表出させる。この時前記表出したＩＴＯ（図３７の画素電極３７２にあたる）はマスクとして働く。エッチングはＲＩＥ等のドライエッチ又はウエットエッチを組み合わせて行う。
【００５１】本実施例のような構造のＴＦＴではソース／ドレイン電極２６３にＷ等の金属４２（ａ）が積層されているため、ｎ+ ａ−ＳｉやＩＴＯでソース／ドレインの引出し部を形成したものに比べ配線抵抗はほとんど無視できるほど小さくでき、ＴＦＴの特性向上に有効である。また、第３の実施例と同様の効果も期待できる。次に、第３の実施例のＴＦＴを大型液晶ディスプレイに適用した第６の実施例を図３８から図４２を用いて説明する。
【００５２】基板が大型化すると熱膨張、応力等による変形が大きくなり、マスクとパターン間の整合が困難になるため、マスクパターンの数を減らすことや、パターンを自己整合化することが重要になる。このためには第１のゲートパターンにより後続の信号線、ＴＦＴ、画素電極が自己整合的に形成されることが好ましい。まず図３８３８に示すようなゲート電極のパターン３８１をガラス基板上に形成する（第１のマスク工程）。図中３８２はゲート電極と容量線とを兼ねている。
【００５３】次に全面にゲート絶縁膜ＳｉＮx 、ＩＴＯ膜をこの順に堆積した後に、図３９に示すようにガラス基板の裏面側にマスクパターン３９１を用い（第２のマスク工程）ネガ方式により裏面よりゲートパターン３８１、マスクパターン３９１をマスクにして露光する。
【００５４】更に、図４０のように信号線と成る部分とゲート線の交差部４０１、画素電極となる部分とゲート線の重なりにより形成された蓄積行容量部４０２、４０３の部分、及び信号線のコンタクト部４０４が穴が開くように形成したレジスト４０５（図中斜線の部分）をマスクとして表面より露光する（第３のマスク工程）。つまり、フォトリソを１回で済ますために、裏面露光の際に、信号線と画素電極との分離部分、信号線のコンタクト部のパターンを次の表面露光で行う部分は黒いマスクで露光を防いだ状態で裏面露光を行った。次に、裏面露光では露光されなかった信号線及び蓄積容量部となる部分を表面より露光する事によって図４１に示すようなＩＴＯ（斜線の部分）のパターニングを行った。裏面露光の際マスクとして形成したマスクパターン３９１は粗い合わせマージンで良いため合わせ精度は必要ない。第２のマスク工程と第３のマスク工程は同じレジストを露光するのであって実質的には同一のマスク工程である。また、信号線と画素間の分離及び信号線のコンタクト部の形成は別のレジストを用いても良い。次に、Ｗ、Ａｌ、Ｗ、ｎ+ ａ−Ｓｉをこの順にＩＴＯ上へ選択デポし、ａ−Ｓｉ、パシベーション膜、金属膜を全面にデポする。
【００５５】最後に、図４２の４２１の部分にマスクをし信号線、ＴＦＴ４２１を形成し、更にエッチングをしＩＴＯをマスクとしてゲート電極のコンタクト部４２３を露出させる。以上のプロセスでＴＦＴアレイが形成できる。この時ゲート線と信号線との間の光抜けの防止、及び信号線とゲート線のショートを防ぐためにマスクパターン４２１は信号線よりわずかに太く形成するほうがよい。
【００５６】この様にして形成された液晶表示装置はスイッチング速度が格段に上がり、更にマスク合わせの数が少ない上に合わせマージンが大きいために大面積でもパターン精度が良く高い品質のものが形成できる。また、画素電極をゲート線のパターンに自己整合させているので従来よりも格段に高い開口率を有する。本実施例においても第３の実施例と同様の効果を期待することができる。
【００５７】また、パシベーション膜、光シールド膜等は必要に応じて省略してもよく、また別のマスク工程で製造してもよい。絶縁膜はＳｉＮx に限らず、ＳｉＯx 又は他の絶縁膜でも良く、積層膜でも良い、堆積法はプラズマＣＶＤに限らず他の成膜法を用いても良い。
【００５８】また、配線抵抗を下げるためのＷ／Ａｌ／Ｗの積層膜を配線抵抗の問題の小さい場合はＷのみを選択デポしても良い。また、電極としてはＩＴＯ単層ではなく、基板側よりＩＴＯ、Ｍｏ等の高融点金属、Ａｌ等の低抵抗金属を積層し、Ｗ等の選択デポを配線表面及び配線側面に行ってもよい。透明電極としてはＩＴＯの他にＺｎＯx や他の材料を用いても良い。次に、第３の実施例のＴＦＴを大型液晶ディスプレイに適用した第７の実施例を図４３及び図４４を用いて説明する。
【００５９】本実施例と第６の実施例との違いは、容量線をゲート線の下に形成したところである。図４３は液晶ディスプレイの平面図、図４４は図４３においてＡＢの断面図である。先ず、ガラス基板１１上にＭｏ−Ｔａ合金やＡｌ等の金属により容量線パターン４３１を形成する。
【００６０】次に、絶縁層としてＳｉＯx ４４２をプラズマＣＶＤ等により堆積する。次にゲート電極及びゲート線のパターン３８１を経成する。次に、ＩＴＯを全面に堆積した後に第６の実施例と同じように裏面露光と表面露光を施して信号線４２１、画素電極２６３を形成する。本実施例の場合裏面露光で素子分離を行うためのガラス基板側からのマスクは必要なく容量線４３１がこのマスクの役目を施す。但し、表面露光で画素電極２６３と容量線４３１の交差部は露光しなければならない。図４３４３においては画素電極を省略している。
【００６１】次に、Ｗ４２（ａ）、Ａｌ３５１、Ｗ４２（ｂ）、ｎ+ ａ−Ｓｉ４１をＩＴＯ２６３上に選択デポし、ａ−Ｓｉ２２、パシベーション膜２７２、金属膜３６１を全面に堆積する。
【００６２】最後にゲート線、画素／信号線分離部の中を通るパターンで島パターン４２１を形成する。このようなプロセスにより、ＴＦＴのみならず画素電極もゲート電極１２及びゲートパターン３８１と完全に分離できるため自己整合できる。本実施例による液晶表示装置においても第３、第６の実施例と同様の効果が得られる。
【００６３】第６及び第７の実施例の液晶表示装置では第３の実施例のＴＦＴを用いたが第１、第２、或は第４の実施例によるＴＦＴ、変形例によるＴＦＴを用いても同様の効果が得られる。
【００６４】
【発明の効果】以上説明したように本発明によれば、ＴＦＴのスイッチングスピードに影響を及ぼす寄生容量をゲート電極とソース電極及びドレイン電極をセルフアラインすることにより低減することができかつソース極及びドレイン電極のシート抵抗を低くすることが可能でありソース電極ドレイン電極間に十分な電流を流すことができる。従ってチャネル部のモビリティーが高く寄生容量もないのでスイッチングスピードの早いＴＦＴを提供する事ができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図２】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図３】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図４】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図５】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図６】 本発明の第１の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図７】 本発明の第２の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図８】 本発明の第２の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図９】 本発明の第２の実施例である液晶表示装置の製造工程を説明する平面図。
【図１０】 本発明の第２の実施例である液晶表示装置の製造工程を説明する平面図。
【図１１】 本発明の第２の実施例である液晶表示装置の製造工程を説明する斜視図。
【図１２】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１３】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１４】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１５】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１６】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１７】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１８】 本発明の変形例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図１９】 従来のＴＦＴのソース及びドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃度を表すグラフ。
【図２０】 本発明の変形例によるＴＦＴのソース及びドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃度を表すグラフ。
【図２１】 従来のＴＦＴの製造工程を説明する断面図。
【図２２】 従来のＴＦＴの製造工程を説明する断面図。
【図２３】 従来のＴＦＴの製造工程を説明する断面図。
【図２４】 従来のＴＦＴの製造工程を説明する断面図。
【図２５】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２６】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２７】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２８】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図２９】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３０】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３１】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３２】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３３】 本発明の第４の実施例であるＴＦＴの製造工程を説明する断面図。
【図３４】 本発明の第４の実施例であるＴＦＴの製造工程を説明する断面図。
【図３５】 本発明の第５の実施例であるＴＦＴの製造工程を説明する断面図。
【図３６】 本発明の第５の実施例であるＴＦＴの製造工程を説明する断面図。
【図３７】 本発明の第５の実施例である液晶表示装置を説明する平面図。
【図３８】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図３９】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４０】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４１】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４２】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４３】 本発明の第７の実施例である液晶表示装置を説明する平面図。
【図４４】 本発明の第７の実施例である液晶表示装置を説明する平面図。
【符号の説明】
１１…ガラス基板
１２…ゲート電極
２１…絶縁層
２２…ａ−Ｓｉ層
２３…絶縁層
３１…マスク層
４１…ｎ+ ａ−Ｓｉ層
４２…Ｗ層
６１…ＩＴＯ
６２…Ａｌ電極
６３…Ａｌ電極
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、非晶質シリコン（ａ−Ｓｉ）膜を用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子として構成されたアクティブマトリックス型液晶表示装置（ＬＣＤ）が注目されている。安価なガラス基板を用いて低温成膜ができるａ−Ｓｉ膜を用いてＴＦＴアレイを構成することにより、大面積、高精細、高画質かつ安価なパネルディスプレイ（フラット型テレビジョン）が実現できる可能性があるからである。
【０００３】この種のディスプレイは、ＴＦＴにより駆動されるため、ＴＦＴのスイッチング能力が表示特性に大きく影響する。スイッチング能力を向上させるためには一つにはゲート電極とソースまたはドレイン電極の重なりによる寄生容量を減らすことが重要である。従来、この種の問題解決のために、ゲートとソース、ドレイン電極を自己整合（セルフアライン）させたトランジスタが提案されている。図２１〜図２４において従来のＴＦＴの製造工程を示す。
【０００４】まず図２１において、ガラス基板２１１表面上にゲート電極２１２を形成する。次に絶縁層であるＳｉＮx 層２１３、ａ−Ｓｉ（アモルファスシリコン）層２１４、絶縁層であるＳｉＮx 層２１５を順次成長し、その後レジスト層を塗布する。続いて基板裏面より露光して、ゲートと同じパターンにレジスト層２１６を形成する。
【０００５】次に図２２において、上記レジスト層２１６をマスクとし上記絶縁層であるＳｉＮx 層２１５をエッチングしチャネル絶縁層であるＳｉＮx 層２２２を形成する。さらに、レジスト層２１６を除去した後、上面（矢印の方向）よりイオン注入またはプラズマドープを行いｎ+ ａ−Ｓｉ層２２１を形成する。
【０００６】次に図２３において、チャネル絶縁層であるＳｉＮx 層２２２及びｎ+ ａ−Ｓｉ層２２１表面を覆うようにＣｒ層２３２を成長させ熱拡散によってシリサイドであるＣｒＳｉx 層２３１を形成する。最後に図２４R>４において、上記Ｃｒ層２３２を従来のＰＥＰにより加工して電極２４１を形成する。
【０００７】この様なＴＦＴにおいては、ゲート電極２１２をマスクとし裏面露光によってパターンニングすることによりゲート電極２１２及びソースまたはドレイン電極（ｎ+ ａ−Ｓｉ層２２１及びＣｒＳｉx 層２３１）の重なりによる寄生容量を減らすことが可能である。
【０００８】しかしながら上記した従来のＴＦＴ製造方法では、ソース／ドレイン部の配線の一部に比較的低温での熱拡散によって形成したＣｒＳｉx ２３１を用いているため低抵抗化に限界がありａｂ間（図２４）のシート抵抗を十分に抑えることができない。図１９に上記の製造方法によるＴＦＴのＣｒ原子の拡散の様子を示す。縦軸はＣｒ原子の濃度、横軸は拡散方向の深さである。ＬＣＤを製造するにおいて、耐熱性の低いガラス基板を用いることとａ−Ｓｉの耐熱性が低いため、熱による温度上昇には限界があり、シリサイド反応は表面のみに限定される。従って図１９のようにＣｒ原子濃度は界面付近で急激に低くなり、十分にＣｒ原子を拡散することはできない。このため、このシ−ト抵抗がＴＦＴのオン時のチャネルのシ−ト抵抗より十分に小さくない場合にはシリ−ズ抵抗となり、ＴＦＴのオン電流を制限してしまう。従来のＴＦＴではａｂ間（図２４）の配線部のシート抵抗（５×１０4 〜１×１０6 Ω／スクエアー程度）が高くなり移動度（モビリティー）が高くスイッチングスピードの早いａ−ＳｉＴＦＴ、特にスイッチングスピードの早いポリ−ＳｉＴＦＴではオン時のチャネルのシ−ト抵抗が十分に低いため配線部のシ−ト抵抗が高いとオン電流を制限するため十分に動作させることができない。
【０００９】
【発明が解決しようとする課題】近年ＴＦＴのモビリティーがますます高くなり性能向上が図られていく中で、上記したような従来の製造方法で得られるＴＦＴではａｂ間（図２４）の抵抗率つまりソース及びドレイン電極のシート抵抗率が高いのでソースドレイン間に十分な電流を流すことができないという問題があった。
【００１０】そこで、本発明は、ゲート電極とソースまたはドレイン電極の重なりによる寄生容量を減らすことができるセルフアラインによるＬＣＤ用ＴＦＴの製造方法において上記欠点を除去しソース電極、ドレイン電極の抵抗を十分に抑えることのできるＬＣＤ用ＴＦＴの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、表裏２つの主面を有する基板の表面に、ゲート電極を形成する工程と、前記ゲート電極上に第１の絶縁層を形成する工程と、この第１の絶縁層上に第１の半導体層を形成する工程と、この第１の半導体層上に第２の絶縁層を形成する工程と、前記第２の絶縁層表面にレジストを塗布し、前記ゲート電極をマスクとして前記基板の裏面から光を照射して前記レジストを感光させ、不要部分をエッチング除去することにより前記ゲート電極上にレジストのマスクを形成する工程と、このレジストのマスク上から前記第２の絶縁層をエッチングすると共に前記ゲート電極上に残置してマスク層とする工程と、前記第１の半導体層上に前記半導体層よりも高いキャリア濃度の第２の半導体層を介して、或いは介さずに金属層、或いはシリサイド層の内の一つを前記第２の絶縁層から形成したマスク層上以外に選択的に形成させゲート電極に整合させる工程とを含むことを特徴とする。
【００１２】
【作用】本発明においては、金属、或はシリサイドが絶縁層上には成長せず、半導体層上に選択成長する性質を利用し、予めゲート電極にセルフアラインしている半導体層上に金属、或はシリサイド層を選択成長させることによりドレイン及びソース電極である金属、或はシリサイドをゲート電極にセルフアラインさせる事ができる。この時、金属のシート抵抗は十分に低い（例えばＷは１〜１０Ω／スクエアー程度）のでモビリティーの大きいＴＦＴにおいても十分に動作させることができ、シリサイド層は図２０に示すように深さ方向に一様に分布するのでシート抵抗率を十分に抑えることができ（５〜１×１０3 Ω／スクエアー程度）モビリティーの大きいＴＦＴにおいても十分に動作させることができる。金属として例えばＷの選択成長は、ＷＦ6 とＨ2 またはＷＦ6 とＳｉＨ4 等を用いれば良い。
【００１３】また、本発明の変形例として、薄いシリサイドが光を通す性質を利用し、ゲート電極をマスクとして裏面より露光する事によってシリサイド層上にゲート電極にセルフアラインしたレジスト層を形成する。その後エッチングによりドレイン及びソース電極であるシリサイド層を形成しゲート電極にセルフアラインさせることも可能である。
【００１４】
【実施例】以下に本発明を実施例によって説明する。図１R>１〜図８において本発明の第１の実施例を説明する。
【００１５】まず図１において、ガラス基板１１表面上にＭｏ−Ｔａ合金３０００オングストローム（以下Ａと記す。）をスパッタしエッチングによって形を整えゲート電極１２を形成する。なおＬＣＤ用のＴＦＴを製造する場合にはアドレス線及びＣｓ線（図示せず。）も同時に形成する事ができる。
【００１６】次に図２において、ガラス基板１１及びゲート電極１２上にプラズマＣＶＤ法により第１の絶縁層であるＳｉＮx 層２１を３０００Ａ、第１の半導体層であるａ−Ｓｉ層２２を５００Ａ、第２の絶縁層であるＳｉＮx 層２３を２０００Ａ、順次積層する。
【００１７】次に図３において、全面にレジストを塗布した後、ゲート電極１２をマスクとして裏面から露光する事によりゲート電極と自己整合したレジストパターン（図示せず。）を形成し、さらに前記レジスト層をマスクとし第２の絶縁層であるＳｉＮx ２３をエッチングしてマスク層３１を形成する。
【００１８】次に図４において、第１の半導体層であるａ−Ｓｉ層２２上に必要に応じて第２の半導体層であるｎ+ ａ−Ｓｉ層４１を５００Ａ、さらに金属層であるＷ層４２を１０００Ａ順次選択的に成長する。ｎ+ ａ−Ｓｉの選択成長は、ＰＨ3 とＳｉＨ4 混合ガスとＨ2 の間欠放電を用いる。Ｗの選択成長は、ＷＦ6 とＨ2 またはＷＦ6 とＳｉＨ4 等の熱ＣＶＤを用いれば良い。また、ｎ+ ａ−Ｓｉ層４１はプラズマドープにより形成しても良い。次に図５において、ａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＷ層４２を島状に形成する。
【００１９】なお、ＬＣＤを製造する場合には、図６において、画素電極であるＩＴＯ６１を１０００Ａ形成しアドレス線（図示せず。）の一端部に電極コンタクト用の穴を形成し信号線（図示せず。）をパターニングした後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、Ａｌ電極６３によりＴＦＴと信号線を接続する。この時、信号線をＡｌ電極により同時に形成しても良い。
【００２０】この様に本発明によると、ｎ+ ａ−Ｓｉ、及びＷを選択成長させることによってゲート電極にセルフアラインすることができる。従ってＴＦＴの寄生容量を抑えることができ、さらにシート抵抗率の十分低い金属であるＷをソース及びドレイン電極に用いているので例えばスイッチングスピードの早いＴＦＴに十分対応できる。従って、寄生容量が十分低く、チャネル部のモビリティーが大きいようなスイッチングスピードの早いＴＦＴを提供することができる。
【００２１】なお、上記実施例ではＷを選択成長させたがＷの代わりにＭｏ−Ｓｉ等のシリサイドを選択成長させることができる。また、選択成長する金属はＷに限らずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。また、Ｗ等の金属を選択成長を確実に行うために、予めＨ2 ガスやＨプラズマ処理によりｎ+ ａ−Ｓｉ表面を洗浄化しても良い。図７〜図１１において本発明の第２の実施例を説明する。本実施例においてアクティブマトリックス型ＴＦＴ液晶表示素子用ＴＦＴを作成する。
【００２２】図７において、第１の実施例の図４、図５に示すｎ+ ａ−Ｓｉ、Ｗを選択成長させ島状にａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＷ層４２をパターニングする工程の代わりに、予め信号線、ドレイン電極、及びソース電極を形成するようにａ−Ｓｉをパターニングする。その後、ｎ+ ａ−Ｓｉ層４１、及びＷ層１０１を選択成長することによってＴＦＴと画素電極を別々に形成し金属電極で接続する方法よりも工程数が少なくなりコスト面で有利になる。
【００２３】図９においてこの様子を説明する。図９は図７を上面からみた平面図である。９１はアドレス線及びゲート電極、９３はマスク層、９４の斜線部分はアドレス線及びゲート電極９１上にある第１の絶縁層（ゲート絶縁層）であるＳｉＮx を表す。９２に示す斜線部分は信号線、ドレイン電極、及びソース電極を表し、上からＷ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉの積層膜で形成されている。この９２で表される斜線部分のように予めａ−Ｓｉをパターニングしこのａ−Ｓｉ上にｎ+ ａ−Ｓｉ及びＷを順次選択成長させるのである。次に図８において、画素電極であるＩＴＯ６１を１０００Ａドレイン電極の一部を覆うように形成する。
【００２４】図１０においてこの様子を説明する。図１０R>０は図８を上面からみた平面図である。図のように画素電極であるＩＴＯ６１をドレイン電極の一部を覆うように形成する。
【００２５】図１１にこの様子を斜視図を用いて説明する。９１はアドレス線及びゲート電極、９２は信号線、ドレイン電極、及びソース電極を表し、膜の上からＷ／ｎ+ａ−Ｓｉ／ａ−Ｓｉ（以下同様）の積層膜で形成されている。９３はマスク層、６１は画素電極であるＩＴＯである。第１の絶縁層であるゲート絶縁層は省いてある。
【００２６】この様に、ａ−Ｓｉ層上に上からＷ／ｎ+ ａ−Ｓｉの選択成長を用いて信号線を形成することにより、従来ａ−Ｓｉの島の形成と信号線の形成の２回必要であったマスク工程を１回に減らすことが可能になりコストダウンを図れる。また、従来法では信号線金属とａ−Ｓｉの島とのマスク合わせのマ−ジンが必要であるため不透明である信号線が実質的に太くなり開口率が下がる欠点があったが本発明では合わせマ−ジンが必要でないため実質的に細い信号線が実現できるから高い開口率が実現できる。
【００２７】なお、本実施例ではａ−Ｓｉを予め島と信号線のパターンに形成した後に、ｎ+ ａ−Ｓｉ、Ｗを選択デポジッションする方法を用いたが、代わりにマスク層上を除く基板上全面にｎ+ ａ−Ｓｉ、Ｗの選択デポジッションさせ、その後に上からＷ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉの信号線パターンを形成しても良い。
【００２８】本発明はチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴに対して特に有効であり、移動度の高い高品質のａ−Ｓｉ、ｎ+ ａ−Ｓｉ、特に移動度の高いポリ−Ｓｉ、ｎ+ ポリ−Ｓｉを形成してよりチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴを形成する場合その効果を十分に発揮する。選択成長する金属はＷに限らずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。図１２〜図１８において本発明の変形例を説明する。図１２は、第１の実施例の図１、図２に示す工程と同様にして形成した素子の一部の断面図である。次に、図１３において、第２の絶縁層であるＳｉＮx 層２３（図１２）をエッチングしてエッチングストッパー１３１を形成する。
【００２９】次に図１４において、エッチングストッパー１３１及びａ−Ｓｉ層２２上に第２の半導体層であるｎ+ ａ−Ｓｉ層４１を５００Ａ及びシリサイド層であるＭｏ−Ｓｉ層１４２を３００Ａ順次積層する。Ｍｏ−Ｓｉ層１４２は、裏面露光する光が透過するように、Ｍｏ組成を少なくする。Ｍｏ組成は３〜３３％が良く、膜厚は１００〜１０００Ａが良い。
【００３０】次に図１５において、Ｍｏ−Ｓｉ層１４２上にレジスト層を形成し、ネガレジストを用いて裏面露光により図１５に示すようにマスク層１５１を形成する。このとき露光をオーバーにしエッチングストッパー１３１と上からＭｏ−Ｓｉ層１４２／ｎ+ ａ−Ｓｉ層４１が１〜３μｍ程度オーバラップするようにする。なぜならＴＦＴが正常に動作するためにはソース及びドレイン電極とチャネル部分が電気的に接続してなくてはならず１〜３μｍオーバラップする事が有効だからである。
【００３１】次に図１６において、エッチングによりエッチングストッパー１３１上のｎ+ａ−Ｓｉ層４１及びＭｏ−Ｓｉ層１４２を除去しさらにマスク層１５１も除去する。次に図１７において、ａ−Ｓｉ層２２、ｎ+ ａ−Ｓｉ層４１、及びＭｏ−Ｓｉ層１４２を島状に形成する。
【００３２】なおＬＣＤを制作する場合には図１８において、画素電極であるＩＴＯ６１を１０００Ａ形成しアドレス線（図示せず。）の一端部に電極コンタクト用の穴を形成及び信号線（図示せず。）をパターニングした後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、Ａｌ電極６３によりＴＦＴと信号線（図示せず。）を接続する。
【００３３】この様に本変形例によっても、セルフアラインによってＴＦＴの寄生容量は抑えることができ、さらにシート抵抗率の十分低いＭｏ−Ｓｉをソース及びドレイン電極に用いているのでチャネル部のモビリティーが高くスイッチングスピードの早いＴＦＴに十分対応できる。
【００３４】なお、シリサイドとしてはＭｏ−Ｓｉの他にＴｉＳｉx ，ＶＳｉx ，ＣｒＳｉx ，ＮｉＳｉx ，ＰｄＳｉx 等でも良く、メタル組成は３〜３０％が好ましい。また、ＴａＮX 等のチッ化物でも透光性があるため有効である。ゲ−ト絶縁膜はＳｉＮx に限らずＳｉＯx またはこれらの積層膜でも良い。次に、図２５から図３２R>２を用いて本発明の第３の実施例を示す。
【００３５】本実施例では自己整合構造として、高融点金属であるＷの選択デポを用いたＴＦＴ液晶表示装置を制作した。図２５から図２７はこのＴＦＴの断面図であり、図２８から図３１はこのＴＦＴを用いた液晶表示装置の平面図を表している。先ずガラス基板１１上に図２８R>８に示すようにゲート電極及びゲード線１２、容量線２８１を形成する（第１のマスク工程）。
【００３６】次にゲート電極１２、容量電極２８１を覆うようにＳｉＮx ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮx ３１をプラズマＣＶＤで堆積し、ポジレジストを塗布した後に裏面よりゲート電極１２をマスクにしてＳｉＮx ３１上にレジストパターン２５６を形成しゲート電極１２に整合してエッチングする。このとき希ＨＦ等によりＳｉＮx ３１をレジストのサイド部もエッチングするようにオーバーエッチする。次に、Ｆ系ガスのＲＩＥ（リアクティブイオンエッチング）によりａ−Ｓｉ２２をレジスト２５６と同じ幅でエッチングする（図２５R>５）。
【００３７】次に、ｎ+ ａ−Ｓｉの選択デポにより、ＳｉＮx ストッパ３１よりはみ出したａ−Ｓｉ２２部にｎ+ ａ−Ｓｉ４１を形成する。これはイオンドーピングによってｎ+ ａ−Ｓｉ４１領域を形成しても良い。次にＷの選択ＣＶＤによりｎ+ ａ−Ｓｉ４１部のみにＷ４２を堆積する。次に、ＩＴＯ２６３を全面にスパッタし、図２９２９に示すようにＩＴＯ２６３で信号線、画素を結合したパターンを形成する（第２のマスク工程）。図２９中２９１の領域は上からＳｉＮx ／Ｗ／ｎ+ ａ−Ｓｉ／ａ−Ｓｉ／ＳｉＮx ／ゲート電極の積層構造となっており、２９２の領域は上からＳｉＮx ／ＳｉＮx ／ａ−Ｓｉ／ＳｉＮx ／ゲート電極の積層構造となっている。
【００３８】次に、このＩＴＯパターンをマスクにして、Ｆ系のガスまたはウエットエッチャントを用いてＩＴＯパターンの下以外のａ−Ｓｉ２２、ｎ+ ａ−Ｓｉ４１、Ｗ４２、ＳｉＮx ２１をエッチングしＴＦＴを島状に分離する。なお、ＩＴＯを形成する前にＴＦＴの島を別のマスクを用いてエッチング形成する事によって、ＩＴＯの下の上からＳｉＮX ／ａ−Ｓｉを除去し蓄積容量部にａ−Ｓｉを挟まないようにし一定容量とすることにより画質を向上させることもできる。また、ＴＦＴを島状には分離せずに用いても十分画質の良いＴＦＴ−ＬＣＤを実現することができる。
【００３９】次に、ＴＦＴのＳｉＮx ストッパー３１上のＩＴＯを除去するためにネガレジストまたはイメージリバーサルレジストを塗布した後に裏面よりゲート電極をマスクにし、オーバー露光してレジスト１５１をストッパＳｉＮx ３１の上まで形成する（図２６（図３０のＡ1 −Ａ2 断面に相当する））。この時ゲート電極１２とＩＴＯ２６３の交差部と容量線２８１とＩＴＯ２６３交差部の部分３０１は露光できいないため、ＴＦＴ上にマスク（第３のマスク工程）をし、表面より露光して図３０３０中の３０１の部分を露光する（図２６、図３０）。図３０中斜線の部分がレジストである。このようにしてＴＦＴのＳｉＮx ストッパ３１上のＩＴＯをエッチングする。
【００４０】次にＩＴＯのみでも良いが更に信号線の配線抵抗を下げるためにＷ２７１をＩＴＯ２６３上に選択デポし、その後ＳｉＮx でパシベーション膜２７２を全面に形成する（図２７（図３１のＢ1 −Ｂ2 断面（パッシベーション膜は図示せず）に相当する））。なお、Ｗ等の金属の選択デポを容易にするため予めＩＴＯ上に裏面露光可能な程度に光を通すほど薄く（Ｗ１００Ａ程度）体積した後ＩＴＯをパターニングして裏面露光して次にＷの選択デポをしても良い。こうすることによってＷの選択デポを容易にすることが可能となる。
【００４１】最後に、同一のマスクで画素部及び信号線のコンタクト部３２３のパシベーションＳｉＮx ２７２とＷ２７１をエッチングし、ゲート電極１２及び容量線２８１のコンタクト部３２１のＳｉＮx ゲート絶縁膜２１をエッチングする（図３２）（第４のマスク工程）。ドライエッチングを用いると信号線のコンタクト部３２３のＩＴＯが表れた時点でＩＴＯはエッチングされないのでこのままマスクとなり信号線のコンタクト部３２３の下のＳｉＮx ゲート絶縁膜２１はエッチングされず残る。
【００４２】このようにして、自己整合ＴＦＴを有するＬＣＤを製作することにより、ＴＦＴのソース／ドレイン部の配線抵抗を充分に下げるこができる。また、従来ゲートと容量線の形成、ＳｉＮx ストッパーの形成、ａ−Ｓｉの島の形成、ＩＴＯ画素の形成、ゲート線と容量線のコンタクトホールの形成、信号線の形成、この信号線上のＳｉＮx パッシベーション膜の形成と７回かかっていたマスク工程が本実施例ではマスクが４枚（但し第３のマスク工程は他と比べて精度はそれほど必要としない）、レジスト工程が３回で済むため、コストダウンに有効であり、マスク合わせの数を減らす事ができ、またマスク合わせの難しい大型ＴＦＴ−ＬＣＤの製造に有効である。また、ＩＴＯの成膜条件を選ぶ事により、ｎ+ ａ−Ｓｉの上のＷ膜は無くても良い。次に図３３において本発明の第４の実施例を説明する。
【００４３】裏面露光を施してセルフアラインさせる第３の実施例で説明した構造のＴＦＴの代わりに、ゲート電極１２、ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮx ストッパー３１を堆積した後に、全層を同一パターンでエッチングして、ゲート電極、ゲート線、及び容量線（図示せず）を形成する。この後に、ＳｉＮx ストッパ３１をオーバエッチングし、次に上からａ−Ｓｉ２２／ゲート絶縁膜２１／ゲート電極１２をＲＩＥによってほぼ同一の幅にエッチングする。次にゲート２５２の側面を例えばホウ酸水溶液中でゲートに正電圧を印加して陽極酸化し絶縁膜３３１を形成する。次にＳｉＮx ストッパー３１のかぶさっていないａ−Ｓｉ２２の部分にイオンドーピングによりｎ+ ａ−Ｓｉの領域４１を形成し、この表面にＷ４２を選択デポする。ｎ+ ａ−Ｓｉの領域４１は選択デポで形成しても良い。
【００４４】この後の工程は第３の実施例と同じ様に形成すれば良い（参考図３４）。本実施例のようなＴＦＴを用いてＬＣＤを作成すると裏面露光によるレジストの形成の工程を省くことができるためコスト削減に寄与する。また、本実施例においても第３の実施例と同様の効果を期待することができる。
【００４５】次に、本発明の第５の実施例として金属の選択デポジションを用いた別の自己整合のＴＦＴと液晶ディスプレイに適用したものについて図３５から図３７を用いて説明する。図３５、図３６は図３７のＣ1 −Ｃ2 断面での工程順の断面図である。
【００４６】まず初めに、ガラス基板１１上にＭｏ−Ｔａ合金やＡｌ等の金属によりゲート電極１２（図３５及び図３７）、容量線２８１（図３７）を形成する（第１のマスク工程）。この上にＳｉＮx ゲート絶縁膜２１（図３５）を形成する。次に、ソース／ドレイン電極２６３（図３５）、信号線３７１（図３７）、画素電極３７２（図３７）となる透明電極をＩＴＯにてパターニングし形成する（第２のマスク工程）。この時ネガレジストまたはリバーサルレジストを用いて、裏面よりゲート電極１２をマスクにしてパターニングし、ゲート電極１２とソース／ドレイン電極２６３を自己整合させる（図３５３５）。裏面露光において露光はオーバー目にしたほうがソース／ドレイン電極２６３とゲート電極１２に微細なオーバーラップが形成できてＴＦＴのオン特性を良好に保つことができる。各配線断面はテーパー形状にしたほうが好ましい。裏面露光の後、信号線３７１とゲート電極１２及び容量線２８１との交差部、及び容量線２８１と画素電極３７２の交差部、引き出し配線は裏面露光工程の後に基板表面側よりマスクを用いて重ね露光することにより、レジストを残す（第３のマスク工程、但し他のマスク工程よりも精度が悪くても良い）。
【００４７】次に、このＩＴＯのソース／ドレイン電極２６３とゲート電極１２の上に配線抵抗低減及びソース／ドレイン電極２６３とａ−Ｓｉとの良好なオーミックコンタクトを得るためにＷ等の高融点金属４２（ａ）を選択デポする（図３５）。Ｗの選択デポ前処理としては、ドライ、ウエットによるライトエッチ処理や、Ｈ2ガス、Ｈプラズマによる表面還元処理を行っても良い。Ｗ層は、ＩＴＯとｎ+ ａ−Ｓｉが直接接触して拡散することによる接触抵抗の増大を防ぐ役割もある。次に、更に低抵抗化のためにＡｌ等の低抵抗金属３５１をＷ４２（ａ）上に選択デポし、このＷ４２（ａ）上にｎ+ ａ−Ｓｉとのオーミックコンタクト用にＷ等の高融点金属４２（ｂ）を積層する（図３５）。なお、Ｗ、Ａｌ等の選択デポが少し不完全な場合ゲート絶縁膜上に薄くＷ、Ａｌが形成されることがあるが、Ｗ、Ａｌを軽くエッチングして絶縁膜上のＷ、Ａｌのみを除去すれば良い。
【００４８】次に、Ｗ等の金属の選択デポの後に、ｎ+ ａ−Ｓｉ層４１をＨ2 とＳｉＨ4 プラズマの間欠プラズマＣＶＤ等により信号線３７１及びＩＴＯのソース／ドレイン電極２６３上に選択デポする（図３５）。
【００４９】次にプラズマＣＶＤ等によりａ−Ｓｉ２２を基板全面に堆積する（図３６）。ａ−Ｓｉ２２の堆積前に、Ｆ系のガスまたはＨＦ系の溶液で基板を表面処理しても良い。次に、パシベーション用のＳｉＮx 膜２７２、ａ−Ｓｉ２２を光から守るための光シールド用の金属等の不透明膜３６１を堆積する（図３６）。
【００５０】次に、ＴＦＴ及び信号線３７１を含むパターン（図３７の斜線部）によりＩＴＯ上の上から光シールド／パシベーション膜／ａ−Ｓｉ／ｎ+ ａ−Ｓｉ／Ｗをエッチングし画素電極３７２及び信号線３７１のコンタクト部３７１−１を表出させる（第４のマスク工程）。このまま同一パターンでゲート絶縁膜をエッチングしゲート電極１２、容量線２８１のコンタクト部３７２を表出させる。この時前記表出したＩＴＯ（図３７の画素電極３７２にあたる）はマスクとして働く。エッチングはＲＩＥ等のドライエッチ又はウエットエッチを組み合わせて行う。
【００５１】本実施例のような構造のＴＦＴではソース／ドレイン電極２６３にＷ等の金属４２（ａ）が積層されているため、ｎ+ ａ−ＳｉやＩＴＯでソース／ドレインの引出し部を形成したものに比べ配線抵抗はほとんど無視できるほど小さくでき、ＴＦＴの特性向上に有効である。また、第３の実施例と同様の効果も期待できる。次に、第３の実施例のＴＦＴを大型液晶ディスプレイに適用した第６の実施例を図３８から図４２を用いて説明する。
【００５２】基板が大型化すると熱膨張、応力等による変形が大きくなり、マスクとパターン間の整合が困難になるため、マスクパターンの数を減らすことや、パターンを自己整合化することが重要になる。このためには第１のゲートパターンにより後続の信号線、ＴＦＴ、画素電極が自己整合的に形成されることが好ましい。まず図３８３８に示すようなゲート電極のパターン３８１をガラス基板上に形成する（第１のマスク工程）。図中３８２はゲート電極と容量線とを兼ねている。
【００５３】次に全面にゲート絶縁膜ＳｉＮx 、ＩＴＯ膜をこの順に堆積した後に、図３９に示すようにガラス基板の裏面側にマスクパターン３９１を用い（第２のマスク工程）ネガ方式により裏面よりゲートパターン３８１、マスクパターン３９１をマスクにして露光する。
【００５４】更に、図４０のように信号線と成る部分とゲート線の交差部４０１、画素電極となる部分とゲート線の重なりにより形成された蓄積行容量部４０２、４０３の部分、及び信号線のコンタクト部４０４が穴が開くように形成したレジスト４０５（図中斜線の部分）をマスクとして表面より露光する（第３のマスク工程）。つまり、フォトリソを１回で済ますために、裏面露光の際に、信号線と画素電極との分離部分、信号線のコンタクト部のパターンを次の表面露光で行う部分は黒いマスクで露光を防いだ状態で裏面露光を行った。次に、裏面露光では露光されなかった信号線及び蓄積容量部となる部分を表面より露光する事によって図４１に示すようなＩＴＯ（斜線の部分）のパターニングを行った。裏面露光の際マスクとして形成したマスクパターン３９１は粗い合わせマージンで良いため合わせ精度は必要ない。第２のマスク工程と第３のマスク工程は同じレジストを露光するのであって実質的には同一のマスク工程である。また、信号線と画素間の分離及び信号線のコンタクト部の形成は別のレジストを用いても良い。次に、Ｗ、Ａｌ、Ｗ、ｎ+ ａ−Ｓｉをこの順にＩＴＯ上へ選択デポし、ａ−Ｓｉ、パシベーション膜、金属膜を全面にデポする。
【００５５】最後に、図４２の４２１の部分にマスクをし信号線、ＴＦＴ４２１を形成し、更にエッチングをしＩＴＯをマスクとしてゲート電極のコンタクト部４２３を露出させる。以上のプロセスでＴＦＴアレイが形成できる。この時ゲート線と信号線との間の光抜けの防止、及び信号線とゲート線のショートを防ぐためにマスクパターン４２１は信号線よりわずかに太く形成するほうがよい。
【００５６】この様にして形成された液晶表示装置はスイッチング速度が格段に上がり、更にマスク合わせの数が少ない上に合わせマージンが大きいために大面積でもパターン精度が良く高い品質のものが形成できる。また、画素電極をゲート線のパターンに自己整合させているので従来よりも格段に高い開口率を有する。本実施例においても第３の実施例と同様の効果を期待することができる。
【００５７】また、パシベーション膜、光シールド膜等は必要に応じて省略してもよく、また別のマスク工程で製造してもよい。絶縁膜はＳｉＮx に限らず、ＳｉＯx 又は他の絶縁膜でも良く、積層膜でも良い、堆積法はプラズマＣＶＤに限らず他の成膜法を用いても良い。
【００５８】また、配線抵抗を下げるためのＷ／Ａｌ／Ｗの積層膜を配線抵抗の問題の小さい場合はＷのみを選択デポしても良い。また、電極としてはＩＴＯ単層ではなく、基板側よりＩＴＯ、Ｍｏ等の高融点金属、Ａｌ等の低抵抗金属を積層し、Ｗ等の選択デポを配線表面及び配線側面に行ってもよい。透明電極としてはＩＴＯの他にＺｎＯx や他の材料を用いても良い。次に、第３の実施例のＴＦＴを大型液晶ディスプレイに適用した第７の実施例を図４３及び図４４を用いて説明する。
【００５９】本実施例と第６の実施例との違いは、容量線をゲート線の下に形成したところである。図４３は液晶ディスプレイの平面図、図４４は図４３においてＡＢの断面図である。先ず、ガラス基板１１上にＭｏ−Ｔａ合金やＡｌ等の金属により容量線パターン４３１を形成する。
【００６０】次に、絶縁層としてＳｉＯx ４４２をプラズマＣＶＤ等により堆積する。次にゲート電極及びゲート線のパターン３８１を経成する。次に、ＩＴＯを全面に堆積した後に第６の実施例と同じように裏面露光と表面露光を施して信号線４２１、画素電極２６３を形成する。本実施例の場合裏面露光で素子分離を行うためのガラス基板側からのマスクは必要なく容量線４３１がこのマスクの役目を施す。但し、表面露光で画素電極２６３と容量線４３１の交差部は露光しなければならない。図４３４３においては画素電極を省略している。
【００６１】次に、Ｗ４２（ａ）、Ａｌ３５１、Ｗ４２（ｂ）、ｎ+ ａ−Ｓｉ４１をＩＴＯ２６３上に選択デポし、ａ−Ｓｉ２２、パシベーション膜２７２、金属膜３６１を全面に堆積する。
【００６２】最後にゲート線、画素／信号線分離部の中を通るパターンで島パターン４２１を形成する。このようなプロセスにより、ＴＦＴのみならず画素電極もゲート電極１２及びゲートパターン３８１と完全に分離できるため自己整合できる。本実施例による液晶表示装置においても第３、第６の実施例と同様の効果が得られる。
【００６３】第６及び第７の実施例の液晶表示装置では第３の実施例のＴＦＴを用いたが第１、第２、或は第４の実施例によるＴＦＴ、変形例によるＴＦＴを用いても同様の効果が得られる。
【００６４】
【発明の効果】以上説明したように本発明によれば、ＴＦＴのスイッチングスピードに影響を及ぼす寄生容量をゲート電極とソース電極及びドレイン電極をセルフアラインすることにより低減することができかつソース極及びドレイン電極のシート抵抗を低くすることが可能でありソース電極ドレイン電極間に十分な電流を流すことができる。従ってチャネル部のモビリティーが高く寄生容量もないのでスイッチングスピードの早いＴＦＴを提供する事ができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図２】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図３】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図４】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図５】 本発明の第１の実施例であるＴＦＴの製造工程を説明する断面図。
【図６】 本発明の第１の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図７】 本発明の第２の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図８】 本発明の第２の実施例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図９】 本発明の第２の実施例である液晶表示装置の製造工程を説明する平面図。
【図１０】 本発明の第２の実施例である液晶表示装置の製造工程を説明する平面図。
【図１１】 本発明の第２の実施例である液晶表示装置の製造工程を説明する斜視図。
【図１２】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１３】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１４】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１５】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１６】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１７】 本発明の変形例であるＴＦＴの製造工程を説明する断面図。
【図１８】 本発明の変形例である液晶表示装置のＴＦＴの製造工程を説明する断面図。
【図１９】 従来のＴＦＴのソース及びドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃度を表すグラフ。
【図２０】 本発明の変形例によるＴＦＴのソース及びドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃度を表すグラフ。
【図２１】 従来のＴＦＴの製造工程を説明する断面図。
【図２２】 従来のＴＦＴの製造工程を説明する断面図。
【図２３】 従来のＴＦＴの製造工程を説明する断面図。
【図２４】 従来のＴＦＴの製造工程を説明する断面図。
【図２５】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２６】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２７】 本発明の第３実施例である液晶表示装置の製造工程を説明する断面図。
【図２８】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図２９】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３０】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３１】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３２】 本発明の第３実施例である液晶表示装置の製造工程を説明する平面図。
【図３３】 本発明の第４の実施例であるＴＦＴの製造工程を説明する断面図。
【図３４】 本発明の第４の実施例であるＴＦＴの製造工程を説明する断面図。
【図３５】 本発明の第５の実施例であるＴＦＴの製造工程を説明する断面図。
【図３６】 本発明の第５の実施例であるＴＦＴの製造工程を説明する断面図。
【図３７】 本発明の第５の実施例である液晶表示装置を説明する平面図。
【図３８】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図３９】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４０】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４１】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４２】 本発明の第６の実施例である液晶表示装置を説明する平面図。
【図４３】 本発明の第７の実施例である液晶表示装置を説明する平面図。
【図４４】 本発明の第７の実施例である液晶表示装置を説明する平面図。
【符号の説明】
１１…ガラス基板
１２…ゲート電極
２１…絶縁層
２２…ａ−Ｓｉ層
２３…絶縁層
３１…マスク層
４１…ｎ+ ａ−Ｓｉ層
４２…Ｗ層
６１…ＩＴＯ
６２…Ａｌ電極
６３…Ａｌ電極
【特許請求の範囲】
【請求項１】 表裏２つの主面を有する基板の表面に、ゲート電極を形成する工程と、前記ゲート電極上に第１の絶縁層を形成する工程と、この第１の絶縁層上に第１の半導体層を形成する工程と、この第１の半導体層上に第２の絶縁層を形成する工程と、前記第２の絶縁層表面にレジストを塗布し、前記ゲート電極をマスクとして前記基板の裏面から光を照射して前記レジストを感光させ、不要部分をエッチング除去することにより前記ゲート電極上にレジストのマスクを形成する工程と、このレジストのマスク上から前記第２の絶縁層をエッチングすると共に前記ゲート電極上に残置してマスク層とする工程と、前記第１の半導体層上に前記半導体層よりも高いキャリア濃度の第２の半導体層を介して、或いは介さずに、金属層、或はシリサイド層の内の一つを前記第２の絶縁層から形成したマスク層上以外に選択的に形成させゲート電極に整合させる工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１】 表裏２つの主面を有する基板の表面に、ゲート電極を形成する工程と、前記ゲート電極上に第１の絶縁層を形成する工程と、この第１の絶縁層上に第１の半導体層を形成する工程と、この第１の半導体層上に第２の絶縁層を形成する工程と、前記第２の絶縁層表面にレジストを塗布し、前記ゲート電極をマスクとして前記基板の裏面から光を照射して前記レジストを感光させ、不要部分をエッチング除去することにより前記ゲート電極上にレジストのマスクを形成する工程と、このレジストのマスク上から前記第２の絶縁層をエッチングすると共に前記ゲート電極上に残置してマスク層とする工程と、前記第１の半導体層上に前記半導体層よりも高いキャリア濃度の第２の半導体層を介して、或いは介さずに、金属層、或はシリサイド層の内の一つを前記第２の絶縁層から形成したマスク層上以外に選択的に形成させゲート電極に整合させる工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１５】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２５】
【図２４】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３６】
【図３３】
【図３４】
【図３５】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１５】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２５】
【図２４】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３６】
【図３３】
【図３４】
【図３５】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開平６−２０４２４７
【公開日】平成６年（１９９４）７月２２日
【国際特許分類】
【出願番号】特願平４−２６１４２３
【出願日】平成４年（１９９２）９月３０日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成６年（１９９４）７月２２日
【国際特許分類】
【出願日】平成４年（１９９２）９月３０日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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