表示装置、アレイ基板、及び表示装置の駆動方法
【課題】各画素に映像信号として電圧信号を供給すると共に表示する階調を映像信号の大きさで制御する表示装置において、画素毎に階調再現性にばらつきが生じるのを抑制する。
【解決手段】スイッチＳＷａを開いている選択期間において、ソースが電源端子ＮＤ１に接続された駆動トランジスタＤＲのドレインとゲートとを接続することによりトランジスタＤＲのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、トランジスタＤＲのドレインとゲートとの接続を断った状態で、トランジスタＤＲのゲート電位を変位させることによりゲート−ソース間電圧を閾値電位よりも深い電圧に設定する第２動作と、トランジスタＤＲのドレインとゲートとを接続することによりゲート−ソース間電圧を変化させる第３動作と、トランジスタＤＲのドレインとゲートとの接続を断った状態で、トランジスタＤＲのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行う。
【解決手段】スイッチＳＷａを開いている選択期間において、ソースが電源端子ＮＤ１に接続された駆動トランジスタＤＲのドレインとゲートとを接続することによりトランジスタＤＲのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、トランジスタＤＲのドレインとゲートとの接続を断った状態で、トランジスタＤＲのゲート電位を変位させることによりゲート−ソース間電圧を閾値電位よりも深い電圧に設定する第２動作と、トランジスタＤＲのドレインとゲートとを接続することによりゲート−ソース間電圧を変化させる第３動作と、トランジスタＤＲのドレインとゲートとの接続を断った状態で、トランジスタＤＲのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型有機エレクトロルミネッセンス（ＥＬ）表示装置では、各画素で表示する階調を、映像信号の大きさで制御する。特許文献１には、映像信号として電圧信号を利用するアクティブマトリクス型有機ＥＬ表示装置が記載されている。
【０００３】
特許文献１に記載された表示装置の画素は、ｐチャネル電界効果トランジスタである駆動トランジスタと、有機ＥＬ素子と、第１及び第２キャパシタと、第１乃至第３スイッチングトランジスタとを含んでいる。駆動トランジスタと第１スイッチングトランジスタと有機ＥＬ素子とは、高電位電源線と低電位電源線との間で、この順に直列に接続されている。第１キャパシタは、高電位電源線と駆動トランジスタのゲートとの間に接続されている。第２スイッチングトランジスタは、駆動トランジスタのドレインとゲートとの間に接続されている。第２キャパシタの一方の電極は、駆動トランジスタのゲートに接続されている。第３スイッチングトランジスタは、映像信号線と第２キャパシタの他方の電極との間に接続されている。
【０００４】
この表示装置では、画素間で駆動トランジスタの閾値電圧がばらついていたとしても、それに起因して、有機ＥＬ素子に流す駆動電流の大きさがばらつくことはない。しかしながら、この表示装置では、画素間で駆動トランジスタの移動度がばらついている場合、それに起因して、駆動電流の大きさがばらつく。そのため、この表示装置では、階調再現性が画素ごとにばらつく可能性がある。
【特許文献１】米国特許第６２２９５０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、各画素に映像信号として電圧信号を供給すると共に表示する階調を映像信号の大きさで制御する表示装置において、画素ごとに、階調再現性のばらつき発生するのを抑制することにある。
【課題を解決するための手段】
【０００６】
本発明の第１側面によると、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備し、前記出力制御スイッチを開いている選択期間において、前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする表示装置が提供される。
【０００７】
本発明の第２側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とする表示装置が提供される。
【０００８】
本発明の第３側面によると、複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とするアレイ基板が提供される。
【０００９】
本発明の第４側面によると、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備した表示装置の駆動方法であって、前記出力制御スイッチを開いている選択期間において、前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする駆動方法が提供される。
【発明の効果】
【００１０】
本発明によると、各画素に映像信号として電圧信号を供給すると共に表示する階調を映像信号の大きさで制御する表示装置において、画素ごとに、階調再現性にばらつきが生じるのを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。図３は、図１の表示装置が含む画素の等価回路図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。
【００１３】
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、図１に示すように、表示パネルＤＰと、映像信号線ドライバＸＤＲと、走査信号線ドライバＹＤＲとを含んでいる。
【００１４】
表示パネルＤＰは、図１及び図２に示すように、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。
【００１５】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣが形成されている。アンダーコート層ＵＣは、例えば、基板ＳＵＢ上にＳｉＮx層とＳｉＯx層とをこの順に積層してなる。
【００１６】
アンダーコート層ＵＣ上では、半導体層ＳＣが配列している。各半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【００１７】
アンダーコート層ＵＣ上では、図示しない下部電極がさらに配列している。これら下部電極は、例えば、ｎ+型ポリシリコン層である。
【００１８】
半導体層ＳＣ及び下部電極は、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩは、例えばＴＥＯＳ（tetraethyl orthosilicate）などを用いて形成することができる。
【００１９】
ゲート絶縁膜ＧＩ上には、図１及び図３に示す走査信号線ＳＬ１乃至ＳＬ４が形成されている。走査信号線ＳＬ１乃至ＳＬ４は、図１に示すように、各々が後述する画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に配列している。走査信号線ＳＬ１乃至ＳＬ４は、例えばＭｏＷなどからなる。
【００２０】
ゲート絶縁膜ＧＩ上では、図示しない上部電極がさらに配列している。これら上部電極は、例えばＭｏＷなどからなる。上部電極は、走査信号線ＳＬ１乃至ＳＬ４と同一の工程で形成することができる。
【００２１】
走査信号線ＳＬ１、ＳＬ２及びＳＬ４のそれぞれは半導体層ＳＣと交差しており、これら交差部は薄膜トランジスタを構成している。また、上部電極は半導体層ＳＣと交差しており、これら交差部も薄膜トランジスタを構成している。具体的には、走査信号線ＳＬ１と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１乃至図３に示す出力制御スイッチＳＷａである。走査信号線ＳＬ２と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示すダイオード接続スイッチＳＷｃ及びリセット信号供給制御スイッチＳＷｄである。走査信号線ＳＬ４と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示す映像信号供給制御スイッチＳＷｂである。上部電極と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示す駆動トランジスタＤＲである。
【００２２】
なお、この例では、駆動トランジスタＤＲ及びスイッチＳＷａ乃至ＳＷｄは、トップゲート型のｐチャネル薄膜トランジスタである。また、図２において参照符号Ｇで示す部分は、走査信号線ＳＬ１に接続された、スイッチＳＷａのゲートである。
【００２３】
上部電極は、下部電極と向き合っている。上部電極と下部電極とそれらの間に介在している絶縁膜ＧＩとは、図１及び図３に示すキャパシタＣ１乃至Ｃ３を構成している。
【００２４】
ゲート絶縁膜ＧＩ、走査信号線ＳＬ１乃至ＳＬ４、及び上部電極は、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。
【００２５】
層間絶縁膜ＩＩ上には、図１及び図３に示す映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとが形成されている。層間絶縁膜ＩＩ上には、図２に示すソース電極ＳＥ及びドレイン電極ＤＥがさらに形成されている。
【００２６】
映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。映像信号線ＤＬは、映像信号供給制御スイッチＳＷｂのドレインに接続されている。
【００２７】
リセット信号線ＲＬは、この例では、各々がＹ方向に延びており、Ｘ方向に配列している。リセット信号線ＲＬは、リセット信号供給制御スイッチＳＷｄのドレインに接続されている。
【００２８】
電源線ＰＳＬは、この例では、各々がＹ方向に延びており、Ｘ方向に配列している。電源線ＰＳＬは、駆動トランジスタＤＲのソースとキャパシタＣ１の下部電極とに接続されている。
【００２９】
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して薄膜トランジスタのソース及びドレインにそれぞれ接続されている。ソース電極ＳＥ及びドレイン電極ＤＥは、画素ＰＸが含む素子間の接続に利用している。
【００３０】
映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。これらは、同一工程で形成可能である。
【００３１】
映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００３２】
パッシベーション膜ＰＳ上では、画素電極ＰＥが配列している。各画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを介して、図２のドレイン電極ＤＥに接続されている。
【００３３】
画素電極ＰＥは、この例では光透過性の前面電極である。また、画素電極ＰＥは、この例では陽極である。画素電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性酸化物を使用することができる。
【００３４】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００３５】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３６】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３７】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極，すなわち共通電極，である。また、この例では、対向電極ＣＥは、陰極であり且つ光反射性の背面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。
【００３８】
各画素ＰＸは、図１に示すように、駆動トランジスタＤＲと、スイッチＳＷａ乃至ＳＷｄと、有機ＥＬ素子ＯＬＥＤと、キャパシタＣ１乃至Ｃ３とを含んでいる。上記の通り、この例では、駆動トランジスタＤＲ及びスイッチＳＷａ乃至ＳＷｄはｐチャネル薄膜トランジスタである。
【００３９】
駆動トランジスタＤＲと出力制御スイッチＳＷａと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。
【００４０】
具体的には、駆動トランジスタＤＲのソースは電源端子ＮＤ１に接続されており、有機ＥＬ素子ＯＬＥＤの対向電極ＣＥは電源端子ＮＤ２に接続されている。出力制御スイッチＳＷａは、駆動トランジスタＤＲのドレインと有機ＥＬ素子ＯＬＥＤの画素電極ＰＥとの間に接続されており、そのゲートは走査信号線ＳＬ１に接続されている。
【００４１】
キャパシタＣ１は、定電位端子と駆動トランジスタＤＲのゲートとの間に接続されている。この例では、キャパシタＣ１は、下部電極が電源線ＰＳＬに接続されており、上部電極が駆動トランジスタＤＲのゲートに接続されている。
【００４２】
映像信号供給制御スイッチＳＷｂとキャパシタＣ２とは、映像信号線ＤＬと駆動トランジスタＤＲのゲートとの間で、この順に直列に接続されている。この例では、映像信号供給制御スイッチＳＷｂは、映像信号線ＤＬとキャパシタＣ２の下部電極との間に接続されており、そのゲートは走査信号線ＳＬ４に接続されている。また、キャパシタＣ２の上部電極は、駆動トランジスタＤＲのゲートに接続されている。
【００４３】
キャパシタＣ３は、制御信号線である走査信号線ＳＬ３と駆動トランジスタＤＲのゲートとの間に接続されている。この例では、キャパシタＣ３は、下部電極が走査信号線ＳＬ３に接続されており、上部電極が駆動トランジスタＤＲのゲートに接続されている。
【００４４】
ダイオード接続スイッチＳＷｃは、駆動トランジスタＤＲのゲートとドレインとの間に接続されている。ダイオード接続スイッチＳＷｃのゲートは、走査信号線ＳＬ２に接続されている。
【００４５】
リセット信号供給制御スイッチＳＷｄとキャパシタＣ２とは、リセット信号線ＲＬと駆動トランジスタＤＲのゲートとの間で、この順に直列に接続されている。この例では、リセット信号供給制御スイッチＳＷｄは、リセット信号線ＲＬとキャパシタＣ２の下部電極との間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
【００４６】
なお、この表示パネルＤＰから対向電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。また、画素ＰＸから対向電極ＣＥや有機物層ＯＲＧを除いたものが画素回路に相当している。
【００４７】
映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、この例では、表示パネルＤＰにＣＯＧ（chip on glass）実装している。映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、ＣＯＧ実装する代わりに、ＴＣＰ（tape carrier package）実装してもよい。
【００４８】
映像信号線ドライバＸＤＲには、映像信号線ＤＬが接続されている。この例では、映像信号線ドライバＸＤＲには、リセット信号線ＲＬと電源線ＰＳＬとがさらに接続されている。映像信号線ドライバＸＤＲは、映像信号線ＤＬに映像信号として電圧信号を出力する。加えて、映像信号線ドライバＸＤＲは、リセット信号線ＲＬのリセット信号として電圧信号（定電圧）を出力すると共に、電源線ＰＳＬに電源電圧を供給する。
【００４９】
走査信号線ドライバＹＤＲには、走査信号線ＳＬ１、ＳＬ２及びＳＬ４が接続されている。この例では、走査信号線ドライバＹＤＲには、制御信号線である走査信号線ＳＬ３がさらに接続されている。走査信号線ドライバＹＤＲは、走査信号線ＳＬ１、ＳＬ２及びＳＬ４にそれぞれ走査信号として電圧信号を出力する。加えて、走査信号線ドライバＹＤＲは、走査信号線ＳＬ３に走査信号又は制御信号として電圧信号を出力する。
【００５０】
図４は、図１及び図２に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。図中、横軸は時間を示し、縦軸は電位を示している。
【００５１】
図４において、「ＸＤＲ出力」のうち、「ＶsigＭ」と表記した期間は、Ｍ行目の画素ＰＸに供給すべき映像信号ＶsigＭを、映像信号線ドライバＸＤＲが映像信号線ＤＬに出力している期間を示している。また、図４において、「ＳＬ１電位」乃至「ＳＬ４電位」で示す波形は走査信号線ＳＬ１乃至ＳＬ４の電位をそれぞれ示している。
【００５２】
この駆動方法では、画素ＰＸを行毎に順次選択する。また、或る行の画素ＰＸを選択している期間と、次の行の画素ＰＸを選択している期間とを部分的に重ね合わせる。そして、各画素ＰＸの選択期間ではリセット動作と書込動作とを順次行い、非選択期間では表示動作を行う。
【００５３】
例えば、ｍ行目の画素を選択する期間（以下、ｍ行目選択期間という）では、まず、ｍ行目の画素ＰＸが含むスイッチＳＷａを開く（ＯＦＦ）。これと同時に又はこれに続いて、以下に説明する第１乃至第３動作を含んだリセット動作を開始する。
【００５４】
すなわち、まず、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその閾値電圧Ｖthに設定する第１動作を行う。具体的には、選択した画素ＰＸが含むスイッチＳＷｃ及びＳＷｄを閉じる（ＯＮ）。このとき、スイッチＳＷａ及びＳＷｂは開いたままとしておく。スイッチＳＷｃ及びＳＷｄを閉じると、時間の経過と共に、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsはその閾値電圧Ｖthに近づいていく。
【００５５】
なお、この例では、表示装置を駆動している間、リセット信号線ＲＬには、リセット信号Ｖrstが供給される。すなわち、映像信号線ドライバＸＤＲは、リセット信号線ＲＬの電位を一定に保つ。
【００５６】
次いで、走査信号線ＳＬ３の電位を、電圧ΔＶ1だけ上昇させる。駆動トランジスタＤＲのゲート電位は、走査信号線ＳＬ３の電位変化に伴って一時的に上昇するが、やがて、閾値電圧Ｖthになる。その後、スイッチＳＷｃ及びＳＷｄを開くことにより、第１動作を終了する。なお、走査信号線ＳＬ３の電位は、スイッチＳＷｃ及びＳＷｄを閉じるのと同時に上昇させてもよい。
【００５７】
次に、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその閾値電圧Ｖthよりも深い電圧に設定する第２動作を行う。すなわち、走査信号線ＳＬ３の電位を、電圧ΔＶ1だけ下降させる。このとき、スイッチＳＷａ乃至ＳＷｃは開いたままとしておく。
【００５８】
走査信号線ＳＬ３の電位を変化させると、これに伴って、駆動トランジスタＤＲのゲート電位も変化する。キャパシタＣ１乃至Ｃ３のキャパシタンスをそれぞれＣ1乃至Ｃ3とすると、走査信号線ＳＬ３の電位を電圧ΔＶ1だけ下降するのに伴い、駆動トランジスタＤＲのゲート電位は電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）だけ下降する。その結果、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsは、その閾値電圧Ｖthよりも深い電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）になる。
【００５９】
次いで、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその移動度に対応した大きさΔＶ2だけ高める第３動作を行う。具体的には、スイッチＳＷａ及びＳＷｂを開いたまま、スイッチＳＷｃ及びＳＷｄを一定時間Ｄ3だけ閉じる。
【００６０】
スイッチＳＷｃ及びＳＷｄを閉じると、駆動トランジスタＤＲの特性が如何様であろうと、そのゲート−ソース間電圧Ｖgsは閾値電圧Ｖthに近づく。但し、スイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ3が十分に短ければ、この第３動作を完了した時点における駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsの大きさは、その移動度の大きさを反映する。すなわち、ゲート−ソース間電圧Ｖgsは、駆動トランジスタＤＲの移動度が大きい場合には、駆動トランジスタＤＲの移動度が小さい場合と比較して、閾値電圧Ｖthにより近い値になる。
【００６１】
その後、書込動作として、駆動トランジスタＤＲのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作を行う。具体的には、スイッチＳＷａ、ＳＷｃ及びＳＷｄを開いたまま、スイッチＳＷｂを閉じる。そして、映像信号線ドライバＸＤＲから、映像信号線ＤＬに、映像信号として電圧信号Ｖsig（ｍ）を出力する。その後、スイッチＳＷａ、ＳＷｃ及びＳＷｄを開いたまま、スイッチＳＷｂを開く。
【００６２】
第４動作を行うと、キャパシタＣ２の下部電極の電位は、電圧ΔＶ3＝−［Ｖsig（ｍ）−Ｖrst］だけ下降する。その結果、ゲート−ソース間電圧Ｖgsは、電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）＋ΔＶ2−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2＋Ｃ3）となる。
【００６３】
以上のリセット動作及び書込動作を終了した後、選択している画素ＰＸのスイッチＳＷａを閉じる。これにより、ｍ行目選択期間を終了する。
【００６４】
スイッチＳＷａを閉じると、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsに対応した大きさの駆動電流Ｉdrvが流れる。非選択期間では、スイッチＳＷａは閉じたままとする。したがって、各画素ＰＸの有機ＥＬ素子ＯＬＥＤは、その画素ＰＸが次に選択されるまで、駆動電流Ｉdrvの大きさに対応した輝度で発光し続ける。すなわち、非選択期間において、各画素ＰＸは表示動作を継続する。
【００６５】
ここで、キャパシタＣ３及び走査信号線ＳＬ３を省略したこと以外は図１及び図２に示したのと同様の構造を有している表示装置を、第２及び第３動作を省略したこと以外は図４を参照しながら説明したのとほぼ同様の方法により駆動する場合を考える。この場合、第４動作を終了した時点における駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsは、電圧Ｖth−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2）となる。すなわち、この場合、画素ＰＸ間における駆動トランジスタＤＲの閾値電圧Ｖthのばらつきに起因して駆動電流Ｉdrvの大きさが画素ＰＸ間でばらつくことはないが、画素ＰＸ間における駆動トランジスタＤＲの移動度のばらつきに起因して駆動電流Ｉdrvの大きさがばらつく。そのため、この場合、階調再現性にばらつきを可能性がある。つまり、全画面同一表示を行った場合に、輝度均一性を十分得られない可能性がある。
【００６６】
これに対し、図４を参照しながら説明した駆動方法では、第１乃至第４動作によって、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを、電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）＋ΔＶ2−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2＋Ｃ3）に設定する。そのため、画素ＰＸ間で駆動トランジスタＤＲの閾値電圧Ｖthや移動度がばらついていたとしても、それに起因して、有機ＥＬ素子に流す駆動電流Ｉdrvが大きくばらつくことはない。したがって、本態様によると、画素毎に階調再現性のばらつきが生じるのを抑制することができる。
【００６７】
電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）は、例えば０．５Ｖ乃至１．０Ｖの範囲内とする。例えば、キャパシタンスＣ1及びＣ2をそれぞれ０．４ｐＦとし、キャパシタンスＣ3を０．２ｐＦとし、電圧ΔＶ1を５Ｖとすると、電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）を１．０Ｖとすることができる。
【００６８】
第１動作でスイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ1は、第１動作で走査信号線ＳＬ３の電位を上昇させてからスイッチＳＷｃ及びＳＷｄを開くまでの時間Ｄ2と等しいか又はそれよりも長い。時間Ｄ2は、例えば１８０μｓｅｃ以上とする。
【００６９】
第３動作でスイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ3は、時間Ｄ1及びＤ2と比較してより短い。時間Ｄ3は、例えば４０μｓｅｃ以下とし、典型的には２０μｓｅｃ乃至３５μｓｅｃとする。
【００７０】
時間Ｄ3を上記のように定めると、駆動トランジスタＤＲの移動度のばらつきが階調再現性に与える影響をほぼ完全に排除することができる。例えば、駆動トランジスタＤＲの移動度は、平均値が１００ｃｍ2／Ｖ・ｓｅｃであり、この平均値に対して±５％の範囲内でばらついているとする。時間Ｄ3を上記のように定めると、電圧ΔＶ2の最大値と最小値との差を１０ｍＶ程度とすることができ、駆動トランジスタＤＲの移動度のばらつきが階調再現性に与える影響をほぼ完全に排除することができる。
【００７１】
以上、図１の構成を採用した表示装置について説明したが、表示装置には他の構成を採用することも可能である。例えば、リセット信号線ＲＬは、走査信号線ＳＬ１と略平行に敷設すると共に、走査信号線ドライバＹＤＲに接続してもよい。或いは、スイッチＳＷｄとリセット信号線ＲＬとを省略し、映像信号線ＤＬにリセット信号線ＲＬの役割を担わせてもよい。或いは、キャパシタＣ３と制御信号線ＳＬ３とを省略し、映像信号線ＤＬに制御信号線ＳＬ３の役割を担わせてもよい。或いは、キャパシタＣ３と制御信号線ＳＬ３とを省略すると共にスイッチＳＷｄのゲートを別途設けた走査信号線に接続し、リセット信号線ＲＬに制御信号線ＳＬ３の役割を担わせてもよい。或いは、スイッチＳＷｄとリセット信号線ＲＬとキャパシタＣ３と制御信号線ＳＬ３とを省略し、映像信号線ＤＬにリセット信号線ＲＬ及び制御信号線ＳＬ３の役割を担わせてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図。
【図３】図１の表示装置が含む画素の等価回路図。
【図４】図１及び図２に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【符号の説明】
【００７３】
Ｃ１…キャパシタ、Ｃ２…キャパシタ、Ｃ３…キャパシタ、ＣＥ…対向電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＰ…表示パネル、ＤＲ…駆動トランジスタ、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤ１…電源端子、ＮＤ２…電源端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＲＬ…リセット信号線、ＳＣ…半導体層、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＬ３…走査信号線、ＳＬ４…走査信号線、ＳＵＢ…絶縁基板、ＳＷａ…出力制御スイッチ、ＳＷｂ…映像信号供給制御スイッチ、ＳＷｃ…ダイオード接続スイッチ、ＳＷｄ…リセット信号供給制御スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型有機エレクトロルミネッセンス（ＥＬ）表示装置では、各画素で表示する階調を、映像信号の大きさで制御する。特許文献１には、映像信号として電圧信号を利用するアクティブマトリクス型有機ＥＬ表示装置が記載されている。
【０００３】
特許文献１に記載された表示装置の画素は、ｐチャネル電界効果トランジスタである駆動トランジスタと、有機ＥＬ素子と、第１及び第２キャパシタと、第１乃至第３スイッチングトランジスタとを含んでいる。駆動トランジスタと第１スイッチングトランジスタと有機ＥＬ素子とは、高電位電源線と低電位電源線との間で、この順に直列に接続されている。第１キャパシタは、高電位電源線と駆動トランジスタのゲートとの間に接続されている。第２スイッチングトランジスタは、駆動トランジスタのドレインとゲートとの間に接続されている。第２キャパシタの一方の電極は、駆動トランジスタのゲートに接続されている。第３スイッチングトランジスタは、映像信号線と第２キャパシタの他方の電極との間に接続されている。
【０００４】
この表示装置では、画素間で駆動トランジスタの閾値電圧がばらついていたとしても、それに起因して、有機ＥＬ素子に流す駆動電流の大きさがばらつくことはない。しかしながら、この表示装置では、画素間で駆動トランジスタの移動度がばらついている場合、それに起因して、駆動電流の大きさがばらつく。そのため、この表示装置では、階調再現性が画素ごとにばらつく可能性がある。
【特許文献１】米国特許第６２２９５０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、各画素に映像信号として電圧信号を供給すると共に表示する階調を映像信号の大きさで制御する表示装置において、画素ごとに、階調再現性のばらつき発生するのを抑制することにある。
【課題を解決するための手段】
【０００６】
本発明の第１側面によると、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備し、前記出力制御スイッチを開いている選択期間において、前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする表示装置が提供される。
【０００７】
本発明の第２側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とする表示装置が提供される。
【０００８】
本発明の第３側面によると、複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とするアレイ基板が提供される。
【０００９】
本発明の第４側面によると、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備した表示装置の駆動方法であって、前記出力制御スイッチを開いている選択期間において、前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする駆動方法が提供される。
【発明の効果】
【００１０】
本発明によると、各画素に映像信号として電圧信号を供給すると共に表示する階調を映像信号の大きさで制御する表示装置において、画素ごとに、階調再現性にばらつきが生じるのを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。図３は、図１の表示装置が含む画素の等価回路図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。
【００１３】
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、図１に示すように、表示パネルＤＰと、映像信号線ドライバＸＤＲと、走査信号線ドライバＹＤＲとを含んでいる。
【００１４】
表示パネルＤＰは、図１及び図２に示すように、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。
【００１５】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣが形成されている。アンダーコート層ＵＣは、例えば、基板ＳＵＢ上にＳｉＮx層とＳｉＯx層とをこの順に積層してなる。
【００１６】
アンダーコート層ＵＣ上では、半導体層ＳＣが配列している。各半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【００１７】
アンダーコート層ＵＣ上では、図示しない下部電極がさらに配列している。これら下部電極は、例えば、ｎ+型ポリシリコン層である。
【００１８】
半導体層ＳＣ及び下部電極は、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩは、例えばＴＥＯＳ（tetraethyl orthosilicate）などを用いて形成することができる。
【００１９】
ゲート絶縁膜ＧＩ上には、図１及び図３に示す走査信号線ＳＬ１乃至ＳＬ４が形成されている。走査信号線ＳＬ１乃至ＳＬ４は、図１に示すように、各々が後述する画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に配列している。走査信号線ＳＬ１乃至ＳＬ４は、例えばＭｏＷなどからなる。
【００２０】
ゲート絶縁膜ＧＩ上では、図示しない上部電極がさらに配列している。これら上部電極は、例えばＭｏＷなどからなる。上部電極は、走査信号線ＳＬ１乃至ＳＬ４と同一の工程で形成することができる。
【００２１】
走査信号線ＳＬ１、ＳＬ２及びＳＬ４のそれぞれは半導体層ＳＣと交差しており、これら交差部は薄膜トランジスタを構成している。また、上部電極は半導体層ＳＣと交差しており、これら交差部も薄膜トランジスタを構成している。具体的には、走査信号線ＳＬ１と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１乃至図３に示す出力制御スイッチＳＷａである。走査信号線ＳＬ２と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示すダイオード接続スイッチＳＷｃ及びリセット信号供給制御スイッチＳＷｄである。走査信号線ＳＬ４と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示す映像信号供給制御スイッチＳＷｂである。上部電極と半導体層ＳＣとの交差部が形成している薄膜トランジスタは、図１及び図３に示す駆動トランジスタＤＲである。
【００２２】
なお、この例では、駆動トランジスタＤＲ及びスイッチＳＷａ乃至ＳＷｄは、トップゲート型のｐチャネル薄膜トランジスタである。また、図２において参照符号Ｇで示す部分は、走査信号線ＳＬ１に接続された、スイッチＳＷａのゲートである。
【００２３】
上部電極は、下部電極と向き合っている。上部電極と下部電極とそれらの間に介在している絶縁膜ＧＩとは、図１及び図３に示すキャパシタＣ１乃至Ｃ３を構成している。
【００２４】
ゲート絶縁膜ＧＩ、走査信号線ＳＬ１乃至ＳＬ４、及び上部電極は、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。
【００２５】
層間絶縁膜ＩＩ上には、図１及び図３に示す映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとが形成されている。層間絶縁膜ＩＩ上には、図２に示すソース電極ＳＥ及びドレイン電極ＤＥがさらに形成されている。
【００２６】
映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。映像信号線ＤＬは、映像信号供給制御スイッチＳＷｂのドレインに接続されている。
【００２７】
リセット信号線ＲＬは、この例では、各々がＹ方向に延びており、Ｘ方向に配列している。リセット信号線ＲＬは、リセット信号供給制御スイッチＳＷｄのドレインに接続されている。
【００２８】
電源線ＰＳＬは、この例では、各々がＹ方向に延びており、Ｘ方向に配列している。電源線ＰＳＬは、駆動トランジスタＤＲのソースとキャパシタＣ１の下部電極とに接続されている。
【００２９】
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して薄膜トランジスタのソース及びドレインにそれぞれ接続されている。ソース電極ＳＥ及びドレイン電極ＤＥは、画素ＰＸが含む素子間の接続に利用している。
【００３０】
映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。これらは、同一工程で形成可能である。
【００３１】
映像信号線ＤＬとリセット信号線ＲＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００３２】
パッシベーション膜ＰＳ上では、画素電極ＰＥが配列している。各画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを介して、図２のドレイン電極ＤＥに接続されている。
【００３３】
画素電極ＰＥは、この例では光透過性の前面電極である。また、画素電極ＰＥは、この例では陽極である。画素電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性酸化物を使用することができる。
【００３４】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００３５】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３６】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３７】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極，すなわち共通電極，である。また、この例では、対向電極ＣＥは、陰極であり且つ光反射性の背面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。
【００３８】
各画素ＰＸは、図１に示すように、駆動トランジスタＤＲと、スイッチＳＷａ乃至ＳＷｄと、有機ＥＬ素子ＯＬＥＤと、キャパシタＣ１乃至Ｃ３とを含んでいる。上記の通り、この例では、駆動トランジスタＤＲ及びスイッチＳＷａ乃至ＳＷｄはｐチャネル薄膜トランジスタである。
【００３９】
駆動トランジスタＤＲと出力制御スイッチＳＷａと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。
【００４０】
具体的には、駆動トランジスタＤＲのソースは電源端子ＮＤ１に接続されており、有機ＥＬ素子ＯＬＥＤの対向電極ＣＥは電源端子ＮＤ２に接続されている。出力制御スイッチＳＷａは、駆動トランジスタＤＲのドレインと有機ＥＬ素子ＯＬＥＤの画素電極ＰＥとの間に接続されており、そのゲートは走査信号線ＳＬ１に接続されている。
【００４１】
キャパシタＣ１は、定電位端子と駆動トランジスタＤＲのゲートとの間に接続されている。この例では、キャパシタＣ１は、下部電極が電源線ＰＳＬに接続されており、上部電極が駆動トランジスタＤＲのゲートに接続されている。
【００４２】
映像信号供給制御スイッチＳＷｂとキャパシタＣ２とは、映像信号線ＤＬと駆動トランジスタＤＲのゲートとの間で、この順に直列に接続されている。この例では、映像信号供給制御スイッチＳＷｂは、映像信号線ＤＬとキャパシタＣ２の下部電極との間に接続されており、そのゲートは走査信号線ＳＬ４に接続されている。また、キャパシタＣ２の上部電極は、駆動トランジスタＤＲのゲートに接続されている。
【００４３】
キャパシタＣ３は、制御信号線である走査信号線ＳＬ３と駆動トランジスタＤＲのゲートとの間に接続されている。この例では、キャパシタＣ３は、下部電極が走査信号線ＳＬ３に接続されており、上部電極が駆動トランジスタＤＲのゲートに接続されている。
【００４４】
ダイオード接続スイッチＳＷｃは、駆動トランジスタＤＲのゲートとドレインとの間に接続されている。ダイオード接続スイッチＳＷｃのゲートは、走査信号線ＳＬ２に接続されている。
【００４５】
リセット信号供給制御スイッチＳＷｄとキャパシタＣ２とは、リセット信号線ＲＬと駆動トランジスタＤＲのゲートとの間で、この順に直列に接続されている。この例では、リセット信号供給制御スイッチＳＷｄは、リセット信号線ＲＬとキャパシタＣ２の下部電極との間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
【００４６】
なお、この表示パネルＤＰから対向電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。また、画素ＰＸから対向電極ＣＥや有機物層ＯＲＧを除いたものが画素回路に相当している。
【００４７】
映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、この例では、表示パネルＤＰにＣＯＧ（chip on glass）実装している。映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、ＣＯＧ実装する代わりに、ＴＣＰ（tape carrier package）実装してもよい。
【００４８】
映像信号線ドライバＸＤＲには、映像信号線ＤＬが接続されている。この例では、映像信号線ドライバＸＤＲには、リセット信号線ＲＬと電源線ＰＳＬとがさらに接続されている。映像信号線ドライバＸＤＲは、映像信号線ＤＬに映像信号として電圧信号を出力する。加えて、映像信号線ドライバＸＤＲは、リセット信号線ＲＬのリセット信号として電圧信号（定電圧）を出力すると共に、電源線ＰＳＬに電源電圧を供給する。
【００４９】
走査信号線ドライバＹＤＲには、走査信号線ＳＬ１、ＳＬ２及びＳＬ４が接続されている。この例では、走査信号線ドライバＹＤＲには、制御信号線である走査信号線ＳＬ３がさらに接続されている。走査信号線ドライバＹＤＲは、走査信号線ＳＬ１、ＳＬ２及びＳＬ４にそれぞれ走査信号として電圧信号を出力する。加えて、走査信号線ドライバＹＤＲは、走査信号線ＳＬ３に走査信号又は制御信号として電圧信号を出力する。
【００５０】
図４は、図１及び図２に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。図中、横軸は時間を示し、縦軸は電位を示している。
【００５１】
図４において、「ＸＤＲ出力」のうち、「ＶsigＭ」と表記した期間は、Ｍ行目の画素ＰＸに供給すべき映像信号ＶsigＭを、映像信号線ドライバＸＤＲが映像信号線ＤＬに出力している期間を示している。また、図４において、「ＳＬ１電位」乃至「ＳＬ４電位」で示す波形は走査信号線ＳＬ１乃至ＳＬ４の電位をそれぞれ示している。
【００５２】
この駆動方法では、画素ＰＸを行毎に順次選択する。また、或る行の画素ＰＸを選択している期間と、次の行の画素ＰＸを選択している期間とを部分的に重ね合わせる。そして、各画素ＰＸの選択期間ではリセット動作と書込動作とを順次行い、非選択期間では表示動作を行う。
【００５３】
例えば、ｍ行目の画素を選択する期間（以下、ｍ行目選択期間という）では、まず、ｍ行目の画素ＰＸが含むスイッチＳＷａを開く（ＯＦＦ）。これと同時に又はこれに続いて、以下に説明する第１乃至第３動作を含んだリセット動作を開始する。
【００５４】
すなわち、まず、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその閾値電圧Ｖthに設定する第１動作を行う。具体的には、選択した画素ＰＸが含むスイッチＳＷｃ及びＳＷｄを閉じる（ＯＮ）。このとき、スイッチＳＷａ及びＳＷｂは開いたままとしておく。スイッチＳＷｃ及びＳＷｄを閉じると、時間の経過と共に、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsはその閾値電圧Ｖthに近づいていく。
【００５５】
なお、この例では、表示装置を駆動している間、リセット信号線ＲＬには、リセット信号Ｖrstが供給される。すなわち、映像信号線ドライバＸＤＲは、リセット信号線ＲＬの電位を一定に保つ。
【００５６】
次いで、走査信号線ＳＬ３の電位を、電圧ΔＶ1だけ上昇させる。駆動トランジスタＤＲのゲート電位は、走査信号線ＳＬ３の電位変化に伴って一時的に上昇するが、やがて、閾値電圧Ｖthになる。その後、スイッチＳＷｃ及びＳＷｄを開くことにより、第１動作を終了する。なお、走査信号線ＳＬ３の電位は、スイッチＳＷｃ及びＳＷｄを閉じるのと同時に上昇させてもよい。
【００５７】
次に、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその閾値電圧Ｖthよりも深い電圧に設定する第２動作を行う。すなわち、走査信号線ＳＬ３の電位を、電圧ΔＶ1だけ下降させる。このとき、スイッチＳＷａ乃至ＳＷｃは開いたままとしておく。
【００５８】
走査信号線ＳＬ３の電位を変化させると、これに伴って、駆動トランジスタＤＲのゲート電位も変化する。キャパシタＣ１乃至Ｃ３のキャパシタンスをそれぞれＣ1乃至Ｃ3とすると、走査信号線ＳＬ３の電位を電圧ΔＶ1だけ下降するのに伴い、駆動トランジスタＤＲのゲート電位は電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）だけ下降する。その結果、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsは、その閾値電圧Ｖthよりも深い電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）になる。
【００５９】
次いで、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsをその移動度に対応した大きさΔＶ2だけ高める第３動作を行う。具体的には、スイッチＳＷａ及びＳＷｂを開いたまま、スイッチＳＷｃ及びＳＷｄを一定時間Ｄ3だけ閉じる。
【００６０】
スイッチＳＷｃ及びＳＷｄを閉じると、駆動トランジスタＤＲの特性が如何様であろうと、そのゲート−ソース間電圧Ｖgsは閾値電圧Ｖthに近づく。但し、スイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ3が十分に短ければ、この第３動作を完了した時点における駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsの大きさは、その移動度の大きさを反映する。すなわち、ゲート−ソース間電圧Ｖgsは、駆動トランジスタＤＲの移動度が大きい場合には、駆動トランジスタＤＲの移動度が小さい場合と比較して、閾値電圧Ｖthにより近い値になる。
【００６１】
その後、書込動作として、駆動トランジスタＤＲのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作を行う。具体的には、スイッチＳＷａ、ＳＷｃ及びＳＷｄを開いたまま、スイッチＳＷｂを閉じる。そして、映像信号線ドライバＸＤＲから、映像信号線ＤＬに、映像信号として電圧信号Ｖsig（ｍ）を出力する。その後、スイッチＳＷａ、ＳＷｃ及びＳＷｄを開いたまま、スイッチＳＷｂを開く。
【００６２】
第４動作を行うと、キャパシタＣ２の下部電極の電位は、電圧ΔＶ3＝−［Ｖsig（ｍ）−Ｖrst］だけ下降する。その結果、ゲート−ソース間電圧Ｖgsは、電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）＋ΔＶ2−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2＋Ｃ3）となる。
【００６３】
以上のリセット動作及び書込動作を終了した後、選択している画素ＰＸのスイッチＳＷａを閉じる。これにより、ｍ行目選択期間を終了する。
【００６４】
スイッチＳＷａを閉じると、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsに対応した大きさの駆動電流Ｉdrvが流れる。非選択期間では、スイッチＳＷａは閉じたままとする。したがって、各画素ＰＸの有機ＥＬ素子ＯＬＥＤは、その画素ＰＸが次に選択されるまで、駆動電流Ｉdrvの大きさに対応した輝度で発光し続ける。すなわち、非選択期間において、各画素ＰＸは表示動作を継続する。
【００６５】
ここで、キャパシタＣ３及び走査信号線ＳＬ３を省略したこと以外は図１及び図２に示したのと同様の構造を有している表示装置を、第２及び第３動作を省略したこと以外は図４を参照しながら説明したのとほぼ同様の方法により駆動する場合を考える。この場合、第４動作を終了した時点における駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsは、電圧Ｖth−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2）となる。すなわち、この場合、画素ＰＸ間における駆動トランジスタＤＲの閾値電圧Ｖthのばらつきに起因して駆動電流Ｉdrvの大きさが画素ＰＸ間でばらつくことはないが、画素ＰＸ間における駆動トランジスタＤＲの移動度のばらつきに起因して駆動電流Ｉdrvの大きさがばらつく。そのため、この場合、階調再現性にばらつきを可能性がある。つまり、全画面同一表示を行った場合に、輝度均一性を十分得られない可能性がある。
【００６６】
これに対し、図４を参照しながら説明した駆動方法では、第１乃至第４動作によって、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを、電圧Ｖth−ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）＋ΔＶ2−ΔＶ3×Ｃ2／（Ｃ1＋Ｃ2＋Ｃ3）に設定する。そのため、画素ＰＸ間で駆動トランジスタＤＲの閾値電圧Ｖthや移動度がばらついていたとしても、それに起因して、有機ＥＬ素子に流す駆動電流Ｉdrvが大きくばらつくことはない。したがって、本態様によると、画素毎に階調再現性のばらつきが生じるのを抑制することができる。
【００６７】
電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）は、例えば０．５Ｖ乃至１．０Ｖの範囲内とする。例えば、キャパシタンスＣ1及びＣ2をそれぞれ０．４ｐＦとし、キャパシタンスＣ3を０．２ｐＦとし、電圧ΔＶ1を５Ｖとすると、電圧ΔＶ1×Ｃ3／（Ｃ1＋Ｃ2＋Ｃ3）を１．０Ｖとすることができる。
【００６８】
第１動作でスイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ1は、第１動作で走査信号線ＳＬ３の電位を上昇させてからスイッチＳＷｃ及びＳＷｄを開くまでの時間Ｄ2と等しいか又はそれよりも長い。時間Ｄ2は、例えば１８０μｓｅｃ以上とする。
【００６９】
第３動作でスイッチＳＷｃ及びＳＷｄを閉じている時間Ｄ3は、時間Ｄ1及びＤ2と比較してより短い。時間Ｄ3は、例えば４０μｓｅｃ以下とし、典型的には２０μｓｅｃ乃至３５μｓｅｃとする。
【００７０】
時間Ｄ3を上記のように定めると、駆動トランジスタＤＲの移動度のばらつきが階調再現性に与える影響をほぼ完全に排除することができる。例えば、駆動トランジスタＤＲの移動度は、平均値が１００ｃｍ2／Ｖ・ｓｅｃであり、この平均値に対して±５％の範囲内でばらついているとする。時間Ｄ3を上記のように定めると、電圧ΔＶ2の最大値と最小値との差を１０ｍＶ程度とすることができ、駆動トランジスタＤＲの移動度のばらつきが階調再現性に与える影響をほぼ完全に排除することができる。
【００７１】
以上、図１の構成を採用した表示装置について説明したが、表示装置には他の構成を採用することも可能である。例えば、リセット信号線ＲＬは、走査信号線ＳＬ１と略平行に敷設すると共に、走査信号線ドライバＹＤＲに接続してもよい。或いは、スイッチＳＷｄとリセット信号線ＲＬとを省略し、映像信号線ＤＬにリセット信号線ＲＬの役割を担わせてもよい。或いは、キャパシタＣ３と制御信号線ＳＬ３とを省略し、映像信号線ＤＬに制御信号線ＳＬ３の役割を担わせてもよい。或いは、キャパシタＣ３と制御信号線ＳＬ３とを省略すると共にスイッチＳＷｄのゲートを別途設けた走査信号線に接続し、リセット信号線ＲＬに制御信号線ＳＬ３の役割を担わせてもよい。或いは、スイッチＳＷｄとリセット信号線ＲＬとキャパシタＣ３と制御信号線ＳＬ３とを省略し、映像信号線ＤＬにリセット信号線ＲＬ及び制御信号線ＳＬ３の役割を担わせてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図。
【図３】図１の表示装置が含む画素の等価回路図。
【図４】図１及び図２に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【符号の説明】
【００７３】
Ｃ１…キャパシタ、Ｃ２…キャパシタ、Ｃ３…キャパシタ、ＣＥ…対向電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＰ…表示パネル、ＤＲ…駆動トランジスタ、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤ１…電源端子、ＮＤ２…電源端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＲＬ…リセット信号線、ＳＣ…半導体層、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＬ３…走査信号線、ＳＬ４…走査信号線、ＳＵＢ…絶縁基板、ＳＷａ…出力制御スイッチ、ＳＷｂ…映像信号供給制御スイッチ、ＳＷｃ…ダイオード接続スイッチ、ＳＷｄ…リセット信号供給制御スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【特許請求の範囲】
【請求項１】
ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備し、
前記出力制御スイッチを開いている選択期間において、
前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、
前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする表示装置。
【請求項２】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記ゲート−ソース間電圧が前記第２動作によって設定した電圧から前記閾値電圧へと変化するのに要する最長時間と比較してより短いことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記第１動作において前記駆動トランジスタのドレインとゲートとを接続している時間と比較してより短いことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記複数の画素が形成する列に沿って配列した複数の映像信号線をさらに具備し、
前記複数の画素のそれぞれは、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチとをさらに含んだことを特徴とする請求項１に記載の表示装置。
【請求項５】
複数の制御信号線をさらに具備し、
前記複数の画素のそれぞれは、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項６】
複数のリセット信号線をさらに具備し、
前記複数の画素のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項７】
複数の制御信号線と、複数のリセット信号線とをさらに具備し、
前記複数の画素のそれぞれは、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタと、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチとをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項８】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、
前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とする表示装置。
【請求項９】
複数のリセット信号線をさらに具備し、
前記複数の画素のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１又は８に記載の表示装置。
【請求項１１】
複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、
前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とするアレイ基板。
【請求項１２】
複数のリセット信号線をさらに具備し、
前記複数の画素回路のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項１１に記載のアレイ基板。
【請求項１３】
ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備した表示装置の駆動方法であって、
前記出力制御スイッチを開いている選択期間において、
前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、
前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする駆動方法。
【請求項１４】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記ゲート−ソース間電圧が前記第２動作によって設定した電圧から前記閾値電圧へと変化するのに要する最長時間と比較してより短いことを特徴とする請求項１３に記載の駆動方法。
【請求項１５】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記第１動作において前記駆動トランジスタのドレインとゲートとを接続している時間と比較してより短いことを特徴とする請求項１３に記載の駆動方法。
【請求項１】
ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備し、
前記出力制御スイッチを開いている選択期間において、
前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、
前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする表示装置。
【請求項２】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記ゲート−ソース間電圧が前記第２動作によって設定した電圧から前記閾値電圧へと変化するのに要する最長時間と比較してより短いことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記第１動作において前記駆動トランジスタのドレインとゲートとを接続している時間と比較してより短いことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記複数の画素が形成する列に沿って配列した複数の映像信号線をさらに具備し、
前記複数の画素のそれぞれは、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチとをさらに含んだことを特徴とする請求項１に記載の表示装置。
【請求項５】
複数の制御信号線をさらに具備し、
前記複数の画素のそれぞれは、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項６】
複数のリセット信号線をさらに具備し、
前記複数の画素のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項７】
複数の制御信号線と、複数のリセット信号線とをさらに具備し、
前記複数の画素のそれぞれは、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタと、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチとをさらに含んだことを特徴とする請求項４に記載の表示装置。
【請求項８】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、
前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とする表示装置。
【請求項９】
複数のリセット信号線をさらに具備し、
前記複数の画素のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１又は８に記載の表示装置。
【請求項１１】
複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線と、複数の制御信号線とを具備し、
前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、一方の電極が前記駆動トランジスタのゲートに接続された第２キャパシタと、前記第２キャパシタの他方の電極と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、前記制御信号線と前駆駆動トランジスタのゲートとの間に接続された第３キャパシタとを含んだことを特徴とするアレイ基板。
【請求項１２】
複数のリセット信号線をさらに具備し、
前記複数の画素回路のそれぞれは、前記第２キャパシタの前記他方の電極と前記リセット信号線との間に接続されたリセット信号供給制御スイッチをさらに含んだことを特徴とする請求項１１に記載のアレイ基板。
【請求項１３】
ソースが第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを各々が含んだ複数の画素を具備した表示装置の駆動方法であって、
前記出力制御スイッチを開いている選択期間において、
前記駆動トランジスタのドレインとゲートとを接続することにより前記駆動トランジスタのゲート−ソース間電圧をその閾値電圧に設定する第１動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を変位させることにより前記ゲート−ソース間電圧を前記閾値電位よりも深い電圧に設定する第２動作と、
前記駆動トランジスタのドレインとゲートとを接続することにより前記ゲート−ソース間電圧を変化させる第３動作と、
前記駆動トランジスタのドレインとゲートとの接続を断った状態で、前記駆動トランジスタのゲート電位を映像信号に対応した大きさの電圧だけ変位させる第４動作とをこの順に行うことを特徴とする駆動方法。
【請求項１４】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記ゲート−ソース間電圧が前記第２動作によって設定した電圧から前記閾値電圧へと変化するのに要する最長時間と比較してより短いことを特徴とする請求項１３に記載の駆動方法。
【請求項１５】
前記第３動作において前記駆動トランジスタのドレインとゲートとを接続している時間は、前記第１動作において前記駆動トランジスタのドレインとゲートとを接続している時間と比較してより短いことを特徴とする請求項１３に記載の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−１０９９３（Ｐ２００７−１０９９３Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９１８８０（Ｐ２００５−１９１８８０）
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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