表示装置の駆動回路及びその制御方法
【課題】１ラインの階調データが全て同一階調の場合に消費電流を削減すること。
【解決手段】本発明にかかる表示装置の駆動回路は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、判定回路により同一であると判定された場合、複数のデジタル階調データに基づく１ライン中の画素ごとの制御を停止させる停止回路と、判定回路により同一であると判定された場合、同一と判定された１つの階調を１ラインの全ての画素に対して出力する階調出力回路と、を備える。
【解決手段】本発明にかかる表示装置の駆動回路は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、判定回路により同一であると判定された場合、複数のデジタル階調データに基づく１ライン中の画素ごとの制御を停止させる停止回路と、判定回路により同一であると判定された場合、同一と判定された１つの階調を１ラインの全ての画素に対して出力する階調出力回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の分野に関し、特に、表示装置の駆動回路及びその制御方法の分野に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした液晶表示装置を具備したモバイル機器等において、バッテリー駆動による長時間動作の要求に伴い、表示制御回路自体の低消費電力化が必要となってきた。特に、液晶表示制御回路においては、表示画像データを転送する際に生じる電流が大きく、低消費電力化をする上で削減が強く求められている。
【０００３】
特許文献１には、消費電流を削減できる液晶駆動回路に関する技術が開示されている。図５は、特許文献１にかかる液晶駆動回路９００の構成を示すブロック図である。液晶駆動回路９００では、デジタル階調データＳ３を入力し、階調データ使用判定回路２３は、１ライン中にて、どの階調が使用されるのかを判定し、その判定結果をアンプイネーブル回路２５へ入力している。アンプイネーブル回路２５は、階調データ使用判定回路２３の判定結果を用いて、不要の階調アンプ６を停止させる。つまり、ＣＰＵ（Central Processing Unit）から入力される１ラインのデジタル階調データを判定する事で、不要の階調アンプを停止し、消費電流の削減を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１０８３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１にかかる液晶駆動回路９００には、１ラインが全て同一階調であった場合に、消費される電流に無駄が発生するという問題がある。その理由は、特許文献１にかかる液晶駆動回路では、階調数によらず、常に、ロードラッチ回路３からデコーダ２１までの動作が行われるためである。すなわち、特許文献１にかかる液晶駆動回路９００は、入力されるデジタル階調データを、データラッチ回路２からロードラッチ回路３にラッチし、レベルシフタ４からデコーダ２１への動作を行う。そのため、１ラインが全て同一階調であっても、ロードラッチ回路３、レベルシフタ４及びデコーダ２１の動作を停止させることが出来ない。
【課題を解決するための手段】
【０００６】
本発明の第１の態様にかかる表示装置の駆動回路は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、前記判定回路により同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させる停止回路と、前記判定回路により同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する階調出力回路と、を備える。
【０００７】
本発明の第２の態様にかかる表示装置の駆動回路の制御方法は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定し、前記同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させ、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する。
【０００８】
例えば、図５に、上述した本発明の第１及び第２の態様を適用すると、ＣＰＵから入力される１ラインの階調データが全て同一階調の場合、使用される１階調がどの階調であるかを判定し、その階調を出力選択回路２２から出力するため、ロードラッチ回路３からデコーダ２１までの動作を必要としない。よって、ロードラッチ回路３からデコーダ２１までを停止させることで消費電流を削減することができる。
【発明の効果】
【０００９】
本発明により、１ラインの階調データが全て同一階調の場合に消費電流を削減するための表示装置の駆動回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる表示装置の駆動回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかる１階調判定回路の構成を示すブロック図である。
【図３】本発明の実施の形態１にかかるアンプ制御回路の構成を示すブロック図である。
【図４】本発明の実施の形態１にかかる１階調判定回路のタイミングチャートである。
【図５】関連技術にかかる液晶駆動回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１２】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかる表示装置の駆動回路１００の構成を示すブロック図である。ここで、図１にかかるシフトパルスＳ１、転送クロックＳ２、デジタル階調データＳ３及びロード信号Ｓ４の各種信号と、シフトレジスタ１、データラッチ回路２、ロードラッチ回路３、レベルシフタ４、デコーダ２１、出力選択回路２２、階調電圧発生回路７及び階調アンプ６の各種回路は、特許文献１又は図５に開示したものと同等のものであっても構わない。そのため、以下の説明では、本発明の実施の形態１に特有の構成要素及び動作を中心に説明し、それ以外の構成要素及び動作については適宜説明を省略する。
【００１３】
駆動回路１００は、液晶駆動回路９００と比べて、１階調判定回路１３１、階調出力ショート回路１３２及びアンプ制御回路１３３を備えたものである。１階調判定回路１３１は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する回路である。また、１階調判定回路１３１は、デジタル階調データＳ３が１ライン中の全ての画素間で同一であると判定された場合、デジタル階調データＳ３に基づく１ライン中の画素ごとの制御を停止させる停止回路といえる。また、階調出力ショート回路１３２及びアンプ制御回路１３３は、１階調判定回路１３１によりデジタル階調データＳ３が１ライン中の全ての画素間で同一であると判定された場合、当該同一と判定された１つの階調を１ラインの全ての画素に対して出力する階調出力回路といえる。これにより、１ラインの階調データが全て同一階調の場合に消費電流を削減することができる。尚、１ライン中の画素ごとの制御とは、例えば、ロードラッチ回路３からレベルシフタ４及びデコーダ２１への各種処理の少なくともいずれかであればよい。つまり、１階調判定回路１３１は、データラッチ回路２にラッチされたデータに基づく処理の結果を出力選択回路２２へ出力させないように制御するようにすればよい。
【００１４】
以下に、各構成について具体的に説明する。１階調判定回路１３１は、転送クロックＳ２、デジタル階調データＳ３、ロード信号Ｓ４、１ライン開始パルスＳ５及び１ライン終了パルスＳ６の入力を受け付ける。１ライン開始パルスＳ５は、水平方向の基準信号である。１ライン終了パルスＳ６は、１ラインのデータ転送終了を示す信号である。１ライン終了パルスＳ６は、例えば、１ライン開始パルスＳ５をトリガーとして転送されるデータ数分のカウンタを用いることで容易に生成できる。また、デジタル階調データＳ３は、ＲＧＢ分割転送である場合、ＲＧＢの各ビット数である６ビット又は８ビット、ＲＧＢ一括転送である場合、１８ビット又は２４ビットである。ここで、本発明の実施の形態１では、ＲＧＢ分割転送であるものとする。尚、ＲＧＢ一括転送である場合、１階調判定回路１３１をＲＧＢごとに別々に設けるものとする。
【００１５】
そして、１階調判定回路１３１は、１ライン開始パルスＳ５から１ライン終了パルスＳ６が入力されるまでの間のデジタル階調データＳ３について、１階調であるか否かを判定する。ここで、１階調判定回路１３１は、１階調であると判定した場合、ロードラッチ回路３のラッチ動作を停止させる信号をロードラッチ回路３へ出力する。ロードラッチ回路３は、複数のデジタル階調データに基づき、１ライン中の画素ごとのラッチ制御を行う回路である。そして、１階調判定回路１３１は、１階調であると判定した場合、ロードラッチ回路３におけるラッチ制御を停止させる。これにより、ロードラッチ回路３からデコーダ２１までを停止させることとなり、消費電流を削減することができる。
【００１６】
また、１階調判定回路１３１は、１ライン中のデジタル階調データＳ３について、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９をアンプ制御回路１３３へ出力する。また、１階調判定回路１３１は、１ライン中のデジタル階調データＳ３について、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９を階調出力ショート回路１３２へ出力する。ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８は、ＲＧＢ一括転送である場合、デジタル階調データＳ３における画素当たりのデータである。特に、１ライン中が１階調である場合には、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８は、同じ値が出力され続ける。ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、１階調判定回路１３１における１ライン中のデジタル階調データＳ３が１階調であるか否かの判定結果を示す信号である。
【００１７】
図２は、本発明の実施の形態１にかかる１階調判定回路１３１の構成を示すブロック図である。尚、図２は、１階調判定回路１３１の一例であり、本発明の実施の形態１にかかる１階調判定回路１３１の構成は、これに限定されない。
【００１８】
１階調判定回路１３１は、ｎ個の不一致回路１４０、ＯＲ３３、ＳＲ３４、ＦＦ３５、ＦＦ３６及びＡＮＤ３７を備える。不一致回路１４０は、それぞれ、入力されるデジタル階調データＳ３をビット単位で処理し、直前に入力されたデジタル階調データＳ３におけるビットとの変化の有無を判定する。不一致回路１４０は、例えば、図２に示すようにＦＦ３１及びＥＸＯＲ３２を用いて、前データとの比較を逐次行うことができる。ＯＲ３３は、ｎ個の不一致回路１４０からの出力の論理和を取る回路である。ＳＲ３４は、１ライン開始パルスＳ５とＯＲ３３の出力に基づき、ＳＲ＿ＯＵＴ信号Ｓ７を出力する。ＳＲ＿ＯＵＴ信号Ｓ７は、１ライン開始パルスＳ５が入力されて以降のデジタル階調データＳ３が１階調であるか否かを示す信号である。ここでは、ＳＲ＿ＯＵＴ信号Ｓ７は、初期値としてＨがセットされ、不一致回路１４０及びＯＲ３３の出力により多階調であることが検出された場合には、Ｌへセットされるものとする。ＦＦ３５は、デジタル階調データＳ３及び１ライン終了パルスＳ６が入力され、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８として出力する。ＦＦ３６は、ＳＲ＿ＯＵＴ信号Ｓ７及び１ライン終了パルスＳ６が入力され、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９として出力する。ＡＮＤ３７は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９及びロード信号Ｓ４が入力され、ロードの実行有無を示す信号をロードラッチ回路３へ出力する。
【００１９】
図１に戻り、アンプ制御回路１３３は、１階調判定回路１３１から入力されるＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９に基づき、階調アンプ６を制御する回路である。ここで、階調アンプ６は、駆動回路１００が属する表示装置で表示可能な階調数に対応して存在する。ここでは、駆動回路１００は、２ｎ個の階調アンプ６を有する。そして、アンプ制御回路１３３は、１階調判定回路１３１により１ライン中が１階調であると判定された場合、複数の階調アンプ６のうち１階調として判定された１つの階調に対応する階調アンプを選択し、当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力する。より具体的には、アンプ制御回路１３３は、複数の階調アンプ６のうち１階調として判定された１つの階調に対応する階調アンプ以外の階調アンプを停止する。
【００２０】
また、階調出力ショート回路１３２は、１階調判定回路１３１から入力されるＯＮＥ＿ＪＵＤＧＥ信号Ｓ９に基づき、階調アンプ６の出力を選択して出力選択回路２２へ出力する回路である。より具体的には、階調出力ショート回路１３２は、１ライン中が１階調であると判定された場合、複数の階調アンプ６の全出力をショートさせる。
【００２１】
これにより、アンプ制御回路１３３により選択されたために、唯一電圧が供給される階調アンプ６の出力線と、電圧が共有されていない他の階調アンプ６の出力線とがつなげられ、全ての階調アンプ６の出力線に同一の電圧が供給されることとなる。そのため、出力選択回路２２において、デコーダ２１から画素ごとの制御信号が送られていないとしても、階調出力ショート回路１３２から供給される電圧に基づいて、全画素に対して１階調として出力することができる。このとき、１階調判定回路１３１からの制御により、ロードラッチ回路３からデコーダ２１までの動作が停止しているため、その分の消費電力を削減することができる。
【００２２】
図３は、本発明の実施の形態１にかかるアンプ制御回路１３３の構成を示すブロック図である。アンプ制御回路１３３は、２ｎ個のＮＡＮＤ３８及びＡＮＤ３９を備える。アンプ制御回路１３３は、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９が入力され、ＮＡＮＤ３８及びＡＮＤ３９を用いてデコードし、ＡＭＰ＿ＳＴＯＰ＿０〜ＡＭＰ＿ＳＴＯＰ＿２ｎ―１を対応する階調アンプ６へ出力する。
【００２３】
図４は、本発明の実施の形態１にかかる１階調判定回路１３１のタイミングチャートである。まず、１ライン開始パルスＳ５がＨとなると（タイミングＴ１）、１階調判定回路１３１内のＳＲラッチであるＳＲ３４がセットされ、判定結果であるＳＲ＿ＯＵＴ信号Ｓ７がＨへ初期化される。
【００２４】
次に、判定結果が初期化された状態から、入力されるデジタル階調データＳ３を、不一致回路１４０を用いて、１ライン中で各ビットが変化していないかを判定する（タイミングＴ１〜Ｔ２）。
【００２５】
１ライン中でデジタル階調データのいずれのビットも変化しなかった場合は、デジタル階調データＳ３の各ビットを入力する不一致回路１４０は、Ｌを出力し続ける。そして、ＯＲ３３の出力もＬを出力するため、ＳＲ３４はリセットされず、タイミングＴ１での初期化の状態を保持する。よって、１階調判定回路１３１は、１ライン中が１階調であると判定する（タイミングＴ２）。
【００２６】
１ライン中が１階調であると判定されたＳＲ＿ＯＵＴ信号Ｓ７は、１ライン終了パルスＳ６の立ち上がりでＯＮＥ＿ＪＵＤＧＥ信号Ｓ９としてＦＦ３６に保持される。また、同タイミングで同一階調がどの階調であるかをＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８としてＦＦ３５に保持される（タイミングＴ３）。
【００２７】
１ライン中が１階調の場合、ＦＦ３６に保持されたＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、Ｈとなり、ＡＮＤ３７がロード信号Ｓ４を無効とする事で、１階調判定回路１３１は、ロードラッチ回路３のラッチ動作を停止させる。
【００２８】
アンプ制御回路１３３は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９とＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８の結果を元に、不要な階調アンプ６を停止させる。ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＨの場合、１ライン中が１階調である為、アンプ制御回路１３３は、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８のデコード値をＮＡＮＤ３８で生成する。これにより、ＡＭＰ＿ＳＴＯＰ＿０〜２ｎ−１のいずれかがＬとなり、１つの階調アンプ６のみが動作する。
【００２９】
階調出力ショート回路１３２は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＨの場合、階調アンプ６の全出力をショートさせる（タイミングＴ３〜Ｔ４）。
【００３０】
タイミングＴ１〜Ｔ４までの動作により、次ラインはロードラッチ回路３以降の動作を停止させた状態で、出力端子から１階調出力を実現させる事が出来る。
【００３１】
タイミングＴ４から、１階調判定回路１３１は、再度、１ライン開始パルスＳ５のＨを受け、判定結果であるＳＲ＿ＯＵＴ信号Ｓ７が初期化され、１ライン中での判定を行なう。
【００３２】
１ライン中でデジタル階調データのいずれかのビットが変化した場合は、デジタル階調データの変化したビットを入力する不一致回路１４０は、Ｈを出力し、ＯＲ３３の出力がＨとなり、ＳＲ３４をリセットする。これにより、１階調判定回路１３１は、１ライン中が１階調でないと判定する（タイミングＴ５）。
【００３３】
１ライン中が１階調ではないと判定されたＳＲ＿ＯＵＴ信号Ｓ７は、１ライン終了パルスＳ６の立ち上りでＯＮＥ＿ＪＵＤＧＥ信号Ｓ９としてＦＦ３６に保持される（タイミングＴ６）。
【００３４】
１ライン中が１階調ではない場合、ＦＦ３６に保持されたＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、Ｌとなり、ロードラッチ回路３のラッチ動作は通常動作する。また、アンプ制御回路１３３もＡＮＤ３９へ入力されるＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＬの為、ＡＭＰ＿ＳＴＯＰ＿０〜２ｎ−１の全信号は、Ｌとなり、階調アンプ６を停止させない。また、階調出力ショート回路１３２もＯＮＥ＿ＪＵＤＧＥ信号Ｓ９のＬを受けて、全出力ショートを実施しない（タイミングＴ６〜Ｔ７）。
【００３５】
タイミングＴ４〜Ｔ７までの動作により、次ラインは通常動作で出力端子から多階調出力となる。
【００３６】
以上のことから本発明の実施の形態１における効果として、消費電流削減がある。その理由としては、１ラインが全て１階調であった場合、ロードラッチ回路３を停止させる事で、ロードラッチ回路３とレベルシフタ４とデコーダ２１の動作を停止させる事が出来るからである。
【００３７】
また、本発明にかかる表示装置の駆動回路は、入力されるデジタル階調データから１ライン中で使用される階調が１階調のみである事を判定し、判定した結果でロードラッチ回路の制御をする１階調判定回路と、前記１階調判定回路の判定結果により制御されるアンプ制御回路と、前記１階調判定回路の判定結果により１つの階調出力を選択する階調出力ショート回路とを有する。そして、１ラインが全て同一階調であった場合、１階調判定回路の判定結果によりロードラッチ回路を停止させる事で、ロードラッチ回路とレベルシフタとデコーダを動作させないことにより消費電流削減が可能となる。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００３９】
１００ 駆動回路
１ シフトレジスタ
２ データラッチ回路
３ ロードラッチ回路
４ レベルシフタ
６ 階調アンプ
７ 階調電圧発生回路
２１ デコーダ
２２ 出力選択回路
２３ 階調データ使用判定回路
２５ アンプイネーブル回路
１３１ １階調判定回路
１３２ 階調出力ショート回路
１３３ アンプ制御回路
Ｓ１ シフトパルス
Ｓ２ 転送クロック
Ｓ３ デジタル階調データ
Ｓ４ ロード信号
Ｓ５ １ライン開始パルス
Ｓ６ １ライン終了パルス
Ｓ７ ＳＲ＿ＯＵＴ信号
Ｓ８ ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号
Ｓ９ ＯＮＥ＿ＪＵＤＧＥ信号
１４０ 不一致回路
３１ ＦＦ
３２ ＥＸＯＲ
３３ ＯＲ
３４ ＳＲ
３５ ＦＦ
３６ ＦＦ
３７ ＡＮＤ
３８ ＮＡＮＤ
３９ ＡＮＤ
９００ 液晶駆動回路
Ｔ１ タイミング
Ｔ２ タイミング
Ｔ３ タイミング
Ｔ４ タイミング
Ｔ５ タイミング
Ｔ６ タイミング
Ｔ７ タイミング
【技術分野】
【０００１】
本発明は、半導体集積回路の分野に関し、特に、表示装置の駆動回路及びその制御方法の分野に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした液晶表示装置を具備したモバイル機器等において、バッテリー駆動による長時間動作の要求に伴い、表示制御回路自体の低消費電力化が必要となってきた。特に、液晶表示制御回路においては、表示画像データを転送する際に生じる電流が大きく、低消費電力化をする上で削減が強く求められている。
【０００３】
特許文献１には、消費電流を削減できる液晶駆動回路に関する技術が開示されている。図５は、特許文献１にかかる液晶駆動回路９００の構成を示すブロック図である。液晶駆動回路９００では、デジタル階調データＳ３を入力し、階調データ使用判定回路２３は、１ライン中にて、どの階調が使用されるのかを判定し、その判定結果をアンプイネーブル回路２５へ入力している。アンプイネーブル回路２５は、階調データ使用判定回路２３の判定結果を用いて、不要の階調アンプ６を停止させる。つまり、ＣＰＵ（Central Processing Unit）から入力される１ラインのデジタル階調データを判定する事で、不要の階調アンプを停止し、消費電流の削減を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１０８３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１にかかる液晶駆動回路９００には、１ラインが全て同一階調であった場合に、消費される電流に無駄が発生するという問題がある。その理由は、特許文献１にかかる液晶駆動回路では、階調数によらず、常に、ロードラッチ回路３からデコーダ２１までの動作が行われるためである。すなわち、特許文献１にかかる液晶駆動回路９００は、入力されるデジタル階調データを、データラッチ回路２からロードラッチ回路３にラッチし、レベルシフタ４からデコーダ２１への動作を行う。そのため、１ラインが全て同一階調であっても、ロードラッチ回路３、レベルシフタ４及びデコーダ２１の動作を停止させることが出来ない。
【課題を解決するための手段】
【０００６】
本発明の第１の態様にかかる表示装置の駆動回路は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、前記判定回路により同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させる停止回路と、前記判定回路により同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する階調出力回路と、を備える。
【０００７】
本発明の第２の態様にかかる表示装置の駆動回路の制御方法は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定し、前記同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させ、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する。
【０００８】
例えば、図５に、上述した本発明の第１及び第２の態様を適用すると、ＣＰＵから入力される１ラインの階調データが全て同一階調の場合、使用される１階調がどの階調であるかを判定し、その階調を出力選択回路２２から出力するため、ロードラッチ回路３からデコーダ２１までの動作を必要としない。よって、ロードラッチ回路３からデコーダ２１までを停止させることで消費電流を削減することができる。
【発明の効果】
【０００９】
本発明により、１ラインの階調データが全て同一階調の場合に消費電流を削減するための表示装置の駆動回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる表示装置の駆動回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかる１階調判定回路の構成を示すブロック図である。
【図３】本発明の実施の形態１にかかるアンプ制御回路の構成を示すブロック図である。
【図４】本発明の実施の形態１にかかる１階調判定回路のタイミングチャートである。
【図５】関連技術にかかる液晶駆動回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１２】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかる表示装置の駆動回路１００の構成を示すブロック図である。ここで、図１にかかるシフトパルスＳ１、転送クロックＳ２、デジタル階調データＳ３及びロード信号Ｓ４の各種信号と、シフトレジスタ１、データラッチ回路２、ロードラッチ回路３、レベルシフタ４、デコーダ２１、出力選択回路２２、階調電圧発生回路７及び階調アンプ６の各種回路は、特許文献１又は図５に開示したものと同等のものであっても構わない。そのため、以下の説明では、本発明の実施の形態１に特有の構成要素及び動作を中心に説明し、それ以外の構成要素及び動作については適宜説明を省略する。
【００１３】
駆動回路１００は、液晶駆動回路９００と比べて、１階調判定回路１３１、階調出力ショート回路１３２及びアンプ制御回路１３３を備えたものである。１階調判定回路１３１は、画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する回路である。また、１階調判定回路１３１は、デジタル階調データＳ３が１ライン中の全ての画素間で同一であると判定された場合、デジタル階調データＳ３に基づく１ライン中の画素ごとの制御を停止させる停止回路といえる。また、階調出力ショート回路１３２及びアンプ制御回路１３３は、１階調判定回路１３１によりデジタル階調データＳ３が１ライン中の全ての画素間で同一であると判定された場合、当該同一と判定された１つの階調を１ラインの全ての画素に対して出力する階調出力回路といえる。これにより、１ラインの階調データが全て同一階調の場合に消費電流を削減することができる。尚、１ライン中の画素ごとの制御とは、例えば、ロードラッチ回路３からレベルシフタ４及びデコーダ２１への各種処理の少なくともいずれかであればよい。つまり、１階調判定回路１３１は、データラッチ回路２にラッチされたデータに基づく処理の結果を出力選択回路２２へ出力させないように制御するようにすればよい。
【００１４】
以下に、各構成について具体的に説明する。１階調判定回路１３１は、転送クロックＳ２、デジタル階調データＳ３、ロード信号Ｓ４、１ライン開始パルスＳ５及び１ライン終了パルスＳ６の入力を受け付ける。１ライン開始パルスＳ５は、水平方向の基準信号である。１ライン終了パルスＳ６は、１ラインのデータ転送終了を示す信号である。１ライン終了パルスＳ６は、例えば、１ライン開始パルスＳ５をトリガーとして転送されるデータ数分のカウンタを用いることで容易に生成できる。また、デジタル階調データＳ３は、ＲＧＢ分割転送である場合、ＲＧＢの各ビット数である６ビット又は８ビット、ＲＧＢ一括転送である場合、１８ビット又は２４ビットである。ここで、本発明の実施の形態１では、ＲＧＢ分割転送であるものとする。尚、ＲＧＢ一括転送である場合、１階調判定回路１３１をＲＧＢごとに別々に設けるものとする。
【００１５】
そして、１階調判定回路１３１は、１ライン開始パルスＳ５から１ライン終了パルスＳ６が入力されるまでの間のデジタル階調データＳ３について、１階調であるか否かを判定する。ここで、１階調判定回路１３１は、１階調であると判定した場合、ロードラッチ回路３のラッチ動作を停止させる信号をロードラッチ回路３へ出力する。ロードラッチ回路３は、複数のデジタル階調データに基づき、１ライン中の画素ごとのラッチ制御を行う回路である。そして、１階調判定回路１３１は、１階調であると判定した場合、ロードラッチ回路３におけるラッチ制御を停止させる。これにより、ロードラッチ回路３からデコーダ２１までを停止させることとなり、消費電流を削減することができる。
【００１６】
また、１階調判定回路１３１は、１ライン中のデジタル階調データＳ３について、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９をアンプ制御回路１３３へ出力する。また、１階調判定回路１３１は、１ライン中のデジタル階調データＳ３について、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９を階調出力ショート回路１３２へ出力する。ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８は、ＲＧＢ一括転送である場合、デジタル階調データＳ３における画素当たりのデータである。特に、１ライン中が１階調である場合には、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８は、同じ値が出力され続ける。ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、１階調判定回路１３１における１ライン中のデジタル階調データＳ３が１階調であるか否かの判定結果を示す信号である。
【００１７】
図２は、本発明の実施の形態１にかかる１階調判定回路１３１の構成を示すブロック図である。尚、図２は、１階調判定回路１３１の一例であり、本発明の実施の形態１にかかる１階調判定回路１３１の構成は、これに限定されない。
【００１８】
１階調判定回路１３１は、ｎ個の不一致回路１４０、ＯＲ３３、ＳＲ３４、ＦＦ３５、ＦＦ３６及びＡＮＤ３７を備える。不一致回路１４０は、それぞれ、入力されるデジタル階調データＳ３をビット単位で処理し、直前に入力されたデジタル階調データＳ３におけるビットとの変化の有無を判定する。不一致回路１４０は、例えば、図２に示すようにＦＦ３１及びＥＸＯＲ３２を用いて、前データとの比較を逐次行うことができる。ＯＲ３３は、ｎ個の不一致回路１４０からの出力の論理和を取る回路である。ＳＲ３４は、１ライン開始パルスＳ５とＯＲ３３の出力に基づき、ＳＲ＿ＯＵＴ信号Ｓ７を出力する。ＳＲ＿ＯＵＴ信号Ｓ７は、１ライン開始パルスＳ５が入力されて以降のデジタル階調データＳ３が１階調であるか否かを示す信号である。ここでは、ＳＲ＿ＯＵＴ信号Ｓ７は、初期値としてＨがセットされ、不一致回路１４０及びＯＲ３３の出力により多階調であることが検出された場合には、Ｌへセットされるものとする。ＦＦ３５は、デジタル階調データＳ３及び１ライン終了パルスＳ６が入力され、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８として出力する。ＦＦ３６は、ＳＲ＿ＯＵＴ信号Ｓ７及び１ライン終了パルスＳ６が入力され、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９として出力する。ＡＮＤ３７は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９及びロード信号Ｓ４が入力され、ロードの実行有無を示す信号をロードラッチ回路３へ出力する。
【００１９】
図１に戻り、アンプ制御回路１３３は、１階調判定回路１３１から入力されるＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９に基づき、階調アンプ６を制御する回路である。ここで、階調アンプ６は、駆動回路１００が属する表示装置で表示可能な階調数に対応して存在する。ここでは、駆動回路１００は、２ｎ個の階調アンプ６を有する。そして、アンプ制御回路１３３は、１階調判定回路１３１により１ライン中が１階調であると判定された場合、複数の階調アンプ６のうち１階調として判定された１つの階調に対応する階調アンプを選択し、当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力する。より具体的には、アンプ制御回路１３３は、複数の階調アンプ６のうち１階調として判定された１つの階調に対応する階調アンプ以外の階調アンプを停止する。
【００２０】
また、階調出力ショート回路１３２は、１階調判定回路１３１から入力されるＯＮＥ＿ＪＵＤＧＥ信号Ｓ９に基づき、階調アンプ６の出力を選択して出力選択回路２２へ出力する回路である。より具体的には、階調出力ショート回路１３２は、１ライン中が１階調であると判定された場合、複数の階調アンプ６の全出力をショートさせる。
【００２１】
これにより、アンプ制御回路１３３により選択されたために、唯一電圧が供給される階調アンプ６の出力線と、電圧が共有されていない他の階調アンプ６の出力線とがつなげられ、全ての階調アンプ６の出力線に同一の電圧が供給されることとなる。そのため、出力選択回路２２において、デコーダ２１から画素ごとの制御信号が送られていないとしても、階調出力ショート回路１３２から供給される電圧に基づいて、全画素に対して１階調として出力することができる。このとき、１階調判定回路１３１からの制御により、ロードラッチ回路３からデコーダ２１までの動作が停止しているため、その分の消費電力を削減することができる。
【００２２】
図３は、本発明の実施の形態１にかかるアンプ制御回路１３３の構成を示すブロック図である。アンプ制御回路１３３は、２ｎ個のＮＡＮＤ３８及びＡＮＤ３９を備える。アンプ制御回路１３３は、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８及びＯＮＥ＿ＪＵＤＧＥ信号Ｓ９が入力され、ＮＡＮＤ３８及びＡＮＤ３９を用いてデコードし、ＡＭＰ＿ＳＴＯＰ＿０〜ＡＭＰ＿ＳＴＯＰ＿２ｎ―１を対応する階調アンプ６へ出力する。
【００２３】
図４は、本発明の実施の形態１にかかる１階調判定回路１３１のタイミングチャートである。まず、１ライン開始パルスＳ５がＨとなると（タイミングＴ１）、１階調判定回路１３１内のＳＲラッチであるＳＲ３４がセットされ、判定結果であるＳＲ＿ＯＵＴ信号Ｓ７がＨへ初期化される。
【００２４】
次に、判定結果が初期化された状態から、入力されるデジタル階調データＳ３を、不一致回路１４０を用いて、１ライン中で各ビットが変化していないかを判定する（タイミングＴ１〜Ｔ２）。
【００２５】
１ライン中でデジタル階調データのいずれのビットも変化しなかった場合は、デジタル階調データＳ３の各ビットを入力する不一致回路１４０は、Ｌを出力し続ける。そして、ＯＲ３３の出力もＬを出力するため、ＳＲ３４はリセットされず、タイミングＴ１での初期化の状態を保持する。よって、１階調判定回路１３１は、１ライン中が１階調であると判定する（タイミングＴ２）。
【００２６】
１ライン中が１階調であると判定されたＳＲ＿ＯＵＴ信号Ｓ７は、１ライン終了パルスＳ６の立ち上がりでＯＮＥ＿ＪＵＤＧＥ信号Ｓ９としてＦＦ３６に保持される。また、同タイミングで同一階調がどの階調であるかをＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８としてＦＦ３５に保持される（タイミングＴ３）。
【００２７】
１ライン中が１階調の場合、ＦＦ３６に保持されたＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、Ｈとなり、ＡＮＤ３７がロード信号Ｓ４を無効とする事で、１階調判定回路１３１は、ロードラッチ回路３のラッチ動作を停止させる。
【００２８】
アンプ制御回路１３３は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９とＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８の結果を元に、不要な階調アンプ６を停止させる。ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＨの場合、１ライン中が１階調である為、アンプ制御回路１３３は、ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号Ｓ８のデコード値をＮＡＮＤ３８で生成する。これにより、ＡＭＰ＿ＳＴＯＰ＿０〜２ｎ−１のいずれかがＬとなり、１つの階調アンプ６のみが動作する。
【００２９】
階調出力ショート回路１３２は、ＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＨの場合、階調アンプ６の全出力をショートさせる（タイミングＴ３〜Ｔ４）。
【００３０】
タイミングＴ１〜Ｔ４までの動作により、次ラインはロードラッチ回路３以降の動作を停止させた状態で、出力端子から１階調出力を実現させる事が出来る。
【００３１】
タイミングＴ４から、１階調判定回路１３１は、再度、１ライン開始パルスＳ５のＨを受け、判定結果であるＳＲ＿ＯＵＴ信号Ｓ７が初期化され、１ライン中での判定を行なう。
【００３２】
１ライン中でデジタル階調データのいずれかのビットが変化した場合は、デジタル階調データの変化したビットを入力する不一致回路１４０は、Ｈを出力し、ＯＲ３３の出力がＨとなり、ＳＲ３４をリセットする。これにより、１階調判定回路１３１は、１ライン中が１階調でないと判定する（タイミングＴ５）。
【００３３】
１ライン中が１階調ではないと判定されたＳＲ＿ＯＵＴ信号Ｓ７は、１ライン終了パルスＳ６の立ち上りでＯＮＥ＿ＪＵＤＧＥ信号Ｓ９としてＦＦ３６に保持される（タイミングＴ６）。
【００３４】
１ライン中が１階調ではない場合、ＦＦ３６に保持されたＯＮＥ＿ＪＵＤＧＥ信号Ｓ９は、Ｌとなり、ロードラッチ回路３のラッチ動作は通常動作する。また、アンプ制御回路１３３もＡＮＤ３９へ入力されるＯＮＥ＿ＪＵＤＧＥ信号Ｓ９がＬの為、ＡＭＰ＿ＳＴＯＰ＿０〜２ｎ−１の全信号は、Ｌとなり、階調アンプ６を停止させない。また、階調出力ショート回路１３２もＯＮＥ＿ＪＵＤＧＥ信号Ｓ９のＬを受けて、全出力ショートを実施しない（タイミングＴ６〜Ｔ７）。
【００３５】
タイミングＴ４〜Ｔ７までの動作により、次ラインは通常動作で出力端子から多階調出力となる。
【００３６】
以上のことから本発明の実施の形態１における効果として、消費電流削減がある。その理由としては、１ラインが全て１階調であった場合、ロードラッチ回路３を停止させる事で、ロードラッチ回路３とレベルシフタ４とデコーダ２１の動作を停止させる事が出来るからである。
【００３７】
また、本発明にかかる表示装置の駆動回路は、入力されるデジタル階調データから１ライン中で使用される階調が１階調のみである事を判定し、判定した結果でロードラッチ回路の制御をする１階調判定回路と、前記１階調判定回路の判定結果により制御されるアンプ制御回路と、前記１階調判定回路の判定結果により１つの階調出力を選択する階調出力ショート回路とを有する。そして、１ラインが全て同一階調であった場合、１階調判定回路の判定結果によりロードラッチ回路を停止させる事で、ロードラッチ回路とレベルシフタとデコーダを動作させないことにより消費電流削減が可能となる。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００３９】
１００ 駆動回路
１ シフトレジスタ
２ データラッチ回路
３ ロードラッチ回路
４ レベルシフタ
６ 階調アンプ
７ 階調電圧発生回路
２１ デコーダ
２２ 出力選択回路
２３ 階調データ使用判定回路
２５ アンプイネーブル回路
１３１ １階調判定回路
１３２ 階調出力ショート回路
１３３ アンプ制御回路
Ｓ１ シフトパルス
Ｓ２ 転送クロック
Ｓ３ デジタル階調データ
Ｓ４ ロード信号
Ｓ５ １ライン開始パルス
Ｓ６ １ライン終了パルス
Ｓ７ ＳＲ＿ＯＵＴ信号
Ｓ８ ＯＮＥ＿ＤＡＴＡ［ｎ−１：０］信号
Ｓ９ ＯＮＥ＿ＪＵＤＧＥ信号
１４０ 不一致回路
３１ ＦＦ
３２ ＥＸＯＲ
３３ ＯＲ
３４ ＳＲ
３５ ＦＦ
３６ ＦＦ
３７ ＡＮＤ
３８ ＮＡＮＤ
３９ ＡＮＤ
９００ 液晶駆動回路
Ｔ１ タイミング
Ｔ２ タイミング
Ｔ３ タイミング
Ｔ４ タイミング
Ｔ５ タイミング
Ｔ６ タイミング
Ｔ７ タイミング
【特許請求の範囲】
【請求項１】
画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、
前記判定回路により同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させる停止回路と、
前記判定回路により同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する階調出力回路と、
を備える表示装置の駆動回路。
【請求項２】
前記表示装置の駆動回路は、前記複数のデジタル階調データに基づき、前記１ライン中の画素ごとのラッチ制御を行うロードラッチ回路をさらに備え、
前記停止回路は、前記判定回路により同一であると判定された場合、前記ロードラッチ回路におけるラッチ制御を停止させることを特徴とする請求項１に記載の表示装置の駆動回路。
【請求項３】
前記表示装置の駆動回路は、
当該表示装置で表示可能な階調数に対応する複数の階調アンプをさらに備え、
前記階調出力回路は、
前記判定回路により同一であると判定された場合、前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプを選択し、当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力することを特徴とする請求項１又は２に記載の表示装置の駆動回路。
【請求項４】
前記階調出力回路は、
前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプ以外の階調アンプを停止し、前記複数の階調アンプの全出力をショートさせることを特徴とする請求項３に記載の表示装置の駆動回路。
【請求項５】
画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定し、
前記同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させ、
前記同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する、
表示装置の駆動回路の制御方法。
【請求項６】
前記表示装置の駆動回路は、前記複数のデジタル階調データに基づき、前記１ライン中の画素ごとのラッチ制御を行うロードラッチ回路をさらに備え、
前記同一であると判定された場合、前記ロードラッチ回路におけるラッチ制御を停止させることを特徴とする請求項５に記載の制御方法。
【請求項７】
前記表示装置の駆動回路は、当該表示装置で表示可能な階調数に対応する複数の階調アンプをさらに備え、
前記同一であると判定された場合、前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプを選択し、
当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力することを特徴とする請求項５又は６に記載の制御方法。
【請求項８】
前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプ以外の階調アンプを停止し、
前記複数の階調アンプの全出力をショートさせることを特徴とする請求項７に記載の制御方法。
【請求項１】
画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定する判定回路と、
前記判定回路により同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させる停止回路と、
前記判定回路により同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する階調出力回路と、
を備える表示装置の駆動回路。
【請求項２】
前記表示装置の駆動回路は、前記複数のデジタル階調データに基づき、前記１ライン中の画素ごとのラッチ制御を行うロードラッチ回路をさらに備え、
前記停止回路は、前記判定回路により同一であると判定された場合、前記ロードラッチ回路におけるラッチ制御を停止させることを特徴とする請求項１に記載の表示装置の駆動回路。
【請求項３】
前記表示装置の駆動回路は、
当該表示装置で表示可能な階調数に対応する複数の階調アンプをさらに備え、
前記階調出力回路は、
前記判定回路により同一であると判定された場合、前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプを選択し、当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力することを特徴とする請求項１又は２に記載の表示装置の駆動回路。
【請求項４】
前記階調出力回路は、
前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプ以外の階調アンプを停止し、前記複数の階調アンプの全出力をショートさせることを特徴とする請求項３に記載の表示装置の駆動回路。
【請求項５】
画素ごとに入力される複数のデジタル階調データが１ライン中の全ての画素間で同一であるか否かを判定し、
前記同一であると判定された場合、前記複数のデジタル階調データに基づく前記１ライン中の画素ごとの制御を停止させ、
前記同一であると判定された場合、前記同一と判定された１つの階調を前記１ラインの全ての画素に対して出力する、
表示装置の駆動回路の制御方法。
【請求項６】
前記表示装置の駆動回路は、前記複数のデジタル階調データに基づき、前記１ライン中の画素ごとのラッチ制御を行うロードラッチ回路をさらに備え、
前記同一であると判定された場合、前記ロードラッチ回路におけるラッチ制御を停止させることを特徴とする請求項５に記載の制御方法。
【請求項７】
前記表示装置の駆動回路は、当該表示装置で表示可能な階調数に対応する複数の階調アンプをさらに備え、
前記同一であると判定された場合、前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプを選択し、
当該選択した階調アンプに対応する階調を当該選択されなかった他の階調アンプを介して出力することを特徴とする請求項５又は６に記載の制御方法。
【請求項８】
前記複数の階調アンプのうち前記同一と判定された１つの階調に対応する階調アンプ以外の階調アンプを停止し、
前記複数の階調アンプの全出力をショートさせることを特徴とする請求項７に記載の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−４８１５３（Ｐ２０１２−４８１５３Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９２６４８（Ｐ２０１０−１９２６４８）
【出願日】平成２２年８月３０日（２０１０．８．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月３０日（２０１０．８．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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