被テスト回路の状態検出方法及び状態検出装置
【課題】被テスト回路の状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる被テスト回路の状態検出方法及び状態検出装置を提供すること。
【解決手段】複数のCMOSタイプのトランジスタ(半導体素子)を有する被テスト回路2に時間経過とともに変化する可変電圧VDD(t)を供給する電源回路3と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時間の前又は後から可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給する入力信号供給部5と、複数のトランジスタのうち、一つ又は複数の対象トランジスタの、時間経過とともに変化する動作状態を収集するとともに、収集した動作状態から対象トランジスタを含む少なくとも一部の回路情報を検出する制御部7と、を備えている。
【解決手段】複数のCMOSタイプのトランジスタ(半導体素子)を有する被テスト回路2に時間経過とともに変化する可変電圧VDD(t)を供給する電源回路3と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時間の前又は後から可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給する入力信号供給部5と、複数のトランジスタのうち、一つ又は複数の対象トランジスタの、時間経過とともに変化する動作状態を収集するとともに、収集した動作状態から対象トランジスタを含む少なくとも一部の回路情報を検出する制御部7と、を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子を含む被テスト回路の状態検出方法及び状態検出装置に関する。
【背景技術】
【0002】
従来から、CMOS(Complementary Metal Oxide Semiconductor)回路のテスト方法として、電流テスト方法が知られている。この方法のうち、静的電流(IDDQ)テストと呼ばれる方法は、被テスト回路を動作させて外部入力に所定のテスト入力信号を印加した後の安定状態で静的電流を計測する。さらに、この手法を拡張して、電源電圧をランプ状に可変しながら、被テスト回路に流れる電源電流を計測する電流テストが開示されている(例えば、非特許文献1参照。)。
【0003】
被テスト回路としては、図13に示すように、CMOSを含むRF(Radio Frequncy)増幅回路であるLNA(Low Noise Amplifier)回路100とされている。すなわち、NMOSトランジスタQ2,Q3を有する差動型の増幅回路と、NMOSトランジスタQ1を有する増幅回路の定電流源と、PMOSトランジスタQ4,Q5を有するNMOSトランジスタQ2,Q3に対するアクティブ負荷と、を備えている。
【0004】
抵抗R1aの一端には、NMOSトランジスタQ2のゲートが接続され、他端には、基準電圧Voomが印加される。また、抵抗R2aの一端には、NMOSトランジスタQ3のゲートが接続され、他端には、基準電圧Vcomが印加される。NMOSトランジスタQ2のゲートには、入力電圧(信号)Vinnも印加され、NMOSトランジスタQ3のゲートには、入力電圧(信号)Vinpも印加される。
【0005】
このLNA回路100の電源電圧Vddをランプ波形の可変電圧としたときの時間に対する電圧変化を図14に示す。電源電圧Vddに対して、図14(a)に示すように、回路内のトランジスタの動作は、サブスレッショールド領域(遮断領域)、線形領域、飽和領域に分かれる。これと、LNA回路100に流れる静的電流Iddと印加される電源電圧Vddとの関係を図14(b)に示す。静的電流Iddは、電源電圧Vddに対応して、3つの領域A,B,Cに分けられる。このような検出方法が、例えば非特許文献2にも記載されている。
【0006】
一方、MOSトランジスタの直流特性として知られる、遮断領域、線形領域、飽和領域を利用して故障検出する方法も知られている(例えば、非特許文献3,4参照)。これは、故障のない正常回路の動作領域と、故障時の動作領域とを比較して、その差の有無から故障の有無を解析するものとして開示されている。
【0007】
【非特許文献1】Jose Pineda de Gyvez,Guido Gronthoud,and Rashid Amine,“VDD ramp testing for RF circuits”,ITC INTERNATIONAL TEST CONFERENCE,Paper26,1,pp.651−658,2003 IEEE。
【非特許文献2】S.S.Somayajula, E.Sanchez−Sinencio,and J.Pineda de Gyvez,“Analog fault diagnosis based on ramping power supply current signature clusters,”IEEE Transactions on Circuits and Systems−II:Analog and Digital Signal Processing,vol.43, no.10,pp.703−712,October 1996。
【非特許文献3】Y.Miura,“Analysis of Analog and Mixed−Signal Circuits by an Operation−Region Model,”IEICE Trans.INF.&SYST., Vol.E85−D,No.10,pp.1551−1557 October 2002。
【非特許文献4】Yukiya Miura and Daisuke Kato,“Analysis and Testing of Analog and Mixed−Signal Circuits by an Operation−Region Model:A Case Study of Application and Implementation,”Proc.18th IEEE Int.Symp. on Defect and Fault Tolerance in VLSI Systems,pp.279−286,November 2003。
【発明の開示】
【発明が解決しようとする課題】
【0008】
ここで、可変電圧を印加する間、遮断領域にあるトランジスタには電流が流れない。そのため、上記従来の非特許文献1又は非特許文献2に記載の故障検出方法に開示される電流テストを行っても、正常回路における電流値と差異が見られず、故障の有無を特定することが困難である。
【0009】
本発明は上記事情に鑑みて成されたものであり、被テスト回路の状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる被テスト回路の状態検出方法及び状態検出装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明は、上記課題を解決するため、以下の手段を採用する。
本発明に係る被テスト回路の状態検出方法は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、 収集した前記動作状態から前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、を備えていることを特徴とする。
【0011】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、をさらに備えていることを特徴とする。
【0012】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【0013】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記可変電圧が、ランプ波形の電圧であることを特徴とする。
【0014】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする。
【0015】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする。
【0016】
本発明に係る被テスト回路の状態検出装置は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、を備えていることを特徴とする。
【0017】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする。
【0018】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【発明の効果】
【0019】
本発明によれば、被テスト回路状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる。
【発明を実施するための最良の形態】
【0020】
本発明の一実施形態に係る故障検出方法(状態検出方法)及びこれを用いた故障検出装置(状態検出装置)について説明する。
本実施形態に係る故障検出装置1は、図1及び図2に示すように、複数のCMOSタイプのトランジスタ(半導体素子)を有する被テスト回路2に時間経過とともに変化する可変電圧VDD(t)を供給する電源回路3と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時間の前又は後から可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給する入力信号供給部5と、被テスト回路2を流れる電流を測定する電流計6と、被テスト回路2の状態を検出する制御部7と、を備えている。
【0021】
被テスト回路2は、例えば、レベルシフタ回路であって、インバータINV0,INV1,INV2、NMOSトランジスタMN70(8)、MN71(10)及びPMOSトランジスタMP70(11)、MP71(12)、MP72(13)、MP73(15)、によって構成されている。ここで、可変電圧VDD(t)が印加される端子を電源端子(VDD)とする。
【0022】
インバータINV0の入力端子に入力電圧Vi(t)が供給される。インバータINV0の出力端子は、NMOSトランジスタMN71(10)、PMOSトランジスタMP73(15)のゲートと接続されている。NMOSトランジスタMN70(8)のドレインはPMOSトランジスタMP72(13)のドレインと、PMOSトランジスタMP71(12)のゲートとに接続され、ソースは、グランド(GND)と接続されている。PMOSトランジスタMP72(13)のソースはPMOSトランジスタMP70(11)のドレインに接続される。PMOSトランジスタMP70(11)のソースは電源端子(VDD)と接続され、ゲートは、NMOSトランジスタMN71(10)のドレイン、PMOSトランジスタMP73(15)のドレイン、及びインバータINV1の入力端子と接続される。NMOSトランジスタMN71(10)のソースはグランド(GND)と接続され、ドレインは、PMOSトランジスタMP73(15)のドレインとインバータINV1の入力端子とに接続される。PMOSトランジスタMP73(15)のソースは、PMOSトランジスタMP71(12)のドレインと接続され、PMOSトランジスタMP71(12)のソースは、電源端子(VDD)と接続される。インバータINV2の入力端子は、インバータINV1の出力端子と接続され、インバータINV2の出力端子からレベル変換された出力信号が出力される。
【0023】
電源回路3の可変電圧VDD(t)特性は、図3に示すように、時刻t0からt1になるまでは、例えば0[V]に設定され、時刻t1から電圧が直線状に増加して時刻t2で一定になるランプ波形の電圧特性となっている。
【0024】
入力信号供給部5は、図1に示すように、電源回路3の出力端子とグランド(GND)との間に直列接続された可変抵抗R1及び可変抵抗R2を備えている。可変抵抗R1の一方の端子は、電源回路3の一方の端子(電圧出力端子)に接続され、可変抵抗R1の他方の端子は、被テスト回路2の入力端子T1と可変抵抗R2の一方の端子と接続される。可変抵抗R2の他方の端子は、グランド(GND)に接続される。この可変抵抗R1及び可変抵抗R2の共通接続点から入力電圧Vi(t)が発生して被テスト回路2の入力端子T1に供給される
【0025】
ここで、図3(b)に示すように、ランプ波形の可変電圧VDD(t)と同期して、以下の式で表される入力電圧Vi(t)が発生する。
Vi(t)={R2/(R1+R2)}×VDD(t)
【0026】
なお、入力信号供給部5は、これに限らず、図4に示すように、NMOSトランジスタ16、可変抵抗R3,R4、入力可変電圧回路(Vcont(t))17、信号発生器(Sig)18を備えたものでもよい。この場合、可変抵抗R3の一方の端子が電源回路3の電圧出力端子と接続され、他方の端子が、NMOSトランジスタ16のドレインと被テスト回路2の入力端子T1と接続される。NMOSトランジスタ16のソースは可変抵抗R4の一方の端子と接続され、ゲートは信号発生器18の一方の端子と接続される。可変抵抗R4の他方の端子はグランド(GND)と接続される。信号発生器18の他方の端子は、入力可変電圧回路17を介してグランド(GND)と接続される。
【0027】
電流計6は、電源回路3の電圧出力端子と、被テスト回路2の電源供給端子T2との間に接続されて、被テスト回路2を流れる電流IDDを検出する。なお、電流計6は、被テスト回路2のグランド端子T3とグランド(GND)との間に接続されてもよい。
【0028】
制御部7は、CPUや制御回路であって、複数のトランジスタのうち、例えば、少なくともテスト対象とする対象トランジスタ(対象半導体素子)のNMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の時間経過とともに変化する動作状態を収集するとともに、得られた情報に基づき被テスト回路2の状態を検出する。
【0029】
ここで、検出するトランジスタの動作状態は、トランジスタの遮断領域(C)、線形領域(L)、飽和領域(S)の何れかの動作領域となる。
【0030】
この故障検出装置1による故障検出方法について説明する。
この方法は、図5に示すように、被テスト回路2の電源供給端子T2に時間経過とともに変化する可変電圧VDD(t)を供給するステップ(S01)と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時刻t1からt2の間に可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給するステップ(S02)と、テスト対象とされた例えば、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の時間経過とともに変化する動作状態(OR)を収集するステップ(S03)と、収集した動作状態に基づき、例えばNMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含む回路情報を検出するステップ(S04)と、可変電圧VDD(t)が印加されて被テスト回路2へ又は被テスト回路2から流れる電流を電流計6にて計測するステップ(S05)と、この電流値に基づいて被テスト回路2の故障検出を行うステップ(S06)と、を備えている。
【0031】
各ステップについて、被テスト回路2として図2に示すレベルシフタ回路を用いた故障解析を具体例として説明する。
【0032】
まず、すべての素子が正常な場合の通常動作を図6(a)(b)に示す。
可変電圧VDD(t)を供給するステップ(S01)として、可変電圧VDD(t)が0[V]から4.0[V]まで変化するランプ電圧を被テスト回路2の電源供給端子T2に印加する。これによって図6(a)に示すように、被テスト回路2の入力電圧及び出力電圧が変化する。ちなみにこのときの電流計6での計測電流は、図6(b)のように変化する。
【0033】
このとき、入力電圧Vi(t)を供給するステップ(S02)として、入力信号供給部5の可変抵抗R1,R2の抵抗値を変化させる。この場合、電流IDDの大きさも変化する。例えば、可変抵抗R1,R2の大きさをそれぞれ、10kΩ/10kΩ,10kΩ/20kΩ,20kΩ/10kΩとした場合の電流IDDの変化を図7に示す。
【0034】
ここで、動作状態(OR)を収集するステップ(S03)に移行する。
まず、図8に示すように、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の可変電圧VDD(t)の時間経過とともに変化する動作状態(OR)を収集する。ここで、図8(a)は、可変抵抗R1,R2の大きさを10kΩ/10kΩとした場合の各トランジスタの動作領域の変化を示している。縦軸は、可変電圧VDD(t)としてランプ電圧を印加した際の0.0[V]から4.0[V]までの変化をそれぞれの領域の占める割合で表示したものである。可変電圧VDD(t)が増加するにつれて、NMOSトランジスタMN71(10)は、動作領域が遮断領域(C)、線形領域(L)、遮断領域(C)、飽和領域(S)と順に変化している。PMOSトランジスタMP71(12),MP73(15)は、遮断領域(C)から線形領域(L)に変化している。
【0035】
同様に、図8(b)は、可変抵抗R1,R2の大きさを10kΩ/20kΩとした場合、図8(c)は、可変抵抗R1,R2の大きさを20kΩ/10kΩとした場合の各トランジスタの動作領域の変化を示している。
【0036】
続いて、回路情報を検出するステップ(S04)に移行する。ここでは、得られた動作状態(OR)から、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含む回路情報を検出して、非特許文献1,2に示すような電流テストによる被テスト回路2のショート故障検出の適否についての判断を行う。
【0037】
ここで、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)は、図8より、可変抵抗R1,R2の大きさが、10kΩ/10kΩ及び10kΩ/20kΩの場合、かつ可変電圧VDD(t)が4.0[V]近傍の場合のみ、動作領域がCを含まずL又はSの状態となる。つまり、このときのみ、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含むパスに電流が流れる。一方、被テスト回路2が正常であっても、可変抵抗R1,R2の大きさが20kΩ/10kΩの場合には、NMOSトランジスタMN71(10)がすべての可変電圧VDD(t)において遮断領域(C)なので、このパスには電流が流れない。
【0038】
この場合、PMOSトランジスタMP71(12),MP73(15)をショートさせても電流が流れないので、PMOSトランジスタMP71(12),MP73(15)がショート故障していた場合には、非特許文献1,2に示すような電流テストによる被テスト回路2のショート故障検出は不適であることがわかる。そこで、この場合には、他の好適な方法による故障検出を行う。なお、NMOSトランジスタMN71(10)がショート故障した場合については、可変抵抗R1,R2の大きさが、10kΩ/10kΩ及び10kΩ/20kΩの場合に、電流テストが有効であることがわかる。
【0039】
そこで、ステップ(S05)及びステップ(S06)に移行してさらなる故障解析を行う。
ショート故障を模擬するため、被テスト回路2のNMOSトランジスタMN71(10)のソースとドレインとの間に等価抵抗を並列接続する。このときの電流IDDを図9に示す。ここで、図9(a)は、可変抵抗R1,R2を10kΩ/10kΩとしたときに、MN71が正常(fault free)の場合(等価抵抗を入れない場合)と、等価抵抗の大きさを5Ω,1kΩ,1MΩと変化させた場合とにおける電流IDDの値の変化を示している。
【0040】
同様に図9(b)は、可変抵抗R1,R2を10kΩ/20kΩとしたときの変化を示している。そしてそれぞれの電流IDDを比較して、差異の有無を解析する。正常の場合と故障の場合とで電流IDDが異なる場合には、回路故障ありと判定する。一方、差異が見られない場合には、上述とは異なる他の公知の故障解析方法へ移行する。
【0041】
ちなみに、PMOSトランジスタMP71(12),MP73(15)について、上述と同様に等価抵抗を5Ω又は1MΩとしてショート故障を模擬した場合の、各トランジスタの動作領域の変化をそれぞれ図10及び図11に示す。図8の場合とそれぞれ比較してみると、各トランジスタの状態は、故障の有無及び等価抵抗値の大小によって変化していないことがわかる。つまり、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含むパスでは、故障の変化が動作状態(OR)の変化として表れない。
【0042】
次に、トランジスタのオープン故障が発生した場合について説明する。オープン故障を模擬するため、被テスト回路2のトランジスタのソース側又はドレイン側に等価抵抗を直列接続する。例として、可変抵抗R1,R2を10kΩ/10kΩとしたときのPMOSトランジスタMP71(12)の電流IDDの変化を図12(a)に示す。また、可変抵抗R1,R2を20kΩ/10kΩとしたときのNMOSトランジスタMN71(10)の電流IDDの変化を図12(b)に示す。何れも、ソース側に1MΩの等価抵抗を接続した場合をS−1Mとして、ドレイン側に1MΩ又は1GΩの等価抵抗を接続した場合をD−1M、D−1Gとしている。PMOSトランジスタMP71(12)よりもNMOSトランジスタMN71(10)のほうが、抵抗値が高くなるほど等価抵抗を挿入しない正常の場合との電流差が顕著になる。
【0043】
この故障検出方法及びこれを用いた故障検出装置1によれば、トランジスタの動作領域を予め検出しておくことによって、トランジスタについて電流テストの適否を判断することができる。したがって、電流テストが好適なものに対しては、電流テストを行い、そうでないものには、他の故障解析方法を行うことができる。その結果、故障解析の時間とコストとを削減することができる。
【0044】
この際、可変電圧VDD(t)としてランプ電圧を用いるので、様々なトランジスタの状態を意図的に作り出すことができる。また、トランジスタの状態から回路動作の情報を把握することができ、回路解析を系統的な手法で行うことができる。したがって、本発明を既存のCADのソフトウエアに容易に組み込んで回路の動作解析のシミュレーションを行うことができる。
【0045】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、被テスト回路としてレベルシフタ回路としているが、これに限らない。また、トランジスタはMOS型に限らず、バイポーラ型でも構わない。さらに、故障解析だけでなく、回路の様々な動作解析に応用してもよい。また、故障解析の際には、ステップ(S03)、ステップ(S04)を他のステップとは別に予め実施しておくことによって、故障解析時間を短縮することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の一実施形態に係る被テスト回路の故障検出装置を示す回路ブロック図である。
【図2】本発明の一実施形態に係る被テスト回路の故障検出装置で検出する被テスト回路を示す回路ブロック図である。
【図3】本発明の一実施形態に係る被テスト回路の故障検出装置の(a)可変電圧の波形、(b)入力電圧の波形を示すグラフである。
【図4】本発明の一実施形態に係る被テスト回路の故障検出装置の他の例を示す回路ブロック図である。
【図5】本発明の一実施形態に係る被テスト回路の故障検出方法を示すフロー図である。
【図6】正常な被テスト回路に対する本発明の一実施形態に係る被テスト回路の故障検出装置の(a)可変電圧波形図、(b)被テスト回路の出入力波形図である。
【図7】可変電圧を被テスト回路に印加した際の被テスト回路の電流値を示すグラフである。
【図8】可変電圧に対する対象トランジスタが正常な場合の動作領域の変化を示すグラフである。
【図9】対象トランジスタのショート故障時の電流変化を示すグラフである。
【図10】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図11】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図12】対象トランジスタのオープン故障時の電流変化を示すグラフである。
【図13】被テスト回路の例を示す回路ブロック図である。
【図14】被テスト回路の(a)可変電圧変化、(b)可変電圧と静的電流との関係を示すグラフである。
【符号の説明】
【0047】
1 故障検出装置(状態検出装置)
3 電源回路
5 入力信号供給部
6 電流計
7 制御部
10 NMOSトランジスタMN71(対象半導体素子)
12 PMOSトランジスタMP71(対象半導体素子)
15 PMOSトランジスタMP73(対象半導体素子)
【技術分野】
【0001】
本発明は、半導体素子を含む被テスト回路の状態検出方法及び状態検出装置に関する。
【背景技術】
【0002】
従来から、CMOS(Complementary Metal Oxide Semiconductor)回路のテスト方法として、電流テスト方法が知られている。この方法のうち、静的電流(IDDQ)テストと呼ばれる方法は、被テスト回路を動作させて外部入力に所定のテスト入力信号を印加した後の安定状態で静的電流を計測する。さらに、この手法を拡張して、電源電圧をランプ状に可変しながら、被テスト回路に流れる電源電流を計測する電流テストが開示されている(例えば、非特許文献1参照。)。
【0003】
被テスト回路としては、図13に示すように、CMOSを含むRF(Radio Frequncy)増幅回路であるLNA(Low Noise Amplifier)回路100とされている。すなわち、NMOSトランジスタQ2,Q3を有する差動型の増幅回路と、NMOSトランジスタQ1を有する増幅回路の定電流源と、PMOSトランジスタQ4,Q5を有するNMOSトランジスタQ2,Q3に対するアクティブ負荷と、を備えている。
【0004】
抵抗R1aの一端には、NMOSトランジスタQ2のゲートが接続され、他端には、基準電圧Voomが印加される。また、抵抗R2aの一端には、NMOSトランジスタQ3のゲートが接続され、他端には、基準電圧Vcomが印加される。NMOSトランジスタQ2のゲートには、入力電圧(信号)Vinnも印加され、NMOSトランジスタQ3のゲートには、入力電圧(信号)Vinpも印加される。
【0005】
このLNA回路100の電源電圧Vddをランプ波形の可変電圧としたときの時間に対する電圧変化を図14に示す。電源電圧Vddに対して、図14(a)に示すように、回路内のトランジスタの動作は、サブスレッショールド領域(遮断領域)、線形領域、飽和領域に分かれる。これと、LNA回路100に流れる静的電流Iddと印加される電源電圧Vddとの関係を図14(b)に示す。静的電流Iddは、電源電圧Vddに対応して、3つの領域A,B,Cに分けられる。このような検出方法が、例えば非特許文献2にも記載されている。
【0006】
一方、MOSトランジスタの直流特性として知られる、遮断領域、線形領域、飽和領域を利用して故障検出する方法も知られている(例えば、非特許文献3,4参照)。これは、故障のない正常回路の動作領域と、故障時の動作領域とを比較して、その差の有無から故障の有無を解析するものとして開示されている。
【0007】
【非特許文献1】Jose Pineda de Gyvez,Guido Gronthoud,and Rashid Amine,“VDD ramp testing for RF circuits”,ITC INTERNATIONAL TEST CONFERENCE,Paper26,1,pp.651−658,2003 IEEE。
【非特許文献2】S.S.Somayajula, E.Sanchez−Sinencio,and J.Pineda de Gyvez,“Analog fault diagnosis based on ramping power supply current signature clusters,”IEEE Transactions on Circuits and Systems−II:Analog and Digital Signal Processing,vol.43, no.10,pp.703−712,October 1996。
【非特許文献3】Y.Miura,“Analysis of Analog and Mixed−Signal Circuits by an Operation−Region Model,”IEICE Trans.INF.&SYST., Vol.E85−D,No.10,pp.1551−1557 October 2002。
【非特許文献4】Yukiya Miura and Daisuke Kato,“Analysis and Testing of Analog and Mixed−Signal Circuits by an Operation−Region Model:A Case Study of Application and Implementation,”Proc.18th IEEE Int.Symp. on Defect and Fault Tolerance in VLSI Systems,pp.279−286,November 2003。
【発明の開示】
【発明が解決しようとする課題】
【0008】
ここで、可変電圧を印加する間、遮断領域にあるトランジスタには電流が流れない。そのため、上記従来の非特許文献1又は非特許文献2に記載の故障検出方法に開示される電流テストを行っても、正常回路における電流値と差異が見られず、故障の有無を特定することが困難である。
【0009】
本発明は上記事情に鑑みて成されたものであり、被テスト回路の状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる被テスト回路の状態検出方法及び状態検出装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明は、上記課題を解決するため、以下の手段を採用する。
本発明に係る被テスト回路の状態検出方法は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、 収集した前記動作状態から前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、を備えていることを特徴とする。
【0011】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、をさらに備えていることを特徴とする。
【0012】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【0013】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記可変電圧が、ランプ波形の電圧であることを特徴とする。
【0014】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする。
【0015】
また、本発明に係る被テスト回路の状態検出方法は、前記被テスト回路の状態検出方法であって、前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする。
【0016】
本発明に係る被テスト回路の状態検出装置は、複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、を備えていることを特徴とする。
【0017】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする。
【0018】
また、本発明に係る被テスト回路の状態検出装置は、前記被テスト回路の状態検出装置であって、前記対象半導体素子がトランジスタとされ、前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする。
【発明の効果】
【0019】
本発明によれば、被テスト回路状態を簡単にモデル化することができ、被テスト回路の状態を容易に評価することができる。
【発明を実施するための最良の形態】
【0020】
本発明の一実施形態に係る故障検出方法(状態検出方法)及びこれを用いた故障検出装置(状態検出装置)について説明する。
本実施形態に係る故障検出装置1は、図1及び図2に示すように、複数のCMOSタイプのトランジスタ(半導体素子)を有する被テスト回路2に時間経過とともに変化する可変電圧VDD(t)を供給する電源回路3と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時間の前又は後から可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給する入力信号供給部5と、被テスト回路2を流れる電流を測定する電流計6と、被テスト回路2の状態を検出する制御部7と、を備えている。
【0021】
被テスト回路2は、例えば、レベルシフタ回路であって、インバータINV0,INV1,INV2、NMOSトランジスタMN70(8)、MN71(10)及びPMOSトランジスタMP70(11)、MP71(12)、MP72(13)、MP73(15)、によって構成されている。ここで、可変電圧VDD(t)が印加される端子を電源端子(VDD)とする。
【0022】
インバータINV0の入力端子に入力電圧Vi(t)が供給される。インバータINV0の出力端子は、NMOSトランジスタMN71(10)、PMOSトランジスタMP73(15)のゲートと接続されている。NMOSトランジスタMN70(8)のドレインはPMOSトランジスタMP72(13)のドレインと、PMOSトランジスタMP71(12)のゲートとに接続され、ソースは、グランド(GND)と接続されている。PMOSトランジスタMP72(13)のソースはPMOSトランジスタMP70(11)のドレインに接続される。PMOSトランジスタMP70(11)のソースは電源端子(VDD)と接続され、ゲートは、NMOSトランジスタMN71(10)のドレイン、PMOSトランジスタMP73(15)のドレイン、及びインバータINV1の入力端子と接続される。NMOSトランジスタMN71(10)のソースはグランド(GND)と接続され、ドレインは、PMOSトランジスタMP73(15)のドレインとインバータINV1の入力端子とに接続される。PMOSトランジスタMP73(15)のソースは、PMOSトランジスタMP71(12)のドレインと接続され、PMOSトランジスタMP71(12)のソースは、電源端子(VDD)と接続される。インバータINV2の入力端子は、インバータINV1の出力端子と接続され、インバータINV2の出力端子からレベル変換された出力信号が出力される。
【0023】
電源回路3の可変電圧VDD(t)特性は、図3に示すように、時刻t0からt1になるまでは、例えば0[V]に設定され、時刻t1から電圧が直線状に増加して時刻t2で一定になるランプ波形の電圧特性となっている。
【0024】
入力信号供給部5は、図1に示すように、電源回路3の出力端子とグランド(GND)との間に直列接続された可変抵抗R1及び可変抵抗R2を備えている。可変抵抗R1の一方の端子は、電源回路3の一方の端子(電圧出力端子)に接続され、可変抵抗R1の他方の端子は、被テスト回路2の入力端子T1と可変抵抗R2の一方の端子と接続される。可変抵抗R2の他方の端子は、グランド(GND)に接続される。この可変抵抗R1及び可変抵抗R2の共通接続点から入力電圧Vi(t)が発生して被テスト回路2の入力端子T1に供給される
【0025】
ここで、図3(b)に示すように、ランプ波形の可変電圧VDD(t)と同期して、以下の式で表される入力電圧Vi(t)が発生する。
Vi(t)={R2/(R1+R2)}×VDD(t)
【0026】
なお、入力信号供給部5は、これに限らず、図4に示すように、NMOSトランジスタ16、可変抵抗R3,R4、入力可変電圧回路(Vcont(t))17、信号発生器(Sig)18を備えたものでもよい。この場合、可変抵抗R3の一方の端子が電源回路3の電圧出力端子と接続され、他方の端子が、NMOSトランジスタ16のドレインと被テスト回路2の入力端子T1と接続される。NMOSトランジスタ16のソースは可変抵抗R4の一方の端子と接続され、ゲートは信号発生器18の一方の端子と接続される。可変抵抗R4の他方の端子はグランド(GND)と接続される。信号発生器18の他方の端子は、入力可変電圧回路17を介してグランド(GND)と接続される。
【0027】
電流計6は、電源回路3の電圧出力端子と、被テスト回路2の電源供給端子T2との間に接続されて、被テスト回路2を流れる電流IDDを検出する。なお、電流計6は、被テスト回路2のグランド端子T3とグランド(GND)との間に接続されてもよい。
【0028】
制御部7は、CPUや制御回路であって、複数のトランジスタのうち、例えば、少なくともテスト対象とする対象トランジスタ(対象半導体素子)のNMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の時間経過とともに変化する動作状態を収集するとともに、得られた情報に基づき被テスト回路2の状態を検出する。
【0029】
ここで、検出するトランジスタの動作状態は、トランジスタの遮断領域(C)、線形領域(L)、飽和領域(S)の何れかの動作領域となる。
【0030】
この故障検出装置1による故障検出方法について説明する。
この方法は、図5に示すように、被テスト回路2の電源供給端子T2に時間経過とともに変化する可変電圧VDD(t)を供給するステップ(S01)と、被テスト回路2の入力端子T1に、可変電圧VDD(t)が供給される時刻t1からt2の間に可変電圧VDD(t)よりも低くかつ時間経過とともに変化する入力電圧Vi(t)を供給するステップ(S02)と、テスト対象とされた例えば、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の時間経過とともに変化する動作状態(OR)を収集するステップ(S03)と、収集した動作状態に基づき、例えばNMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含む回路情報を検出するステップ(S04)と、可変電圧VDD(t)が印加されて被テスト回路2へ又は被テスト回路2から流れる電流を電流計6にて計測するステップ(S05)と、この電流値に基づいて被テスト回路2の故障検出を行うステップ(S06)と、を備えている。
【0031】
各ステップについて、被テスト回路2として図2に示すレベルシフタ回路を用いた故障解析を具体例として説明する。
【0032】
まず、すべての素子が正常な場合の通常動作を図6(a)(b)に示す。
可変電圧VDD(t)を供給するステップ(S01)として、可変電圧VDD(t)が0[V]から4.0[V]まで変化するランプ電圧を被テスト回路2の電源供給端子T2に印加する。これによって図6(a)に示すように、被テスト回路2の入力電圧及び出力電圧が変化する。ちなみにこのときの電流計6での計測電流は、図6(b)のように変化する。
【0033】
このとき、入力電圧Vi(t)を供給するステップ(S02)として、入力信号供給部5の可変抵抗R1,R2の抵抗値を変化させる。この場合、電流IDDの大きさも変化する。例えば、可変抵抗R1,R2の大きさをそれぞれ、10kΩ/10kΩ,10kΩ/20kΩ,20kΩ/10kΩとした場合の電流IDDの変化を図7に示す。
【0034】
ここで、動作状態(OR)を収集するステップ(S03)に移行する。
まず、図8に示すように、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)の可変電圧VDD(t)の時間経過とともに変化する動作状態(OR)を収集する。ここで、図8(a)は、可変抵抗R1,R2の大きさを10kΩ/10kΩとした場合の各トランジスタの動作領域の変化を示している。縦軸は、可変電圧VDD(t)としてランプ電圧を印加した際の0.0[V]から4.0[V]までの変化をそれぞれの領域の占める割合で表示したものである。可変電圧VDD(t)が増加するにつれて、NMOSトランジスタMN71(10)は、動作領域が遮断領域(C)、線形領域(L)、遮断領域(C)、飽和領域(S)と順に変化している。PMOSトランジスタMP71(12),MP73(15)は、遮断領域(C)から線形領域(L)に変化している。
【0035】
同様に、図8(b)は、可変抵抗R1,R2の大きさを10kΩ/20kΩとした場合、図8(c)は、可変抵抗R1,R2の大きさを20kΩ/10kΩとした場合の各トランジスタの動作領域の変化を示している。
【0036】
続いて、回路情報を検出するステップ(S04)に移行する。ここでは、得られた動作状態(OR)から、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含む回路情報を検出して、非特許文献1,2に示すような電流テストによる被テスト回路2のショート故障検出の適否についての判断を行う。
【0037】
ここで、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)は、図8より、可変抵抗R1,R2の大きさが、10kΩ/10kΩ及び10kΩ/20kΩの場合、かつ可変電圧VDD(t)が4.0[V]近傍の場合のみ、動作領域がCを含まずL又はSの状態となる。つまり、このときのみ、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含むパスに電流が流れる。一方、被テスト回路2が正常であっても、可変抵抗R1,R2の大きさが20kΩ/10kΩの場合には、NMOSトランジスタMN71(10)がすべての可変電圧VDD(t)において遮断領域(C)なので、このパスには電流が流れない。
【0038】
この場合、PMOSトランジスタMP71(12),MP73(15)をショートさせても電流が流れないので、PMOSトランジスタMP71(12),MP73(15)がショート故障していた場合には、非特許文献1,2に示すような電流テストによる被テスト回路2のショート故障検出は不適であることがわかる。そこで、この場合には、他の好適な方法による故障検出を行う。なお、NMOSトランジスタMN71(10)がショート故障した場合については、可変抵抗R1,R2の大きさが、10kΩ/10kΩ及び10kΩ/20kΩの場合に、電流テストが有効であることがわかる。
【0039】
そこで、ステップ(S05)及びステップ(S06)に移行してさらなる故障解析を行う。
ショート故障を模擬するため、被テスト回路2のNMOSトランジスタMN71(10)のソースとドレインとの間に等価抵抗を並列接続する。このときの電流IDDを図9に示す。ここで、図9(a)は、可変抵抗R1,R2を10kΩ/10kΩとしたときに、MN71が正常(fault free)の場合(等価抵抗を入れない場合)と、等価抵抗の大きさを5Ω,1kΩ,1MΩと変化させた場合とにおける電流IDDの値の変化を示している。
【0040】
同様に図9(b)は、可変抵抗R1,R2を10kΩ/20kΩとしたときの変化を示している。そしてそれぞれの電流IDDを比較して、差異の有無を解析する。正常の場合と故障の場合とで電流IDDが異なる場合には、回路故障ありと判定する。一方、差異が見られない場合には、上述とは異なる他の公知の故障解析方法へ移行する。
【0041】
ちなみに、PMOSトランジスタMP71(12),MP73(15)について、上述と同様に等価抵抗を5Ω又は1MΩとしてショート故障を模擬した場合の、各トランジスタの動作領域の変化をそれぞれ図10及び図11に示す。図8の場合とそれぞれ比較してみると、各トランジスタの状態は、故障の有無及び等価抵抗値の大小によって変化していないことがわかる。つまり、NMOSトランジスタMN71(10)、PMOSトランジスタMP71(12),MP73(15)を含むパスでは、故障の変化が動作状態(OR)の変化として表れない。
【0042】
次に、トランジスタのオープン故障が発生した場合について説明する。オープン故障を模擬するため、被テスト回路2のトランジスタのソース側又はドレイン側に等価抵抗を直列接続する。例として、可変抵抗R1,R2を10kΩ/10kΩとしたときのPMOSトランジスタMP71(12)の電流IDDの変化を図12(a)に示す。また、可変抵抗R1,R2を20kΩ/10kΩとしたときのNMOSトランジスタMN71(10)の電流IDDの変化を図12(b)に示す。何れも、ソース側に1MΩの等価抵抗を接続した場合をS−1Mとして、ドレイン側に1MΩ又は1GΩの等価抵抗を接続した場合をD−1M、D−1Gとしている。PMOSトランジスタMP71(12)よりもNMOSトランジスタMN71(10)のほうが、抵抗値が高くなるほど等価抵抗を挿入しない正常の場合との電流差が顕著になる。
【0043】
この故障検出方法及びこれを用いた故障検出装置1によれば、トランジスタの動作領域を予め検出しておくことによって、トランジスタについて電流テストの適否を判断することができる。したがって、電流テストが好適なものに対しては、電流テストを行い、そうでないものには、他の故障解析方法を行うことができる。その結果、故障解析の時間とコストとを削減することができる。
【0044】
この際、可変電圧VDD(t)としてランプ電圧を用いるので、様々なトランジスタの状態を意図的に作り出すことができる。また、トランジスタの状態から回路動作の情報を把握することができ、回路解析を系統的な手法で行うことができる。したがって、本発明を既存のCADのソフトウエアに容易に組み込んで回路の動作解析のシミュレーションを行うことができる。
【0045】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、被テスト回路としてレベルシフタ回路としているが、これに限らない。また、トランジスタはMOS型に限らず、バイポーラ型でも構わない。さらに、故障解析だけでなく、回路の様々な動作解析に応用してもよい。また、故障解析の際には、ステップ(S03)、ステップ(S04)を他のステップとは別に予め実施しておくことによって、故障解析時間を短縮することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の一実施形態に係る被テスト回路の故障検出装置を示す回路ブロック図である。
【図2】本発明の一実施形態に係る被テスト回路の故障検出装置で検出する被テスト回路を示す回路ブロック図である。
【図3】本発明の一実施形態に係る被テスト回路の故障検出装置の(a)可変電圧の波形、(b)入力電圧の波形を示すグラフである。
【図4】本発明の一実施形態に係る被テスト回路の故障検出装置の他の例を示す回路ブロック図である。
【図5】本発明の一実施形態に係る被テスト回路の故障検出方法を示すフロー図である。
【図6】正常な被テスト回路に対する本発明の一実施形態に係る被テスト回路の故障検出装置の(a)可変電圧波形図、(b)被テスト回路の出入力波形図である。
【図7】可変電圧を被テスト回路に印加した際の被テスト回路の電流値を示すグラフである。
【図8】可変電圧に対する対象トランジスタが正常な場合の動作領域の変化を示すグラフである。
【図9】対象トランジスタのショート故障時の電流変化を示すグラフである。
【図10】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図11】対象トランジスタのショート故障時の動作領域変化を示すグラフである。
【図12】対象トランジスタのオープン故障時の電流変化を示すグラフである。
【図13】被テスト回路の例を示す回路ブロック図である。
【図14】被テスト回路の(a)可変電圧変化、(b)可変電圧と静的電流との関係を示すグラフである。
【符号の説明】
【0047】
1 故障検出装置(状態検出装置)
3 電源回路
5 入力信号供給部
6 電流計
7 制御部
10 NMOSトランジスタMN71(対象半導体素子)
12 PMOSトランジスタMP71(対象半導体素子)
15 PMOSトランジスタMP73(対象半導体素子)
【特許請求の範囲】
【請求項1】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、
収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、
を備えていることを特徴とする被テスト回路の状態検出方法。
【請求項2】
前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、
該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、
をさらに備えていることを特徴とする請求項1に記載の被テスト回路の状態検出方法。
【請求項3】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項1又は2に記載の被テスト回路の状態検出方法。
【請求項4】
前記可変電圧が、ランプ波形の電圧であることを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項5】
前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項6】
前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項7】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、
を備えていることを特徴とする被テスト回路の状態検出装置。
【請求項8】
前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、
前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする請求項7に記載の被テスト回路の状態検出装置。
【請求項9】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項7又は8に記載の被テスト回路の状態検出装置。
【請求項1】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給するステップと、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するステップと、
収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出するステップと、
を備えていることを特徴とする被テスト回路の状態検出方法。
【請求項2】
前記回路情報に基づき、前記被テスト回路へ又は前記被テスト回路から流れる電流を計測するステップと、
該電流の変化から前記対象半導体素子の故障の有無を検出するステップと、
をさらに備えていることを特徴とする請求項1に記載の被テスト回路の状態検出方法。
【請求項3】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項1又は2に記載の被テスト回路の状態検出方法。
【請求項4】
前記可変電圧が、ランプ波形の電圧であることを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項5】
前記入力電圧が、前記可変電圧を分圧して得られる電圧であることを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項6】
前記入力電圧が、前記時間経過とともに電圧レベルが変化することを特徴とする請求項1から3の何れか一つに記載の被テスト回路の状態検出方法。
【請求項7】
複数の半導体素子を有する被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、
前記被テスト回路の入力端子に、前記可変電圧よりも低くかつ前記時間経過とともに変化する入力電圧を供給する入力信号供給部と、
前記複数の半導体素子のうち、テスト対象とされた一つ又は複数の対象半導体素子の、前記時間経過とともに変化する動作状態を収集するとともに、収集した前記動作状態に基づき、前記対象半導体素子を含む少なくとも一部の回路情報を検出する制御部と、
を備えていることを特徴とする被テスト回路の状態検出装置。
【請求項8】
前記被テスト回路へ又は前記被テスト回路から流れる電流を計測する電流計を備え、
前記制御部が、前記回路情報に基づき、前記電流を計測して、該電流の変化から前記対象半導体素子の故障の有無を検出することを特徴とする請求項7に記載の被テスト回路の状態検出装置。
【請求項9】
前記対象半導体素子がトランジスタとされ、
前記動作状態が、前記トランジスタの遮断領域、線形領域、飽和領域からなる動作領域の何れか一つであることを特徴とする請求項7又は8に記載の被テスト回路の状態検出装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2009−156675(P2009−156675A)
【公開日】平成21年7月16日(2009.7.16)
【国際特許分類】
【出願番号】特願2007−333981(P2007−333981)
【出願日】平成19年12月26日(2007.12.26)
【出願人】(305027401)公立大学法人首都大学東京 (385)
【出願人】(800000080)タマティーエルオー株式会社 (255)
【Fターム(参考)】
【公開日】平成21年7月16日(2009.7.16)
【国際特許分類】
【出願日】平成19年12月26日(2007.12.26)
【出願人】(305027401)公立大学法人首都大学東京 (385)
【出願人】(800000080)タマティーエルオー株式会社 (255)
【Fターム(参考)】
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