量子化器及び超電導アナログ−デジタル変換回路
【課題】量子化器及び超電導アナログ−デジタル変換回路に関し、負帰還回路を用いることなく出力信号におけるオフセット成分を除去して、非線形性及び非対称性を解消する。
【解決手段】オフセット成分を相殺するために２個の超電導量子干渉素子（ＳＱＵＩＤ）２，３を入力信号４に対して相補的に配置して量子化器１を構成する。また、オフセット成分を相殺する際に信号成分を相殺しないようにするために、２個の超伝導量子干渉素子の出力の位相を互いにずらす必要があり、そのために、位相調整用バイアス端子を設ける。
【解決手段】オフセット成分を相殺するために２個の超電導量子干渉素子（ＳＱＵＩＤ）２，３を入力信号４に対して相補的に配置して量子化器１を構成する。また、オフセット成分を相殺する際に信号成分を相殺しないようにするために、２個の超伝導量子干渉素子の出力の位相を互いにずらす必要があり、そのために、位相調整用バイアス端子を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は量子化器及び超電導アナログ−デジタル変換回路に関するものであり、特に、通信ネットワークや様々な計測分野で使用される高速且つ高帯域の超電導アナログ−デジタル変換回路におけるオフセット成分を打ち消すための構成に特徴のある量子化器及び超電導アナログ−デジタル変換回路に関するものである。
【背景技術】
【０００２】
近年の通信ネットワーク等の分野における高速化の要請の高まりに対して、信号入出力素子として、高速且つ高帯域での信号サンプリング機能を有する超電導アナログ−デジタル変換回路の利用が期待されている。
【０００３】
超電導量子干渉素子（ＳＱＵＩＤ）の周期性と単一磁束量子（ＳＦＱ）のパルス特性を利用した量子化器を用いた超電導アナログ−デジタル変換回路（ＡＤＣ）の内でも高速性能からフラッシュ型ＡＤＣへの応用研究が広く行われている。
【０００４】
この中でいつかの回路方式が提案されており、例えば、単接合ＳＱＵＩＤを用いたＱＯＳ（Ｑｕａｓｉ−Ｏｎｅ−ｊｕｎｃｔｉｏｎ ＳＱＵＩＤ）コンパレータ（例えば、非特許文献１参照）や、それらを入力インダクタンスを軸として複数個並列に配置したＳＱＵＩＤホイール（例えば、非特許文献２参照）等の方式が提案されており、基本的な実証試験や実用化のための周辺制御回路等の検討が行われている。
【０００５】
ここで、図１５乃至図１９を参照して、上述の２つの提案を説明する。
図１５参照
図１５は、従来のＱＯＳコンパレータの回路構成図であり、入力インダクタ８１とジョセフソン接合８２からなるｒｆ−ＳＱＵＩＤ、即ち、量子化器８０の出力段に２個のジョセフソン接合８４，８５からなる比較器８３を接続し、一方のジョセフソン接合８５をＳＦＱパルス発生器で構成されるクロックドライバ８６に接続するとともに、他方のジョセフソン接合８４を接地し、２個のジョセフソン接合８４，８５の結節点に出力回路８７を接続する。
【０００６】
図１６参照
図１６は、ＱＯＳコンパレータからの出力電流の説明図であり、アナログ信号源８８からの入力信号が単調増加する場合、あるしきい値でジョセフソン接合８２がオンして電流が流れるが、そうするとこの電流を打ち消すように逆方向の電流が流れる。
【０００７】
そして、入力信号が増大して次のしきい値に達すると再びジョセフソン接合８２がオンして電流が流れる。
入力信号が単調増加を続ける間、このような動作を周期的に繰り返すことによって、量子化器８０からは正弦波状の出力電流が出力される。
【０００８】
この出力が比較器８３に入力されると、電流があるしきい値より大きな場合、接地側のジョセフソン接合８４がオンして出力回路８７に“１”が出力される。
一方、電流があるしきい値より小さな場合、接地側のジョセフソン接合８４がオンせず、他方のジョセフソン接合８５がオンするので出力回路８７には電流が流れず、したがって、“０”が出力されることによって、アナログ−デジタル変換がなされる。
【０００９】
しかし、このようなＱＯＳコンパレータにおいては、スルーレートの大きな信号に対して非線形特性が問題となるのでこの事情を図１７を参照して説明する。
図１７参照
図１７は、量子化器の等価回路図であり、上図に示すように量子化器の等価回路を構成するインダクタンスＬとジョセフソン接合の臨界電流Ｉc の積ＬＩc が大きいと、本来、正弦波状に得られる出力電流の周期波形がのこぎり波状に歪む非線形特性が大きくなるとともに、位相遅れも発生し、また、入力信号の立ち上がりと立ち下がりにおける波形が非対称になるという問題がある。
【００１０】
また、下図に示すように、ジョセフソン接合はシャント抵抗成分Ｒを含んでいるので、シャント抵抗成分Ｒに起因するＬ／Ｒ時定数により高周波信号はジョセフソン接合がオンする前にシャント抵抗成分Ｒをバイパスして流れる成分があるので、量子化された電流にオフセット成分が重畳される。
【００１１】
このようなオフセット成分が重畳されると、信号の立ち上がりと立ち下がりとでは動作点が変動するので非線形特性が現れ、アナログ−デジタル変換回路としての性能を大きく低下させる原因となる。
【００１２】
図１８参照
図１８は、従来のＳＱＵＩＤホイールの回路構成図であり、一つの入力インダクタ８１に対して２つのジョセフソン接合８２1 ，８２2 を並列に接続して、一方のジョセフソン接合８２1 に対してＱＯＳコンパレータと同様に、比較器８３を接続するとともに、他方のジョセフソン接合８２2 に対してインダクタ８９と位相調整用バイアス源９０を接続する。
【００１３】
このように、量子化器を並列配置した２つのジョセフソン接合８２1 ，８２2 で構成することによって、入力信号から見たインダクタンスは１／２に見えるのでＬＩc 積を１／２にすることができる。
【００１４】
図１９参照
図１９は、従来のＳＱＵＩＤホイールの回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を１０ＧＨｚにした場合の回路特性であり、下図はサンプリングクロック周波数を２５ＧＨｚにした場合の回路特性である。
図から明らかなように、１０ＧＨｚの場合には、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）幅の不均等性は４０％程度であるが、２５ＧＨｚになるとＬＳＢ幅の不均等性は８５％以上になり、周波数が高くなるにつれて出力特性が大幅に劣化することが分かる。
【００１５】
このような問題を解決するために、ＳＱＵＩＤホイールの比較器の結節点に抵抗体を含む負帰還回路を付加することによってオフセット成分を打ち消すことが提案されている（例えば、非特許文献３参照）。
【非特許文献１】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．１，Ｎｏ．３，ｐ．１３４，１９９１
【非特許文献２】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．７，Ｎｏ．２，ｐ．２６７７，１９９７
【非特許文献３】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．９，Ｎｏ．２，ｐ．３０２０，１９９９
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、負帰還回路を付加した場合にも、負帰還回路自体も有限の時定数を有するので、信号の周波数が高くなると高周波信号に対して負帰還が適切にかからなくなる虞があり、その有効性の限界が懸念材料になっている。
【００１７】
また、従来のＡＤＣ回路においては、読出用の比較器を構成する接地側のジョセフソン接合が量子化器を構成するＳＱＵＩＤループ上に直接配置されているので、読出動作と量子化動作の間の干渉が避けられず、ダイナミックエラー等の誤動作やクロック速度の低下の原因になるという問題がある。
【００１８】
したがって、本発明は、負帰還回路を用いることなく出力信号におけるオフセット成分を除去して、非線形性及び非対称性を解消することを目的とする。
【課題を解決するための手段】
【００１９】
ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号８は、出力回路である。
図１参照
上記の課題を解決するために、本発明は、量子化器１において、少なくとも２個の超電導量子干渉素子２，３を入力信号４に対して相補的に配置したことを特徴とする。
【００２０】
このように、従来、１個の超電導量子干渉素子で構成していた或いは２個の超電導量子干渉素子を並列に配置して構成していた量子化器１を、少なくとも２個の超電導量子干渉素子２，３を入力信号４に対して相補的に配置することによって、フィードバック回路を要することなく、シャント抵抗成分等に起因するＬ／Ｒ時定数によるオフセット電流を相殺することができる。
【００２１】
また、各超電導量子干渉素子２，３の出力におけるＬＩc 積に起因する非線形性も相補的に配置した２個の超電導量子干渉素子２，３の出力を足し合わせることによって解消することができる。
【００２２】
また、並列配置した２個の超電導量子干渉素子２，３が入力信号４に対して相補的にするためには、入力信号４を各超電導量子干渉素子２，３の入力端子に直接接続しても良いし、信号入力部をトランス結合方式で構成しても良い。
【００２３】
また、この場合、オフセット電流を相殺する際に信号成分を相殺しないようにするためには、２個の超電導量子干渉素子２，３の出力の位相を互いにずらす必要があるが、位相調整用バイアス端子は、少なくとも一方の超電導量子干渉素子ループ上に設ければ良く、また、信号入力部をトランス結合方式で構成する場合には、位相調節用バイアス端子を、信号入力部に設けても良い。
【００２４】
また、少なくとも一方の超電導量子干渉素子２を、並列配置した２個の超電導量子干渉素子に置き換えても良く、ＳＱＵＩＤホイール構成を採用することによって、量子化器ループの実効的なインダクタンスを抑制することができるので、ＬＩc 積に起因する出力の非対称性を低減することができる。
【００２５】
また、上述の量子化器１の出力段に、ジョセフソン接合６，７を含む比較器５を接続することによって、高速且つより高帯域の超電導アナログ−デジタル変換回路を構成することができる。
【００２６】
この時、比較器５を構成する一個のジョセフソン接合７を、超電導量子干渉素子により置き換えても良く、それによって、量子化器ループに入り込んだ比較器５を構成する接地側のジョセフソン接合７を排除することができ、読出動作と量子化動作の間の干渉を排除することができるので、ダイナミックエラー等の誤動作やクロック速度の低下を回避することができる。
【００２７】
また、比較器５を駆動するパルス発生器９を、分配器と集合器とからなる並列構造で構成しても良く、それによって、クロックドライバの駆動力を並列接続した数に応じて増加することができる。
【発明の効果】
【００２８】
本発明によれば、量子化器を入力信号に対して相補的に配置して２個の超電導量子干渉素子で構成しているので、負帰還回路を付加することなくオフセット成分を相殺することができ、負帰還回路の有する時定数の影響を受けることがないので、より高周波の帯域においても高い回路特性を得ることができる。
【発明を実施するための最良の形態】
【００２９】
ここで、図２及び図３を参照して、本発明の実施の形態を説明する。
本発明は、オフセット成分を相殺するために量子化器を入力信号に対して相補的に配置して２個の超電導量子干渉素子（ＳＱＵＩＤ）で構成するものである。
なお、オフセット成分を相殺する際に信号成分を相殺しないようにするためには、２個の超電導量子干渉素子の出力の位相を互いにずらす必要があり、そのために、位相調整用バイアス端子を、少なくとも一方の超電導量子干渉素子ループ上に設ける必要がある。
【００３０】
図２参照
図２は、相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が小さい場合のシミュレーション結果の説明図であり、上図はシミュレーションに用いた等価回路であり、下図は上から順に、アナログ入力信号、上側のｒｆ−ＳＱＵＩＤからの量子化信号、下側のｒｆ−ＳＱＵＩＤからの量子化信号、及び、重ね合わせ出力である。
【００３１】
図から明らかなように、ＬＩc 積が小さい場合には、量子化信号の非線形性は小さく、また、グラフ上で原点対称な非線形性も、両方の量子化信号を重ね合わせることによって解消されて正弦波に近い形状の重ね合わせ出力が得られることが分かる。
また、オフセット成分も両方の量子化信号を重ね合わせることによってキャンセルされる。
【００３２】
図３参照
図３は、相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が大きい場合のシミュレーション結果の説明図であり、上図はシミュレーションに用いた等価回路であり、下図は上から順に、アナログ入力信号、上側のｒｆ−ＳＱＵＩＤからの量子化信号、下側のｒｆ−ＳＱＵＩＤからの量子化信号、及び、重ね合わせ出力である。
【００３３】
図から明らかなように、ＬＩc 積が大きい場合には、量子化信号の非線形性は大きくなるが、両方の量子化信号を重ね合わせることによって、グラフ上で原点対称な非線形性は解消されて方形波に近い形状の重ね合わせ出力が得られることが分かる。
また、オフセット成分も両方の量子化信号を重ね合わせることによってキャンセルされる。
【００３４】
また、必要に応じて各ＳＱＵＩＤをＳＱＵＩＤホイールに置き換えて見かけ上のインダクタンスを低減する。
また、オフセット成分を相殺する際に信号成分を相殺しないようにするために、信号入力部をトランス結合方式で構成する場合には、位相調節用バイアス端子を、信号入力部に設ける。
【００３５】
また、量子化器の出力段に２つのジョセフソン接合を直列接続した比較器を接続することによって、超電導アナログ−デジタル変換回路を構成することができ、この比較器を構成する接地側のジョセフソン接合を超電導量子干渉素子に置き換えても良く、それによって、量子化器ループに入り込んだ比較器を構成する接地側のジョセフソン接合を排除することができる。
【００３６】
また、クロックドライバの駆動力を増加するために、比較器を駆動するパルス発生器を、分配器と集合器とからなる並列構造で構成しても良く、特に、分配器と集合器とを一段の梯子状構造で構成することによって、並列構造を流れるＳＦＱパルス信号のタイミングのずれを最小にすることができる。
【００３７】
また、この様な相補ＳＱＵＩＤ型ＡＤＣ回路を抵抗ラダー、インダクタ・ラダー、或いは、トランス・ラダーに接続することによって、高性能の多ビット出力超電導アナログ−デジタル変換回路を構成することができる。
【実施例１】
【００３８】
以上を前提として、次に、図４乃至図６を参照して本発明の実施例１の超電導アナログ−デジタル変換回路を説明する。
図４参照
図４は、本発明の実施例１の超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００３９】
また、この２つの量子化器１０1 ，１０2 の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２１は接地される。
【００４０】
図５参照
図５は、２つの量子化器からの出力電流の概念的説明図であり、各量子化器における基本的な量子化動作は従来のＱＯＳコンパレータと同様であるが、２つの量子化器からの出力電流は互いに反対向きであるため、シャント抵抗成分に起因して出力電流に重畳されているオフセット成分は合成出力においては相殺される。
この時、２つの量子化器からの出力電流は互いに位相がずれているので、信号成分は相殺されることなく出力されることになる。
【００４１】
図６参照
図６は、本発明の実施例１の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を５０ＧＨｚとした場合のデジタル出力信号の説明図であり、下図はサンプリングクロック周波数を１５０ＧＨｚとした場合のデジタル出力信号の説明図である。
【００４２】
上図から明らかなように、サンプリングクロック周波数を５０ＧＨｚの場合には、ＬＳＢ幅の不均等性は８％程度であり、従来の超電導ＡＤＣ回路に比べて大幅な特性の向上が確認された。
また、下図に示すように、サンプリングクロック周波数が１５０ＧＨｚになると周期性を有するデジタル出力信号が得られなくなり、クロック周波数の限界となる。
【００４３】
このように、本発明の実施例１によれば、量子化器を入力信号に対して２つのｒｆ−ＳＱＵＩＤを相補的に配置しているので、負帰還回路を付加することなくオフセット成分をキャンセルすることができ、それによって、従来よりも高周波特性を大幅に向上することができる。
また、２つのｒｆ−ＳＱＵＩＤからの量子化信号を重ね合わせることによって、原点対称な非線形特性も解消することができる。
【実施例２】
【００４４】
次に、図７及び図８を参照して本発明の実施例２の超電導アナログ−デジタル変換回路を説明する。
図７参照
図７は、本発明の実施例２の超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００４５】
また、この２つの量子化器１０1 ，１０2 の出力は合成されて１つのジョセフソン接合２１とｄｃ−ＳＱＵＩＤ２５を直列接続した比較器３０の結節点に接続した出力回路２３に出力される。
この比較器３０を構成するジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、ｄｃ−ＳＱＵＩＤ２５は接地される。
【００４６】
この場合、ｄｃ−ＳＱＵＩＤ２５は、並列接続された一対のジョセフソン接合２６，２７とインダクタンスを有する制御線２８とからなり、量子化器１０1 ，１０2 からの重ね合わせ出力があるしきい値を越えた場合には、制御線２８を流れる電流によって発生する磁界とサンプリングクロックによりジョセフソン接合２６，２７がオンするので、出力回路２３にＳＦＱパルスが出力される。
【００４７】
一方、量子化器１０1 ，１０2 からの重ね合わせ出力があるしきい値より小さい場合には、クロックドライバ２４に接続されたジョセフソン接合２１がオンしてＳＦＱパルスは出力されないことになる。
【００４８】
図８参照
図８は、本発明の実施例２の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を５０ＧＨｚとした場合のデジタル出力信号の説明図であり、下図はサンプリングクロック周波数を１５０ＧＨｚとした場合のデジタル出力信号の説明図である。
【００４９】
上図から明らかなように、サンプリングクロック周波数を５０ＧＨｚの場合には、ＬＳＢ幅の不均等性は７％程度であり、従来の超電導ＡＤＣ回路に比べて大幅な特性の向上が確認されとともに、上記の実施例１に対しても若干の改善が見られた。
【００５０】
また、下図に示すように、サンプリングクロック周波数が１５０ＧＨｚになっても、ややエラーはあるものの、周期性を有するデジタル出力信号が得られ、上記の実施例１に比べて、１５０ＧＨｚ程度の高周波特性における特性が大幅に改善されることが分かる。
【００５１】
このように、本発明の実施例２によれば、量子化器を入力信号に対して２つのｒｆ−ＳＱＵＩＤを相補的に配置するとともに、比較器を構成するジョセフソン接合をｄｃ−ＳＱＵＩＤに置き換えることによって、ｒｆ−ＳＱＵＩＤループ上にジョセフソン接合が加わることがないので、読出動作と量子化動作の間の干渉を排除することができ、それによって、ダイナミックエラー等の誤動作やクロック速度の低下を回避することができる。
【実施例３】
【００５２】
次に、図９を参照して本発明の実施例３の超電導アナログ−デジタル変換回路を説明する。
図９参照
図９は、本発明の実施例３の超電導アナログ−デジタル変換回路の回路構成図であり、上記の実施例１の超電導アナログ−デジタル変換回路における各ｒｆ−ＳＱＵＩＤをＳＱＵＩＤホイールに置き換えたものである。
【００５３】
即ち、入力インダクタ１１1 ，１１2 に対して、それぞれ並列接続された一対のジョセフソン接合１２1 ，１２3 及び一対のジョセフソン接合１２2 ，１２4 を接続して構成した量子化器１０3 ，１０4 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０3 ，１０4 に相補的に入力されるが、この時に、２つの量子化器１０3 ，１０4 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００５４】
また、この２つの量子化器１０3 ，１０4 の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２２は接地される。
また、比較器２０の結節点に接続されないジョセフソン接合１２3 １２4 に対しては位相調整用インダクタ１６1 ，１６2 と位相調整用バイアス源１７1 ，１７2 がそれぞれ接続される。
【００５５】
この場合の基本的動作は、上記の実施例１の超電導アナログ−デジタル変換回路と同様であるが、量子化器をＳＱＵＩＤホイールを用いて構成しているので、従来のＳＱＵＩＤホイールと同様に、量子化器ループの実効的なインダクタンスを抑制することができ、それによって、ＬＩc 積が小さくなるので、高周波特性を改善することができる。
【実施例４】
【００５６】
次に、図１０を参照して本発明の実施例４の超電導アナログ−デジタル変換回路を説明する。
図１０参照
図１０は、本発明の実施例４の超電導アナログ−デジタル変換回路の回路構成図であり、上記の実施例１の超電導アナログ−デジタル変換回路におけるクロックドライバを梯子構造の分配器と集合器とにより構成したものである。
【００５７】
まず、上記の実施例１と全く同様に、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
この場合も入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００５８】
また、この２つの量子化器１０1 ，１０2 の出力は合成され、接地されたジョセフソン接合２２とクロックドライバ４１を直列接続した比較器４０の結節点に接続した出力回路２３に出力される。
【００５９】
この場合、クロックドライバ４１は、ＳＦＱパルス発生器４２と、接地されたジョセフソン接合４４と並列接続されたジョセフソン接合４５1 ，４５2 と、インダクタ４６1 ，４６2 と直流バイアス源４７1 ，４７2 とからなる分配器４３、２個のジョセフソン接合４９1 ，５０1 （４９2 ，５０2 ）の直列接続体を並列接続するともに、直流バイアス源５１1 ，５１2 を接続した集合器４８とにより構成され、この分配器４３と集合器４８とは両方の機能に組み込まれる接地されたジョセフソン接合５２1 ，５２2 を介して１段構造で接続されている。
【００６０】
このクロックドライバ４１は、ＳＦＱパルス発生器４２からのＳＦＱパルスが上下の伝送路に分配されて伝送されるので、それを集合器４８で集合することによって１クロックに２個のＳＦＱ（ツインクロック）を使用することができ、クロックドライバ４１の駆動能力を２倍にすることができる。
【００６１】
この場合、上下の伝送路における伝送タイミングがずれると集合出力のパルス幅が広がるので、伝送タイミングがずれないように１段構造としている。
即ち、インダクタやジョセフソン接合を形成する場合に、どうしても製造バラツキが発生して、各インダクタや各ジョセフソン接合の特性が設計値に対してランダムにずれるため、多段構造にした場合には、伝送タイミングがずれやすくなるためである。
【００６２】
このように、本発明の実施例４においては、クロックドライバ４１を分配器と集合器を用いて構成しているので、クロックドライバ４１の駆動能力を２倍にすることができる。
【実施例５】
【００６３】
次に、図１１を参照して本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路を説明する。
図１１参照
図１１は、本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 〜１１n とジョセフソン接合１２1 〜１２n からなるｎ個の量子化器１０1 〜１０n を並列に接続するとともに、量子化された出力信号に位相差を設けるための位相調整用バイアス源１５2 〜１５n が接続される。
この場合、各信号入力端子１３1 〜１３n に入力される入力信号は、位相が順次２π／ｎだけずれた多相交流信号源が用いられる。
【００６４】
また、ｎ個の量子化器１０1 〜１０n の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２１は接地される。
【００６５】
この場合も上述の２個の量子化器を入力に対して相補的に配置した超電導アナログ−デジタル変換回路と同様な動作原理でオフセットをキャンセルすることができる。
即ち、位相が均等にずれた多相交流信号のオフセット成分は、多相交流信号を時間微分した波形になり、したがって、各オフセット成分も位相が均等にずれた波形になるので、それらを足し合わせると値は常にゼロとなり、キャンセルされる。
このように、実施例５においては、オフセット成分が互いに打ち消し合うという意味において「相補的」な配置になっている。
【実施例６】
【００６６】
次に、図１２を参照して本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１２参照
図１２は、本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個の抵抗Ｒとｎ＋１個の抵抗２Ｒとの直並列接続回路からなる抵抗ラダー６１に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としては、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００６７】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数の抵抗ラダー６１を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個の抵抗ラダー６１に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００６８】
この場合、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【実施例７】
【００６９】
次に、図１３を参照して本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１３参照
図１３は、本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個のインダクタＬとｎ＋１個のインダクタ２Ｌとの直並列接続回路からなるインダクタ・ラダー６２に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としても、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００７０】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数のインダクタ・ラダー６２を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個のインダクタ・ラダー６２に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００７１】
この場合も、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【実施例８】
【００７２】
次に、図１４を参照して本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１４参照
図１４は、本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個のトランスの直列接続回路からなるトランス・ラダー６３に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
この場合、各トランスの結合係数の比を、第１ビット目のトランスの結合係数を１とした場合に、順に１／２の比で減じて行くものであり、したがって、第ｎビット目のトランスの結合係数の比は１／２n-1 となる。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としては、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００７３】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数のトランス・ラダー６３を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個のトランス・ラダー６３に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００７４】
この場合も、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【００７５】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の各実施例においては、信号入力部をトランス結合方式で構成しているが、トランス結合方式に限られるものではなく、図５に示したように、一対の相補的に配置したｒｆ−ＳＱＵＩＤに直接アナログ入力信号を接続しても良いものである。
この場合、位相調整用バイアス源は、上記の図２或いは図３に示した等価回路のように、一対の相補的に配置したｒｆ−ＳＱＵＩＤの一方に接続すれば良いものである。
【００７６】
また、本発明の実施例３においては、ＳＱＵＩＤホイールを２つのｒｆ−ＳＱＵＩＤを並列接続して構成しているが、３つ以上のｒｆ−ＳＱＵＩＤを並列接続して構成しても良く、その場合には、量子化器ループの実効的なインダクタンスをさらに低減することができる。
【００７７】
また、本発明の実施例４においては、クロックドライバを１段構成で構成しているが、プロセス管理が向上して素子のバラツキが小さくなった場合に、２段以上の多段構造で構成しても良いものである。
【００７８】
さらに、本発明の実施例４においては、分配器を２分岐構造で構成しているが、３分岐構造等の多分岐構造で構成しても良く、例えば、ｎ分岐構造にした場合には１クロックにｎ個のＳＦＱを用いることができるので、クロックドライバの駆動能力が大幅に向上する。
なお、この場合には、集合器も分配器の分岐数に応じて集合数を増加する必要がある。
【００７９】
また、本発明の実施例２のｄｃ−ＳＱＵＩＤを用いた比較器の構成は、上記の実施例３乃至実施例５、あるいは、それらを合わせた変形実施例の構成にも適用されるものである。
また、本発明の実施例４のクロックドライバの構成には、上記の実施例２、実施例３及び実施例５、或いは、それらを合わせた変形実施例の構成にも適用されるものである。
【産業上の利用可能性】
【００８０】
本発明の活用例としては、通信ネットワークや各種の計測器における超電導ＡＤＣ回路が典型的なものであるが、通信ネットワークや計測器に限られるものではなく、高速性及び高帯域が求められる各種の分野に適用されるものである。
【図面の簡単な説明】
【００８１】
【図１】本発明の原理的構成図である。
【図２】相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が小さい場合のシミュレーション結果の説明図である。
【図３】相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が大きい場合のシミュレーション結果の説明図である。
【図４】本発明の実施例１の超電導アナログ−デジタル変換回路の回路構成図である。
【図５】２つの量子化器からの出力電流の概念的説明図である。
【図６】本発明の実施例１の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図である。
【図７】本発明の実施例２の超電導アナログ−デジタル変換回路の回路構成図である。
【図８】本発明の実施例２の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図である。
【図９】本発明の実施例３の超電導アナログ−デジタル変換回路の回路構成図である。
【図１０】本発明の実施例４の超電導アナログ−デジタル変換回路の回路構成図である。
【図１１】本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路の回路構成図である。
【図１２】本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１３】本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１４】本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１５】従来のＱＯＳコンパレータの回路構成図である。
【図１６】ＱＯＳコンパレータからの出力電流の説明図である。
【図１７】量子化器の等価回路図である。
【図１８】従来のＳＱＵＩＤホイールの回路構成図である。
【図１９】従来のＳＱＵＩＤホイールの回路特性のシミュレーション結果の説明図である。
【符号の説明】
【００８２】
１ 量子化器
２ 超電導量子干渉素子
３ 超電導量子干渉素子
４ 入力信号
５ 比較器
６ ジョセフソン接合
７ ジョセフソン接合
８ 出力回路
９ パルス発生器
１０1 〜１０n 量子化器
１１1 〜１１n 入力インダクタ
１２1 〜１２n ジョセフソン接合
１３，１３1 〜１３n 信号入力端子
１４ トランス
１５，１５2 〜１５n 位相調整用バイアス源
１６1 ，１６2 位相調整用インダクタ
１７1 ，１７2 位相調整用バイアス源
２０ 比較器
２１，２２ ジョセフソン接合
２３ 出力回路
２４ クロックドライバ
２５ ｄｃ−ＳＱＵＩＤ
２６，２７ ジョセフソン接合
２８ 制御線
３０ 比較器
４０ 比較器
４１ クロックドライバ
４２ ＳＦＱパルス発生器
４３ 分配器
４４ ジョセフソン接合
４５1 ，４５2 ジョセフソン接合
４６1 ，４６2 インダクタ
４７1 ，４７2 直流バイアス源
４８ 集合器
４９1 ，４９2 ，５０1 ，５０2 ジョセフソン接合
５１1 ，５１2 直流バイアス源
５２1 ，５２2 ジョセフソン接合
６０1 〜６０n 相補ＳＱＵＩＤ型ＡＤＣ回路
６１ 抵抗ラダー
６２ インダクタ・ラダー
６３ トランス・ラダー
８０ 量子化器
８１ 入力インダクタ
８２，８２1 ，８２2 ジョセフソン接合
８３ 比較器
８４，８５ ジョセフソン接合
８６ クロックドライバ
８７ 出力回路
８８ アナログ信号源
８９ インダクタ
９０ 位相調整用バイアス源
【技術分野】
【０００１】
本発明は量子化器及び超電導アナログ−デジタル変換回路に関するものであり、特に、通信ネットワークや様々な計測分野で使用される高速且つ高帯域の超電導アナログ−デジタル変換回路におけるオフセット成分を打ち消すための構成に特徴のある量子化器及び超電導アナログ−デジタル変換回路に関するものである。
【背景技術】
【０００２】
近年の通信ネットワーク等の分野における高速化の要請の高まりに対して、信号入出力素子として、高速且つ高帯域での信号サンプリング機能を有する超電導アナログ−デジタル変換回路の利用が期待されている。
【０００３】
超電導量子干渉素子（ＳＱＵＩＤ）の周期性と単一磁束量子（ＳＦＱ）のパルス特性を利用した量子化器を用いた超電導アナログ−デジタル変換回路（ＡＤＣ）の内でも高速性能からフラッシュ型ＡＤＣへの応用研究が広く行われている。
【０００４】
この中でいつかの回路方式が提案されており、例えば、単接合ＳＱＵＩＤを用いたＱＯＳ（Ｑｕａｓｉ−Ｏｎｅ−ｊｕｎｃｔｉｏｎ ＳＱＵＩＤ）コンパレータ（例えば、非特許文献１参照）や、それらを入力インダクタンスを軸として複数個並列に配置したＳＱＵＩＤホイール（例えば、非特許文献２参照）等の方式が提案されており、基本的な実証試験や実用化のための周辺制御回路等の検討が行われている。
【０００５】
ここで、図１５乃至図１９を参照して、上述の２つの提案を説明する。
図１５参照
図１５は、従来のＱＯＳコンパレータの回路構成図であり、入力インダクタ８１とジョセフソン接合８２からなるｒｆ−ＳＱＵＩＤ、即ち、量子化器８０の出力段に２個のジョセフソン接合８４，８５からなる比較器８３を接続し、一方のジョセフソン接合８５をＳＦＱパルス発生器で構成されるクロックドライバ８６に接続するとともに、他方のジョセフソン接合８４を接地し、２個のジョセフソン接合８４，８５の結節点に出力回路８７を接続する。
【０００６】
図１６参照
図１６は、ＱＯＳコンパレータからの出力電流の説明図であり、アナログ信号源８８からの入力信号が単調増加する場合、あるしきい値でジョセフソン接合８２がオンして電流が流れるが、そうするとこの電流を打ち消すように逆方向の電流が流れる。
【０００７】
そして、入力信号が増大して次のしきい値に達すると再びジョセフソン接合８２がオンして電流が流れる。
入力信号が単調増加を続ける間、このような動作を周期的に繰り返すことによって、量子化器８０からは正弦波状の出力電流が出力される。
【０００８】
この出力が比較器８３に入力されると、電流があるしきい値より大きな場合、接地側のジョセフソン接合８４がオンして出力回路８７に“１”が出力される。
一方、電流があるしきい値より小さな場合、接地側のジョセフソン接合８４がオンせず、他方のジョセフソン接合８５がオンするので出力回路８７には電流が流れず、したがって、“０”が出力されることによって、アナログ−デジタル変換がなされる。
【０００９】
しかし、このようなＱＯＳコンパレータにおいては、スルーレートの大きな信号に対して非線形特性が問題となるのでこの事情を図１７を参照して説明する。
図１７参照
図１７は、量子化器の等価回路図であり、上図に示すように量子化器の等価回路を構成するインダクタンスＬとジョセフソン接合の臨界電流Ｉc の積ＬＩc が大きいと、本来、正弦波状に得られる出力電流の周期波形がのこぎり波状に歪む非線形特性が大きくなるとともに、位相遅れも発生し、また、入力信号の立ち上がりと立ち下がりにおける波形が非対称になるという問題がある。
【００１０】
また、下図に示すように、ジョセフソン接合はシャント抵抗成分Ｒを含んでいるので、シャント抵抗成分Ｒに起因するＬ／Ｒ時定数により高周波信号はジョセフソン接合がオンする前にシャント抵抗成分Ｒをバイパスして流れる成分があるので、量子化された電流にオフセット成分が重畳される。
【００１１】
このようなオフセット成分が重畳されると、信号の立ち上がりと立ち下がりとでは動作点が変動するので非線形特性が現れ、アナログ−デジタル変換回路としての性能を大きく低下させる原因となる。
【００１２】
図１８参照
図１８は、従来のＳＱＵＩＤホイールの回路構成図であり、一つの入力インダクタ８１に対して２つのジョセフソン接合８２1 ，８２2 を並列に接続して、一方のジョセフソン接合８２1 に対してＱＯＳコンパレータと同様に、比較器８３を接続するとともに、他方のジョセフソン接合８２2 に対してインダクタ８９と位相調整用バイアス源９０を接続する。
【００１３】
このように、量子化器を並列配置した２つのジョセフソン接合８２1 ，８２2 で構成することによって、入力信号から見たインダクタンスは１／２に見えるのでＬＩc 積を１／２にすることができる。
【００１４】
図１９参照
図１９は、従来のＳＱＵＩＤホイールの回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を１０ＧＨｚにした場合の回路特性であり、下図はサンプリングクロック周波数を２５ＧＨｚにした場合の回路特性である。
図から明らかなように、１０ＧＨｚの場合には、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）幅の不均等性は４０％程度であるが、２５ＧＨｚになるとＬＳＢ幅の不均等性は８５％以上になり、周波数が高くなるにつれて出力特性が大幅に劣化することが分かる。
【００１５】
このような問題を解決するために、ＳＱＵＩＤホイールの比較器の結節点に抵抗体を含む負帰還回路を付加することによってオフセット成分を打ち消すことが提案されている（例えば、非特許文献３参照）。
【非特許文献１】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．１，Ｎｏ．３，ｐ．１３４，１９９１
【非特許文献２】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．７，Ｎｏ．２，ｐ．２６７７，１９９７
【非特許文献３】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．９，Ｎｏ．２，ｐ．３０２０，１９９９
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、負帰還回路を付加した場合にも、負帰還回路自体も有限の時定数を有するので、信号の周波数が高くなると高周波信号に対して負帰還が適切にかからなくなる虞があり、その有効性の限界が懸念材料になっている。
【００１７】
また、従来のＡＤＣ回路においては、読出用の比較器を構成する接地側のジョセフソン接合が量子化器を構成するＳＱＵＩＤループ上に直接配置されているので、読出動作と量子化動作の間の干渉が避けられず、ダイナミックエラー等の誤動作やクロック速度の低下の原因になるという問題がある。
【００１８】
したがって、本発明は、負帰還回路を用いることなく出力信号におけるオフセット成分を除去して、非線形性及び非対称性を解消することを目的とする。
【課題を解決するための手段】
【００１９】
ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号８は、出力回路である。
図１参照
上記の課題を解決するために、本発明は、量子化器１において、少なくとも２個の超電導量子干渉素子２，３を入力信号４に対して相補的に配置したことを特徴とする。
【００２０】
このように、従来、１個の超電導量子干渉素子で構成していた或いは２個の超電導量子干渉素子を並列に配置して構成していた量子化器１を、少なくとも２個の超電導量子干渉素子２，３を入力信号４に対して相補的に配置することによって、フィードバック回路を要することなく、シャント抵抗成分等に起因するＬ／Ｒ時定数によるオフセット電流を相殺することができる。
【００２１】
また、各超電導量子干渉素子２，３の出力におけるＬＩc 積に起因する非線形性も相補的に配置した２個の超電導量子干渉素子２，３の出力を足し合わせることによって解消することができる。
【００２２】
また、並列配置した２個の超電導量子干渉素子２，３が入力信号４に対して相補的にするためには、入力信号４を各超電導量子干渉素子２，３の入力端子に直接接続しても良いし、信号入力部をトランス結合方式で構成しても良い。
【００２３】
また、この場合、オフセット電流を相殺する際に信号成分を相殺しないようにするためには、２個の超電導量子干渉素子２，３の出力の位相を互いにずらす必要があるが、位相調整用バイアス端子は、少なくとも一方の超電導量子干渉素子ループ上に設ければ良く、また、信号入力部をトランス結合方式で構成する場合には、位相調節用バイアス端子を、信号入力部に設けても良い。
【００２４】
また、少なくとも一方の超電導量子干渉素子２を、並列配置した２個の超電導量子干渉素子に置き換えても良く、ＳＱＵＩＤホイール構成を採用することによって、量子化器ループの実効的なインダクタンスを抑制することができるので、ＬＩc 積に起因する出力の非対称性を低減することができる。
【００２５】
また、上述の量子化器１の出力段に、ジョセフソン接合６，７を含む比較器５を接続することによって、高速且つより高帯域の超電導アナログ−デジタル変換回路を構成することができる。
【００２６】
この時、比較器５を構成する一個のジョセフソン接合７を、超電導量子干渉素子により置き換えても良く、それによって、量子化器ループに入り込んだ比較器５を構成する接地側のジョセフソン接合７を排除することができ、読出動作と量子化動作の間の干渉を排除することができるので、ダイナミックエラー等の誤動作やクロック速度の低下を回避することができる。
【００２７】
また、比較器５を駆動するパルス発生器９を、分配器と集合器とからなる並列構造で構成しても良く、それによって、クロックドライバの駆動力を並列接続した数に応じて増加することができる。
【発明の効果】
【００２８】
本発明によれば、量子化器を入力信号に対して相補的に配置して２個の超電導量子干渉素子で構成しているので、負帰還回路を付加することなくオフセット成分を相殺することができ、負帰還回路の有する時定数の影響を受けることがないので、より高周波の帯域においても高い回路特性を得ることができる。
【発明を実施するための最良の形態】
【００２９】
ここで、図２及び図３を参照して、本発明の実施の形態を説明する。
本発明は、オフセット成分を相殺するために量子化器を入力信号に対して相補的に配置して２個の超電導量子干渉素子（ＳＱＵＩＤ）で構成するものである。
なお、オフセット成分を相殺する際に信号成分を相殺しないようにするためには、２個の超電導量子干渉素子の出力の位相を互いにずらす必要があり、そのために、位相調整用バイアス端子を、少なくとも一方の超電導量子干渉素子ループ上に設ける必要がある。
【００３０】
図２参照
図２は、相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が小さい場合のシミュレーション結果の説明図であり、上図はシミュレーションに用いた等価回路であり、下図は上から順に、アナログ入力信号、上側のｒｆ−ＳＱＵＩＤからの量子化信号、下側のｒｆ−ＳＱＵＩＤからの量子化信号、及び、重ね合わせ出力である。
【００３１】
図から明らかなように、ＬＩc 積が小さい場合には、量子化信号の非線形性は小さく、また、グラフ上で原点対称な非線形性も、両方の量子化信号を重ね合わせることによって解消されて正弦波に近い形状の重ね合わせ出力が得られることが分かる。
また、オフセット成分も両方の量子化信号を重ね合わせることによってキャンセルされる。
【００３２】
図３参照
図３は、相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が大きい場合のシミュレーション結果の説明図であり、上図はシミュレーションに用いた等価回路であり、下図は上から順に、アナログ入力信号、上側のｒｆ−ＳＱＵＩＤからの量子化信号、下側のｒｆ−ＳＱＵＩＤからの量子化信号、及び、重ね合わせ出力である。
【００３３】
図から明らかなように、ＬＩc 積が大きい場合には、量子化信号の非線形性は大きくなるが、両方の量子化信号を重ね合わせることによって、グラフ上で原点対称な非線形性は解消されて方形波に近い形状の重ね合わせ出力が得られることが分かる。
また、オフセット成分も両方の量子化信号を重ね合わせることによってキャンセルされる。
【００３４】
また、必要に応じて各ＳＱＵＩＤをＳＱＵＩＤホイールに置き換えて見かけ上のインダクタンスを低減する。
また、オフセット成分を相殺する際に信号成分を相殺しないようにするために、信号入力部をトランス結合方式で構成する場合には、位相調節用バイアス端子を、信号入力部に設ける。
【００３５】
また、量子化器の出力段に２つのジョセフソン接合を直列接続した比較器を接続することによって、超電導アナログ−デジタル変換回路を構成することができ、この比較器を構成する接地側のジョセフソン接合を超電導量子干渉素子に置き換えても良く、それによって、量子化器ループに入り込んだ比較器を構成する接地側のジョセフソン接合を排除することができる。
【００３６】
また、クロックドライバの駆動力を増加するために、比較器を駆動するパルス発生器を、分配器と集合器とからなる並列構造で構成しても良く、特に、分配器と集合器とを一段の梯子状構造で構成することによって、並列構造を流れるＳＦＱパルス信号のタイミングのずれを最小にすることができる。
【００３７】
また、この様な相補ＳＱＵＩＤ型ＡＤＣ回路を抵抗ラダー、インダクタ・ラダー、或いは、トランス・ラダーに接続することによって、高性能の多ビット出力超電導アナログ−デジタル変換回路を構成することができる。
【実施例１】
【００３８】
以上を前提として、次に、図４乃至図６を参照して本発明の実施例１の超電導アナログ−デジタル変換回路を説明する。
図４参照
図４は、本発明の実施例１の超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００３９】
また、この２つの量子化器１０1 ，１０2 の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２１は接地される。
【００４０】
図５参照
図５は、２つの量子化器からの出力電流の概念的説明図であり、各量子化器における基本的な量子化動作は従来のＱＯＳコンパレータと同様であるが、２つの量子化器からの出力電流は互いに反対向きであるため、シャント抵抗成分に起因して出力電流に重畳されているオフセット成分は合成出力においては相殺される。
この時、２つの量子化器からの出力電流は互いに位相がずれているので、信号成分は相殺されることなく出力されることになる。
【００４１】
図６参照
図６は、本発明の実施例１の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を５０ＧＨｚとした場合のデジタル出力信号の説明図であり、下図はサンプリングクロック周波数を１５０ＧＨｚとした場合のデジタル出力信号の説明図である。
【００４２】
上図から明らかなように、サンプリングクロック周波数を５０ＧＨｚの場合には、ＬＳＢ幅の不均等性は８％程度であり、従来の超電導ＡＤＣ回路に比べて大幅な特性の向上が確認された。
また、下図に示すように、サンプリングクロック周波数が１５０ＧＨｚになると周期性を有するデジタル出力信号が得られなくなり、クロック周波数の限界となる。
【００４３】
このように、本発明の実施例１によれば、量子化器を入力信号に対して２つのｒｆ−ＳＱＵＩＤを相補的に配置しているので、負帰還回路を付加することなくオフセット成分をキャンセルすることができ、それによって、従来よりも高周波特性を大幅に向上することができる。
また、２つのｒｆ−ＳＱＵＩＤからの量子化信号を重ね合わせることによって、原点対称な非線形特性も解消することができる。
【実施例２】
【００４４】
次に、図７及び図８を参照して本発明の実施例２の超電導アナログ−デジタル変換回路を説明する。
図７参照
図７は、本発明の実施例２の超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００４５】
また、この２つの量子化器１０1 ，１０2 の出力は合成されて１つのジョセフソン接合２１とｄｃ−ＳＱＵＩＤ２５を直列接続した比較器３０の結節点に接続した出力回路２３に出力される。
この比較器３０を構成するジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、ｄｃ−ＳＱＵＩＤ２５は接地される。
【００４６】
この場合、ｄｃ−ＳＱＵＩＤ２５は、並列接続された一対のジョセフソン接合２６，２７とインダクタンスを有する制御線２８とからなり、量子化器１０1 ，１０2 からの重ね合わせ出力があるしきい値を越えた場合には、制御線２８を流れる電流によって発生する磁界とサンプリングクロックによりジョセフソン接合２６，２７がオンするので、出力回路２３にＳＦＱパルスが出力される。
【００４７】
一方、量子化器１０1 ，１０2 からの重ね合わせ出力があるしきい値より小さい場合には、クロックドライバ２４に接続されたジョセフソン接合２１がオンしてＳＦＱパルスは出力されないことになる。
【００４８】
図８参照
図８は、本発明の実施例２の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図であり、上図はサンプリングクロック周波数を５０ＧＨｚとした場合のデジタル出力信号の説明図であり、下図はサンプリングクロック周波数を１５０ＧＨｚとした場合のデジタル出力信号の説明図である。
【００４９】
上図から明らかなように、サンプリングクロック周波数を５０ＧＨｚの場合には、ＬＳＢ幅の不均等性は７％程度であり、従来の超電導ＡＤＣ回路に比べて大幅な特性の向上が確認されとともに、上記の実施例１に対しても若干の改善が見られた。
【００５０】
また、下図に示すように、サンプリングクロック周波数が１５０ＧＨｚになっても、ややエラーはあるものの、周期性を有するデジタル出力信号が得られ、上記の実施例１に比べて、１５０ＧＨｚ程度の高周波特性における特性が大幅に改善されることが分かる。
【００５１】
このように、本発明の実施例２によれば、量子化器を入力信号に対して２つのｒｆ−ＳＱＵＩＤを相補的に配置するとともに、比較器を構成するジョセフソン接合をｄｃ−ＳＱＵＩＤに置き換えることによって、ｒｆ−ＳＱＵＩＤループ上にジョセフソン接合が加わることがないので、読出動作と量子化動作の間の干渉を排除することができ、それによって、ダイナミックエラー等の誤動作やクロック速度の低下を回避することができる。
【実施例３】
【００５２】
次に、図９を参照して本発明の実施例３の超電導アナログ−デジタル変換回路を説明する。
図９参照
図９は、本発明の実施例３の超電導アナログ−デジタル変換回路の回路構成図であり、上記の実施例１の超電導アナログ−デジタル変換回路における各ｒｆ−ＳＱＵＩＤをＳＱＵＩＤホイールに置き換えたものである。
【００５３】
即ち、入力インダクタ１１1 ，１１2 に対して、それぞれ並列接続された一対のジョセフソン接合１２1 ，１２3 及び一対のジョセフソン接合１２2 ，１２4 を接続して構成した量子化器１０3 ，１０4 を信号入力端子１３からの入力信号に対して相補的に配置する。
なお、入力信号はトランス１４を介して量子化器１０3 ，１０4 に相補的に入力されるが、この時に、２つの量子化器１０3 ，１０4 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００５４】
また、この２つの量子化器１０3 ，１０4 の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２２は接地される。
また、比較器２０の結節点に接続されないジョセフソン接合１２3 １２4 に対しては位相調整用インダクタ１６1 ，１６2 と位相調整用バイアス源１７1 ，１７2 がそれぞれ接続される。
【００５５】
この場合の基本的動作は、上記の実施例１の超電導アナログ−デジタル変換回路と同様であるが、量子化器をＳＱＵＩＤホイールを用いて構成しているので、従来のＳＱＵＩＤホイールと同様に、量子化器ループの実効的なインダクタンスを抑制することができ、それによって、ＬＩc 積が小さくなるので、高周波特性を改善することができる。
【実施例４】
【００５６】
次に、図１０を参照して本発明の実施例４の超電導アナログ−デジタル変換回路を説明する。
図１０参照
図１０は、本発明の実施例４の超電導アナログ−デジタル変換回路の回路構成図であり、上記の実施例１の超電導アナログ−デジタル変換回路におけるクロックドライバを梯子構造の分配器と集合器とにより構成したものである。
【００５７】
まず、上記の実施例１と全く同様に、入力インダクタ１１1 ，１１2 とジョセフソン接合１２1 ，１２2 からなる量子化器１０1 ，１０2 を信号入力端子１３からの入力信号に対して相補的に配置する。
この場合も入力信号はトランス１４を介して量子化器１０1 ，１０2 に相補的に入力されるが、この時に、２つの量子化器１０1 ，１０2 に入力される信号の位相をずらすために、位相調整用バイアス源１５をトランス１４の出力側に接続する。
なお、トランス１４の出力側の中点が接地されている場合には、位相調整用バイアス源１５をトランス１４の入力側に接続しても良い。
【００５８】
また、この２つの量子化器１０1 ，１０2 の出力は合成され、接地されたジョセフソン接合２２とクロックドライバ４１を直列接続した比較器４０の結節点に接続した出力回路２３に出力される。
【００５９】
この場合、クロックドライバ４１は、ＳＦＱパルス発生器４２と、接地されたジョセフソン接合４４と並列接続されたジョセフソン接合４５1 ，４５2 と、インダクタ４６1 ，４６2 と直流バイアス源４７1 ，４７2 とからなる分配器４３、２個のジョセフソン接合４９1 ，５０1 （４９2 ，５０2 ）の直列接続体を並列接続するともに、直流バイアス源５１1 ，５１2 を接続した集合器４８とにより構成され、この分配器４３と集合器４８とは両方の機能に組み込まれる接地されたジョセフソン接合５２1 ，５２2 を介して１段構造で接続されている。
【００６０】
このクロックドライバ４１は、ＳＦＱパルス発生器４２からのＳＦＱパルスが上下の伝送路に分配されて伝送されるので、それを集合器４８で集合することによって１クロックに２個のＳＦＱ（ツインクロック）を使用することができ、クロックドライバ４１の駆動能力を２倍にすることができる。
【００６１】
この場合、上下の伝送路における伝送タイミングがずれると集合出力のパルス幅が広がるので、伝送タイミングがずれないように１段構造としている。
即ち、インダクタやジョセフソン接合を形成する場合に、どうしても製造バラツキが発生して、各インダクタや各ジョセフソン接合の特性が設計値に対してランダムにずれるため、多段構造にした場合には、伝送タイミングがずれやすくなるためである。
【００６２】
このように、本発明の実施例４においては、クロックドライバ４１を分配器と集合器を用いて構成しているので、クロックドライバ４１の駆動能力を２倍にすることができる。
【実施例５】
【００６３】
次に、図１１を参照して本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路を説明する。
図１１参照
図１１は、本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路の回路構成図であり、入力インダクタ１１1 〜１１n とジョセフソン接合１２1 〜１２n からなるｎ個の量子化器１０1 〜１０n を並列に接続するとともに、量子化された出力信号に位相差を設けるための位相調整用バイアス源１５2 〜１５n が接続される。
この場合、各信号入力端子１３1 〜１３n に入力される入力信号は、位相が順次２π／ｎだけずれた多相交流信号源が用いられる。
【００６４】
また、ｎ個の量子化器１０1 〜１０n の出力は合成されて２つのジョセフソン接合２１，２２を直列接続した比較器２０の結節点に接続した出力回路２３に出力される。
この比較器２０を構成する一方のジョセフソン接合２１はＳＦＱパルス発生器からなるクロックドライバ２４に接続されるとともに、他方のジョセフソン接合２１は接地される。
【００６５】
この場合も上述の２個の量子化器を入力に対して相補的に配置した超電導アナログ−デジタル変換回路と同様な動作原理でオフセットをキャンセルすることができる。
即ち、位相が均等にずれた多相交流信号のオフセット成分は、多相交流信号を時間微分した波形になり、したがって、各オフセット成分も位相が均等にずれた波形になるので、それらを足し合わせると値は常にゼロとなり、キャンセルされる。
このように、実施例５においては、オフセット成分が互いに打ち消し合うという意味において「相補的」な配置になっている。
【実施例６】
【００６６】
次に、図１２を参照して本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１２参照
図１２は、本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個の抵抗Ｒとｎ＋１個の抵抗２Ｒとの直並列接続回路からなる抵抗ラダー６１に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としては、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００６７】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数の抵抗ラダー６１を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個の抵抗ラダー６１に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００６８】
この場合、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【実施例７】
【００６９】
次に、図１３を参照して本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１３参照
図１３は、本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個のインダクタＬとｎ＋１個のインダクタ２Ｌとの直並列接続回路からなるインダクタ・ラダー６２に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としても、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００７０】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数のインダクタ・ラダー６２を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個のインダクタ・ラダー６２に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００７１】
この場合も、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【実施例８】
【００７２】
次に、図１４を参照して本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路を説明する。
図１４参照
図１４は、本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路の回路構成図であり、ｎビットの出力を出力するために、ｎ個のトランスの直列接続回路からなるトランス・ラダー６３に対してｎ個の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n を接続したものである。
この場合、各トランスの結合係数の比を、第１ビット目のトランスの結合係数を１とした場合に、順に１／２の比で減じて行くものであり、したがって、第ｎビット目のトランスの結合係数の比は１／２n-1 となる。
なお、この場合の相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n としては、上述の実施例１乃至実施例５のいずれかの相補ＳＱＵＩＤ型ＡＤＣ回路を用いる。
【００７３】
但し、実施例５の相補ＳＱＵＩＤ型ＡＤＣ回路を用いる場合には、信号入力端子と同数の複数のトランス・ラダー６３を用いる必要がある。
例えば、ｍ相交流信号の場合に、位相が順次２π／ｍだけずれた信号入力が入力されるｍ個のトランス・ラダー６３に対して各ビットを構成する各相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n の信号入力がｍ個になるように接続する。
【００７４】
この場合も、信号入力端子１３に印加される入力信号の振幅は、第１ビットでは１／２、第２ビットでは１／４、即ち、第ｎビットでは１／２n の割合で各ビットの相補ＳＱＵＩＤ型ＡＤＣ回路６０1 〜６０n に分配される。
その結果、各ビット出力からは、全体としてｎビットにグレイ・コード化されたデジタル信号が出力される。
【００７５】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の各実施例においては、信号入力部をトランス結合方式で構成しているが、トランス結合方式に限られるものではなく、図５に示したように、一対の相補的に配置したｒｆ−ＳＱＵＩＤに直接アナログ入力信号を接続しても良いものである。
この場合、位相調整用バイアス源は、上記の図２或いは図３に示した等価回路のように、一対の相補的に配置したｒｆ−ＳＱＵＩＤの一方に接続すれば良いものである。
【００７６】
また、本発明の実施例３においては、ＳＱＵＩＤホイールを２つのｒｆ−ＳＱＵＩＤを並列接続して構成しているが、３つ以上のｒｆ−ＳＱＵＩＤを並列接続して構成しても良く、その場合には、量子化器ループの実効的なインダクタンスをさらに低減することができる。
【００７７】
また、本発明の実施例４においては、クロックドライバを１段構成で構成しているが、プロセス管理が向上して素子のバラツキが小さくなった場合に、２段以上の多段構造で構成しても良いものである。
【００７８】
さらに、本発明の実施例４においては、分配器を２分岐構造で構成しているが、３分岐構造等の多分岐構造で構成しても良く、例えば、ｎ分岐構造にした場合には１クロックにｎ個のＳＦＱを用いることができるので、クロックドライバの駆動能力が大幅に向上する。
なお、この場合には、集合器も分配器の分岐数に応じて集合数を増加する必要がある。
【００７９】
また、本発明の実施例２のｄｃ−ＳＱＵＩＤを用いた比較器の構成は、上記の実施例３乃至実施例５、あるいは、それらを合わせた変形実施例の構成にも適用されるものである。
また、本発明の実施例４のクロックドライバの構成には、上記の実施例２、実施例３及び実施例５、或いは、それらを合わせた変形実施例の構成にも適用されるものである。
【産業上の利用可能性】
【００８０】
本発明の活用例としては、通信ネットワークや各種の計測器における超電導ＡＤＣ回路が典型的なものであるが、通信ネットワークや計測器に限られるものではなく、高速性及び高帯域が求められる各種の分野に適用されるものである。
【図面の簡単な説明】
【００８１】
【図１】本発明の原理的構成図である。
【図２】相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が小さい場合のシミュレーション結果の説明図である。
【図３】相補型ｒｆ−ＳＱＵＩＤを用いた量子化器のＬＩc 積が大きい場合のシミュレーション結果の説明図である。
【図４】本発明の実施例１の超電導アナログ−デジタル変換回路の回路構成図である。
【図５】２つの量子化器からの出力電流の概念的説明図である。
【図６】本発明の実施例１の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図である。
【図７】本発明の実施例２の超電導アナログ−デジタル変換回路の回路構成図である。
【図８】本発明の実施例２の超電導アナログ−デジタル変換回路の回路特性のシミュレーション結果の説明図である。
【図９】本発明の実施例３の超電導アナログ−デジタル変換回路の回路構成図である。
【図１０】本発明の実施例４の超電導アナログ−デジタル変換回路の回路構成図である。
【図１１】本発明の実施例５の多相交流信号入力型超電導アナログ−デジタル変換回路の回路構成図である。
【図１２】本発明の実施例６の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１３】本発明の実施例７の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１４】本発明の実施例８の多ビット出力超電導アナログ−デジタル変換回路の回路構成図である。
【図１５】従来のＱＯＳコンパレータの回路構成図である。
【図１６】ＱＯＳコンパレータからの出力電流の説明図である。
【図１７】量子化器の等価回路図である。
【図１８】従来のＳＱＵＩＤホイールの回路構成図である。
【図１９】従来のＳＱＵＩＤホイールの回路特性のシミュレーション結果の説明図である。
【符号の説明】
【００８２】
１ 量子化器
２ 超電導量子干渉素子
３ 超電導量子干渉素子
４ 入力信号
５ 比較器
６ ジョセフソン接合
７ ジョセフソン接合
８ 出力回路
９ パルス発生器
１０1 〜１０n 量子化器
１１1 〜１１n 入力インダクタ
１２1 〜１２n ジョセフソン接合
１３，１３1 〜１３n 信号入力端子
１４ トランス
１５，１５2 〜１５n 位相調整用バイアス源
１６1 ，１６2 位相調整用インダクタ
１７1 ，１７2 位相調整用バイアス源
２０ 比較器
２１，２２ ジョセフソン接合
２３ 出力回路
２４ クロックドライバ
２５ ｄｃ−ＳＱＵＩＤ
２６，２７ ジョセフソン接合
２８ 制御線
３０ 比較器
４０ 比較器
４１ クロックドライバ
４２ ＳＦＱパルス発生器
４３ 分配器
４４ ジョセフソン接合
４５1 ，４５2 ジョセフソン接合
４６1 ，４６2 インダクタ
４７1 ，４７2 直流バイアス源
４８ 集合器
４９1 ，４９2 ，５０1 ，５０2 ジョセフソン接合
５１1 ，５１2 直流バイアス源
５２1 ，５２2 ジョセフソン接合
６０1 〜６０n 相補ＳＱＵＩＤ型ＡＤＣ回路
６１ 抵抗ラダー
６２ インダクタ・ラダー
６３ トランス・ラダー
８０ 量子化器
８１ 入力インダクタ
８２，８２1 ，８２2 ジョセフソン接合
８３ 比較器
８４，８５ ジョセフソン接合
８６ クロックドライバ
８７ 出力回路
８８ アナログ信号源
８９ インダクタ
９０ 位相調整用バイアス源
【特許請求の範囲】
【請求項１】
少なくとも２個の超電導量子干渉素子を入力信号に対して相補的に配置したことを特徴とする量子化器。
【請求項２】
前記信号入力部をトランス結合方式で構成したことを特徴とする請求項１記載の量子化器。
【請求項３】
位相調節用バイアス端子を、前記信号入力部に設けたことを特徴とする請求項２記載の量子化器。
【請求項４】
前記少なくとも一方の超電導量子干渉素子ループ上に、位相調節用バイアス端子を設けたことを特徴とする請求項１乃至３のいずれか１項に記載のの量子化器。
【請求項５】
前記少なくとも一方の超電導量子干渉素子を、並列配置した２個の超電導量子干渉素子に置き換えたことを特徴とする請求項１乃至４のいずれか１項に記載の量子化器。
【請求項６】
請求項１乃至５のいずれか１項に記載の量子化器の出力段に、ジョセフソン接合を含む比較器を接続したことを特徴とする超電導アナログ−デジタル変換回路。
【請求項７】
前記比較器を構成する一個のジョセフソン接合を、超電導量子干渉素子により置き換えたことを特徴とする請求項６記載の超電導アナログ−デジタル変換回路。
【請求項８】
前記比較器を駆動するパルス発生器を、分配器と集合器とからなる並列構造で構成したことを特徴とする請求項６または７に記載の超電導アナログ−デジタル変換回路。
【請求項９】
請求項６乃至８のいずれか１項に記載の超電導アナログ−デジタル変換回路を設定したビット数の数だけ、抵抗ラダー、インダクタ・ラダー或いはトランス・ラダーのいずれかに接続したことを特徴とする多ビット超電導アナログ−デジタル変換回路。
【請求項１】
少なくとも２個の超電導量子干渉素子を入力信号に対して相補的に配置したことを特徴とする量子化器。
【請求項２】
前記信号入力部をトランス結合方式で構成したことを特徴とする請求項１記載の量子化器。
【請求項３】
位相調節用バイアス端子を、前記信号入力部に設けたことを特徴とする請求項２記載の量子化器。
【請求項４】
前記少なくとも一方の超電導量子干渉素子ループ上に、位相調節用バイアス端子を設けたことを特徴とする請求項１乃至３のいずれか１項に記載のの量子化器。
【請求項５】
前記少なくとも一方の超電導量子干渉素子を、並列配置した２個の超電導量子干渉素子に置き換えたことを特徴とする請求項１乃至４のいずれか１項に記載の量子化器。
【請求項６】
請求項１乃至５のいずれか１項に記載の量子化器の出力段に、ジョセフソン接合を含む比較器を接続したことを特徴とする超電導アナログ−デジタル変換回路。
【請求項７】
前記比較器を構成する一個のジョセフソン接合を、超電導量子干渉素子により置き換えたことを特徴とする請求項６記載の超電導アナログ−デジタル変換回路。
【請求項８】
前記比較器を駆動するパルス発生器を、分配器と集合器とからなる並列構造で構成したことを特徴とする請求項６または７に記載の超電導アナログ−デジタル変換回路。
【請求項９】
請求項６乃至８のいずれか１項に記載の超電導アナログ−デジタル変換回路を設定したビット数の数だけ、抵抗ラダー、インダクタ・ラダー或いはトランス・ラダーのいずれかに接続したことを特徴とする多ビット超電導アナログ−デジタル変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−１６４８１９（Ｐ２００９−１６４８１９Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３４０９４９（Ｐ２００７−３４０９４９）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業総合開発機構「次世代高効率ネットワークデバイス技術開発」に関する委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９１００４４８１）財団法人国際超電導産業技術研究センター (144)
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業総合開発機構「次世代高効率ネットワークデバイス技術開発」に関する委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９１００４４８１）財団法人国際超電導産業技術研究センター (144)
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
[ Back to top ]