電圧生成回路
【課題】負荷容量の充放電を行わずに階段電圧および複数の定常電圧を生成することができる電圧生成回路を提供すること。
【解決手段】(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である。
【解決手段】(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、階段電圧を生成する電圧生成回路に関する。
【背景技術】
【0002】
図10は、従来の電圧生成回路の構成例を示す(非特許文献1)。
図10において、従来の電圧生成回路は、キャパシタC1 ,C2 ,C3 の一端を端子Vc1,端子Vc2,端子Vc3とし、接地電位の導体を端子Vc0とし、電源電位VDDの導体を端子Vc4とし、負荷容量CL の一端を端子Vout とし、端子Vout にスイッチT0 ,T1 ,T2 ,T3 ,T4 を介して端子Vc0,端子Vc1,端子Vc2,端子Vc3,端子Vc4を接続する構成である。なお、各スイッチは、図10(2) に示すように、pMOSトランジスタとnMOSトランジスタの並列接続で実現できる。
【0003】
ここで、図11に示すように、スイッチT0 ,T1 ,T2 ,T3 ,T4 ,T3 ,T2 ,T1 を順にオンとし、これを繰り返すことにより、端子Vout の電圧は自発的に0、VDD/4、2VDD/4、3VDD/4、VDDという階段電圧波形となる。また、端子Vc1,端子Vc2,端子Vc3の電圧は、それぞれ定常電圧VDD/4,2VDD/4,3VDD/4に収束する。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Shunji Nakata, “Adiabatic Charging Reversible Logic using a Switched Capacitor Regenerator, ” IEICE Trans. Electron., vol. E87-C, no. 11, pp.1837-1846 (2004).
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来の電圧生成回路は、負荷容量CL に接続される端子Vout が端子Vc0〜Vc4に順次接続され、負荷容量CL がキャパシタC1 ,C2 ,C3 との間で充放電を繰り返しながら、すなわち電力を消費しながら階段電圧および複数の定常電圧を生成する構成になっている。
【0006】
本発明は、負荷容量の充放電を行わずに階段電圧および複数の定常電圧を生成することができる電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明は、(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である。
【0008】
また、端子AからVDD/N,2VDD/N,…,(N−1)VDD/N,VDDの階段電圧を取り出し、端子Bから0,VDD/N,2VDD/N,…,(N−1)VDD/Nの階段電圧を取り出す構成である。
【0009】
接続手段は、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを1周期として周期的に接続する。
【0010】
また、接続手段は、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、これを1周期として周期的に接続する。
【0011】
本発明の電圧生成回路において、(N−1)個のキャパシタの少なくとも1つのキャパシタを導体に置き換えた構成としてもよい。
【発明の効果】
【0012】
本発明の電圧生成回路は、端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間の電位差はVDD/Nとなり、接合容量の両端の電位差もVDD/Nで変化しないことから電流が流れず、従来構成のように負荷容量CL の充放電を行わなくとも、(N−1)個の電圧あるいは、これを順次取り出して階段電圧を生成することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の電圧生成回路の実施例構成を示す図である。
【図2】CJ =1pFとしたときのシミュレーション1の結果を示す図である。
【図3】CJ =1pFとしたときのシミュレーション1の結果を示す図である。
【図4】CJ =1000pFとしたときのシミュレーション2の結果を示す図である。
【図5】CJ =1000pFとしたときのシミュレーション2の結果を示す図である。
【図6】シミュレーション3の結果を示す図である。
【図7】シミュレーション4の結果を示す図である。
【図8】シミュレーション5の結果を示す図である。
【図9】端子Vc1,端子Vc2,端子Vc3の電位が収束することを説明する図である。
【図10】従来の電圧生成回路の構成例を示す図である。
【図11】従来の電圧生成回路の動作例を示す図である。
【発明を実施するための形態】
【0014】
図1は、本発明の電圧生成回路の実施例構成を示す。
図1において、本実施例の電圧生成回路は、キャパシタC1 ,C2 ,C3 の一端を端子Vc1,端子Vc2,端子Vc3とし、接地電位の導体を端子Vc0とし、電源電位VDDの導体を端子Vc4とし、接合容量CJ の両端を端子VA ,VB とし、端子VA にスイッチAT0 ,AT1 ,AT2 ,AT3 を介して端子Vc1,端子Vc2,端子Vc3,端子Vc4を接続し、端子VB にスイッチBT0 ,BT1 ,BT2 ,BT3 を介して端子Vc0,端子Vc1,端子Vc2,端子Vc3を接続する構成である。なお、各スイッチは、図10(2) に示すように、pMOSトランジスタとnMOSトランジスタの並列接続で実現できる。
【0015】
ここで、スイッチAT0 とスイッチBT0 、スイッチAT1 とスイッチBT1 、スイッチAT2 とスイッチBT2 、スイッチAT3 とBT3 は、それぞれオンになるタイミングが同じであるので、以下まとめてスイッチT0 〜T3 として説明する。
【0016】
各スイッチは、図11に示す従来の電圧生成回路と同様に、T0 ,T1 ,T2 ,T3 ,T2 ,T1 の順にオンとし、これを繰り返す。これにより、接合容量CJ は、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の端子間に順次接続され、次に逆順に接続される構成となる。このとき、端子Vc1,端子Vc2,端子Vc3の電圧は、それぞれ定常電圧VDD/4,2VDD/4,3VDD/4に収束する。また、端子VA の電圧は、自発的にVDD/4、2VDD/4、3VDD/4、VDDという階段電圧波形となり、端子VB の電圧は、自発的に0、VDD/4、2VDD/4、3VDD/4という階段電圧波形となる。
【0017】
すなわち、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の電位差は常にVDD/4となり、接合容量CJ の両端の端子VA ,VB の電位差も常にVDD/4となる(図3,図5参照)。ここで重要な点は、接合容量CJ の両端の電位差は変化しないことから電流が流れず、接合容量CJ の充放電が行われないことである。
【0018】
なお、図1のキャパシタC1 ,C2 ,C3 に代えて、配線のような金属導体を用いて、そこから端子を取り出した構成としてもよい。
【0019】
以下、本実施例回路の動作を調べるために行った spiceシミュレーションの結果を示す。
(シミュレーション1)
図2,図3は、CJ =1pFとしたときのシミュレーション1の結果を示す。C1,C2,C3 = 100pFとした。スイッチT1,T2,T3 のオン時間は 125μs、スイッチT0 のオン時間は 375μsとした。すなわち、スイッチ動作の1周期は1msである。シミュレーションに用いたトランジスタは0.18μmデザインルールを用いており、ゲート長およびゲート幅は0.18μmおよび1μmである。電源電圧VDDは 1.8Vとした。
【0020】
図2(1) は0sから3s、図2(2) は0sから30ms、図3は 0.998s〜1sの端子Vc1,Vc2,Vc3の電位の時間変化を示す。さらに、図3には端子VA ,VB の電位の時間変化を示す。
【0021】
図2(1) に示すように、約1s(1000周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0022】
また、図3に示すように、端子VA の電圧は、自発的にVDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)、VDD( 1.8V)という階段電圧波形となり、端子VB の電圧は、自発的に0V、VDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)という階段電圧波形となることがわかる。端子VA ,VB の電位差は常にVDD/4である。
【0023】
(シミュレーション2)
図4,図5は、CJ =1000pFとしたときのシミュレーション2の結果を示す。CJ 以外の条件は、シミュレーション1と同じである。
【0024】
図4(1) は0sから1s、図4(2) は0sから20ms、図5は 0.998s〜1sの端子Vc1,Vc2,Vc3の電位の時間変化を示す。さらに、図5には端子VA ,VB の電位の時間変化を示す。
【0025】
図4(2) に示すように、約5ms(5周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0026】
また、図5に示すように、端子VA の電圧は、自発的にVDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)、VDD( 1.8V)という階段電圧波形となり、端子VB の電圧は、自発的に0V、VDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)という階段電圧波形となることがわかる。端子VA ,VB の電位差は常にVDD/4である。
【0027】
図3および図5に示すように、CJ =1pFおよびCJ =1000pFのいずれにおいても、端子Vc1,Vc2,Vc3の電位が収束した時点では同じ状態になる。
【0028】
(シミュレーション3)
図6は、C1=100pF,C2=200pF,C3=300pF,CJ=100pFとしたときのシミュレーション3の結果を示す。その他の条件は、シミュレーション1と同じである。ここでは、0sから40msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0029】
シミュレーション3においても、約20ms(20周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0030】
(シミュレーション4)
図7は、C1=100pF,C2=200pF,C3=100pF,CJ=100pFとしたときのシミュレーション4の結果を示す。ただし、スイッチT0,T1,T2,T3 の順にオンとし、以下繰り返す。すなわち、T0,T1,T2,T3,T0,T1,T2,T3,…である。スイッチT0,T1,T2,T3 のオン時間は 250μsとした。すなわち、スイッチ動作の1周期は1msである。その他の条件は、シミュレーション1と同じである。ここでは、0sから50msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0031】
シミュレーション4においても、約15ms(15周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0032】
(シミュレーション5)
図8は、C1=100pF,C2=200pF,C3=100pF,CJ=100pFとしたときのシミュレーション5の結果を示す。ただし、スイッチのオンになる順番を変えてスイッチT0,T1,T3,T2 の順にオンとし、以下繰り返す。すなわち、T0,T1,T3,T2,T0,T1,T3,T2,…である。スイッチT2 とT3 の順番を入れ替えた点がシミュレーション4と異なる。スイッチT0,T1,T3,T2 のオン時間は、 250μsとした。すなわち、スイッチ動作の1周期は1msである。その他の条件は、シミュレーション1と同じである。ここでは、0sから50msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0033】
シミュレーション5においても、約15ms(15周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0034】
以上、シミュレーション1〜3のようにキャパシタの容量を変えても、シミュレーション4のようにスイッチをオンにするパターンを変えても、さらにシミュレーション5のようにスイッチをオンにする順番を変えても、端子Vc1,Vc2,Vc3の収束する電位に変化はないことがわかる。
【0035】
ここで、端子Vc1,Vc2,Vc3の電位が収束することについて図9を参照して証明する。
本回路において、非定常状態から始めると1周期tの後にエネルギー散逸(ジュール熱)が発生する。よって、熱の流れが発生する。このときに、エントロピーSは必ず増大する。
【0036】
エントロピーの増分の数学的表現は下記の通りである。LSIチップが吸収する熱をdQ、LSIチップの熱容量をC、温度変化をdTとすると、dQ=CdTが成立する。よって、エントロピーSの増分は
dS=dQ/T=C/TdT=CdlnT
となる。よって
【0037】
【数1】
【0038】
となる。特に、Cが温度に依らず一定ならば、
ΔS=Cln(T2/T1)
となる。
【0039】
本回路において、電流が流れなくなる定常状態が存在する。すなわち、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4となるときである。この場合、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の電位差は常にVDD/4となり、接合容量CJ の両端の端子VA ,VB の電位差も常にVDD/4となる。したがって、スイッチT0,T1,T2,T3 をどのようにオンしても、接合容量CJ の両端に電位差は発生せず、電流は流れない。この状態はエントロピーが増加しない。この状態が電気的平衡状態、すなわち、熱的平衡状態にありエントロピー最大となる(図9のSmax )。
【0040】
本回路において、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4でない場合には、必ず電流が流れ、ジュール熱が発生し、エントロピーが必ず増加する。そして、この回路のエントロピーは無限大となることはない。図9のSmax がエントロピーの最大値である。よって、回路は図9のSmax 、すなわち、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4の状態に必ず収束する。
【0041】
この証明において、(N−1)個のキャパシタの系に限定されないことはいうまでもない。キャパシタの代わりに、配線のような金属導体を用いても良いことはいうまでもない。
【符号の説明】
【0042】
C1 ,C2 ,C3 キャパシタ
CJ 接合容量
Vc0,Vc1,Vc2,Vc3,Vc4 端子
VA ,VB CJ の両端の端子
AT0 ,AT1 ,AT2 ,AT3 ,BT0 ,BT1 ,BT2 ,BT3 スイッチ
【技術分野】
【0001】
本発明は、階段電圧を生成する電圧生成回路に関する。
【背景技術】
【0002】
図10は、従来の電圧生成回路の構成例を示す(非特許文献1)。
図10において、従来の電圧生成回路は、キャパシタC1 ,C2 ,C3 の一端を端子Vc1,端子Vc2,端子Vc3とし、接地電位の導体を端子Vc0とし、電源電位VDDの導体を端子Vc4とし、負荷容量CL の一端を端子Vout とし、端子Vout にスイッチT0 ,T1 ,T2 ,T3 ,T4 を介して端子Vc0,端子Vc1,端子Vc2,端子Vc3,端子Vc4を接続する構成である。なお、各スイッチは、図10(2) に示すように、pMOSトランジスタとnMOSトランジスタの並列接続で実現できる。
【0003】
ここで、図11に示すように、スイッチT0 ,T1 ,T2 ,T3 ,T4 ,T3 ,T2 ,T1 を順にオンとし、これを繰り返すことにより、端子Vout の電圧は自発的に0、VDD/4、2VDD/4、3VDD/4、VDDという階段電圧波形となる。また、端子Vc1,端子Vc2,端子Vc3の電圧は、それぞれ定常電圧VDD/4,2VDD/4,3VDD/4に収束する。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Shunji Nakata, “Adiabatic Charging Reversible Logic using a Switched Capacitor Regenerator, ” IEICE Trans. Electron., vol. E87-C, no. 11, pp.1837-1846 (2004).
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来の電圧生成回路は、負荷容量CL に接続される端子Vout が端子Vc0〜Vc4に順次接続され、負荷容量CL がキャパシタC1 ,C2 ,C3 との間で充放電を繰り返しながら、すなわち電力を消費しながら階段電圧および複数の定常電圧を生成する構成になっている。
【0006】
本発明は、負荷容量の充放電を行わずに階段電圧および複数の定常電圧を生成することができる電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明は、(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である。
【0008】
また、端子AからVDD/N,2VDD/N,…,(N−1)VDD/N,VDDの階段電圧を取り出し、端子Bから0,VDD/N,2VDD/N,…,(N−1)VDD/Nの階段電圧を取り出す構成である。
【0009】
接続手段は、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを1周期として周期的に接続する。
【0010】
また、接続手段は、接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、これを1周期として周期的に接続する。
【0011】
本発明の電圧生成回路において、(N−1)個のキャパシタの少なくとも1つのキャパシタを導体に置き換えた構成としてもよい。
【発明の効果】
【0012】
本発明の電圧生成回路は、端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間の電位差はVDD/Nとなり、接合容量の両端の電位差もVDD/Nで変化しないことから電流が流れず、従来構成のように負荷容量CL の充放電を行わなくとも、(N−1)個の電圧あるいは、これを順次取り出して階段電圧を生成することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の電圧生成回路の実施例構成を示す図である。
【図2】CJ =1pFとしたときのシミュレーション1の結果を示す図である。
【図3】CJ =1pFとしたときのシミュレーション1の結果を示す図である。
【図4】CJ =1000pFとしたときのシミュレーション2の結果を示す図である。
【図5】CJ =1000pFとしたときのシミュレーション2の結果を示す図である。
【図6】シミュレーション3の結果を示す図である。
【図7】シミュレーション4の結果を示す図である。
【図8】シミュレーション5の結果を示す図である。
【図9】端子Vc1,端子Vc2,端子Vc3の電位が収束することを説明する図である。
【図10】従来の電圧生成回路の構成例を示す図である。
【図11】従来の電圧生成回路の動作例を示す図である。
【発明を実施するための形態】
【0014】
図1は、本発明の電圧生成回路の実施例構成を示す。
図1において、本実施例の電圧生成回路は、キャパシタC1 ,C2 ,C3 の一端を端子Vc1,端子Vc2,端子Vc3とし、接地電位の導体を端子Vc0とし、電源電位VDDの導体を端子Vc4とし、接合容量CJ の両端を端子VA ,VB とし、端子VA にスイッチAT0 ,AT1 ,AT2 ,AT3 を介して端子Vc1,端子Vc2,端子Vc3,端子Vc4を接続し、端子VB にスイッチBT0 ,BT1 ,BT2 ,BT3 を介して端子Vc0,端子Vc1,端子Vc2,端子Vc3を接続する構成である。なお、各スイッチは、図10(2) に示すように、pMOSトランジスタとnMOSトランジスタの並列接続で実現できる。
【0015】
ここで、スイッチAT0 とスイッチBT0 、スイッチAT1 とスイッチBT1 、スイッチAT2 とスイッチBT2 、スイッチAT3 とBT3 は、それぞれオンになるタイミングが同じであるので、以下まとめてスイッチT0 〜T3 として説明する。
【0016】
各スイッチは、図11に示す従来の電圧生成回路と同様に、T0 ,T1 ,T2 ,T3 ,T2 ,T1 の順にオンとし、これを繰り返す。これにより、接合容量CJ は、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の端子間に順次接続され、次に逆順に接続される構成となる。このとき、端子Vc1,端子Vc2,端子Vc3の電圧は、それぞれ定常電圧VDD/4,2VDD/4,3VDD/4に収束する。また、端子VA の電圧は、自発的にVDD/4、2VDD/4、3VDD/4、VDDという階段電圧波形となり、端子VB の電圧は、自発的に0、VDD/4、2VDD/4、3VDD/4という階段電圧波形となる。
【0017】
すなわち、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の電位差は常にVDD/4となり、接合容量CJ の両端の端子VA ,VB の電位差も常にVDD/4となる(図3,図5参照)。ここで重要な点は、接合容量CJ の両端の電位差は変化しないことから電流が流れず、接合容量CJ の充放電が行われないことである。
【0018】
なお、図1のキャパシタC1 ,C2 ,C3 に代えて、配線のような金属導体を用いて、そこから端子を取り出した構成としてもよい。
【0019】
以下、本実施例回路の動作を調べるために行った spiceシミュレーションの結果を示す。
(シミュレーション1)
図2,図3は、CJ =1pFとしたときのシミュレーション1の結果を示す。C1,C2,C3 = 100pFとした。スイッチT1,T2,T3 のオン時間は 125μs、スイッチT0 のオン時間は 375μsとした。すなわち、スイッチ動作の1周期は1msである。シミュレーションに用いたトランジスタは0.18μmデザインルールを用いており、ゲート長およびゲート幅は0.18μmおよび1μmである。電源電圧VDDは 1.8Vとした。
【0020】
図2(1) は0sから3s、図2(2) は0sから30ms、図3は 0.998s〜1sの端子Vc1,Vc2,Vc3の電位の時間変化を示す。さらに、図3には端子VA ,VB の電位の時間変化を示す。
【0021】
図2(1) に示すように、約1s(1000周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0022】
また、図3に示すように、端子VA の電圧は、自発的にVDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)、VDD( 1.8V)という階段電圧波形となり、端子VB の電圧は、自発的に0V、VDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)という階段電圧波形となることがわかる。端子VA ,VB の電位差は常にVDD/4である。
【0023】
(シミュレーション2)
図4,図5は、CJ =1000pFとしたときのシミュレーション2の結果を示す。CJ 以外の条件は、シミュレーション1と同じである。
【0024】
図4(1) は0sから1s、図4(2) は0sから20ms、図5は 0.998s〜1sの端子Vc1,Vc2,Vc3の電位の時間変化を示す。さらに、図5には端子VA ,VB の電位の時間変化を示す。
【0025】
図4(2) に示すように、約5ms(5周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0026】
また、図5に示すように、端子VA の電圧は、自発的にVDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)、VDD( 1.8V)という階段電圧波形となり、端子VB の電圧は、自発的に0V、VDD/4(0.45V)、2VDD/4( 0.9V)、3VDD/4(1.35V)という階段電圧波形となることがわかる。端子VA ,VB の電位差は常にVDD/4である。
【0027】
図3および図5に示すように、CJ =1pFおよびCJ =1000pFのいずれにおいても、端子Vc1,Vc2,Vc3の電位が収束した時点では同じ状態になる。
【0028】
(シミュレーション3)
図6は、C1=100pF,C2=200pF,C3=300pF,CJ=100pFとしたときのシミュレーション3の結果を示す。その他の条件は、シミュレーション1と同じである。ここでは、0sから40msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0029】
シミュレーション3においても、約20ms(20周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0030】
(シミュレーション4)
図7は、C1=100pF,C2=200pF,C3=100pF,CJ=100pFとしたときのシミュレーション4の結果を示す。ただし、スイッチT0,T1,T2,T3 の順にオンとし、以下繰り返す。すなわち、T0,T1,T2,T3,T0,T1,T2,T3,…である。スイッチT0,T1,T2,T3 のオン時間は 250μsとした。すなわち、スイッチ動作の1周期は1msである。その他の条件は、シミュレーション1と同じである。ここでは、0sから50msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0031】
シミュレーション4においても、約15ms(15周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0032】
(シミュレーション5)
図8は、C1=100pF,C2=200pF,C3=100pF,CJ=100pFとしたときのシミュレーション5の結果を示す。ただし、スイッチのオンになる順番を変えてスイッチT0,T1,T3,T2 の順にオンとし、以下繰り返す。すなわち、T0,T1,T3,T2,T0,T1,T3,T2,…である。スイッチT2 とT3 の順番を入れ替えた点がシミュレーション4と異なる。スイッチT0,T1,T3,T2 のオン時間は、 250μsとした。すなわち、スイッチ動作の1周期は1msである。その他の条件は、シミュレーション1と同じである。ここでは、0sから50msの端子Vc1,Vc2,Vc3の電位の時間変化を示す。
【0033】
シミュレーション5においても、約15ms(15周期のスイッチ動作)で、端子Vc1,Vc2,Vc3の電位はVDD/4(0.45V),2VDD/4(0.9 V),3VDD/4(1.35V)に収束することがわかる。
【0034】
以上、シミュレーション1〜3のようにキャパシタの容量を変えても、シミュレーション4のようにスイッチをオンにするパターンを変えても、さらにシミュレーション5のようにスイッチをオンにする順番を変えても、端子Vc1,Vc2,Vc3の収束する電位に変化はないことがわかる。
【0035】
ここで、端子Vc1,Vc2,Vc3の電位が収束することについて図9を参照して証明する。
本回路において、非定常状態から始めると1周期tの後にエネルギー散逸(ジュール熱)が発生する。よって、熱の流れが発生する。このときに、エントロピーSは必ず増大する。
【0036】
エントロピーの増分の数学的表現は下記の通りである。LSIチップが吸収する熱をdQ、LSIチップの熱容量をC、温度変化をdTとすると、dQ=CdTが成立する。よって、エントロピーSの増分は
dS=dQ/T=C/TdT=CdlnT
となる。よって
【0037】
【数1】
【0038】
となる。特に、Cが温度に依らず一定ならば、
ΔS=Cln(T2/T1)
となる。
【0039】
本回路において、電流が流れなくなる定常状態が存在する。すなわち、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4となるときである。この場合、端子Vc0−Vc1(GND−C1 )、端子Vc1−Vc2(C1 −C2 )、端子Vc2−Vc3(C2 −C3 )、端子Vc3−Vc4(C3 −VDD)の電位差は常にVDD/4となり、接合容量CJ の両端の端子VA ,VB の電位差も常にVDD/4となる。したがって、スイッチT0,T1,T2,T3 をどのようにオンしても、接合容量CJ の両端に電位差は発生せず、電流は流れない。この状態はエントロピーが増加しない。この状態が電気的平衡状態、すなわち、熱的平衡状態にありエントロピー最大となる(図9のSmax )。
【0040】
本回路において、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4でない場合には、必ず電流が流れ、ジュール熱が発生し、エントロピーが必ず増加する。そして、この回路のエントロピーは無限大となることはない。図9のSmax がエントロピーの最大値である。よって、回路は図9のSmax 、すなわち、端子Vc1,Vc2,Vc3の電位がVDD/4,2VDD/4,3VDD/4の状態に必ず収束する。
【0041】
この証明において、(N−1)個のキャパシタの系に限定されないことはいうまでもない。キャパシタの代わりに、配線のような金属導体を用いても良いことはいうまでもない。
【符号の説明】
【0042】
C1 ,C2 ,C3 キャパシタ
CJ 接合容量
Vc0,Vc1,Vc2,Vc3,Vc4 端子
VA ,VB CJ の両端の端子
AT0 ,AT1 ,AT2 ,AT3 ,BT0 ,BT1 ,BT2 ,BT3 スイッチ
【特許請求の範囲】
【請求項1】
(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である
ことを特徴とする電圧生成回路。
【請求項2】
(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量およびその両端に接続される端子A,Bと、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子AからVDD/N,2VDD/N,…,(N−1)VDD/N,VDDの階段電圧を取り出し、前記端子Bから0,VDD/N,2VDD/N,…,(N−1)VDD/Nの階段電圧を取り出す構成である
ことを特徴とする電圧生成回路。
【請求項3】
請求項1または請求項2に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを1周期として周期的に接続することを特徴とする電圧生成回路。
【請求項4】
請求項1または請求項2に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、これを1周期として周期的に接続することを特徴とする電圧生成回路。
【請求項5】
請求項1または請求項2に記載の電圧生成回路において、
前記(N−1)個のキャパシタの少なくとも1つのキャパシタを導体に置き換えた構成であることを特徴とする電圧生成回路。
【請求項1】
(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量と、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子1,2,…,(N−1)から、それぞれ定常電圧VDD/N,2VDD/N,…,(N−1)VDD/Nを取り出す構成である
ことを特徴とする電圧生成回路。
【請求項2】
(N−1)個のキャパシタ(Nは2以上の整数)および各キャパシタに接続される端子1〜(N−1)と、接地電位に接続される端子0と、電源電位VDDに接続される端子Nと、接合容量およびその両端に接続される端子A,Bと、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子AからVDD/N,2VDD/N,…,(N−1)VDD/N,VDDの階段電圧を取り出し、前記端子Bから0,VDD/N,2VDD/N,…,(N−1)VDD/Nの階段電圧を取り出す構成である
ことを特徴とする電圧生成回路。
【請求項3】
請求項1または請求項2に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを1周期として周期的に接続することを特徴とする電圧生成回路。
【請求項4】
請求項1または請求項2に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子0と端子1、端子1と端子2、端子2と端子3、…、端子(N−1)とNの各端子間をこの順序で順次接続し、これを1周期として周期的に接続することを特徴とする電圧生成回路。
【請求項5】
請求項1または請求項2に記載の電圧生成回路において、
前記(N−1)個のキャパシタの少なくとも1つのキャパシタを導体に置き換えた構成であることを特徴とする電圧生成回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−188641(P2011−188641A)
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願番号】特願2010−51829(P2010−51829)
【出願日】平成22年3月9日(2010.3.9)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【出願人】(504160781)国立大学法人金沢大学 (282)
【Fターム(参考)】
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願日】平成22年3月9日(2010.3.9)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【出願人】(504160781)国立大学法人金沢大学 (282)
【Fターム(参考)】
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