電子機器及びシフトレジスタの制御方法
【課題】ゲートドライバのシフトレジスタの出力を安定化させる。
【解決手段】ゲートドライバ１２は、ｎ段のシフト回路が直列に接続されたシフトレジスタを備え、各シフト回路は出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を出力する。コントローラ１４は、このゲートドライバ１２に、スタート信号Start1、クロック信号ｃｋ１，ｃｋ２を供給し、また、出力信号ＯＵＴ（ｎ）を出力した直後から次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ）の電位を変位させるｅｎｄ信号を供給する。この出力信号ＯＵＴ（ｎ）の電位が変位することにより、最終段のシフト回路の動作が安定し、後段から順次動作が是正され、予め設定された期間が経過したときは、すべての段のシフト回路が安定し、正常動作状態に落ち着く。
【解決手段】ゲートドライバ１２は、ｎ段のシフト回路が直列に接続されたシフトレジスタを備え、各シフト回路は出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を出力する。コントローラ１４は、このゲートドライバ１２に、スタート信号Start1、クロック信号ｃｋ１，ｃｋ２を供給し、また、出力信号ＯＵＴ（ｎ）を出力した直後から次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ）の電位を変位させるｅｎｄ信号を供給する。この出力信号ＯＵＴ（ｎ）の電位が変位することにより、最終段のシフト回路の動作が安定し、後段から順次動作が是正され、予め設定された期間が経過したときは、すべての段のシフト回路が安定し、正常動作状態に落ち着く。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器及びシフトレジスタの制御方法に関するものである。
【背景技術】
【０００２】
ＴＦＴを利用したゲートドライバ用シフトレジスタによって，有機ＥＬ素子やＬＣＤをアクティブ駆動し、表示する表示装置が開発されている（例えば、特許文献１参照）。
【０００３】
具体的には、アクティブ駆動型の表示装置は、行毎に配列された各画素をスイッチする画素回路を選択するゲートドライバを備え、このゲートドライバには、通常、シフトレジスタ回路が用いられる。
【０００４】
このシフトレジスタ回路は、例えば、各段に図１３に示すように構成されたシフト回路５１を有し、複数のシフト回路５１が直列接続されることによって構成される。
【０００５】
このシフト回路５１は、トランジスタＴ５１〜Ｔ５９によって構成される。ここで、表示装置を起動するために電源からの電力が投入されると、各シフト回路５１には、正の電源電圧Ｖddと負の電源電圧Ｖssとが印加開始されるとともに、クロック信号ｃｋが供給される。
【０００６】
その後、一段目のシフト回路５１では、スタート信号Startとして外部から入力信号ＩＮがトランジスタＴ５１、Ｔ５３の各ゲートに入力される。
【０００７】
シフト回路５１では、その他の信号の干渉がなければ、図１４に示すように、印加された電圧Ｖddは徐々に上昇し、電圧Ｖssは徐々に低下していく。
【０００８】
また、ノードＡ，Ｂのそれぞれの電位Ｖａ，Ｖｂは、その他の信号の干渉がなければ、Ｌｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルとなるが、そのタイミングは、電源投入直後はシフト回路５１内のトランジスタＴ５１〜Ｔ５９のインピーダンスが高いため、電圧Ｖdd、電圧Ｖssが飽和するタイミングと比べて遅くなる。
【０００９】
動作を開始すると、初段のシフト回路５１は、次のクロック信号ｃｋの立ち上がり時にＨｉｇｈレベルの出力信号ＯＵＴを出力し、２段目以降のシフト回路５１は、順次、シフトしたＨｉｇｈレベルの出力信号ＯＵＴを出力する。
【００１０】
シフト回路５１を８段として、ノードＡ，Ｂのそれぞれの電位Ｖａ，ＶｂがＬｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルに安定していれば、ゲートドライバは、図１５に示すように、スタート信号Startが供給されると、順次、各シフト回路５１の出力信号ＯＵＴ（１）〜ＯＵＴ（８）を、行毎に画素回路を選択する行選択信号として出力する。そして、ゲートドライバは、出力信号ＯＵＴ（８）を出力した後、８段目のシフト回路５１にリセット信号ＲＳＴとしてｅｎｄ信号（終了信号）が供給される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１０３２２６号公報（第８頁、図５）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、実際には、図１６に示すように、ハイインピーダンス状態のノードＡは、電位が安定するまで、特にトランジスタＴ５７の寄生容量Ｃx51によって、トランジスタＴ５７に入力されるクロック信号ｃｋとの間でクロストークの影響を強く受ける。このため、ノードＡの電位Ｖａが振られて誤動作を招くおそれがある。また、ノードＡの電位Ｖａでの変調によってトランジスタＴ５６のオン、オフが不安定になり、ノードＢの電位Ｖｂが変動してしまう。
【００１３】
場合によっては、シフト回路５１の出力のときにトランジスタＴ５７、Ｔ５８のオン、オフが、所望とは逆に入れ替わった状態になってしまうため、図１７のシミュレーション結果に示すように、各段のシフト回路５１の出力信号ＯＵＴ（１）〜（８）が正常に出力されなくなってしまうことがある。このような問題は、トランジスタＴ５１〜Ｔ５９が、移動度が高くないトランジスタ、例えばアモルファスシリコントランジスタである場合、顕著になる。
【００１４】
本発明は、このような従来の問題点に鑑みてなされたもので、動作を安定化させることが可能な電子機器及びシフトレジスタの制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するため、本発明の第１の観点に係る電子機器は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えたことを特徴とする。
【００１６】
前記第１段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給するようにしてもよい。
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第１段のシフト部に供給されたときから（Ｔck/2）×（ｎ＋１）経過したときにのみ、前記第ｎ段のシフト部に、出力信号の電位を変位させる終了信号を供給するようにしてもよい。
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させるようにしてもよい。
【００１７】
本発明の第２の観点に係るシフトレジスタの制御方法は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、動作を安定化させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１に係るＴＦＴ−ＯＬＥＤの構成を示す図であり、（ａ）は、ＴＦＴ−ＯＬＥＤの全体構成を示すブロック図であり、（ｂ）は、各画素回路の構成を示す回路図である。
【図２】図１に示すゲートドライバを構成するシフトレジスタを示す図である。
【図３】図２に示すシフト回路の構成を示す回路図である。
【図４】（ａ）は図１に示すコントローラが備えるｅｎｄ信号生成回路の構成を示す図であり、（ｂ）は波形チャート図である。
【図５】図４（ａ）に示すｅｎｄ信号生成回路の各部の波形を示すタイミングチャートである。
【図６】表示装置の動作を示すタイミングチャートである。
【図７】例として、シフト回路の数を８とした場合の各部の動作を示すタイミングチャートである。
【図８】シフト回路の数を８として誤動作後に短期間で正常化した場合のシミュレーション結果を示すタイミングチャートである。
【図９】ゲートドライバの応用例（１）の各部の波形を示すタイミングチャートである。
【図１０】ゲートドライバの応用例（２）の各部の波形を示すタイミングチャートである。
【図１１】ゲートドライバの応用例（３）の各部の波形を示すタイミングチャートである。
【図１２】シフト回路の応用例を示す図である。
【図１３】従来のシフト回路の構成を示す回路図である。
【図１４】図１３に示す従来の構成において、電源投入時、正常に動作するときの各部の電位を示す図である。
【図１５】図１３に示す従来の構成において、正常時のシミュレーション結果を示す図である。
【図１６】図１３に示す従来の構成において、電源投入時、ノイズが混入したときの各部の電位を示す図である。
【図１７】図１３に示す従来の構成において、電源投入時、ノイズが混入したときのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態に係る装置を図面を参照して説明する。尚、本実施形態では、電子機器を、ＴＦＴ−ＯＬＥＤ（Thin Film Transistor−Organic light-emitting diode)を備えた表示装置として説明する。
【００２１】
本実施形態に係る表示装置の構成を図１に示す。
本実施形態に係る表示装置１は、図１（ａ）に示すように、ｎ行、ｍ列の複数の画素回路１１(i,j)（ｉ＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎは、それぞれ、自然数）と、ゲートドライバ１２と、データドライバ１３と、コントローラ１４と、を有する。
【００２２】
画素回路１１(i,j)は、画像の各画素に対応するものであり、行列配置される。この画素回路１１(i,j)は、図１（ｂ）に示すように、トランジスタＴ１、トランジスタＴ２、容量Ｃ１、及びＥＬ素子１０１を有する。
【００２３】
容量Ｃ１は、トランジスタＴ２のゲート−ソース間に設けられた容量である。
【００２４】
ＥＬ素子１０１は、画素電極、単数或いは複数のキャリア輸送層からなる有機ＥＬ層、対向電極が積層された構造を有する表示素子であり、対向電極（カソード電極）には基準電位Ｖssが印加されている。
【００２５】
トランジスタＴ１は、容量Ｃ１の一端に信号電圧Ｖsigを印加するためのトランジスタであり、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたポリシリコンまたはアモルファスシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。
【００２６】
画素回路１１(i,j)では、トランジスタＴ１のソースは、トランジスタＴ２のゲート及び容量Ｃ１の一端に接続されている。画素回路１１(i,1)，・・・，１１(i,n)のトランジスタＴ１のドレインは、それぞれ、ｉ列目のデータラインＬdiに接続される。
【００２７】
画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１のゲートは、それぞれ、ｊ行目のゲートラインＬgjに接続される。そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が順次出力されると、画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１はオンし、データラインＬd1，・・・，Ｌdmにそれぞれ入力された信号電圧ＶsigをトランジスタＴ２のゲート及び容量Ｃ１の一端に出力する。
【００２８】
各トランジスタＴ２は、信号電圧Ｖsigに基づいた電流量を制御しつつ、ＥＬ素子１０１に電流を供給するトランジスタであり、そのゲートがトランジスタＴ１のソース及び容量Ｃ１の一端に接続され、ドレインに電源電位Ｖddが印加され、ソースが容量Ｃ１の他端及びＥＬ素子１０１の画素電極に接続されている。
【００２９】
ゲートドライバ１２は、コントローラ１４から供給されたスタート信号Start1，クロック信号ｃｋ１，ｃｋ２に従って、行を選択するために生成した出力信号ＯＵＴ（１）〜（ｎ）を順次、画素回路１１(i,j)に出力して、画素回路１１(i,j)を行毎に選択するためのドライバである。
【００３０】
スタート信号Start1は、ゲートドライバ１２の動作を開始させるための信号であり、クロック信号ｃｋ１，ｃｋ２は、互いに位相が１８０°異なる信号である。
【００３１】
このゲートドライバ１２は、図２に示すようなシフトレジスタを有する。なお、ゲートドライバ１２は、シフトレジスタの出力端にバッファが設けられてもよい。このシフトレジスタは、コントローラ１４から供給されたスタート信号Start1によって動作を開始し、クロック信号ｃｋ１，ｃｋ２に同期させて、出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を順次出力するとともに転送させるものである。
【００３２】
シフトレジスタは、第１段乃至第ｎ段のシフト回路２１_１〜２１_ｎ（ｎ；偶数）を備え、シフト回路２１_１〜２１_ｎが直列に接続されている。なお、図２に示すシフトレジスタではｎは偶数であったが、ｎは奇数でもよく、その場合、第ｎ段にクロック信号ｃｋ２の代わりにクロック信号ｃｋ１を入力すればよい。
【００３３】
シフト回路２１_１〜２１_ｎは、入力信号ＩＮ（スタート信号Start1を含む）とクロック信号ｃｋ１，ｃｋ２とが供給され、供給された入力信号ＩＮをクロック信号ｃｋ１，ｃｋ２に従ってシフトし、シフトした信号を出力信号ＯＵＴ（ｋ）（ｋ＝１〜ｎ）として出力するものである。
【００３４】
シフト回路２１_ｋ（又は２１_（ｋ＋１））（ｋ；奇数、ｋ＝１、３、５、……、ｎ−１）は、図３に示すように、入力端子Ｐinと、出力端子Ｐoutと、リセット端子Ｐrstと、クロック端子Ｐckと、電圧端子Ｐ(+)と、電圧端子Ｐ（-）と、を有している。
【００３５】
以下、シフト回路２１_ｋの回路構成を中心に説明する。但し、シフト回路２１_（ｋ＋１）においてもクロック信号ｃｋ２が入力される以外は概ね同様である。
【００３６】
入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子である。シフト回路２１_１の入力端子Ｐinには、入力信号ＩＮ（１）として、コントローラ１４からスタート信号Start1が供給される。
【００３７】
出力端子Ｐoutは、出力信号ＯＵＴ（ｋ）を出力する端子であり、ゲートラインＬgkに接続されている。シフト回路２１_２〜２１_ｎの入力端子Ｐinは、それぞれ、シフト回路２１_１〜２１_（ｎ−１）の出力端子Ｐoutに接続される。
【００３８】
リセット端子Ｐrstは、リセット信号ＲＳＴ（ｋ）が供給される端子である。シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、シフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。また、シフト回路２１_ｎには、コントローラ１４からｅｎｄ信号が供給される。
【００３９】
クロック端子Ｐckは、クロック信号ｃｋ１又はｃｋ２が供給される端子であり、奇数段であるシフト回路２１_ｋのクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ１が供給される。また、偶数段であるシフト回路２１_（ｋ＋１）のクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ２が供給される。
【００４０】
電圧端子Ｐ(+)は、正の電源電圧Ｖddが印加される端子であり、電圧端子Ｐ(-）は、負の電源電圧Ｖssが印加される端子である。
【００４１】
このシフト回路２１_ｋは、トランジスタＴ２１〜Ｔ２９を備えている。トランジスタＴ２１〜Ｔ２９は、ｎチャンネル型のＦＥＴによって構成されたものである。
【００４２】
このトランジスタＴ２１〜Ｔ２９は、単結晶シリコントランジスタでもよく、また画素回路１１(i,j)と一体に構成されるためにポリシリコンＴＦＴやアモルファスシリコンＴＦＴ（ａ−ＴＦＴ）によって構成されてもよい。
【００４３】
トランジスタＴ２１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２１のゲートは、入力端子Ｐinに接続され、ドレインは、電圧Ｖddの電圧源に接続され、ソースは、ノードＡに接続される。
【００４４】
トランジスタＴ２２は、リセット端子Ｐrstに供給されたリセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。
【００４５】
このトランジスタＴ２２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ２１のソースとノードＡとに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４６】
トランジスタＴ２３は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）に従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２３のゲートは、入力端子Ｐinに接続され、ドレインは、ノードＢに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４７】
トランジスタＴ２４は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２４のゲートは、ノードＢに接続され、ドレインは、ノードＡに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４８】
トランジスタＴ２５は、ダイオード接続されてトランジスタＴ２６と対になって構成される抵抗負荷型インバータの抵抗として動作するトランジスタであり、そのドレインとゲートとは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。
【００４９】
トランジスタＴ２６は、ノードＡの電位Ｖａに従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２６のゲートは、ノードＡに接続され、ドレインは、ノードＢに接続され、ソースは電圧端子Ｐ(-)に接続される。
【００５０】
トランジスタＴ２７は、ノードＡの電位Ｖａに従ってオン、オフされ、オン時にクロック信号ｃｋ１を出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。このトランジスタＴ２７のゲートは、ノードＡに接続され、ドレインは、クロック端子Ｐckに接続され、ソースは出力端子Ｐoutに接続される。このトランジスタＴ２７のゲート−ソース間には、ブートストラップ効果をもたらすための容量Ｃx1が設定される。
【００５１】
トランジスタＴ２８は、ノードＢの電位Ｖｂに従ってオン、オフされ、オン時に電圧Ｖssを出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。ノードＡの電位Ｖａ、ノードＢの電位Ｖｂは相補的にＨｉｇｈ（オンレベル）、Ｌｏｗ（オフレベル）にスイッチされ、一方がＨｉｇｈであれば、他方がＬｏｗとなる。
【００５２】
トランジスタＴ２８のゲートは、ノードＢに接続され、ドレインは、トランジスタＴ２７のソースと出力端子Ｐoutとに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００５３】
トランジスタＴ２９は、Ｈｉｇｈレベルのリセット信号ＲＳＴ（ｋ）が供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタＴ２９のゲートは、リセット端子Ｐrstに接続され、ドレインは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。
【００５４】
図１（ａ），（ｂ）に戻り、データドライバ１３は、画像データが供給され、供給された画像データに基づく表示信号の信号電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmを介して、さらに、ゲートドライバ１２が選択した行の画素回路１１(i,j)の各トランジスタＴ１を介して、画素電極に印加（供給）するドライバである。
【００５５】
データドライバ１３は、コントローラ１４から表示データ信号Dataが供給され、この表示データ信号Dataから、階調を設定する電圧として、各画素に対応して抽出した信号電圧Ｖsigを、ゲートラインＬgiの選択期間に、データラインＬdjを介して画素回路１１(i,j)に印加する。
【００５６】
コントローラ１４は、ゲートドライバ１２、データドライバ１３を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）、等を備える（いずれも図示せず）。
【００５７】
コントローラ１４は、シフト回路２１_１〜２１_ｎのうち奇数段にクロック信号ｃｋ１を出力し、偶数段にクロック信号ｃｋ２を出力した状態で、動作を開始させるスタート信号Start1をゲートドライバ１２の初段のシフト回路２１_１に供給することにより、ゲートドライバ１２に動作を開始させる。このクロック信号ｃｋ１，ｃｋ２は、位相が１８０°異なる信号である。
【００５８】
また、コントローラ１４は、データドライバ１３にスタート信号start2及び表示データ信号Data、予め設定された周波数のクロック信号等を供給する。
【００５９】
また、コントローラ１４は、ゲートドライバ１２が備えるシフトレジスタに、初期時に誤動作が生じても動作を安定させるようなｅｎｄ信号を出力する。
【００６０】
従来のシフトレジスタのシミュレーション結果として、図１７を参照すると、ある第ｋ段の出力信号ＯＵＴ（ｋ）がＨｉｇｈレベルになると、その直後、その前段の第（ｋ−１）段は、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ−１）を出力しなくなる。
【００６１】
これは、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ）が前段のリセット信号ＲＳＴとなるためである。
【００６２】
そこで、図２に示す最終段のシフト回路２１_ｎに、最終段のシフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力直後のみならず、他の期間にも終了信号としてＨｉｇｈレベルのｅｎｄ信号を供給し続けると、シフト回路２１_ｎは、所望のタイミング以外にＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力しないことになり、シフト回路５１_ｎの動作が安定する。具体的には、従来、図１７に示すように、最終段の出力信号ＯＵＴ（８）はＨｉｇｈレベルとＬｏｗレベルを繰り返していた。しかし、この最終段の出力信号ＯＵＴ（８）がＨｉｇｈレベルである期間は、図８に示すように減少している。
【００６３】
シフト回路２１_ｎの動作が安定すれば、電源投入直後に誤動作が生じても、その効果が前段のシフト回路２１_（ｎ−１）、シフト回路２１_（ｎ−２）、……に順次波及し、予め設定された期間が経過したときは、すべての段のシフト回路２１_１〜２１_ｎが安定し、正常動作状態に落ち着くことが予想される。
【００６４】
ただし、シフト回路２１_（ｎ−１）がＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力するタイミングでシフト回路２１_ｎにＨｉｇｈレベルのｅｎｄ信号が供給されると、シフト回路２１_ｎのノードＡの電位Ｖａ及びノードＢの電位Ｖｂが不安定になり、出力信号ＯＵＴ（ｎ）が正常に出力されなくなってしまう。
【００６５】
このため、コントローラ１４は、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後から、シフト回路２１_（ｎ−１）が次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、シフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにするＨｉｇｈレベルのｅｎｄ信号を供給するように構成されている。
【００６６】
コントローラ１４は、このようなｅｎｄ信号を生成する回路として、例えば、図４（ａ）に示すようなｅｎｄ信号生成回路１４０を備える。
【００６７】
このｅｎｄ信号生成回路１４０は、カウンタ１４１と、ＲＳフリップフロップ回路１４２と、レジスタ１４３と、ＮＯＲ回路１４４と、ＡＮＤ回路１４５と、を備える。
【００６８】
コントローラ１４は、このｅｎｄ信号生成回路１４０に、スタート信号Start1と、クロック信号ｃｋａ，ｃｋ１と、を供給し、初期値として、ゲートドライバ１２が備えるシフト回路２１_ｋの数よりも１つ少ない（ｎ−１）を供給する。
【００６９】
カウンタ１４１は、図４（ｂ）に示すように、ＲＳフリップフロップ回路１４２のＱ端子から供給されたＱ信号をイネーブル信号ＥＮとして、供給された初期値（ｎ−１）を、このイネーブル信号ＥＮが供給されているときに、クロック信号ｃｋａに従ってダウンカウントするものである。
【００７０】
カウンタ１４１は、イネーブル端子（ＥＮ）と、クロック端子（ｃｋａ）と、出力端子と、を有する。イネーブル端子（ＥＮ）、クロック端子（ｃｋａ）は、それぞれ、イネーブル信号ＥＮ、クロック信号ｃｋａが供給される端子である。出力端子は、ＲＳフリップフロップ回路１４２のリセット端子と、レジスタ１４３のＤ端子と、ＮＯＲ回路１４４の一方の入力端子と、に接続される。
【００７１】
そして、カウンタ１４１は、イネーブル信号ＥＮがＬｏｗレベルになると、カウント値を０に設定する。その後、イネーブル信号ＥＮがＬｏｗレベルであり続ける場合、次のタイミングでクロック信号ｃｋａがＨｉｇｈレベルになると、カウンタ１４１はカウント値を０から（ｎ−１）にリセットし、ｎ＝８であれば、カウント値７に設定する。ここでカウント値が０の状態、つまり後述するクロック信号ｃｋ１の１周期Ｔckの半分の期間（Ｔck/2）だけカウンタ１４１は、出力端子からＨｉｇｈレベルの信号Ｓ１４１を出力し、それ以外の値では出力端子からＬｏｗレベルの信号Ｓ１４１を出力する。
【００７２】
ＲＳフリップフロップ回路１４２は、供給されたＨｉｇｈレベルのスタート信号Start1をセット信号、カウンタ１４１が出力したＨｉｇｈレベルの信号Ｓ１４１をリセット信号としてセット、リセットしたＱ信号を出力するものである。
【００７３】
ＲＳフリップフロップ回路１４２は、スタート信号Start1がセット信号として供給されるＳ端子、信号Ｓ１４１がリセット信号として供給されるＲ端子、Ｑ信号を出力するＱ端子を有する。このＱ端子は、カウンタ１４１のイネーブル端子（ＥＮ）に接続される。
【００７４】
レジスタ１４３は、クロック信号ｃｋａが供給され、このクロック信号ｃｋａの立ち上がりタイミングで信号Ｓ１４１を記憶する回路であり、クロック信号ｃｋａが供給されるクロック端子（ｃｋａ）、信号Ｓ１４１が供給されるＤ端子、Ｑ信号を出力するＱ端子を有する。Ｑ端子は、ＮＯＲ回路１４４の他方の入力端子に接続される。
【００７５】
レジスタ１４３は、このような処理をした結果として、出力信号Ｓ１４１のＨｉｇｈレベル期間を２倍にした図５に示すような信号Ｓ１４３をＱ信号としてＮＯＲ回路１４４の他方の入力端子に出力する。
【００７６】
尚、図５において、Ｔckは、クロック信号ｃｋ１（又はｃｋ２）の１周期である。また、Ｔ_blankは、フレームを切り換えるフレーム切換期間（あるいは帰線期間）であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力してから次のスタート信号Start1が供給されるまでの期間である。
【００７７】
ＮＯＲ回路１４４は、カウンタ１４１が出力した信号Ｓ１４１とレジスタ１４３が出力したＱ信号とのＮＯＲ演算を行うものである。ＮＯＲ回路１４４は、２つの入力端子と、出力端子と、を有する。
【００７８】
出力端子は、ＡＮＤ回路１４５の一方の入力端子に接続される。そして、ＮＯＲ回路１４４は、演算した結果として、図５に示すような信号Ｓ１４４を出力端子からＡＮＤ回路１４５に出力する。
【００７９】
ＡＮＤ回路１４５は、クロック信号ｃｋ１が供給され、ＮＯＲ回路１４４が出力した信号Ｓ１４４と、供給されたクロック信号ｃｋ１とのＡＮＤ演算を行うものである。
【００８０】
ＡＮＤ回路１４５は、２つの入力端子と出力端子とを有し、信号Ｓ１４４が供給される入力端子、クロック信号ｃｋ１が供給される入力端子、出力端子を有する。ＡＮＤ回路１４５は、演算した結果、図５に示すようなパルス状のｅｎｄ信号を生成し、このｅｎｄ信号を出力端子から出力する。
【００８１】
図５に示すように、時刻ｔ２（１）は、スタート信号Start1がシフト回路２１_１に供給される時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_（ｎ−１）が出力信号ＯＵＴ（ｎ−１）を出力する直前の時刻になる。
【００８２】
また、時刻ｔ３（１）は、時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後の時刻である。
【００８３】
この時刻ｔ２（１）〜ｔ３（１）では、ｅｎｄ信号がＬｏｗレベルとなり、この期間Ｔb（１）は、シフト回路２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力が許可される出力許可期間になる。
【００８４】
期間Ｔb（１）の前の時刻ｔ１（１）〜ｔ２（１）、後の時刻ｔ３（１）〜ｔ１（２）では、ｅｎｄ信号がクロック信号ｃｋ１に同期してＨｉｇｈレベルとなり、シフト回路２１_ｎのＬｏｗレベルの出力信号ＯＵＴ（ｎ）が出力される。
【００８５】
従って、このｅｎｄ信号は、コントローラ１４からスタート信号Start1が供給された時刻ｔ１（１），ｔ１（２），・・・を基準に、それぞれ、出力許可期間としての期間Ｔb（１），Ｔb（２），・・・の前後の期間Ｔa（１），Ｔa（２），・・・でシフト回路２１_ｎが出力するＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）をＬｏｗレベルに変位させる信号になる。尚、期間Ｔｂ（１）の後の期間Ｔa（２）は、フレーム切換期間Ｔ_blankを含むことになる。
【００８６】
次に本実施形態に係る表示装置１の動作を説明する。
図６に示すように、時刻ｔ１（１）において、コントローラ１４は、位相が１８０°異なるクロック信号ｃｋ１，ｃｋ２とＨｉｇｈレベルのスタート信号Start1と、をゲートドライバ１２に供給する。
【００８７】
このＨｉｇｈレベルのスタート信号Start1は、図３に示す第１段のシフト回路２１_１のＩＮ端子に供給される。
【００８８】
シフト回路２１_１は、クロック信号ｃｋ１に同期して、コントローラ１４から供給されたこのスタート信号Start1をシフトし、シフトした信号を出力信号ＯＵＴ（１）として出力する。
【００８９】
同様に、シフト回路２１_ｋ（ｋ＝２〜ｎ）は、それぞれ、クロック信号ｃｋ１，ｃｋ２に同期させて、シフト回路２１_（ｋ−１）から出力された出力信号ＯＵＴ（ｋ−１）を入力信号ＩＮ（ｋ）として、この入力信号ＩＮ（ｋ）をシフトする。そして、シフト回路２１_ｋは、シフトした信号を出力信号ＯＵＴ（ｋ）として出力する。
【００９０】
ゲートドライバ１２は、シフト回路２１_１，２１_２，・・・，２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を、順次、ゲートラインＬg1，Ｌg2，・・・，Ｌgnに出力する。
【００９１】
ゲートラインＬg1，Ｌg2，・・・，Ｌgnに、順次、ＨｉｇｈレベルのＯＵＴ（１）信号が出力されると、画素回路１１(1,1)〜１１(m,1)，１１(1,2)〜１１(m,2)，・・・，１１(1,n)〜１１(m,n)が選択される。
【００９２】
データドライバ１３は、供給された画像データに基づく電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmに印加する。
【００９３】
また、時刻ｔ１（１）において、コントローラ１４は、スタート信号Start1を、図４（ａ）に示すｅｎｄ信号生成回路１４０に供給する。
【００９４】
ｅｎｄ信号生成回路１４０は、図５に示すようなｅｎｄ信号を生成し、コントローラ１４は、期間Ｔa（１）において、ｅｎｄ信号生成回路１４０が生成したｅｎｄ信号をゲートドライバ１２に供給する。前段から不正なタイミングでパルスが転送されることによりノードＡ、ノードＢでの電位が反転しても、それを強制的に元に戻しているので、所望する以外のタイミングでＨｉｇｈレベルを出力しなくなる。
【００９５】
ゲートドライバ１２のシフト回路２１_ｎは、Ｈｉｇｈレベルのｅｎｄ信号が供給されてリセットされ、出力信号ＯＵＴ（ｎ）の信号レベルを短期間でＬｏｗレベルに立ち下げる。
【００９６】
期間Ｔa（１）が経過して時刻ｔ２（１）になると、コントローラ１４は、ｅｎｄ信号の信号レベルをＬｏｗレベルに立ち下げる。このとき、シフト回路２１_（ｎ−１）は、シフト回路２１_ｎからリセット信号ＲＳＴが供給されないため、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力する。
【００９７】
シフト回路２１_ｎは、このＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を入力信号ＩＮとしてシフトする。このとき、まだｅｎｄ信号がＬｏｗレベルであるため、シフト回路２１_ｎのノードＡの電位Ｖａが負の電源電圧ＶssのＬｏｗレベルからＨｉｇｈレベルに変位し、ノードＢの電位Ｖｂが正の電源電圧ＶddのＨｉｇｈレベルからＬｏｗレベルに変位し、シフト回路２１_ｎは、出力信号ＯＵＴ（ｎ）の出力が許可され、その後、クロック信号ｃｋ２（又はｃｋ１）によりＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力する。
【００９８】
期間Ｔb（１）が経過して時刻ｔ３（１）になると、コントローラ１４は、パルス状のＨｉｇｈレベルのｅｎｄ信号を出力し、出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにする。
【００９９】
フレーム切換期間Ｔ_blankが経過して時刻ｔ１（２）になると、コントローラ１４は、時刻ｔ１（１）のときと同様に、次のスタート信号Start１をゲートドライバ１２とｅｎｄ信号生成回路１４０とに供給する。
【０１００】
図７は、例えば、ゲートドライバ１２のシフトレジスタが８つのシフト回路２１_1〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合の正常動作時の各部のタイミングを示したものである。この場合、期間Ｔa（１），Ｔb（１），Ｔb（２），Ｔa（２）は、それぞれ、以下のようになる。
Ｔa（１）＝(Ｔck/2)×７
Ｔb（１）＝Ｔb（２）＝(Ｔck/2)×２
Ｔa（２）＝Ｔ_blank＋Ｔa（１）＝(Ｔck/2)×１４
【０１０１】
また、図８は、この図７の場合と同様、ゲートドライバ１２が８つのシフト回路２１_１〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合に、各段のシフト回路２１_１〜２１_８の出力信号ＯＵＴ（１）〜ＯＵＴ（８）が初期状態において正常に出力されない場合に短期間で正常化されたシミュレーション結果を示す図である。
【０１０２】
図８に示すように、時刻ｔ１（１）において電源が投入されたときに、シフト回路２１_８のノードＡの電位が、クロック信号ｃｋ１，ｃｋ２が出力されるクロックラインと、トランジスタＴ２７との間の寄生容量によって不安定になり、また、シフト回路２１_８が出力信号ＯＵＴ（８）を出力するときに、トランジスタＴ２７，Ｔ２８のオン、オフが入れ替わった状態になったとしても、コントローラ１４は、期間Ｔa（１），Ｔa（２）,・・・において、ゲートドライバ１２にＨｉｇｈレベルのｅｎｄ信号を供給し続ける。
【０１０３】
このため、初期の期間で、シフト回路２１_１〜２１_８が誤動作したとしても、速やかにシフト回路２１_８が正常な出力動作になり、シフト回路２１_８から正常なシフト出力信号ＯＵＴ（８）、つまり正常なリセット信号ＲＳＴ（７）が出力され、前段のシフト回路２１_７が正常化していく。
【０１０４】
時間が経過するに従い、シフト回路２１_１〜２１_８の各電圧端子Ｐ(+)、電圧端子Ｐ(-)も電圧Ｖdd，Ｖssとなり、シフト回路２１_１〜２１_７の出力動作も、後段からの正常なリセット信号ＲＳＴによって後段から前段へ正常に是正され、徐々に安定する。図８に示すシミュレーション結果では、時刻ｔ３（４）においてすべてのシフト回路２１_１〜２１_８の出力が安定し、正常動作状態に落ち着く。
【０１０５】
以上説明したように、本実施形態によれば、コントローラ１４は、ゲートドライバ１２に、出力信号ＯＵＴ（ｎ）を出力した直後から次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力を禁止するｅｎｄ信号を供給するようにした。
【０１０６】
従って、最終段のシフト回路２１_ｎの出力が安定するようになり、その影響は前方へと伝搬し、電源投入後に誤動作が生じても、ゲートドライバ１２が備えるシフトレジスタの動作を安定化させることができる。
【０１０７】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ゲートドライバ１２は、偶数個のシフト回路を備えるだけでなく、奇数個のシフト回路を備えたものであってもよい。この場合、図９に示すように、コントローラ１４は、クロック信号ｃｋ１により出力信号ＯＵＴ（ｎ）が出力されるよう設定し、同様にｅｎｄ信号を、出力信号ＯＵＴ（ｎ−１）及び出力信号ＯＵＴ（ｎ）のＨｉｇｈレベル時にＬｏｗレベルにし、それ以外の期間では、クロック信号ｃｋ２に同期するように設定すればよい。
【０１０８】
また、上記実施形態では、コントローラ１４のｅｎｄ信号生成回路１４０は、パルス状のｅｎｄ信号を生成するようにした。しかし、ｅｎｄ信号は、このような波形のものに限られるものではない。
【０１０９】
例えば、ｅｎｄ信号生成回路１４０は、図１０に示すような波形のｅｎｄ信号を生成するようにしてもよい。この場合、ｅｎｄ信号生成回路１４０は、ＮＯＲ回路１４４の出力信号Ｓ１４４を、ｅｎｄ信号として直接出力する。
【０１１０】
また、上述したように、各シフト回路２１_ｋは、電源が投入されてから短期間で安定して動作するようになる。このため、コントローラ１４は、図１１に示すように、予め設定された期間として、電源が投入されてから、数msec〜数100msecの間まで、上記実施形態と同様の波形のｅｎｄ信号を出力し、その後、従来と同様に、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後にのみ、ｅｎｄ信号をゲートドライバ１２に供給するようにしてもよい。
【０１１１】
このように構成されることにより、特に、最終段のシフト回路２１_ｎのトランジスタＴ２２、トランジスタＴ２９の各ゲート端子に印加されるＨｉｇｈレベルの電圧ストレスが減少し、トランジスタＴ２３の劣化を防止することができる。
【０１１２】
尚、このｅｎｄ信号を従来と同様のｅｎｄ信号に切り換えるタイミングは、電源投入してから、数msec〜数100msec経過後であれば、任意のタイミングでよい。但し、安定動作の観点から、このタイミングは、図１１に示すように、フレーム切換期間Ｔ_blankであることが好ましい。
【０１１３】
また、シフト回路２１_ｋは、図３に示すような構成のものに限られるものではなく、例えば、図１２に示すようにトランジスタＴ３１〜Ｔ３６を備えたものであってもよい。
【０１１４】
上記実施形態では、シフトレジスタがｎチャンネル型トランジスタで構成されたが、これに限らず、ｐチャンネル型トランジスタで構成されてもよく、この場合、入力される信号波形、出力される信号波形が逆位相になる。
上記実施形態では、電子機器を発光素子としてのＥＬ素子１０１を備えた表示装置１として説明した。しかし、電子機器は、ＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）を備えた表示装置であってもよい。さらに、電子機器は、図２に示すシフトレジスタと、図４（ａ）に示すようなｅｎｄ信号生成回路１４０と、を備えたものであれば、表示装置に限定されるものではない。
【符号の説明】
【０１１５】
１・・・表示装置、１１(1,1)〜１１(m,n)・・・画素回路、１０１・・・ＥＬ素子、１２・・・ゲートドライバ、１３・・・データドライバ、１４・・・コントローラ、１４０・・・ｅｎｄ信号生成回路
【技術分野】
【０００１】
本発明は、電子機器及びシフトレジスタの制御方法に関するものである。
【背景技術】
【０００２】
ＴＦＴを利用したゲートドライバ用シフトレジスタによって，有機ＥＬ素子やＬＣＤをアクティブ駆動し、表示する表示装置が開発されている（例えば、特許文献１参照）。
【０００３】
具体的には、アクティブ駆動型の表示装置は、行毎に配列された各画素をスイッチする画素回路を選択するゲートドライバを備え、このゲートドライバには、通常、シフトレジスタ回路が用いられる。
【０００４】
このシフトレジスタ回路は、例えば、各段に図１３に示すように構成されたシフト回路５１を有し、複数のシフト回路５１が直列接続されることによって構成される。
【０００５】
このシフト回路５１は、トランジスタＴ５１〜Ｔ５９によって構成される。ここで、表示装置を起動するために電源からの電力が投入されると、各シフト回路５１には、正の電源電圧Ｖddと負の電源電圧Ｖssとが印加開始されるとともに、クロック信号ｃｋが供給される。
【０００６】
その後、一段目のシフト回路５１では、スタート信号Startとして外部から入力信号ＩＮがトランジスタＴ５１、Ｔ５３の各ゲートに入力される。
【０００７】
シフト回路５１では、その他の信号の干渉がなければ、図１４に示すように、印加された電圧Ｖddは徐々に上昇し、電圧Ｖssは徐々に低下していく。
【０００８】
また、ノードＡ，Ｂのそれぞれの電位Ｖａ，Ｖｂは、その他の信号の干渉がなければ、Ｌｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルとなるが、そのタイミングは、電源投入直後はシフト回路５１内のトランジスタＴ５１〜Ｔ５９のインピーダンスが高いため、電圧Ｖdd、電圧Ｖssが飽和するタイミングと比べて遅くなる。
【０００９】
動作を開始すると、初段のシフト回路５１は、次のクロック信号ｃｋの立ち上がり時にＨｉｇｈレベルの出力信号ＯＵＴを出力し、２段目以降のシフト回路５１は、順次、シフトしたＨｉｇｈレベルの出力信号ＯＵＴを出力する。
【００１０】
シフト回路５１を８段として、ノードＡ，Ｂのそれぞれの電位Ｖａ，ＶｂがＬｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルに安定していれば、ゲートドライバは、図１５に示すように、スタート信号Startが供給されると、順次、各シフト回路５１の出力信号ＯＵＴ（１）〜ＯＵＴ（８）を、行毎に画素回路を選択する行選択信号として出力する。そして、ゲートドライバは、出力信号ＯＵＴ（８）を出力した後、８段目のシフト回路５１にリセット信号ＲＳＴとしてｅｎｄ信号（終了信号）が供給される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１０３２２６号公報（第８頁、図５）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、実際には、図１６に示すように、ハイインピーダンス状態のノードＡは、電位が安定するまで、特にトランジスタＴ５７の寄生容量Ｃx51によって、トランジスタＴ５７に入力されるクロック信号ｃｋとの間でクロストークの影響を強く受ける。このため、ノードＡの電位Ｖａが振られて誤動作を招くおそれがある。また、ノードＡの電位Ｖａでの変調によってトランジスタＴ５６のオン、オフが不安定になり、ノードＢの電位Ｖｂが変動してしまう。
【００１３】
場合によっては、シフト回路５１の出力のときにトランジスタＴ５７、Ｔ５８のオン、オフが、所望とは逆に入れ替わった状態になってしまうため、図１７のシミュレーション結果に示すように、各段のシフト回路５１の出力信号ＯＵＴ（１）〜（８）が正常に出力されなくなってしまうことがある。このような問題は、トランジスタＴ５１〜Ｔ５９が、移動度が高くないトランジスタ、例えばアモルファスシリコントランジスタである場合、顕著になる。
【００１４】
本発明は、このような従来の問題点に鑑みてなされたもので、動作を安定化させることが可能な電子機器及びシフトレジスタの制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するため、本発明の第１の観点に係る電子機器は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えたことを特徴とする。
【００１６】
前記第１段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給するようにしてもよい。
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第１段のシフト部に供給されたときから（Ｔck/2）×（ｎ＋１）経過したときにのみ、前記第ｎ段のシフト部に、出力信号の電位を変位させる終了信号を供給するようにしてもよい。
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させるようにしてもよい。
【００１７】
本発明の第２の観点に係るシフトレジスタの制御方法は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、動作を安定化させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１に係るＴＦＴ−ＯＬＥＤの構成を示す図であり、（ａ）は、ＴＦＴ−ＯＬＥＤの全体構成を示すブロック図であり、（ｂ）は、各画素回路の構成を示す回路図である。
【図２】図１に示すゲートドライバを構成するシフトレジスタを示す図である。
【図３】図２に示すシフト回路の構成を示す回路図である。
【図４】（ａ）は図１に示すコントローラが備えるｅｎｄ信号生成回路の構成を示す図であり、（ｂ）は波形チャート図である。
【図５】図４（ａ）に示すｅｎｄ信号生成回路の各部の波形を示すタイミングチャートである。
【図６】表示装置の動作を示すタイミングチャートである。
【図７】例として、シフト回路の数を８とした場合の各部の動作を示すタイミングチャートである。
【図８】シフト回路の数を８として誤動作後に短期間で正常化した場合のシミュレーション結果を示すタイミングチャートである。
【図９】ゲートドライバの応用例（１）の各部の波形を示すタイミングチャートである。
【図１０】ゲートドライバの応用例（２）の各部の波形を示すタイミングチャートである。
【図１１】ゲートドライバの応用例（３）の各部の波形を示すタイミングチャートである。
【図１２】シフト回路の応用例を示す図である。
【図１３】従来のシフト回路の構成を示す回路図である。
【図１４】図１３に示す従来の構成において、電源投入時、正常に動作するときの各部の電位を示す図である。
【図１５】図１３に示す従来の構成において、正常時のシミュレーション結果を示す図である。
【図１６】図１３に示す従来の構成において、電源投入時、ノイズが混入したときの各部の電位を示す図である。
【図１７】図１３に示す従来の構成において、電源投入時、ノイズが混入したときのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態に係る装置を図面を参照して説明する。尚、本実施形態では、電子機器を、ＴＦＴ−ＯＬＥＤ（Thin Film Transistor−Organic light-emitting diode)を備えた表示装置として説明する。
【００２１】
本実施形態に係る表示装置の構成を図１に示す。
本実施形態に係る表示装置１は、図１（ａ）に示すように、ｎ行、ｍ列の複数の画素回路１１(i,j)（ｉ＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎは、それぞれ、自然数）と、ゲートドライバ１２と、データドライバ１３と、コントローラ１４と、を有する。
【００２２】
画素回路１１(i,j)は、画像の各画素に対応するものであり、行列配置される。この画素回路１１(i,j)は、図１（ｂ）に示すように、トランジスタＴ１、トランジスタＴ２、容量Ｃ１、及びＥＬ素子１０１を有する。
【００２３】
容量Ｃ１は、トランジスタＴ２のゲート−ソース間に設けられた容量である。
【００２４】
ＥＬ素子１０１は、画素電極、単数或いは複数のキャリア輸送層からなる有機ＥＬ層、対向電極が積層された構造を有する表示素子であり、対向電極（カソード電極）には基準電位Ｖssが印加されている。
【００２５】
トランジスタＴ１は、容量Ｃ１の一端に信号電圧Ｖsigを印加するためのトランジスタであり、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたポリシリコンまたはアモルファスシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。
【００２６】
画素回路１１(i,j)では、トランジスタＴ１のソースは、トランジスタＴ２のゲート及び容量Ｃ１の一端に接続されている。画素回路１１(i,1)，・・・，１１(i,n)のトランジスタＴ１のドレインは、それぞれ、ｉ列目のデータラインＬdiに接続される。
【００２７】
画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１のゲートは、それぞれ、ｊ行目のゲートラインＬgjに接続される。そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が順次出力されると、画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１はオンし、データラインＬd1，・・・，Ｌdmにそれぞれ入力された信号電圧ＶsigをトランジスタＴ２のゲート及び容量Ｃ１の一端に出力する。
【００２８】
各トランジスタＴ２は、信号電圧Ｖsigに基づいた電流量を制御しつつ、ＥＬ素子１０１に電流を供給するトランジスタであり、そのゲートがトランジスタＴ１のソース及び容量Ｃ１の一端に接続され、ドレインに電源電位Ｖddが印加され、ソースが容量Ｃ１の他端及びＥＬ素子１０１の画素電極に接続されている。
【００２９】
ゲートドライバ１２は、コントローラ１４から供給されたスタート信号Start1，クロック信号ｃｋ１，ｃｋ２に従って、行を選択するために生成した出力信号ＯＵＴ（１）〜（ｎ）を順次、画素回路１１(i,j)に出力して、画素回路１１(i,j)を行毎に選択するためのドライバである。
【００３０】
スタート信号Start1は、ゲートドライバ１２の動作を開始させるための信号であり、クロック信号ｃｋ１，ｃｋ２は、互いに位相が１８０°異なる信号である。
【００３１】
このゲートドライバ１２は、図２に示すようなシフトレジスタを有する。なお、ゲートドライバ１２は、シフトレジスタの出力端にバッファが設けられてもよい。このシフトレジスタは、コントローラ１４から供給されたスタート信号Start1によって動作を開始し、クロック信号ｃｋ１，ｃｋ２に同期させて、出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を順次出力するとともに転送させるものである。
【００３２】
シフトレジスタは、第１段乃至第ｎ段のシフト回路２１_１〜２１_ｎ（ｎ；偶数）を備え、シフト回路２１_１〜２１_ｎが直列に接続されている。なお、図２に示すシフトレジスタではｎは偶数であったが、ｎは奇数でもよく、その場合、第ｎ段にクロック信号ｃｋ２の代わりにクロック信号ｃｋ１を入力すればよい。
【００３３】
シフト回路２１_１〜２１_ｎは、入力信号ＩＮ（スタート信号Start1を含む）とクロック信号ｃｋ１，ｃｋ２とが供給され、供給された入力信号ＩＮをクロック信号ｃｋ１，ｃｋ２に従ってシフトし、シフトした信号を出力信号ＯＵＴ（ｋ）（ｋ＝１〜ｎ）として出力するものである。
【００３４】
シフト回路２１_ｋ（又は２１_（ｋ＋１））（ｋ；奇数、ｋ＝１、３、５、……、ｎ−１）は、図３に示すように、入力端子Ｐinと、出力端子Ｐoutと、リセット端子Ｐrstと、クロック端子Ｐckと、電圧端子Ｐ(+)と、電圧端子Ｐ（-）と、を有している。
【００３５】
以下、シフト回路２１_ｋの回路構成を中心に説明する。但し、シフト回路２１_（ｋ＋１）においてもクロック信号ｃｋ２が入力される以外は概ね同様である。
【００３６】
入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子である。シフト回路２１_１の入力端子Ｐinには、入力信号ＩＮ（１）として、コントローラ１４からスタート信号Start1が供給される。
【００３７】
出力端子Ｐoutは、出力信号ＯＵＴ（ｋ）を出力する端子であり、ゲートラインＬgkに接続されている。シフト回路２１_２〜２１_ｎの入力端子Ｐinは、それぞれ、シフト回路２１_１〜２１_（ｎ−１）の出力端子Ｐoutに接続される。
【００３８】
リセット端子Ｐrstは、リセット信号ＲＳＴ（ｋ）が供給される端子である。シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、シフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。また、シフト回路２１_ｎには、コントローラ１４からｅｎｄ信号が供給される。
【００３９】
クロック端子Ｐckは、クロック信号ｃｋ１又はｃｋ２が供給される端子であり、奇数段であるシフト回路２１_ｋのクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ１が供給される。また、偶数段であるシフト回路２１_（ｋ＋１）のクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ２が供給される。
【００４０】
電圧端子Ｐ(+)は、正の電源電圧Ｖddが印加される端子であり、電圧端子Ｐ(-）は、負の電源電圧Ｖssが印加される端子である。
【００４１】
このシフト回路２１_ｋは、トランジスタＴ２１〜Ｔ２９を備えている。トランジスタＴ２１〜Ｔ２９は、ｎチャンネル型のＦＥＴによって構成されたものである。
【００４２】
このトランジスタＴ２１〜Ｔ２９は、単結晶シリコントランジスタでもよく、また画素回路１１(i,j)と一体に構成されるためにポリシリコンＴＦＴやアモルファスシリコンＴＦＴ（ａ−ＴＦＴ）によって構成されてもよい。
【００４３】
トランジスタＴ２１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２１のゲートは、入力端子Ｐinに接続され、ドレインは、電圧Ｖddの電圧源に接続され、ソースは、ノードＡに接続される。
【００４４】
トランジスタＴ２２は、リセット端子Ｐrstに供給されたリセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。
【００４５】
このトランジスタＴ２２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ２１のソースとノードＡとに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４６】
トランジスタＴ２３は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）に従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２３のゲートは、入力端子Ｐinに接続され、ドレインは、ノードＢに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４７】
トランジスタＴ２４は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２４のゲートは、ノードＢに接続され、ドレインは、ノードＡに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００４８】
トランジスタＴ２５は、ダイオード接続されてトランジスタＴ２６と対になって構成される抵抗負荷型インバータの抵抗として動作するトランジスタであり、そのドレインとゲートとは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。
【００４９】
トランジスタＴ２６は、ノードＡの電位Ｖａに従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２６のゲートは、ノードＡに接続され、ドレインは、ノードＢに接続され、ソースは電圧端子Ｐ(-)に接続される。
【００５０】
トランジスタＴ２７は、ノードＡの電位Ｖａに従ってオン、オフされ、オン時にクロック信号ｃｋ１を出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。このトランジスタＴ２７のゲートは、ノードＡに接続され、ドレインは、クロック端子Ｐckに接続され、ソースは出力端子Ｐoutに接続される。このトランジスタＴ２７のゲート−ソース間には、ブートストラップ効果をもたらすための容量Ｃx1が設定される。
【００５１】
トランジスタＴ２８は、ノードＢの電位Ｖｂに従ってオン、オフされ、オン時に電圧Ｖssを出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。ノードＡの電位Ｖａ、ノードＢの電位Ｖｂは相補的にＨｉｇｈ（オンレベル）、Ｌｏｗ（オフレベル）にスイッチされ、一方がＨｉｇｈであれば、他方がＬｏｗとなる。
【００５２】
トランジスタＴ２８のゲートは、ノードＢに接続され、ドレインは、トランジスタＴ２７のソースと出力端子Ｐoutとに接続され、ソースは、電圧端子Ｐ(-)に接続される。
【００５３】
トランジスタＴ２９は、Ｈｉｇｈレベルのリセット信号ＲＳＴ（ｋ）が供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタＴ２９のゲートは、リセット端子Ｐrstに接続され、ドレインは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。
【００５４】
図１（ａ），（ｂ）に戻り、データドライバ１３は、画像データが供給され、供給された画像データに基づく表示信号の信号電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmを介して、さらに、ゲートドライバ１２が選択した行の画素回路１１(i,j)の各トランジスタＴ１を介して、画素電極に印加（供給）するドライバである。
【００５５】
データドライバ１３は、コントローラ１４から表示データ信号Dataが供給され、この表示データ信号Dataから、階調を設定する電圧として、各画素に対応して抽出した信号電圧Ｖsigを、ゲートラインＬgiの選択期間に、データラインＬdjを介して画素回路１１(i,j)に印加する。
【００５６】
コントローラ１４は、ゲートドライバ１２、データドライバ１３を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）、等を備える（いずれも図示せず）。
【００５７】
コントローラ１４は、シフト回路２１_１〜２１_ｎのうち奇数段にクロック信号ｃｋ１を出力し、偶数段にクロック信号ｃｋ２を出力した状態で、動作を開始させるスタート信号Start1をゲートドライバ１２の初段のシフト回路２１_１に供給することにより、ゲートドライバ１２に動作を開始させる。このクロック信号ｃｋ１，ｃｋ２は、位相が１８０°異なる信号である。
【００５８】
また、コントローラ１４は、データドライバ１３にスタート信号start2及び表示データ信号Data、予め設定された周波数のクロック信号等を供給する。
【００５９】
また、コントローラ１４は、ゲートドライバ１２が備えるシフトレジスタに、初期時に誤動作が生じても動作を安定させるようなｅｎｄ信号を出力する。
【００６０】
従来のシフトレジスタのシミュレーション結果として、図１７を参照すると、ある第ｋ段の出力信号ＯＵＴ（ｋ）がＨｉｇｈレベルになると、その直後、その前段の第（ｋ−１）段は、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ−１）を出力しなくなる。
【００６１】
これは、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ）が前段のリセット信号ＲＳＴとなるためである。
【００６２】
そこで、図２に示す最終段のシフト回路２１_ｎに、最終段のシフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力直後のみならず、他の期間にも終了信号としてＨｉｇｈレベルのｅｎｄ信号を供給し続けると、シフト回路２１_ｎは、所望のタイミング以外にＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力しないことになり、シフト回路５１_ｎの動作が安定する。具体的には、従来、図１７に示すように、最終段の出力信号ＯＵＴ（８）はＨｉｇｈレベルとＬｏｗレベルを繰り返していた。しかし、この最終段の出力信号ＯＵＴ（８）がＨｉｇｈレベルである期間は、図８に示すように減少している。
【００６３】
シフト回路２１_ｎの動作が安定すれば、電源投入直後に誤動作が生じても、その効果が前段のシフト回路２１_（ｎ−１）、シフト回路２１_（ｎ−２）、……に順次波及し、予め設定された期間が経過したときは、すべての段のシフト回路２１_１〜２１_ｎが安定し、正常動作状態に落ち着くことが予想される。
【００６４】
ただし、シフト回路２１_（ｎ−１）がＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力するタイミングでシフト回路２１_ｎにＨｉｇｈレベルのｅｎｄ信号が供給されると、シフト回路２１_ｎのノードＡの電位Ｖａ及びノードＢの電位Ｖｂが不安定になり、出力信号ＯＵＴ（ｎ）が正常に出力されなくなってしまう。
【００６５】
このため、コントローラ１４は、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後から、シフト回路２１_（ｎ−１）が次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、シフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにするＨｉｇｈレベルのｅｎｄ信号を供給するように構成されている。
【００６６】
コントローラ１４は、このようなｅｎｄ信号を生成する回路として、例えば、図４（ａ）に示すようなｅｎｄ信号生成回路１４０を備える。
【００６７】
このｅｎｄ信号生成回路１４０は、カウンタ１４１と、ＲＳフリップフロップ回路１４２と、レジスタ１４３と、ＮＯＲ回路１４４と、ＡＮＤ回路１４５と、を備える。
【００６８】
コントローラ１４は、このｅｎｄ信号生成回路１４０に、スタート信号Start1と、クロック信号ｃｋａ，ｃｋ１と、を供給し、初期値として、ゲートドライバ１２が備えるシフト回路２１_ｋの数よりも１つ少ない（ｎ−１）を供給する。
【００６９】
カウンタ１４１は、図４（ｂ）に示すように、ＲＳフリップフロップ回路１４２のＱ端子から供給されたＱ信号をイネーブル信号ＥＮとして、供給された初期値（ｎ−１）を、このイネーブル信号ＥＮが供給されているときに、クロック信号ｃｋａに従ってダウンカウントするものである。
【００７０】
カウンタ１４１は、イネーブル端子（ＥＮ）と、クロック端子（ｃｋａ）と、出力端子と、を有する。イネーブル端子（ＥＮ）、クロック端子（ｃｋａ）は、それぞれ、イネーブル信号ＥＮ、クロック信号ｃｋａが供給される端子である。出力端子は、ＲＳフリップフロップ回路１４２のリセット端子と、レジスタ１４３のＤ端子と、ＮＯＲ回路１４４の一方の入力端子と、に接続される。
【００７１】
そして、カウンタ１４１は、イネーブル信号ＥＮがＬｏｗレベルになると、カウント値を０に設定する。その後、イネーブル信号ＥＮがＬｏｗレベルであり続ける場合、次のタイミングでクロック信号ｃｋａがＨｉｇｈレベルになると、カウンタ１４１はカウント値を０から（ｎ−１）にリセットし、ｎ＝８であれば、カウント値７に設定する。ここでカウント値が０の状態、つまり後述するクロック信号ｃｋ１の１周期Ｔckの半分の期間（Ｔck/2）だけカウンタ１４１は、出力端子からＨｉｇｈレベルの信号Ｓ１４１を出力し、それ以外の値では出力端子からＬｏｗレベルの信号Ｓ１４１を出力する。
【００７２】
ＲＳフリップフロップ回路１４２は、供給されたＨｉｇｈレベルのスタート信号Start1をセット信号、カウンタ１４１が出力したＨｉｇｈレベルの信号Ｓ１４１をリセット信号としてセット、リセットしたＱ信号を出力するものである。
【００７３】
ＲＳフリップフロップ回路１４２は、スタート信号Start1がセット信号として供給されるＳ端子、信号Ｓ１４１がリセット信号として供給されるＲ端子、Ｑ信号を出力するＱ端子を有する。このＱ端子は、カウンタ１４１のイネーブル端子（ＥＮ）に接続される。
【００７４】
レジスタ１４３は、クロック信号ｃｋａが供給され、このクロック信号ｃｋａの立ち上がりタイミングで信号Ｓ１４１を記憶する回路であり、クロック信号ｃｋａが供給されるクロック端子（ｃｋａ）、信号Ｓ１４１が供給されるＤ端子、Ｑ信号を出力するＱ端子を有する。Ｑ端子は、ＮＯＲ回路１４４の他方の入力端子に接続される。
【００７５】
レジスタ１４３は、このような処理をした結果として、出力信号Ｓ１４１のＨｉｇｈレベル期間を２倍にした図５に示すような信号Ｓ１４３をＱ信号としてＮＯＲ回路１４４の他方の入力端子に出力する。
【００７６】
尚、図５において、Ｔckは、クロック信号ｃｋ１（又はｃｋ２）の１周期である。また、Ｔ_blankは、フレームを切り換えるフレーム切換期間（あるいは帰線期間）であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力してから次のスタート信号Start1が供給されるまでの期間である。
【００７７】
ＮＯＲ回路１４４は、カウンタ１４１が出力した信号Ｓ１４１とレジスタ１４３が出力したＱ信号とのＮＯＲ演算を行うものである。ＮＯＲ回路１４４は、２つの入力端子と、出力端子と、を有する。
【００７８】
出力端子は、ＡＮＤ回路１４５の一方の入力端子に接続される。そして、ＮＯＲ回路１４４は、演算した結果として、図５に示すような信号Ｓ１４４を出力端子からＡＮＤ回路１４５に出力する。
【００７９】
ＡＮＤ回路１４５は、クロック信号ｃｋ１が供給され、ＮＯＲ回路１４４が出力した信号Ｓ１４４と、供給されたクロック信号ｃｋ１とのＡＮＤ演算を行うものである。
【００８０】
ＡＮＤ回路１４５は、２つの入力端子と出力端子とを有し、信号Ｓ１４４が供給される入力端子、クロック信号ｃｋ１が供給される入力端子、出力端子を有する。ＡＮＤ回路１４５は、演算した結果、図５に示すようなパルス状のｅｎｄ信号を生成し、このｅｎｄ信号を出力端子から出力する。
【００８１】
図５に示すように、時刻ｔ２（１）は、スタート信号Start1がシフト回路２１_１に供給される時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_（ｎ−１）が出力信号ＯＵＴ（ｎ−１）を出力する直前の時刻になる。
【００８２】
また、時刻ｔ３（１）は、時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後の時刻である。
【００８３】
この時刻ｔ２（１）〜ｔ３（１）では、ｅｎｄ信号がＬｏｗレベルとなり、この期間Ｔb（１）は、シフト回路２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力が許可される出力許可期間になる。
【００８４】
期間Ｔb（１）の前の時刻ｔ１（１）〜ｔ２（１）、後の時刻ｔ３（１）〜ｔ１（２）では、ｅｎｄ信号がクロック信号ｃｋ１に同期してＨｉｇｈレベルとなり、シフト回路２１_ｎのＬｏｗレベルの出力信号ＯＵＴ（ｎ）が出力される。
【００８５】
従って、このｅｎｄ信号は、コントローラ１４からスタート信号Start1が供給された時刻ｔ１（１），ｔ１（２），・・・を基準に、それぞれ、出力許可期間としての期間Ｔb（１），Ｔb（２），・・・の前後の期間Ｔa（１），Ｔa（２），・・・でシフト回路２１_ｎが出力するＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）をＬｏｗレベルに変位させる信号になる。尚、期間Ｔｂ（１）の後の期間Ｔa（２）は、フレーム切換期間Ｔ_blankを含むことになる。
【００８６】
次に本実施形態に係る表示装置１の動作を説明する。
図６に示すように、時刻ｔ１（１）において、コントローラ１４は、位相が１８０°異なるクロック信号ｃｋ１，ｃｋ２とＨｉｇｈレベルのスタート信号Start1と、をゲートドライバ１２に供給する。
【００８７】
このＨｉｇｈレベルのスタート信号Start1は、図３に示す第１段のシフト回路２１_１のＩＮ端子に供給される。
【００８８】
シフト回路２１_１は、クロック信号ｃｋ１に同期して、コントローラ１４から供給されたこのスタート信号Start1をシフトし、シフトした信号を出力信号ＯＵＴ（１）として出力する。
【００８９】
同様に、シフト回路２１_ｋ（ｋ＝２〜ｎ）は、それぞれ、クロック信号ｃｋ１，ｃｋ２に同期させて、シフト回路２１_（ｋ−１）から出力された出力信号ＯＵＴ（ｋ−１）を入力信号ＩＮ（ｋ）として、この入力信号ＩＮ（ｋ）をシフトする。そして、シフト回路２１_ｋは、シフトした信号を出力信号ＯＵＴ（ｋ）として出力する。
【００９０】
ゲートドライバ１２は、シフト回路２１_１，２１_２，・・・，２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を、順次、ゲートラインＬg1，Ｌg2，・・・，Ｌgnに出力する。
【００９１】
ゲートラインＬg1，Ｌg2，・・・，Ｌgnに、順次、ＨｉｇｈレベルのＯＵＴ（１）信号が出力されると、画素回路１１(1,1)〜１１(m,1)，１１(1,2)〜１１(m,2)，・・・，１１(1,n)〜１１(m,n)が選択される。
【００９２】
データドライバ１３は、供給された画像データに基づく電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmに印加する。
【００９３】
また、時刻ｔ１（１）において、コントローラ１４は、スタート信号Start1を、図４（ａ）に示すｅｎｄ信号生成回路１４０に供給する。
【００９４】
ｅｎｄ信号生成回路１４０は、図５に示すようなｅｎｄ信号を生成し、コントローラ１４は、期間Ｔa（１）において、ｅｎｄ信号生成回路１４０が生成したｅｎｄ信号をゲートドライバ１２に供給する。前段から不正なタイミングでパルスが転送されることによりノードＡ、ノードＢでの電位が反転しても、それを強制的に元に戻しているので、所望する以外のタイミングでＨｉｇｈレベルを出力しなくなる。
【００９５】
ゲートドライバ１２のシフト回路２１_ｎは、Ｈｉｇｈレベルのｅｎｄ信号が供給されてリセットされ、出力信号ＯＵＴ（ｎ）の信号レベルを短期間でＬｏｗレベルに立ち下げる。
【００９６】
期間Ｔa（１）が経過して時刻ｔ２（１）になると、コントローラ１４は、ｅｎｄ信号の信号レベルをＬｏｗレベルに立ち下げる。このとき、シフト回路２１_（ｎ−１）は、シフト回路２１_ｎからリセット信号ＲＳＴが供給されないため、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力する。
【００９７】
シフト回路２１_ｎは、このＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を入力信号ＩＮとしてシフトする。このとき、まだｅｎｄ信号がＬｏｗレベルであるため、シフト回路２１_ｎのノードＡの電位Ｖａが負の電源電圧ＶssのＬｏｗレベルからＨｉｇｈレベルに変位し、ノードＢの電位Ｖｂが正の電源電圧ＶddのＨｉｇｈレベルからＬｏｗレベルに変位し、シフト回路２１_ｎは、出力信号ＯＵＴ（ｎ）の出力が許可され、その後、クロック信号ｃｋ２（又はｃｋ１）によりＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力する。
【００９８】
期間Ｔb（１）が経過して時刻ｔ３（１）になると、コントローラ１４は、パルス状のＨｉｇｈレベルのｅｎｄ信号を出力し、出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにする。
【００９９】
フレーム切換期間Ｔ_blankが経過して時刻ｔ１（２）になると、コントローラ１４は、時刻ｔ１（１）のときと同様に、次のスタート信号Start１をゲートドライバ１２とｅｎｄ信号生成回路１４０とに供給する。
【０１００】
図７は、例えば、ゲートドライバ１２のシフトレジスタが８つのシフト回路２１_1〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合の正常動作時の各部のタイミングを示したものである。この場合、期間Ｔa（１），Ｔb（１），Ｔb（２），Ｔa（２）は、それぞれ、以下のようになる。
Ｔa（１）＝(Ｔck/2)×７
Ｔb（１）＝Ｔb（２）＝(Ｔck/2)×２
Ｔa（２）＝Ｔ_blank＋Ｔa（１）＝(Ｔck/2)×１４
【０１０１】
また、図８は、この図７の場合と同様、ゲートドライバ１２が８つのシフト回路２１_１〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合に、各段のシフト回路２１_１〜２１_８の出力信号ＯＵＴ（１）〜ＯＵＴ（８）が初期状態において正常に出力されない場合に短期間で正常化されたシミュレーション結果を示す図である。
【０１０２】
図８に示すように、時刻ｔ１（１）において電源が投入されたときに、シフト回路２１_８のノードＡの電位が、クロック信号ｃｋ１，ｃｋ２が出力されるクロックラインと、トランジスタＴ２７との間の寄生容量によって不安定になり、また、シフト回路２１_８が出力信号ＯＵＴ（８）を出力するときに、トランジスタＴ２７，Ｔ２８のオン、オフが入れ替わった状態になったとしても、コントローラ１４は、期間Ｔa（１），Ｔa（２）,・・・において、ゲートドライバ１２にＨｉｇｈレベルのｅｎｄ信号を供給し続ける。
【０１０３】
このため、初期の期間で、シフト回路２１_１〜２１_８が誤動作したとしても、速やかにシフト回路２１_８が正常な出力動作になり、シフト回路２１_８から正常なシフト出力信号ＯＵＴ（８）、つまり正常なリセット信号ＲＳＴ（７）が出力され、前段のシフト回路２１_７が正常化していく。
【０１０４】
時間が経過するに従い、シフト回路２１_１〜２１_８の各電圧端子Ｐ(+)、電圧端子Ｐ(-)も電圧Ｖdd，Ｖssとなり、シフト回路２１_１〜２１_７の出力動作も、後段からの正常なリセット信号ＲＳＴによって後段から前段へ正常に是正され、徐々に安定する。図８に示すシミュレーション結果では、時刻ｔ３（４）においてすべてのシフト回路２１_１〜２１_８の出力が安定し、正常動作状態に落ち着く。
【０１０５】
以上説明したように、本実施形態によれば、コントローラ１４は、ゲートドライバ１２に、出力信号ＯＵＴ（ｎ）を出力した直後から次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力を禁止するｅｎｄ信号を供給するようにした。
【０１０６】
従って、最終段のシフト回路２１_ｎの出力が安定するようになり、その影響は前方へと伝搬し、電源投入後に誤動作が生じても、ゲートドライバ１２が備えるシフトレジスタの動作を安定化させることができる。
【０１０７】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ゲートドライバ１２は、偶数個のシフト回路を備えるだけでなく、奇数個のシフト回路を備えたものであってもよい。この場合、図９に示すように、コントローラ１４は、クロック信号ｃｋ１により出力信号ＯＵＴ（ｎ）が出力されるよう設定し、同様にｅｎｄ信号を、出力信号ＯＵＴ（ｎ−１）及び出力信号ＯＵＴ（ｎ）のＨｉｇｈレベル時にＬｏｗレベルにし、それ以外の期間では、クロック信号ｃｋ２に同期するように設定すればよい。
【０１０８】
また、上記実施形態では、コントローラ１４のｅｎｄ信号生成回路１４０は、パルス状のｅｎｄ信号を生成するようにした。しかし、ｅｎｄ信号は、このような波形のものに限られるものではない。
【０１０９】
例えば、ｅｎｄ信号生成回路１４０は、図１０に示すような波形のｅｎｄ信号を生成するようにしてもよい。この場合、ｅｎｄ信号生成回路１４０は、ＮＯＲ回路１４４の出力信号Ｓ１４４を、ｅｎｄ信号として直接出力する。
【０１１０】
また、上述したように、各シフト回路２１_ｋは、電源が投入されてから短期間で安定して動作するようになる。このため、コントローラ１４は、図１１に示すように、予め設定された期間として、電源が投入されてから、数msec〜数100msecの間まで、上記実施形態と同様の波形のｅｎｄ信号を出力し、その後、従来と同様に、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後にのみ、ｅｎｄ信号をゲートドライバ１２に供給するようにしてもよい。
【０１１１】
このように構成されることにより、特に、最終段のシフト回路２１_ｎのトランジスタＴ２２、トランジスタＴ２９の各ゲート端子に印加されるＨｉｇｈレベルの電圧ストレスが減少し、トランジスタＴ２３の劣化を防止することができる。
【０１１２】
尚、このｅｎｄ信号を従来と同様のｅｎｄ信号に切り換えるタイミングは、電源投入してから、数msec〜数100msec経過後であれば、任意のタイミングでよい。但し、安定動作の観点から、このタイミングは、図１１に示すように、フレーム切換期間Ｔ_blankであることが好ましい。
【０１１３】
また、シフト回路２１_ｋは、図３に示すような構成のものに限られるものではなく、例えば、図１２に示すようにトランジスタＴ３１〜Ｔ３６を備えたものであってもよい。
【０１１４】
上記実施形態では、シフトレジスタがｎチャンネル型トランジスタで構成されたが、これに限らず、ｐチャンネル型トランジスタで構成されてもよく、この場合、入力される信号波形、出力される信号波形が逆位相になる。
上記実施形態では、電子機器を発光素子としてのＥＬ素子１０１を備えた表示装置１として説明した。しかし、電子機器は、ＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）を備えた表示装置であってもよい。さらに、電子機器は、図２に示すシフトレジスタと、図４（ａ）に示すようなｅｎｄ信号生成回路１４０と、を備えたものであれば、表示装置に限定されるものではない。
【符号の説明】
【０１１５】
１・・・表示装置、１１(1,1)〜１１(m,n)・・・画素回路、１０１・・・ＥＬ素子、１２・・・ゲートドライバ、１３・・・データドライバ、１４・・・コントローラ、１４０・・・ｅｎｄ信号生成回路
【特許請求の範囲】
【請求項１】
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えた、
ことを特徴とする電子機器。
【請求項２】
前記第１段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給する、
ことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第１段のシフト部に供給されたときから（Ｔck/2）×（ｎ＋１）経過したときにのみ、前記第ｎ段のシフト部に、出力信号の電位を変位させる終了信号を供給する、
ことを特徴とする請求項２に記載の電子機器。
【請求項４】
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させる、
ことを特徴とする請求項２又は３に記載の電子機器。
【請求項５】
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させる、
ことを特徴とするシフトレジスタの制御方法。
【請求項１】
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えた、
ことを特徴とする電子機器。
【請求項２】
前記第１段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給する、
ことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第１段のシフト部に供給されたときから（Ｔck/2）×（ｎ＋１）経過したときにのみ、前記第ｎ段のシフト部に、出力信号の電位を変位させる終了信号を供給する、
ことを特徴とする請求項２に記載の電子機器。
【請求項４】
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させる、
ことを特徴とする請求項２又は３に記載の電子機器。
【請求項５】
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させる、
ことを特徴とするシフトレジスタの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−１６４７５４（Ｐ２０１０−１６４７５４Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−６５７５（Ｐ２００９−６５７５）
【出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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