電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス
【課題】入力されるデジタル画像データに対し、精度の高い出力電流を供給することができ、出力電流値が低い場合でも高速で電流負荷デバイスを駆動することができる。
【解決手段】発光表示装置駆動用半導体装置のＤ／Ｉ変換部２１０ｅにおいては、各１出力Ｄ／Ｉ変換部２３０ｅの後段に、夫々プリチャージ回路２５０が設けられている。プリチャージ回路２５０には、プリチャージ信号ＰＣ入力される。Ｄ／Ｉ変換部２３０ｅは、内部に２つ出力ブロックを有し、１フレームごとに電流を記憶、出力するという役割を変えることで画素を駆動する期間を長く確保することができる。また、駆動時には、プリチャージ回路２５０にて、出力電流に対応する電圧を画素に印加した後に、電流駆動を行うため、高速に画素を駆動できる。
【解決手段】発光表示装置駆動用半導体装置のＤ／Ｉ変換部２１０ｅにおいては、各１出力Ｄ／Ｉ変換部２３０ｅの後段に、夫々プリチャージ回路２５０が設けられている。プリチャージ回路２５０には、プリチャージ信号ＰＣ入力される。Ｄ／Ｉ変換部２３０ｅは、内部に２つ出力ブロックを有し、１フレームごとに電流を記憶、出力するという役割を変えることで画素を駆動する期間を長く確保することができる。また、駆動時には、プリチャージ回路２５０にて、出力電流に対応する電圧を画素に印加した後に、電流駆動を行うため、高速に画素を駆動できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流負荷素子を含んだセルを複数備える電流負荷デバイスを駆動するための電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関し、特に電流負荷素子が供給される電流値により階調表示を行う電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関する。
【背景技術】
【０００２】
供給される電流により動作が決定される電流負荷素子含んだセルをマトリックス状に複数備える電流負荷デバイスが開発されている。その応用は、例えば、電流負荷素子が発光素子である発光表示装置であり、また、発光素子として有機ＥＬ素子が用いられている有機ＥＬ表示装置である。
【０００３】
以下、電流負荷デバイスとして、発光表示装置を例にとって説明する。図３５はマトリックス型発光表示装置の構成を示す。
【０００４】
表示装置は、水平駆動回路２００、垂直走査（駆動）回路３００及び表示部４００から構成される。階調表示は、表示部４００の１画素表示部１００内にある発光素子に流れる電流を調節することで実現される。多種の電流により輝度が決定される発光素子では、電流と輝度とは比例関係にある。また、１画素表示部１００の構成と水平駆動回路２００及び垂直走査回路３００から印加される電流又は電圧との組み合わせによって、発光表示装置の駆動方法は単純マトリックス駆動とアクティブマトリックス駆動とに分類される。
【０００５】
図３６は単純マトリックス駆動の場合の１画素表示部の構成を示す回路図である。単純マトリックス駆動の場合の１画素表示部１０１では、制御線１１０と信号線１２０との各交点において、発光素子１３０が制御線１１０と信号線１２０との間に接続されている。図３５に示すように、制御線１１０は垂直走査回路３００により駆動され、信号線１２０は水平駆動回路２００により駆動される。
【０００６】
そして、垂直走査回路３００により制御線１１０が１本毎に順次選択され、第Ｋ番目の制御線１１０を走査している期間に、水平駆動回路２００から第Ｌ番目の信号線１２０に電流又は電圧が出力されると、第Ｋ行第Ｌ列目の発光素子に流れる電流が決定され、その発光素子がその電流に対応する強度で発光する。その後、第（Ｋ＋１）番目の走査が開始されると、第Ｋ行目の発光素子の発光は終了する。
【０００７】
図３７はアクティブマトリックス駆動の場合の１画素表示部の構成を示す回路図である。アクティブマトリックス駆動の場合の１画素表示部１０２では、制御線１１０と信号線１２０との各交点において、制御線１１０の電位により制御されるスイッチＳＷ１００が信号線１１０に接続され、スイッチＳＷ１００の他端にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）Ｔ１００のゲート及び容量素子Ｃ１００の一端が接続されている。ＴＦＴＴ１００のソース及び容量素子Ｃ１００の他端は接地され、ＴＦＴＴ１００のドレインと電位がＶＥＬの信号線との間に発光素子１３０が接続されている。
【０００８】
そして、垂直走査回路３００により制御線１１０が１本毎に順次選択され、第Ｋ番目の制御線１１０が選択されると、１画素表示部１０２内のスイッチＳＷ１００がオンとなる。このときに水平駆動回路２００の第Ｌ番目の出力電圧がＴＦＴＴ１００のゲート電圧となり、ＴＦＴＴ１００が飽和領域で動作するようなゲート電圧が印加されると、ＴＦＴＴ１００のインピーダンスが決定される。この結果、発光素子１３０に流れる電流が決定され、発光素子１３０がその電流に対応する強度で発光する。
【０００９】
アクティブマトリックス駆動の場合には、１画素表示部は他の構成をとることもある。図３８（ａ）及び図３８（ｂ）はアクティブマトリックス駆動の場合の１画素表示部の他の構成を示す回路図である。図３８（ａ）に示すように、他の構成の１画素表示部１０３では、制御線１１０の電位により制御されるスイッチＳＷ１０２が信号線１１０に接続され、スイッチＳＷ１０２の他端にＰチャネルＴＦＴＴ１０２のゲート及びドレインが接続されている。このゲート及びドレインには、制御線１１０の電位により制御されるスイッチＳＷ１０１が接続され、その他端にＰチャネルＴＦＴＴ１０１のゲート及び容量素子Ｃ１００の一端が接続されている。ＴＦＴＴ１０１及びＴ１０２のソース及び容量素子Ｃ１００の他端には、定電位ＶＥＬが供給される。ＴＦＴＴ１０１のドレインと接地電位ＧＮＤとの間に発光素子１３０が接続されている。
【００１０】
そして、垂直走査回路３００により第Ｋ番目の制御線１１０が選択され、スイッチＳＷ１０１及びＳＷ１０２がオンとなると、水平駆動回路２００の第Ｌ番目の出力電流を信号線１２０から流すように、ＴＦＴＴ１０２のゲート電圧が決まる。ＴＦＴＴ１０２及びＴＦＴＴ１０１はカレントミラー構成を採っているため、ＴＦＴＴ１０２及びＴＦＴＴ１０１の電流能力が互いに等しい場合には、ＴＦＴＴ１０１を通して、発光素子１３０に水平駆動回路２００の出力電流値と同じ電流が流れ、発光素子１３０がその電流値に応じた強度で発光する。
【００１１】
図３８（ｂ）に示すように、ＰチャネルＴＦＴＴ１０１及びＴ１０２の代わりにＮチャネルＴＦＴＴ１０３及びＴ１０４を使用した場合にも、同様の動作が行われる。
【００１２】
単純マトリックス駆動とアクティブマトリックス駆動とを比べると、アクティブマトリックス駆動の場合には、次の行が選択された後でも電圧が容量素子に蓄積されているため、電流を流し続けることができる。従って、瞬間的に発光するのみの単純マトリックス駆動の場合に比べ、発光素子に流す電流は小さくなる。
【００１３】
このように、電流又は電圧の絶対値が異なったとしても、単純マトリックス駆動及びアクティブマトリックス駆動の駆動方法の種類に関わらず、階調表示を行う場合には、水平駆動回路２００はデジタル階調データを電流又は電圧に変換する機能を有する。しかし、電圧出力であると、画素回路（１画素表示部）内にトランジスタのしきい値のばらつき並びに発光素子の電圧−電流特性及び電流−輝度特性のばらつきが存在するため、同じ電圧を印加しても輝度がばらつく可能性が高い。一方、電流出力の場合には、発光素子の電流−輝度特性のばらつきのみの影響を受けるので、輝度のばらつきは小さく、精度の高い表示が可能となる。
【００１４】
図３９は表示部４００に電流を出力するための水平駆動回路２００の構成の一例を示すブロック図である。この構成では、デジタル階調データをデータロジック部２０１にて出力数分に展開した後、それらのデジタル階調データを、デジタル／電流変換部２１０に入力することで、出力数分の電流出力を得る。
【００１５】
図４０は１出力分のデジタル／電流変換部の第１の従来例を示す回路図である。階調データが３ビット（Ｄ０乃至Ｄ２）の場合、夫々これらにより制御されるスイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２が電流Ｉｄａｔａを出力する出力端に共通接続されている。スイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２と接地電位ＶＧにある接地線との間に、夫々ゲートに入力電圧ＶＡが供給されるＮチャネルＴＦＴＴ１１０、Ｔ１１１、Ｔ１１２が接続されている。なお、発光素子の電流−輝度特性は比例関係にあるものとする。また、水平駆動回路２００、垂直走査回路３００を共にガラス基板上に形成する場合を想定しており、トランジスタはすべてＴＦＴとなっている。なお、階調データが３ビット以上の場合でも同様に構成される。
【００１６】
また、第１の従来例では、ＴＦＴＴ１１０、Ｔ１１１及びＴ１１２について、各チャネル長（Ｌ）が一定となり、チャネル幅（Ｗ）の比が１：２：４となるように設計されている。ＴＦＴＴ１１０乃至Ｔ１１２においては、ゲート電圧が電圧ＶＡ、ソース電圧が電圧ＶＧといずれも共通になっているので、ＴＦＴＴ１１０乃至ＴＴ１１２が飽和領域で動作している場合には、電流比が１：２：４となる。よって、適当な入力電圧ＶＡを選択すれば、階調データＤ０乃至Ｄ２に基づいてスイッチＳＷ１１０乃至ＳＷ１１２をオン／オフすることで、出力電流Ｉｄａｔａについて、電流比が０〜７となる８階調の電流出力が可能となる。また、電流の絶対値は、入力電圧ＶＡを変更することで調整することができる。
【００１７】
図４１は１出力分のデジタル／電流変換部の第２の従来例を示す回路図である。第２の従来例では、ＮチャネルＴＦＴＴ１１０乃至Ｔ１１２のゲートにデジタル階調データＤ０乃至Ｄ２が入力される。ＴＦＴＴ１１０乃至Ｔ１１２のドレインは出力端に共通接続され、ソースには電源電圧ＶＤが供給される。なお、ＴＦＴＴ１１０乃至Ｔ１１２のチャネル幅の比は、第１の従来例と同様に、１：２：４に設定されている。
【００１８】
このような第２の従来例では、スイッチを設ける代わりに、デジタル階調データ入力のハイレベルを予め適当な電圧に設定しておき、ロウレベルを薄膜トランジスタがオフするレベルとすることで、第１の従来例と同様に、電流比が０〜７となる８階調の電流出力が可能となる。また、電流の絶対値は、デジタル階調データ入力のハイレベルを変更することで調整することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、トランジスタ、特にＴＦＴでは、異なるＴＦＴ間で同じゲート電圧が印加された場合の電流能力のばらつきが大きいため、精度の高い電流出力を出すことが難しいという問題点がある。従来のデジタル／電流変換部では、ほぼ電流負荷デバイス幅全域にてＴＦＴの特性ばらつきがあると、ＴＦＴのサイズが均一で、かつゲート−ソース間電圧が均一であっても、ばらついた部分では電流値が他の領域と異なるために、表示むらが発生してしまう。また、近接領域にあるようなＴＦＴ間でも電流能力がばらつき、そのばらつきが大きくなると、隣接画素との間で表示むらが発生したり、同じ出力に使用されるＴＦＴの特性がばらつくと階調の単調性も満足しなくなったりする。
【００２０】
また、従来のデジタル／電流変換部では、特にアクティブマトリックス駆動において、出力電流値が低い場合に、駆動に時間がかかるという問題点もある。これは、電流駆動によるアクティブマトリックス駆動を採用すると、画素内のＴＦＴに、駆動回路であるデジタル／電流変換部の出力電流と同じ電流が流れた時点で駆動が完了するのであるが、表示部４００内の信号線１１０には、必ず配線負荷、特に寄生容量が存在し、発光素子も容量値を持つため、一定電流である出力電流でそれらの容量負荷を充放電する必要があるためである。つまり、それらの容量をある電圧に充放電してはじめて、画素内のＴＦＴに駆動回路であるデジタル／電流変換回路の出力電流と同じ電流が流れるため、それまでに長い時間がかかる。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、入力されるデジタル画像データに対し、精度の高い出力電流を供給することができ、好ましくは出力電流値が低い場合でも高速で発光表示装置を駆動することができる発光表示装置駆動用半導体装置及びそれを備えた発光表示装置を提供し、更に一般的な電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、複数の電流出力回路と、プリチャージ回路と、を有し、前記プリチャージ回路は、前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記電流出力回路の出力電流により決まる電圧を供給すること、及び前記電流出力回路の出力電流をそのまま供給することが可能であることを特徴とする。
【００２３】
本発明に係る他の電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、１つ又は複数の基準電流値を記憶し、ｎビットデジタルデータに従って電流を出力する複数のｎビットデジタル／電流変換回路と、順々に行われる前記ｎビットデジタル／電流変換回路の前記基準電流の記憶動作と同期する走査信号を出力する電流記憶用シフトレジスタと、ｎビットデジタルデータをｎビットデータセレクタに伝えるｎビットデータラッチと、前記ｎビットデジタル／電流変換回路が前記基準電流を記憶する動作を行うか、電流を出力する動作を行うかにより、前記ｎビットデータラッチからのｎビットデジタルデータをｎビットデジタル／電流変換回路に伝えるか否かを決めるｎビットデータセレクタと、を少なくとも備えることを特徴とする。
【００２４】
そして、本発明を、発光表示装置駆動用半導体装置又は発光表示装置に適用したときの構成は、以下のとおりである。
【００２５】
即ち、本発明に係る第１の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、１ビット分の基準電流値を記憶するｎ個の１ビットデジタル／電流変換回路を備え夫々が１個の前記１ビットデジタル／電流変換回路に記憶される前記発光素子の電流−輝度特性に対応したｎ種の基準電流を入力しｎビットのデジタル画像データに基づいて選択した１又は２以上の１ビットデジタル／電流変換回路に前記基準電流を出力させることにより２ｎ種の電流を出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有し、前記ｎ種の基準電流の電流値は、夫々最も低い電流値に対して順次２倍したものに設定されていることを特徴とする。
【００２６】
なお、前記１ビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの１ビットが伝達されるデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された第１のトランジスタと、前記第１のトランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、前記第１のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第１のスイッチと、前記第１のトランジスタのゲートと前記信号線又は前記第１のトランジスタのドレインとの間に接続され前記制御線を伝達する信号により制御される第２のスイッチと、前記第１のトランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第３のスイッチと、を有してもよく、前記基準電流が流れる信号線と、前記デジタル画像データの１ビットが伝達されるデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された第１のトランジスタと、前記第１のトランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、前記第１のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第１のスイッチと、前記第１のトランジスタのゲートと前記信号線又は前記第１のトランジスタのドレインとの間に接続され前記第２の制御線を伝達する信号により制御される第２のスイッチと、前記第１のトランジスタのドレインと前記信号線との間に接続され前記第１の制御線を伝達する信号により制御される第３のスイッチと、を有してもよい。
【００２７】
又は、前記第１のトランジスタと前記第１の電圧供給線との間に、ゲートがバイアスされた第２のトランジスタを有しても良い。
【００２８】
また、前記第１のスイッチがオフ状態で前記第２及び第３のスイッチがオン状態のときに、前記トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記トランジスタの電流能力に従い決定され、その後前記第２及び第３のスイッチがオフ状態となると、前記容量素子に前記トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流を出力するか否かが前記第１のスイッチの動作により決定されれば、各出力にｎ個の前記１ビットデジタル／電流変換回路があるため、前記ｎビットデジタル画像データに従い、前記発光素子の電流−輝度特性に従う２ｎレベルの電流が出力できる。従って、前記１ビットデジタル／電流変換回路は、前記電流を記憶・出力するトランジスタの電流能力ばらつきに関わらず、高い精度の電流を出力することができる。
【００２９】
更に、前記第３のスイッチは、前記第２のスイッチがオフ状態になった後にオフ状態になれば、前記第３のスイッチとしてのトランジスタのオフ動作によるノイズの影響が小さくなるため、前記１ビットデジタル／電流変換回路は、より高精度に電流を記憶・出力することができる。
【００３０】
前記第１乃至第３のスイッチがトランジスタから構成されていてもよい。
【００３１】
また、前記１ビットデジタル／電流変換回路に、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第２のスイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを設けることにより、前記第２のスイッチとしてのトランジスタがオフする際の電荷の移動を補償できるため、前記１ビットデジタル／電流変換回路は、より高精度に電流を記憶・出力することができる。
【００３２】
本発明においては、電流記憶期間において、各ｎビットデジタル／電流変換回路にあるｎ個の電流を記憶する第１のトランジスタは、ゲート−ドレイン間を短絡して飽和領域で動作しており、ゲートーソース間電圧は、基準電流が安定して流れる電圧となっている。電流記憶期間の終了時に、ゲート−ドレイン間を短絡しているスイッチをオフし、前記ゲート−ソース間電圧を容量に保存する。この時、前記ｎ個の第１のトランジスタは、それぞれの電流能力に従い、基準電流を流すゲート−ソース間電圧を記憶するため、前記ｎ個の第１のトランジスタの電流能力ばらつきに関わらず、基準電流を流すようなゲート−ソース間電圧を保持することで、電流を記憶する。駆動期間において、前記ｎ個の電流を記憶した第１のトランジスタは、画像デジタルデータに従い、前記ｎ個の電流を記憶した第１のトランジスタの夫々のドレインと前記デジタル／電流変換回路の出力との間にあるｎ個のスイッチをオン／オフすることで、記憶した電流を出力するか否かを決める。このように出力された電流は、前記ｎ個の電流を記憶したトランジスタ自身より出力されるため、電流能力ばらつきの影響のない、精度の高いものとなる。以上のような動作により、本発明のｎビットデジタル／電流変換回路は、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。この場合、ｎビットデジタル／電流変換回路を構成するためには、ｎ個の基準電流源が必要となる。
【００３３】
また、前記ゲートがバイアスされた第２のトランジスタを有する際には、前記第１のトランジスタと第２のトランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００３４】
本発明に係る第２の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、１種の基準電流値を記憶しｎビットのデジタル画像データに基づいて前記記憶された基準電流から前記発光素子の電流−輝度特性に対応した２ｎ種の電流を生成して出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【００３５】
なお、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第１の電圧供給線に共通接続されたｎ個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、夫々前記ｎ個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第１の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記制御線を伝達する信号により制御される第２の記憶制御用スイッチと、を有し、前記ｎ個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよく、ｎビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第１の電圧供給線に共通接続されたｎ個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、夫々前記ｎ個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記第２の制御線を伝達する信号により制御される第１の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記第１の制御線を伝達する信号により制御される第２の記憶制御用スイッチと、を有し、前記ｎ個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよい。
【００３６】
又は、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第１の電圧供給線との間に、夫々、ゲートがバイアスされたバイアストランジスタを有しても良い。
【００３７】
また、前記出力制御用スイッチがオフの状態で前記第１及び第２の記憶制御用スイッチがオン状態のときに、前記電流記憶用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流記憶用トランジスタの電流能力に従い決定され、その後前記第１及び第２の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記ｎ個の電流出力用トランジスタが夫々の電流能力に基づいた総計でｎ種の電流を流すことができる状態となり、前記電流出力用トランジスタが流すことができる電流を出力するか否かが前記ｎビットのデジタル画像データによって決定されてもよい。
【００３８】
更に、前記第２の記憶制御用スイッチは、前記第１の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【００３９】
前記出力制御用スイッチ並びに第１及び第２の記憶制御用スイッチがトランジスタから構成されていてもよい。
【００４０】
また、前記ｎビットデジタル／電流変換回路は、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第１の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記電流記憶用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【００４１】
本発明は、近接領域にあるトランジスタの電流能力ばらつきが小さい場合に用いることができる。前記ｎビットデジタル／電流変換回路にある電流を記憶するトランジスタは、上述の本発明に係わる第１の半導体装置と同様な手段で電流を記憶する。ここで、前記電流を記憶するトランジスタと、前記電流を出力するトランジスタとカレントミラー構成であり、電流能力比が１：２：４：・・・：２ｎ−１であるｎ個の出力用トランジスタのうち、最も電流能力が大きいトランジスタとの電流能力比を、１：１又は２：１のように、電流を記憶するトランジスタを等しく、又は大きくすると、基準電流値が大きくなり、基準電流が流れる配線負荷を充放電する期間が短縮されるため、電流記憶期間を短くできる。この時、前記電流を記憶するトランジスタは、基準電流が流れた状態のゲート−ソース電圧を記憶するため、電流能力のばらつきによらず、高い精度で電流を記憶できる。よって、近接領域にあるトランジスタの電流能力ばらつきが小さい場合、前記出力用トランジスタのドレインと前記ｎビットデジタル／電流変換回路の出力との間にデジタル入力画像データに従ってオン／オフするｎ個のスイッチを手段として備えることで、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。また、この場合、１つの基準電流源でｎビットデジタル／電流変換回路を構成でき、必要な入力を少なくすることができる。
【００４２】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００４３】
本発明に係る第３の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、前記発光素子の電流−輝度特性に対応したｋ種の基準電流を記憶し前記記憶されたｋ種の基準電流から（ｎ−ｋ）種の電流を生成しこれらの電流の組み合わせからｎビットのデジタル画像データに基づいて２ｎ種の電流を出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【００４４】
なお、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れるｋ本の信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続されたｋ個の電流記憶出力用トランジスタと、ゲートが前記ｋ個の電流記憶出力用トランジスタのうちのいずれか１つのゲートに短絡された（ｎ−ｋ）個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された１又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御されるｋ個の第１の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記制御線を伝達する信号により制御されるｋ個の第２の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよく、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れるｋ本の信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続されたｋ個の電流記憶出力用トランジスタと、ゲートが前記ｋ個の電流記憶出力用トランジスタのうちのいずれか１つのゲートに短絡された（ｎ−ｋ）個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された１又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記第２の制御線を伝達する信号により制御されるｋ個の第１の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記第１の制御線を伝達する信号により制御されるｋ個の第２の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよい。
【００４５】
あるいは、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第１の電圧供給線との間に、それぞれ、ゲートがバイアスされたバイアストランジスタを有しても良い。
【００４６】
また、前記出力制御用スイッチがオフ状態で前記第１及び第２の記憶制御用スイッチがオン状態のときに、前記電流記憶出力用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶出力用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流かつ記憶出力用トランジスタの電流能力に従い決定され、その後前記第１及び第２の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶出力用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記電流出力用トランジスタ及び電流記憶かつ出力用トランジスタが夫々の電流能力に基づいた総計でｎ種の電流を流すことができる状態となり、前記電流出力用トランジスタ及び電流記憶出力用トランジスタが流すことができる電流を出力するか否かが前記ｎビットのデジタル画像データによって決定されてもよい。
【００４７】
更に、前記第２の記憶制御用スイッチは、前記第１の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【００４８】
前記出力制御用スイッチ並びに第１及び第２の記憶制御用スイッチがトランジスタから構成されていてもよい。
【００４９】
また、前記ｎビットデジタル／電流変換回路は、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第１の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記電流記憶かつ出力用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【００５０】
本発明は、近接領域にあるトランジスタの電流能力ばらつきがやや小さい場合に用いることができる。電流記憶期間において、ｎビットデジタル／電流変換回路手段にある１乃至数個の前記電流記憶かつ出力用トランジスタは、トランジスタと同数の基準電流を、上述と同様な手段で記憶する。従って、前記電流を記憶する１〜数個のトランジスタは、高い精度の電流を出力できる。一方、前記電流を記憶かつ出力するトランジスタとカレントミラー構成である１〜数個の出力用トランジスタは、前記基準電流よりも低い電流を出力するようにすることで、電流能力がばらついた場合でも、全体の中での影響を小さくできる。以上のような構成により、電流比が１：２：４：・・・：２ｎ−１である電流を高い精度で供給でき、前記電流を記憶かつ出力するトランジスタや前記出力用トランジスタのドレインと前記デジタル／電流変換回路の出力との間にデジタル入力画像データに従ってオン／オフするｎ個のスイッチを手段として備えることで、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。また、この場合、１乃至数個の基準電流源でデジタル／電流変換回路を構成でき、外部からの入力を少なくすることができる。
【００５１】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００５２】
本発明は、上述の第１から３のいずれかのデジタル／電流変換回路手段を組み合わせて、ｎビットデジタル／電流変換回路手段を構成することができる。例えば、最も電流値の高いビットには第１の発明の前記１ビットデジタル／電流変換回路を用い、それ以下のビットには第２の発明の（ｎ−１）ビットデジタル／電流変換回路を用いることで、ばらつきの影響の大きい最も電流値が高いビットの精度が高い一方、基準電流が２種類であるｎビットデジタル／電流変換回路を構成できる。
【００５３】
更に、本発明において、前記第１及び第２の電圧供給線が共通の電源線とされていてもよい。
【００５４】
更にまた、前記出力端子の数がａ、前記発光表示装置の画素の発光色がｂ色である場合、基準電流値はｎ×ｂ種必要となるが、この時、電流記憶動作がａ／ｂ回に分けて行われてもよく、１出力に相当するデジタル／電流変換回路が２個の前記ｎビットデジタル／電流変換回路を有することで、任意のフレームにおいて、一方を電流出力用回路とし、他方を電流記憶用回路とし、電流の記憶は各フレーム内で同じ基準電流を用いてａ／ｂ回に分けて行われ、フレーム毎に電流出力と電流記憶との役割が入れ替えられることがより好ましい。１フレームごとに枠割りを入れ替えることにより、発光表示装置を駆動する期間の他に電流を記憶するための期間を必要としない。よって、駆動する期間は、フレーム期間全体と考えることができ、１ラインを駆動する１水平期間を長く取ることができ、画素回路に高精度な電流を駆動することが可能となる。上述の動作は、例えば、前記１出力に相当するデジタル／電流変換回路が前記ｎビットデジタル／電流変換回路を３個以上備えた場合でも、同様である。また、電流出力と電流記憶の役割の入れ替えを行うのは、複数フレーム毎でも良い。
【００５５】
本発明は、前記ｎビットデジタル／電流変換回路のような電流出力回路から出力される電流が入力されることで適当な電圧を出力するプリチャージ回路を有し、前記プリチャージ回路は、前記発光表示装置が単純マトリックス形式ならば前記発光素子と同等な負荷となり、前記発光表示装置がアクティブマトリックス方式ならば画素回路と同等な負荷となる擬似負荷回路と、前記擬似負荷回路に前記電流出力回路からの出力電流が流れた場合の電圧を入力とするボルテージフォロワと、前記電流出力回路の出力と前記擬似負荷回路との間に接続された第１のプリチャージ用スイッチと、前記第１のプリチャージ用スイッチを制御する信号を伝達する第１のプリチャージ用制御線と、前記電流出力回路の出力と前記発光表示装置とを接続する第２のプリチャージ用スイッチと、前記第２のプリチャージ用スイッチを制御し前記第１のプリチャージ用スイッチを制御する信号の反転信号を伝達する第２のプリチャージ用制御線と、前記ボルテージフォロワの出力と前記発光表示装置の間に接続され前記第１のプリチャージ用制御線を伝達する信号により制御される第３のスイッチと、を有することが好ましい。
【００５６】
更に、１水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記電流出力回路の出力電流を供給し、その電圧をボルテージフォロワを介して前記発光表示装置内の前記画素内の発光素子又は前記画素回路に印加し、その後電流駆動動作として前記電流出力回路の出力電流を直接前記発光表示装置内の前記画素内の発光素子又は前記画素回路に供給することにより、前記電流出力回路の出力電流が小さな場合でも、前記発光表示装置内の配線負荷等を充放電のための時間が短縮することができるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路をより安定かつ高速、高精度に駆動することができる。
【００５７】
更にまた、前記プリチャージ回路に、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を設けることにより、前記ボルテージフォロワのオフセット電圧をキャンセルする動作を、前記電流駆動動作時に行うことで、余分な時間が必要ない上に、前記電流を記憶・出力する回路の出力電流を前記擬似負荷回路に供給した場合と実際の前記発光表示装置内の画素（回路）に供給した場合の差が小さくなるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路を、より安定かつ高速、高精度に駆動することができる。
【００５８】
プリチャージ回路を設けることにより、前記擬似の画素（回路）は、前記デジタル／電流変換回路の近くにあるため、その間の配線負荷は小さく、出力される電流が小さい場合でも、前記擬似の画素（回路）は、出力された電流を短い時間で安定に流すようになる。前記擬似の画素（回路）に電流が安定に流れている状態でのゲート電圧をボルテージフォロワに入力し、前記ボルテージフォロワの出力を発光表示装置のデータ線に接続することで、前記電流出力回路の出力電流が、前記表示部内の画素（回路）に安定に流れている状態の電圧に近い電圧が、前記信号線や前記表示部内の画素（回路）に印加される。以上のようなプリチャージ動作は、定電流で前記データ線の負荷を充放電するのに比べ、高速に行うことが可能である。プリチャージ動作により前記データ線と前記表示部内の画素（回路）の電圧が安定した後、前記電流出力回路と前記擬似の画素（回路）を切り離し、前記電流出力回路から直接前記データ線に電流を出力する。この場合、前記電流出力回路の出力である定電流による前記データ線の負荷や前記表示部内の画素（回路）の充放電は、既にプリチャージが行われているため、わずかに行うだけでよく、また、プリチャージ前の前記信号線の負荷や前記表示部内の画素（回路）の電圧などから影響を受けない。更に、駆動時間を短くすることができる。従って、以上のような２段階の駆動動作を行うことで、駆動前の発光表示部内の配線負荷や画素（回路）の負荷の電圧の影響を受けずに、安定、高速かつ高精度に画素（回路）を電流駆動することが可能となる。
【００５９】
本発明に係る発光表示装置駆動用半導体装置は、出力ごとに、基準電流を記憶し、ｎビットデジタルデータに従って２ｎ種の電流を出力する前記ｎビットデジタル／電流変換回路を１つ又は複数備え、かつ、前記ｎビットデジタル／電流変換回路が電流の出力又は記憶動作を行うかにより、ｎビットデータラッチと、前記ｎビットデータラッチからのデータを前記ｎビットデジタル／電流変換回路に伝えるか否かを行うデータセレクタを備え、更に、装置全体として、前記基準電流を記憶する動作と同期した走査信号を出力する電流記憶用シフトレジスタを備える。更にまた、前記発光表示装置駆動用半導体装置は、出力ごとに前記プリチャージ回路を有する。更に、前記発光表示装置駆動用半導体装置は、外部から入力される入力されるｎビットデジタルデータをデータ保持用シフトレジスタの走査信号に同期して保持するｎビットデータレジスタを出力ごとに備え、装置全体として、前記データ保持用シフトレジスタを備える。また、１水平期間において前記ｎビットデジタル／電流回路又は前記プリチャージ回路の出力を、発光表示装置の複数のデータ線にセレクタ信号に従って順々に接続できる出力セレクタ回路をさらに備えることで、前記発光表示装置駆動用半導体装置は、より少ない回路規模で、発光表示装置を駆動することができる。
【００６０】
なお、前記基準電流を生成する回路と共に１つのチップに集積されていてもよい。さらに、トランジスタが薄膜トランジスタで構成されても良い。
【００６１】
本発明に係る発光表示装置は、前記発光素子と同じ基板に形成され前記基準電流を生成する回路と共に１つのチップに集積された上述のいずれかの発光表示装置駆動用半導体装置を有することを特徴とする。
【００６２】
特に、前記発光素子と発光表示装置駆動用半導体装置が同じ基板に形成された場合には、前記プリチャージ回路内の擬似負荷（回路）は、表示装置の画素内の負荷（回路）と同一のサイズ、形状で構成できるため、得られるプリチャージ電圧の精度を高くすることができる。この時、上述のプリチャージ動作と電流出力動作を組み合わせた駆動法は、より安定、高速かつ高精度に駆動することができる。
【００６３】
本発明の発光表示装置駆動用半導体装置及び発光表示装置は、前述の通り、発光素子の代わりに電流負荷素子で構成される、より一般的な、電流負荷素子や電流負荷デバイスを駆動するための半導体装置や電流負荷デバイスにも適用できる。
【発明の効果】
【００６４】
以上詳述したように、本発明によれば、高精度の電流を電流負荷デバイスのセル（回路）に供給することができる。これは、デジタル／電流変換装置内のトランジスタのドレイン−ソース間に基準電流が安定に流れる状態のゲート−ソース間電圧を記憶することにより、トランジスタの電流能力ばらつきに影響を受けることなく、精度の高い電流を記憶することができ、更に電流を記憶したトランジスタにて電流を出力するためである。また、近接領域における電流能力ばらつきに従って、電流を記憶して出力するトランジスタの数を増減することもできる。記憶する電流が少なく、その電流値が大きい場合には、記憶する時間を短縮でき、出力する（駆動する）時間を延ばすことで、電流負荷デバイス内のデータ線や画素の負荷を充放電のための時間が長く確保することができる。従って、より一層高精度の電流負荷デバイスのセル（回路）に供給することができる。また、出力端子毎に電流記憶用のトランジスタ及び電流出力用のトランジスタを設け、それをフレームごとに入れ替えることで、別途に記憶期間を必要としなくなり、出力する（駆動する）時間を延ばすことができる。この結果、更に高精度の電流を電流負荷デバイスのセル（回路）に供給することができる。
【００６５】
また、デジタル／電流変換装置の出力と電流負荷デバイスとの間に、擬似負荷回路を備えたプリチャージ回路を備えることで、出力電流値が低い場合でも、電流かデバイスの画素（回路）を高速に駆動することができる。これは、出力の初期段階には、デジタル／電流変換装置の電流出力により、擬似負荷回路を高速に駆動し、擬似負荷回路から得られる電圧をボルテージフォロワにて電流負荷デバイス内のセル（回路）に供給して、ほぼデジタル／電流変換装置の電流出力が電流負荷デバイス内のセル（回路）に印加された場合の電圧を高速に印加することができ、その後、直接、デジタル／電流変換装置の電流出力にて電流負荷デバイス内のセル（回路）を駆動し、補正するという動作を行うことで、定電流による電流負荷デバイス内の画素や信号線の負荷の充放電量を減らすことができるからである。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２】１出力Ｄ／Ｉ変換部２３０の構成を示すブロック図である。
【図３】１ビットＤ／Ｉ変換部２３１の構成を示すブロック図である。
【図４】本発明の第１の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図６】本発明の第３の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図７】本発明の第４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図８】本発明の第５の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図９】本発明の第６の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１０】本発明の第７の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【図１１】１出力Ｄ／Ｉ変換部２３０ａの構成を示すブロック図である。
【図１２】１ビットＤ／Ｉ変換部２３１ｆの構成を示すブロック図である。
【図１３】本発明の第７の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図１４】本発明の第８の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１５】本発明の第９の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図１６】１出力Ｄ／Ｉ変換部２３０ｂの構成を示すブロック図である。
【図１７】１ビットＤ／Ｉ変換部２３１ｈの構成を示すブロック図である。
【図１８】本発明の第１０の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１９】本発明の第１３の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２０】１出力Ｄ／Ｉ変換部２３０ｃの構成を示すブロック図である。
【図２１】本発明の第１４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図２２】本発明の第１５の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２３】１出力Ｄ／Ｉ変換部２３０ｅの構成を示すブロック図である。
【図２４】データ作成回路２３２の一例の構成を示す回路図である。
【図２５】本発明の第１５の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図２６】本発明の第１６の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２７】プリチャージ回路２５０の構成を示す回路図である。
【図２８】プリチャージ回路２５０の動作を示すタイミングチャートである。
【図２９】本発明の第１７の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３０】本発明の第１１の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３１】本発明の第１２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３２】本発明の第１８の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３３】本発明の第１９の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３４】本発明の第２０の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３５】供給される電流により輝度が決定される発光素子が各画素にある発光表示装置の構成を示す図である。
【図３６】単純マトリックス駆動の場合の１画素表示部の構成を示す回路図である。
【図３７】アクティブマトリックス駆動の場合の１画素表示部の構成を示す回路図である。
【図３８】（ａ）及び（ｂ）はアクティブマトリックス駆動の場合の１画素表示部の他の構成を示す回路図である。
【図３９】表示部４００に電流を出力するための水平駆動回路２００の構成の一例を示すブロック図である。
【図４０】１出力分のデジタル／電流変換部の第１の従来例を示す回路図である。
【図４１】１出力分のデジタル／電流変換部の第２の従来例を示す回路図である。
【発明を実施するための形態】
【００６７】
本発明の実施例に係る電流負荷デバイス用半導体装置について、上述と同様に発光表示装置用半導体装置を例にとり、添付の図面を参照して具体的に説明する。なお、以下の説明において、同じ構成要素で順序が設定されている場合は、アンダーバー及び数字を付して示し、個々に注目する場合には、アンダーバー及び数字を付さずに示している。
【００６８】
図１は本発明の第１の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。第１の実施例には、デジタル／電流（Ｄ／Ｉ）変換部２１０が設けられており、このＤ／Ｉ変換部２１０に、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック信号ＩＣＬの反転信号ＩＣＬＢが入力される。また、１出力Ｄ／Ｉ変換部２３０には、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。また、基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流ＩＲ０の電流値ｉｒ０は発光色が赤の発光素子の１階調目に対応し、基準電流ＩＲ１の電流値ｉｒ１は発光色が赤の発光素子の２階調目に対応し、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応する。同様に、基準電流ＩＧ０乃至ＩＧ２の電流値は、夫々発光色が緑の１階調目、２階調目、４階調目に対応し、基準電流ＩＢ０乃至ＩＢ２は、夫々発光色が青の１階調目、２階調目、４階調目に対応する。１個のＦ／Ｆ２９０と、このＦ／Ｆ２９０から出力された信号ＭＳＷが入力される３個の１出力Ｄ／Ｉ変換部２３０とから１個のＲＧＢ Ｄ／Ｉ変換部２２０が構成されている。
【００６９】
図２は１出力Ｄ／Ｉ変換部２３０の構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０は３個の１ビットＤ／Ｉ変換部２３１から構成されている。これらの１ビットＤ／Ｉ変換部２３１には、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷが入力される。なお、基準電流Ｉ０乃至Ｉ２は、基準電流ＩＲ０乃至ＩＲ２の組み合わせ、基準電流ＩＧ０乃至ＩＧ２の組み合わせ、基準電流ＩＢ０乃至ＩＢ２の組み合わせのいずれかに対応する。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０において、デジタル階調データＤ０が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の１階調目の輝度に対応する基準電流ＩＲ０である。また、デジタル階調データＤ１が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の２階調目の輝度に対応する基準電流ＩＲ１であり、デジタル階調データＤ２が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、ｉｒ１＝２×ｉｒ０及びｉｒ２＝４×ｉｒ０の関係が成り立つ。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０に設けられている１ビットＤ／Ｉ変換部２３１であって、階調データＤ０、Ｄ１、Ｄ２が入力されるものには、夫々基準電流ＩＧ０又はＩＢ０、基準電流ＩＧ１又はＩＢ１、基準電流ＩＧ２又はＩＢ２が入力される。
【００７０】
図３は１ビットＤ／Ｉ変換部２３１の構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１には、電流記憶・出力用のトランジスタＮチャネル薄膜トランジスタ（ＴＦＴ）Ｔ１、スイッチＳＷ１乃至ＳＷ３及び容量素子Ｃ１が設けられている。スイッチＳＷ１はＴＦＴＴ１のドレインに接続されており、階調データＤ＊により制御される。スイッチＳＷ１の他端から、出力電流Ｉｏｕｔが出力される。スイッチＳＷ２は、スイッチＳＷ１とＴＦＴＴ１との接点と、容量素子Ｃ１の一端及びＴＦＴＴ１のゲートとの間に接続されており、信号ＭＳＷにより制御される。スイッチＳＷ３の一端は基準電流Ｉ＊が供給される信号線に接続され、その他端はスイッチＳＷ１とＴＦＴＴ１との接点と容量素子Ｃ１の一端との間に接続されており、信号ＭＳＷにより制御される。また、ＴＦＴＴ１のソース及び容量素子Ｃ１の他端は、例えば接地されているが、動作上問題がない場合には、接地電圧ＧＮＤよりも高い電圧が供給されてもよい。なお、階調データＤ＊及び基準電流Ｉ＊は、階調データＤ０及び基準電流Ｉ０、階調データＤ１及び基準電流Ｉ１、階調データＤ２及び基準電流Ｉ２のいずれかに相当する。
【００７１】
次に、上述のように構成された第１の実施例に係る発光表示装置用半導体装置の動作について説明する。図４は本発明の第１の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。図４中のＹ＿１及びＹ＿２は、夫々垂直走査回路３００（図３５参照）の第１行目、第２行目の出力信号を示し、Ｄ０、Ｄ１、Ｄ２は３ビットデジタル画像データ（階調データ）を示し、Ｉｏｕｔは１出力Ｄ／Ｉ変換部２３０の出力信号を示し、ＩＳＴはｎ個のフリップフロップ２９０から構成されるシフトレジスタのスタート信号を示し、ＩＣＬはシフトレジスタのクロック信号を示し、ＭＳＷ＿１、ＭＳＷ＿２は、夫々シフトレジスタの第１段目、第２段目の出力信号を示す。
【００７２】
表示部４００（図３５参照）を垂直走査し始めてから、次の垂直走査が始まるまでを１フレームとする。１フレームは、電流駆動期間（第１の動作期間）及び電流記憶期間（第２の動作期間）から構成される。
【００７３】
先ず、電流記憶期間（第２の動作期間）について説明する。電流記憶期間において、各１ビットＤ／Ｉ変換部２３１は夫々に基準電流源から供給された基準電流を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１ビットＤ／Ｉ変換部２３１のスイッチＳＷ１は、オフである。
【００７４】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、この出力信号ＭＳＷ＿１が入力される１出力Ｄ／Ｉ変換部２３０に設けられた各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオンとなる。スイッチＳＷ２及びＳＷ３がオンになると、その１ビットＤ／Ｉ変換部２３１内の電流記憶・出力用ＴＦＴＴ１は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてそのゲート電圧が設定される。
【００７５】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０内の各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０内のＴＦＴＴ１のゲート電圧は、容量素子Ｃ１によって基準電流が流れるような電圧に保持される。この結果、ＴＦＴＴ１には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０における３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０内の各スイッチＳＷ２及びＳＷ３はオンとなり、安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてゲート電圧が設定される。
【００７６】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０について繰り返され、全ての１出力Ｄ／Ｉ変換部２３０に基準電流が記憶される。
【００７７】
次に、電流駆動期間（第１の動作期間）について説明する。電流駆動期間において、垂直走査回路３００が１行ずつ制御線（走査線）を選択していく。図４には、第１行目、第２行目の出力である走査パルスＹ＿１及びＹ＿２を示している。
【００７８】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０に入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じて１ビットＤ／Ｉ変換部２３１内のスイッチＳＷ１のオン／オフが制御され、直前のフレームの電流駆動期間でＴＦＴＴ１に記憶されていた電流が出力される。下記表１に入力デジタル階調データＤ０乃至Ｄ２と階調（出力電流値）との関係を示す。
【００７９】
【表１】
【００８０】
表１に示すように、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）でＴＦＴＴ１の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じＴＦＴＴ１を使用して電流が出力されているため、電流能力のばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【００８１】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２及びＳＷ３は常にオフのままである。
【００８２】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【００８３】
このような第１の実施例によれば、図３８（ａ）に示すようなＰチャネルＴＦＴを有する発光表示装置に対し、高速かつ高い精度で電流を供給することができる。
【００８４】
次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図５は本発明の第２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００８５】
第２の実施例における１ビットＤ／Ｉ変換部２３１ａには、第１の実施例におけるＮチャネルＴＦＴＴ１に代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。電圧ＶＤは、電圧ＶＥＬと同程度か、又は低い電圧で、動作に問題がないレベルとする。
【００８６】
第１の実施例は、図３８（ａ）に示すような画素回路の電流を流すトランジスタがＰチャネルＴＦＴである場合に適用可能なものであるが、第２の実施例は、図３８（ｂ）に示すようなＮチャネルＴＦＴに適用可能である。つまり、画素回路内のＴＦＴがＰチャネルＴＦＴである場合には、そのソース電圧は電圧ＶＥＬであるが、ＮチャネルＴＦＴとした場合には、そのソース電圧を接地レベルＧＮＤにする必要があり、本実施例はこれに対応することができる。
【００８７】
なお、第２の実施例の動作は、出力電流の極性が変わることを除き、第１の実施例と同様であり、同様の効果が得られる。
【００８８】
次に、本発明の第３の実施例について説明する。第３の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図６は本発明の第３の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００８９】
第３の実施例における１ビットＤ／Ｉ変換部２３１ｂにおいては、容量素子Ｃ１の一端に接地電位ＧＮＤではなく、適当な安定電圧ＶＢが供給される。
【００９０】
第３の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。このことは、容量素子Ｃ１に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【００９１】
次に、本発明の第４の実施例について説明する。第４の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図７は本発明の第４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９２】
第４の実施例における１ビットＤ／Ｉ変換部２３１ｃにおいては、第３の実施例と同様に、容量素子Ｃ１の一端に接地電位ＧＮＤではなく、適当な安定電圧ＶＢが供給される。また、第２の実施例と同様に、第１の実施例におけるＮチャネルＴＦＴＴ１に代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【００９３】
このように、第４の実施例は第２の実施例に第３の実施例を適用したようなものであり、第３の実施例と同様に、容量素子Ｃ１に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【００９４】
次に、本発明の第５の実施例について説明する。第５の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図８は本発明の第５の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９５】
第５の実施例における１ビットＤ／Ｉ変換部２３１ｄには、第１の実施例におけるスイッチＳＷ１乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ１１乃至Ｔ１３が設けられている。
【００９６】
このような第５の実施例によっても、図４に示すタイミングチャートに基づいて第１の実施例と同様の動作が行われ、同様の効果が得られる。なお、ＮチャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、Ｆ／Ｆの出力信号を図４に示すものを反転したものとすればよい。
【００９７】
次に、本発明の第６の実施例について説明する。第６の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図９は本発明の第６の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９８】
第６の実施例における１ビットＤ／Ｉ変換部２３１ｅには、第２の実施例におけるスイッチＳＷ１乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ１１乃至Ｔ１３が設けられている。
【００９９】
このような第６の実施例によっても、図４に示すタイミングチャートに基づいて第２の実施例と同様の動作が行われ、同様の効果が得られる。なお、ＮチャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、Ｆ／Ｆの出力信号を図４に示すものを反転したものとすればよい。
【０１００】
次に、本発明の第７の実施例について説明する。第７の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図１０は本発明の第７の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１０１】
第７の実施例には、Ｄ／Ｉ変換部２１０ａが設けられており、このＤ／Ｉ変換部２１０ａに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ａ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ａ＿１乃至２９０ａ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３０ａには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０ａと、このＦ／Ｆ２９０ａから出力された信号ＭＳＷ１及びＭＳＷ２が入力される３個の１出力Ｄ／Ｉ変換部２３０ａとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ａが構成されている。
【０１０２】
図１１は１出力Ｄ／Ｉ変換部２３０ａの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ａは３個の１ビットＤ／Ｉ変換部２３１ｆから構成されている。これらの１ビットＤ／Ｉ変換部２３１ｆには、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１及びＭＳＷ２が入力される。
【０１０３】
図１２は１ビットＤ／Ｉ変換部２３１ｆの構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１ｆには、第５の実施例と同様に、電流記憶・出力用のトランジスタＮチャネルＴＦＴＴ１、ＮチャネルトランジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲートには、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ１が入力され、各トランジスタはこれらの信号により制御される。
【０１０４】
次に、上述のように構成された第７の実施例に係る発光表示装置用半導体装置の動作について説明する。図１３は本発明の第７の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【０１０５】
本実施例においては、図１３に示すように、電流記憶期間において、信号ＭＳＷ１は、第１の実施例における信号ＭＳＷと同様に変化する。また、電流記憶タイミング信号ＩＴは、いずれかの信号ＭＳＷ１の立ち上がりに同期して立ち上がり、その信号ＭＳＷ１よりも早いタイミングで立ち下がる。そして、信号ＭＳＷ２は、信号ＭＳＷ１と同じタイミングで立ち上がり、電流記憶タイミング信号ＩＴの立ち下がりに同期して立ち下がる。信号ＭＳＷ２が立ち上がっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ａにおける３出力電流記憶期間とする。
【０１０６】
このような第７の実施例では、１ビットＤ／Ｉ変換部２３１ｆは、３出力電流記憶期間終了時にトランジスタＴ１２のみがオフし、その後トランジスタＴ１３がオフする。従って、ドレイン−ソース間に基準電流を安定に流している状態のＴＦＴＴ１のゲート電圧は、トランジスタＴ１３がオフする際のノイズの影響を受けず、より正確に保持される。このため、本実施例は、第５の実施例と比してより一層精度の高い電流を供給することができる。
【０１０７】
次に、本発明の第８の実施例について説明する。第８の実施例は、第７の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図１４は本発明の第８の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１０８】
第８の実施例における１ビットＤ／Ｉ変換部２３１ｇには、第７の実施例におけるＮチャネルＴＦＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【０１０９】
なお、第８の実施例の動作は、出力電流の極性が変わることを除き、第７の実施例と同様であり、同様の効果が得られる。例えば第６の実施例と比してより一層精度の高い電流を供給することができる。
【０１１０】
次に、本発明の第９の実施例について説明する。第９の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図１５は本発明の第９の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１１１】
第９の実施例には、Ｄ／Ｉ変換部２１０ｂが設けられており、このＤ／Ｉ変換部２１０ｂに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｂ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ｂ＿１乃至２９０ｂ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３０ｂには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０ｂと、このＦ／Ｆ２９０ｂから出力された信号ＭＳＷ１、ＭＳＷ２及びＭＳＷ２Ｂが入力される３個の１出力Ｄ／Ｉ変換部２３０ｂとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｂが構成されている。なお、信号ＭＳＷ２Ｂは信号ＭＳＷ２の反転信号である。
【０１１２】
図１６は１出力Ｄ／Ｉ変換部２３０ｂの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｂは３個の１ビットＤ／Ｉ変換部２３１ｈから構成されている。これらの１ビットＤ／Ｉ変換部２３１ｈには、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１、ＭＳＷ２及びＭＳＷ２Ｂが入力される。
【０１１３】
図１７は１ビットＤ／Ｉ変換部２３１ｈの構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１ｈには、第７の実施例と同様に、電流記憶・出力用のトランジスタＮチャネルＴＦＴＴ１、ＮチャネルトランジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲートには、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ１が入力され、各トランジスタはこれらの信号により制御される。また、本実施例においては、ＮチャネルトランジスタＴ１２と容量素子Ｃ１の一端との間にＮチャネルトランジスタＴ１４が接続されている。Ｎチャネルトランジスタ１４のソース及びドレインは、互いに短絡されており、そのゲートには信号ＭＳＷ２Ｂが入力される。そして、ＴＦＴＴ１のゲートは、Ｎチャネルトランジスタ１４のドレインと容量素子Ｃ１の一端との接点に接続されている。また、トランジスタＴ１４のトランジスタ長Ｌとトランジスタ幅Ｗとの積は、トランジスタＴ１２のトランジスタ長Ｌとトランジスタ幅Ｗとの積の半分である。
【０１１４】
このように構成された第９の実施例に係る発光表示装置用半導体装置は、第７の実施例と同様に、図１３に示すタイミングチャートに基づいて動作する。但し、信号ＭＳＷ２Ｂの波形は、信号ＭＳＷ２の波形を反転させたものである。
【０１１５】
従って、１ビットＤ／Ｉ変換部２３１ｈは、３出力電流記憶期間終了時にトランジスタＴ１２がオフすると同時にトランジスタＴ１４がオンし、これに遅れてトランジスタＴ１３がオフする。このため、ドレイン−ソース間に基準電流を安定に流している状態のＴＦＴＴ１のゲート電圧は、トランジスタＴ１３がオフする際のノイズの影響を受けず、また、トランジスタＴ１２がオフする際に生じる電荷の移動もトランジスタＴ１４のオンにより吸収され、より一層正確に保持される。このように、本実施例は、第７の実施例と比してより一層精度の高い電流を供給することができる。
【０１１６】
次に、本発明の第１０の実施例について説明する。第１０の実施例は、第９の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図１８は本発明の第１０の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１１７】
第１０の実施例における１ビットＤ／Ｉ変換部２３１ｉには、第９の実施例におけるＮチャネルＴＦＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【０１１８】
なお、第１０の実施例の動作は、出力電流の極性が変わることを除き、第９の実施例と同様であり、同様の効果が得られる。例えば第８の実施例と比してより一層精度の高い電流を供給することができる。
【０１１９】
次に、本発明の第１１の実施例について説明する。第１１の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図３０は本発明の第１１の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１２０】
第１１の実施例における１ビットＤ／Ｉ変換部２３１ｊにおいては、ＳＷ２の両端が、それぞれ、スイッチＳＷ１とＴＦＴ１の接点とＴＦＴＴ１のゲートに接続されるのではなく、基準電流Ｉ＊が供給される信号線とＴＦＴＴ１のゲートに接続されている。
【０１２１】
第１１の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。また第１の実施例に対する第２乃至第１０の実施例のような変更を行うことができる。
【０１２２】
次に、本発明の第１２の実施例について説明する。第１２の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図３１は本発明の第１２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１２３】
第１２の実施例における１ビットＤ／Ｉ変換部２３１ｋにおいては、ＴＦＴＴ１とＧＮＤ線の間にＴＦＴＴ１５が追加され、ＴＦＴ１５のゲートには適当な電圧ＶＳ１が印加されている。
【０１２４】
第１２の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。また実施例は、追加されたＴＦＴＴ１５とＴＦＴＴ１がカスコード接続されているため、ＴＦＴ１の飽和領域におけるドレイン電流のドレイン電圧依存性が平坦化され、出力電流Ｉｏｕｔの精度を高めることが可能となる。されに本実施例は、第１の実施例に対する第２乃至第１０の実施例のような変更を行うことができる。
【０１２５】
次に、本発明の第１３の実施例について説明する。第１１の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきが小さい場合に使用することができる。図１９は本発明の第１３の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１２６】
第１３の実施例には、Ｄ／Ｉ変換部２１０ｃが設けられており、このＤ／Ｉ変換部２１０ｃに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｃ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック信号ＩＣＬの反転信号ＩＣＬＢが入力される。また、１出力Ｄ／Ｉ変換部２３０ｃには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ２、ＩＧ２、ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０と、このＦ／Ｆ２９０から出力された信号ＭＳＷが入力される３個の１出力Ｄ／Ｉ変換部２３０ｃとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｃが構成されている。
【０１２７】
なお、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応し、基準電流ＩＧ２の電流値ｉｇ２は発光色が緑の４階調目に対応し、基準電流ＩＢ２の電流値ｉｂ２は、発光色が青の４階調目に対応している。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０ｃに供給される基準電流は赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、１階調目に対応する電流値をｉｒ０とすると、ｉｒ２＝４×ｉｒ０となる。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０ｃには、夫々基準電流ＩＧ２又はＩＢ２が入力される。従って、本実施例では、入力される基準電流の最小値は、第１の実施例の４倍となる。なお、基準電流を４階調目に対応させた理由は、後述のように、１出力Ｄ／Ｉ変換部２３０ｃに設けられる電流を記憶するＮチャネルＴＦＴＴ２３の電流能力と、４階調目に相当する電流を出力するＮチャネルＴＦＴＴ２２の電流能力とを等しくなるように設計したためである。
【０１２８】
図２０は１出力Ｄ／Ｉ変換部２３０ｃの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｃには、信号ＭＳＷにより制御されその一端に基準電流Ｉ＊が供給されるスイッチＳＷ２３ａが設けられている。スイッチ２３ａの他端には、ＮチャネルＴＦＴＴ２３のドレイン及びゲートが共通接続されている。ＴＦＴＴ２３のソースは接地されている。ＮチャネルＴＦＴＴ２３のドレイン及びゲートに、信号ＭＳＷにより制御されるスイッチＳＷ２３ｂの一端が接続され、他端にＮチャネルＴＦＴＴ２０乃至Ｔ２２のゲート及び容量素子Ｃ２の一端が共通接続されている。ＴＦＴＴ２０乃至Ｔ２２のソース及び容量素子Ｃ２の他端は接地されている。ＴＦＴＴ２０、Ｔ２１、Ｔ２２のドレインには、夫々階調データＤ０、Ｄ１、Ｄ２により制御されるスイッチＳＷ２０、ＳＷ２１、ＳＷ２２が接続されており、これらのスイッチＳＷ２０乃至ＳＷ２２の他端が共通接続されている。この共通接続点から、出力電流Ｉｏｕｔが出力される。なお、ＴＦＴＴ２０、Ｔ２１、Ｔ２２の電流能力比は１：２：４となっている。また、ＴＦＴＴ２２の電流能力とＴＦＴＴ２３の電流能力とは、互いに同じになるように設計する。なお、動作上問題がない場合には、ＴＦＴＴ２０乃至Ｔ２３のソース及び容量素子Ｃ２の一端には接地電位ＧＮＤではなく、接地電位ＧＮＤよりも高い電圧が供給されても良い。例えば容量素子Ｃ２のみが異なる信号線に接続されていてもよい。
【０１２９】
このように構成された第１３の実施例に係る発光表示装置用半導体装置は、第１の実施例と同様に、図４に示すタイミングチャートに基づいて動作する。
【０１３０】
第１３の実施例における電流記憶期間（第２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０ｃは夫々に基準電流源から供給された基準電流（ＩＲ２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１出力Ｄ／Ｉ変換部２３０ｃのスイッチＳＷ２０乃至ＳＷ２２は、オフである。
【０１３１】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃに設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなると、１出力Ｄ／Ｉ変換部２３０ｃの電流記憶用ＴＦＴＴ２３は、そのゲート−ドレイン間がショートされているため、飽和領域で動作する。その後、安定状態になると、ＴＦＴＴ２３のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ２３の電流能力に合わせてそのゲート電圧が設定される。
【０１３２】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃのスイッチＳＷ２３ａ及びＳＷ２３ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃの容量素子Ｃ２によって、ＴＦＴＴ２３が基準電流を流すような電圧が保持される。容量素子Ｃ２の一端は、出力用ＴＦＴＴ２０乃至Ｔ２２のゲートに接続されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、ＴＦＴＴ２３に対する夫々の電流能力比に対応して、夫々１階調目に対応する電流、２階調目に対応する電流、４階調目に対応する電流を流すことができる。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ｃにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内のスイッチＳＷ２３ａ及びＳＷ２３ｂはオンとなり、安定した状態では、ＴＦＴＴ２３のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ２３の電流能力に合わせてゲート電圧が設定される。
【０１３３】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０ｃについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｃに基準電流が記憶される。
【０１３４】
電流駆動期間（第１の動作期間）においては、垂直走査回路３００が１行ずつ制御線を選択していく。
【０１３５】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｃに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて出力される。この結果、表１に示すような階調表現が可能となる。従って、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）で電流能力のばらつきに合わせて基準電流を記憶し、近接領域では電流能力のばらつきが小さいとしているので、大きな領域での電流能力ばらつきに関係なく、電流ばらつきは小さく、高い精度が得られる。
【０１３６】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２３ａ及びＳＷ２３ｂは常にオフのままである。
【０１３７】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【０１３８】
このような第１３の実施例によれば、基準電流が第１の実施例における基準電流の最低値の４倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、より一層精度の高い電流を表示部内の画素に供給することができる。
【０１３９】
なお、第１３の実施例に対して、第２乃至第１２の実施例のように、画素回路が図３８（ｂ）に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、例えばＴＦＴＴ２３の電流能力をＴＦＴＴ２２の電流能力よりも大きくすることで、基準電流の最低値をより大きくすることができる。この場合、電流記憶期間を短縮し、電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間をより長く確保することができるようになり、より一層高い精度の電流を画素に供給することができる。
【０１４０】
次に、本発明の第１４の実施例について説明する。第１４の実施例は、第１３の実施例における１出力Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきがやや小さい場合に使用することができる。図２１は本発明の第１４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１４１】
第１４の実施例における１出力Ｄ／Ｉ変換部２３０ｄにおいては、ＴＦＴＴ２３が設けられておらず、スイッチＳＷ２３ａの一端がＴＦＴＴ２２のドレインに接続されている。また、スイッチＳＷ２３ｂはＴＦＴＴ２２のドレインとソースとの間に接続されている。
【０１４２】
なお、第１３の実施例と同様に、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応し、基準電流ＩＧ２の電流値ｉｇ２は発光色が緑の４階調目に対応し、基準電流ＩＢ２の電流値ｉｂ２は、発光色が青の４階調目に対応している。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０ｄに供給される基準電流は赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、１階調目に対応する電流値をｉｒ０とすると、ｉｒ２＝４×ｉｒ０となる。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０ｃには、夫々基準電流ＩＧ２又はＩＢ２が入力される。従って、本実施例では、入力される基準電流の最小値は、第１の実施例の４倍となる。なお、基準電流を４階調目に対応させた理由は、後述のように、１出力Ｄ／Ｉ変換部２３０ｄの出力用ＴＦＴＴ２０、Ｔ２１の電流能力と電流を記憶・出力するＴＦＴＴ２２の電流能力とを１：２：４になるように設計したためである。
【０１４３】
このように構成された第１４の実施例に係る発光表示装置用半導体装置も、第１の実施例と同様に、図４に示すタイミングチャートに基づいて動作する。
【０１４４】
第１４の実施例における電流記憶期間（第２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０ｄは夫々に基準電流源から供給された基準電流（ＩＲ２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１出力Ｄ／Ｉ変換部２３０ｄのスイッチＳＷ２０乃至ＳＷ２２は、オフである。
【０１４５】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄに設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなると、１出力Ｄ／Ｉ変換部２３０ｄの電流記憶・出力用ＴＦＴＴ２２は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。その後、安定状態になると、ＴＦＴＴ２２のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ２２の電流能力に合わせてそのゲート電圧が設定される。
【０１４６】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄのスイッチＳＷ２３ａ及びＳＷ２３ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄの容量素子Ｃ２によって、ＴＦＴＴ２２が基準電流を流すような電圧が保持される。容量素子Ｃ２の一端は、出力用ＴＦＴＴ２０及びＴ２１のゲートに接続されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、夫々の電流能力比に対応して、１階調目に対応する電流、２階調目に対応する電流、４階調目に対応する電流を流すことができる。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢＤ／Ｉ変換部２２０ｃにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内のスイッチＳＷ２３ａ及びＳＷ２３ｂはオンとなり、安定した状態では、ＴＦＴＴ２２のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ２２の電流能力に合わせてゲート電圧が設定される。
【０１４７】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０ｃについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｄに基準電流が記憶される。
【０１４８】
電流駆動期間（第１の動作期間）においては、垂直走査回路３００が１行ずつ制御線を選択していく。
【０１４９】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｄに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて出力される。この結果、表１に示すような階調表現が可能となる。従って、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）で４階調目に対応する基準電流をＴＦＴＴ２電流能力ばらつきに合わせて記憶し、ＴＦＴＴ２２にて４階調目に対応する電流を出力しているため、４階調目に対応する電流として高い精度の電流を出力できる。更に、ＴＦＴＴ２０及びＴ２１にて出力する電流は、夫々１階調目、２階調目に対応するものであるが、これらの電流値は、４階調目の電流の半分以下であり、電流能力ばらつきによって電流値が変動しても、その影響は、４階調目がばらついた場合と比較すれば小さい。従って、近接領域に電流ばらつきがいくらかある場合でも、精度の高い電流を供給することができる。
【０１５０】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２３ａ及びＳＷ２３ｂは常にオフのままである。
【０１５１】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【０１５２】
このような第１４の実施例によれば、基準電流が第１の実施例における基準電流の最低値の４倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能である。このため、より一層高い精度の電流を画素に供給することができる。
【０１５３】
なお、第１４の実施例に対して、第２乃至第１０の実施例のように、画素回路が図３８（ｂ）に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、ＴＦＴＴ２２のみ電流を記憶・出力するトランジスタとするのではなく、ＴＦＴＴ２１をも電流を記憶・出力するようにし、基準電流を増やすことで、更に近接領域がばらついた場合でも、より高い精度の電流を供給することができるようになる。また、例えば、第１３又は第１４の実施例の発光表示装置用半導体装置において、第１３又は１４の実施例の１出力Ｄ／Ｉ変換回路に第１乃至１２の実施例の１ビットＤ／Ｉ変換回路を１又は複数追加することで、１又は複数ビット分の精度を高めることが可能となる。
【０１５４】
次に、本発明の第１５の実施例について説明する。第１５の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図２２は本発明の第１５の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１５５】
第１５の実施例には、Ｄ／Ｉ変換部２１０ｄが設けられており、このＤ／Ｉ変換部２１０ｄに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｅ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ｃ＿１乃至２９０ｃ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ及び電流セレクタ信号ＩＳＥＬ１が入力される。また、１出力Ｄ／Ｉ変換部２３０ｅには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流ＩＲ０の電流値ｉｒ０は発光色が赤の発光素子の１階調目に対応し、基準電流ＩＲ１の電流値ｉｒ１は発光色が赤の発光素子の２階調目に対応し、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応する。同様に、基準電流ＩＧ０乃至ＩＧ２の電流値は、夫々発光色が緑の１階調目、２階調目、４階調目に対応し、基準電流ＩＢ０乃至ＩＢ２は、夫々発光色が青の１階調目、２階調目、４階調目に対応する。また、１出力Ｄ／Ｉ変換部２３０ｅには、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２が入力される。１個のＦ／Ｆ２９０ｃと、このＦ／Ｆ２９０ｃから出力された信号ＭＳＷＡ及びＭＳＷＢが入力される３個の１出力Ｄ／Ｉ変換部２３０ｅとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｄが構成されている。
【０１５６】
図２３は１出力Ｄ／Ｉ変換部２３０ｅの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｅは、夫々３個の１ビットＤ／Ｉ変換部２３１により構成される出力ブロック２４０ａ及び２４０ｂ並びにデータ作成回路２３２が設けられている。また、夫々電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２により制御され、出力ブロック２４０ａ及び２４０ｂのうち、どちらのブロックから電流を出力するかを選択するスイッチＳＷ３１、ＳＷ３２が設けられている。データ作成回路２３２は、１出力分のデジタル階調データＤ０乃至Ｄ２並びに電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２に基づいて、データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂを生成する。データ信号Ｄ０Ａ乃至Ｄ２Ａは出力ブロック２４０ａに入力され、データ信号Ｄ０Ｂ乃至Ｄ２Ｂは出力ブロック２４０−2に入力される。また、出力ブロック２４０ａには、Ｆ／Ｆ２９０ｃの出力信号ＭＳＷＡが入力され、出力ブロック２４０ｂには、Ｆ／Ｆ２９０ｃの出力信号ＭＳＷＢが入力される。また、出力ブロック２４０ａ及び２４０ｂには、参照するための基準電流Ｉ０乃至Ｉ２が入力される。なお、１ビットＤ／Ｉ変換部２３１は、第１の実施例のものと同様の構成を有しており、発光素子の電流−輝度特性が比例関係を有するので、ｉｒ１＝２×ｉｒ０及びｉｒ２＝４×ｉｒ０の関係が成り立つ。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０に設けられている１ビットＤ／Ｉ変換部２３１であって、階調データＤ０、Ｄ１、Ｄ２が入力されるものには、夫々基準電流ＩＧ０又はＩＢ０、基準電流ＩＧ１又はＩＢ１、基準電流ＩＧ２又はＩＢ２が入力される。
【０１５７】
図２４はデータ作成回路２３２の一例の構成を示す回路図である。データ作成回路２３２には、例えば電流セレクタ信号ＩＳＥＬ１を１入力とするナンドゲートＮＡＮＤ０Ａ乃至ＮＡＮＤ２Ａ、夫々これらの出力を反転するインバータＩＶ０Ａ乃至ＩＶ２Ａ、電流セレクタ信号ＩＳＥＬ２を１入力とするナンドゲートＮＡＮＤ０Ｂ乃至ＮＡＮＤ２Ｂ、夫々これらの出力を反転するインバータＩＶ０Ｂ乃至ＩＶ２Ｂが設けられている。ナンドゲートＮＡＮＤ０Ａ及びＮＡＮＤ０Ｂには、階調データＤ０が更に入力され、ナンドゲートＮＡＮＤ１Ａ及びＮＡＮＤ１Ｂには、階調データＤ１が更に入力され、ナンドゲートＮＡＮＤ２Ａ及びＮＡＮＤ２Ｂには、階調データＤ２が更に入力される。そして、インバータＩＶ０Ａ乃至ＩＶ２Ａ及びＩＶ０Ｂ乃至ＩＶ２Ｂから、夫々データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂが出力される。但し、この構成は一例であり、同様の信号を出力できれば、他の構成をとってもよい。
【０１５８】
次に、上述のように構成された第１５の実施例に係る発光表示装置用半導体装置の動作について説明する。図２５は本発明の第１５の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【０１５９】
表示部４００（図３５参照）を垂直走査し始めてから、次の垂直走査が始まるまでを１フレームとする。本実施例の場合、互いに排他的な電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２の一方がハイレベルになる２種類のフレームが交互に現れる。
【０１６０】
先ず、第１のフレームについて説明する。第１のフレームでは、電流セレクタ信号ＩＳＥＬ１がハイレベル、電流セレクタ信号ＩＳＥＬ２がロウレベルになる。この場合、出力ブロック２４０ａ及び２４０ｂにおいて、デジタル画像データＤＡ０乃至ＤＡ２が入力される第１の出力ブロック２４０ａでは、スイッチＳＷ１がオンし、電流を出力する。一方、デジタル画像データＤＢ０乃至ＤＢ２が入力される第２の出力ブロック２４０ｂでは、スイッチＳＷ２がオフし、電流を記憶する。より詳細には、出力ブロック２４０ｂ内の１ビットＤ／Ｉ変換部２３１が、基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれか１つを記憶する。但し、本フレームにおいて、デジタル階調データＤＢ０乃至ＤＢ２はロウレベルにあり、出力ブロック２４０ｂ内の１ビットＤ／Ｉ変換部２３１のスイッチＳＷ１はオフとなっている。
【０１６１】
次に、出力ブロック２４０ｂの電流を記憶する動作について説明する。
【０１６２】
第１のフレームの開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０ｃ＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０ｃ＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０ｃ＿１の出力信号ＭＳＷＢ＿１がハイレベルになると、この出力信号ＭＳＷＢ＿１が入力される１出力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロック２４０ｂの各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオンとなる。スイッチＳＷ２及びＳＷ３がオンになると、その１ビットＤ／Ｉ変換部２３１内の電流記憶・出力用ＴＦＴＴ１は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてそのゲート電圧が設定される。
【０１６３】
安定状態になった後に、信号ＭＳＷＢ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷＢ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の１出力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロック２４０ｂ内のスイッチＳＷ２及びＳＷ３がオフとなる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の出力ブロック２４０ｂのＴＦＴＴ１のゲート電圧は、容量素子Ｃ１によって基準電流が流れるような電圧に保持される。この結果、ＴＦＴＴ１には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ｄにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の出力ブロック２４０ｂのスイッチＳＷ２及びＳＷ３はオンとなり、安定した状態では、その１ビットＤ／Ｉ変換部２３１のＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてゲート電圧が設定される。
【０１６４】
第１のフレーム期間では、上述のような３出力電流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０ｄ内の第２の出力ブロック２４０ｂについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｅの第２の出力ブロック２４０ｂに基準電流が記憶される。
【０１６５】
次に、第１のフレームにおける第１の出力ブロック２４０ａの動作について説明する。第１のフレームで、垂直走査回路３００が１行ずつ制御線を選択していく。図２５には、第１行目、第２行目の出力である走査パルスＹ＿１、Ｙ＿２を示している。
【０１６６】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｅ内の第１の出力ブロック２４０ａに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じて１ビットＤ／Ｉ変換部２３１内のスイッチＳＷ１のオン／オフが制御され、直前のフレームの電流駆動期間でＴＦＴＴ１に記憶されていた電流が出力され、階調表現が行われる。
【０１６７】
表１に示すように、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、直前のフレームでＴＦＴＴ１の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じＴＦＴＴ１を使用して出力しているため、電流能力ばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【０１６８】
一方、第１のフレームでは、シフトレジスタの出力ＭＳＷＡは、常にロウレベルであり、全ての出力ブロック２４０ａ内のスイッチＳＷ２及びＳＷ３は常にオフのままである。
【０１６９】
次の第２のフレームでは、電流セレクタ信号ＩＳＥＬ１をロウレベル、電流セレクタ信号ＩＳＥＬ２をハイレベルとすることで、第１の出力ブロック２４０ａの動作と、第２の出力ブロック２４０ｂの動作とを入れ替える。この結果、第１の出力ブロック２４０ａは電流を記憶し、第２の出力ブロック２４０ｂは電流を出力する。
【０１７０】
２フレーム毎に以上の動作を繰り返すことにより、本実施例は、高精度な電流を画素回路に供給することができる。更に、本実施例では、１出力に２個の出力ブロックが設けられているので、各フレームにおいて、一方の出力ブロックを電流を出力するために使用し、他方の出力ブロックは電流を記憶するために使用することができ、電流記憶期間を別に設ける必要がない。これにより、１フレーム期間がすべて電流駆動期間となり、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能となる。従って、より一層高い精度の電流を画素に供給することができる。
【０１７１】
なお、第１５の実施例に対して、第２乃至第１４の実施例を適用してもよく、同様な効果を得ることができる。
【０１７２】
また、電流記憶の周期は、１フレーム毎に限定されるものではなく、数フレーム毎となっていてもよい。電流記憶の周期を数フレーム毎にすることにより、電流記憶の期間が長くなるため、より一層高い精度で電流を記憶することができるようになる。但し、記憶時の電流に対応するゲート電圧に、トランジスタのリーク等により求められる精度以下の変動が生じないことが必要とされる。
【０１７３】
次に、本発明の第１６の実施例について説明する。第１６の実施例は、１出力Ｄ／Ｉ変換部の後段にプリチャージ回路を設けたものである。図２６は本発明の第１６の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１７４】
第１６の実施例には、Ｄ／Ｉ変換部２１０ｅが設けられている。Ｄ／Ｉ変換部２１０ｅは、各１出力Ｄ／Ｉ変換部２３０ｅの後段に、夫々プリチャージ回路２５０が設けられている点を除いて、第１６の実施例におけるＤ／Ｉ変換部２１０ｄと同様の構成を有している。プリチャージ回路２５０には、プリチャージ信号ＰＣ入力される。
【０１７５】
プリチャージ回路２５０は、プリチャージ信号により設定される期間に、Ｄ／Ｉ変換部２１０ｄの各出力おいて、１出力Ｄ／Ｉ変換部２３０ｅの出力電流の代わりに、その１出力Ｄ／Ｉ変換部の出力電流により決まる電圧を出力する。図２７はプリチャージ回路２５０の構成例を示す回路図である。プリチャージ回路２５０には、プリチャージ信号ＰＣにより制御されるＮチャネルトランジスタＴ３１乃至Ｔ３３及びＰチャネルトランジスタＴ３４が設けられている。トランジスタＴ３１及びＴ３２の一端には、１出力Ｄ／Ｉ変換部２３０ｅからの出力電流ＩＯＵＴが入力され、トランジスタＴ３１の他端には、擬似負荷回路２５２及びオペアンプ２５１の非反転入力端子が接続されている。擬似附加回路２５２において、トランジスタＴ３３の一端がトランジスタＴ３１に接続され、トランジスタＴ３３の他端にＰチャネルトランジスタＴ３５のゲートが接続されている。トランジスタＴ３５のソースには電圧ＶＥＬが供給され、他端はトランジスタＴ３１に接続されている。オペアンプ２５１の反転入力端子には、オペアンプ２５１自体の出力信号が入力され、トランジスタＴ３２の一端は、オペアンプ２５１の出力端子に接続され、他端はトランジスタＴ３４の他端に接続されている。トランジスタＴ３２及びＴ３４の共通接続点から発光素子の駆動電流が出力される。
【０１７６】
このようなプリチャージ回路２５０においては、トランジスタＴ３４により、１出力Ｄ／Ｉ変換部２３０ｅの出力電流ＩＯＵＴを出力電流Ｉｏｕｔとして直接出力するか、擬似負荷回路２５２に出力するかが決定される。また、トランジスタＴ３２により、オペアンプ２５１の出力をＤ／Ｉ変換部２１０ｅの出力とするかどうかが決定される。更に、オペアンプ２５１は、その出力を反転入力に負帰還しているため、非反転入力に入力される電圧をボルテージフォロワ出力する。また、トランジスタＴ３５は、表示部４００内の画素回路（図３８（ａ））のＴＦＴＴ１０２と同じトランジスタ、又は同等の電流能力を有するトランジスタである。但し、擬似負荷回路２５２としては、トランジスタＴ３５のゲート−ドレイン間を短絡し、トランジスタＴ３３を設けない構成としてもよい。また、トランジスタＴ３１、Ｔ３２及びＴ３４は、スイッチとして作用するため、例えばプリチャージ信号ＰＣの極性によっては、逆の極性のトランジスタとすることもでき、また、プリチャージ信号ＰＣ自体及びその反転信号を入力する構成とすれば、どのような極性のトランジスタを使用することも可能である。
【０１７７】
次に、プリチャージ回路２５０の動作について説明する。図２８はプリチャージ回路２５０の動作を示すタイミングチャートである。
【０１７８】
本実施例においては、１ライン選択期間がプリチャージ信号ＰＣのレベルにより、第１の期間と第２の期間とに分けられる。
【０１７９】
第１の期間では、プリチャージ信号ＰＣがハイレベルとなっており、プリチャージ期間である。走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｅに入力される。１出力Ｄ／Ｉ変換部２３０ｅは、入力されたデジタル階調データＤＡ０乃至ＤＡ２から表１に示す関係に従って電流を出力する。この時、プリチャージ信号ＰＣがハイベルとなっていれば、プリチャージ回路２５０内のトランジスタＴ３４がオフ、トランジスタＴ３１及びＴ３２がオンとなる。よって、プリチャージ回路２５０において、１出力Ｄ／Ｉ変換部２３０ｅの出力電流が擬似負荷回路２５２に流れる。擬似負荷回路２５２には、トランジスタＴ３５が設けられているため、出力電流Ｉｏｕｔが安定して流れた場合、トランジスタＴ３５のゲート電圧は出力電流Ｉｏｕｔが表示部内の画素回路に安定して流れた場合のゲート電圧とほぼ同じ電圧となる。そして、この電圧は、オペアンプ２５２により構成されたボルテージフォロワの入力となり、このプリチャージ期間ではトランジスタＴ３２がオンとなっているため、ボルテージフォロワの出力がＤ／Ｉ変換部２１０ｅの出力となる。よって、本期間において、表示部内の画素回路にトランジスタＴ３５のゲート電圧を印加することができる。
【０１８０】
擬似負荷回路２５２は、画素回路よりも１出力Ｄ／Ｉ変換部２３０ｅの近くにあり、充放電する必要がある配線負荷等が極めて小さいため、１出力Ｄ／Ｉ変換部２３０ｅの一定出力電流をトランジスタＴ３５に安定して流すという動作は、１出力Ｄ／Ｉ変換回路の一定出力電流で表示部内の画素回路を駆動する場合と比較すると、出力電流値が低い場合でも、非常に高速に行うことができる。また、トランジスタＴ３５のゲート電圧を表示部内の画素回路に印加するという動作も、ボルテージフォロワという低インピーダンスの出力にて行われるため、高速に実現できる。
【０１８１】
第２の期間は、プリチャージ信号ＰＣがロウレベルとなっており、電流出力期間である。プリチャージ信号ＰＣがロウレベルとなっている場合、プリチャージ回路２５０内のトランジスタＴ３４がオン、トランジスタＴ３１及びＴ３２がオフとなる。よって、プリチャージ回路２５０において、１出力Ｄ／Ｉ変換部２３０ｅの出力電流がそのまま出力され、表示部内の画素回路が駆動される。この時、第１の期間で、プリチャージ動作を行われているため、表示部内の画素回路には、１出力Ｄ／Ｉ変換部２３０ｅの出力電流が安定して流れた場合に近い電圧が印加されている。従って、第２の期間では、トランジスタＴ３５と表示部内の画素回路にあるトランジスタＴＦＴＴ１０２（図３８（ａ））の間の電流能力ばらつきを補正するという動作、及び表示部内の画素回路に出力電流Ｉｏｕｔを安定して流して駆動するという動作が行われる。この結果、第２の期間において配線負荷等を充放電する量は小さくて済む。従って、第２の期間は、プリチャージ動作を行わない場合に比べ、期間を短縮することができる。また、プリチャージ動作によって安定な電圧を出力した後、電流駆動を行うために１ライン選択期間の前の状態に影響されることなく動作が可能である。
【０１８２】
その後、走査パルスＹ＿１がロウレベル、走査パルスＹ＿２がハイレベルになり、第２行目の制御線が選択され、同じ動作が繰り返される。以上の動作によって、表示部内の画素回路をより一層高い精度の電流により高速に駆動できる。
【０１８３】
なお、第１６の実施例の１出力Ｄ／Ｉ変換部として第１乃至第１５の実施例を適用してもよく、また、電流を供給する回路・半導体装置が、本発明に含まれていないような場合に適用しても、同様の効果を得ることができる。
【０１８４】
次に、第１７の実施例について説明する。第１７の実施例は、第１６の実施例におけるプリチャージ回路の構成を変更したものである。図２９は本発明の第１７の実施例におけるプリチャージ回路の構成を示すブロック図である。
【０１８５】
第１７の実施例におけるプリチャージ回路２５０ａには、プリチャージ信号ＰＣが入力されるＮチャネルトランジスタＴ３６並びにＰチャネルトランジスタＴ３７及びＴ３８が、プリチャージ回路２５０の構成要素に加えて設けられている。トランジスタＴ３８は、オペアンプ２５１の出力端子と反転入力端子との間に接続されている。また、オペアンプ２５１の出力端子には容量素子Ｃ３が入力され、その他端と反転入力端子との間にトランジスタＴ３６が接続され、非反転入力端子との間にトランジスタＴ３７が接続されている。
【０１８６】
このように構成されたプリチャージ回路２５０ａは、よく知られたオペアンプ２５１のオフセット電圧をキャンセルする回路を備え、電流駆動期間にオフセットキャンセル動作を行うことにより、オペアンプ２５１のオフセット電圧の影響を受けず、プリチャージ動作を行うことができる。他の動作は、第１６の実施例におけるプリチャージ回路２５０の動作と同様である。
【０１８７】
次に、本発明の第１８の実施例を図３２に示す。第１８の実施例は、入力されるデジタルデータ信号を保持するデータレジスタ２０３と、その保持するタイミングと同期した走査信号を出力するデータシフトレジスタ２０２と、ラッチ信号に同期して全データレジスタの信号を保持し、Ｄ／Ｉ変換部２１０に出力するデータラッチ２０４と、デジタルデータ信号に従って電流を出力するＤ／Ｉ変換部２１０とを備える水平駆動回路２００である。Ｄ／Ｉ変換部２１０は、プリチャージ回路を含んでも良い。さらに、Ｄ／Ｉ変換部２１０は、本発明の第１乃至第１７のいずれかの実施例のＤ／Ｉ変換部で構成されて良い。
【０１８８】
次に、本発明の第１９の実施例を図３３に示す。第１９の実施例は、第１８の実施例のＤ／Ｉ変換部２１０の出力が、セレクタ回路２１１によって、順次複数の表示部４００のデータ線に接続できるようにしたことで、回路規模を増やすことなく駆動できるデータ線、画素回路を増やすことができる。
【０１８９】
次に、本発明の第２０の実施例を図３４に示す。第２０の実施例は、第１８の実施例に基準電流を作成する基準電流源２１２を水平駆動回路２００に内蔵したものである。
【０１９０】
本発明の第１乃至２０の実施例では、トランジスタをＴＦＴで説明しているが、より一般的なトランジスタで構成されて良く、１つの表示部に対し、複数の水平駆動回路２００を使用しても良い。また、全てのトランジスタをＴＦＴで作成することで、表示部４００、水平駆動回路２００及び垂直走査回路３００を同じ基板上に形成してもよい。この場合、本発明の実施例におけるプリチャージ回路の負荷（回路）を表示部４００の負荷と同じ構成の負荷（回路）を作成することで、より高精度なプリチャージが実現できる。
【０１９１】
また、本発明の第１乃至２０の実施例では、カラー（Ｒ、Ｇ、Ｂ）で電流−輝度特性が比例関係である発光素子を備えた発光表示装置を、夫々０階調〜７階調表示の３ビットデジタル階調データが入力する４０９６色表示で駆動する実施例について説明しているが、単色の場合、又はより多ビットの場合にも、同様な構成をそのまま拡張することができる。また、トランジスタを全てＴＦＴとしているが、より一般のトランジスタでも、本発明は同様な構成により実現できる。さらに、アクティブマトリックス方式の画素回路として、図３８（ａ）を仮定しているが、他の電流駆動方式の画素回路にも、また、単純マトリックス方式の画素に対しても、本発明は、同様な構成によって実現できる。
【０１９２】
以上のような実施例は、発光表示素子を備える発光表示装置において説明しているが、より一般的な電流負荷素子を備える電流負荷デバイスに対しても適用される。
【符号の説明】
【０１９３】
２１０、２１０ａ〜２１０ｄ：Ｄ／Ｉ変換部
２２０、２２０ａ〜２２０ｃ：ＲＧＢ Ｄ／Ｉ変換部
２３０、２３０ａ〜２３０ｃ：１出力Ｄ／Ｉ変換部（１出力Ｄ／Ｉ変換回路）
２３１、２３１ａ〜２３１ｉ：１ビットＤ／Ｉ変換部（１ビットＤ／Ｉ変換回路）
２５０、２５０ａ：プリチャージ回路
【技術分野】
【０００１】
本発明は、電流負荷素子を含んだセルを複数備える電流負荷デバイスを駆動するための電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関し、特に電流負荷素子が供給される電流値により階調表示を行う電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関する。
【背景技術】
【０００２】
供給される電流により動作が決定される電流負荷素子含んだセルをマトリックス状に複数備える電流負荷デバイスが開発されている。その応用は、例えば、電流負荷素子が発光素子である発光表示装置であり、また、発光素子として有機ＥＬ素子が用いられている有機ＥＬ表示装置である。
【０００３】
以下、電流負荷デバイスとして、発光表示装置を例にとって説明する。図３５はマトリックス型発光表示装置の構成を示す。
【０００４】
表示装置は、水平駆動回路２００、垂直走査（駆動）回路３００及び表示部４００から構成される。階調表示は、表示部４００の１画素表示部１００内にある発光素子に流れる電流を調節することで実現される。多種の電流により輝度が決定される発光素子では、電流と輝度とは比例関係にある。また、１画素表示部１００の構成と水平駆動回路２００及び垂直走査回路３００から印加される電流又は電圧との組み合わせによって、発光表示装置の駆動方法は単純マトリックス駆動とアクティブマトリックス駆動とに分類される。
【０００５】
図３６は単純マトリックス駆動の場合の１画素表示部の構成を示す回路図である。単純マトリックス駆動の場合の１画素表示部１０１では、制御線１１０と信号線１２０との各交点において、発光素子１３０が制御線１１０と信号線１２０との間に接続されている。図３５に示すように、制御線１１０は垂直走査回路３００により駆動され、信号線１２０は水平駆動回路２００により駆動される。
【０００６】
そして、垂直走査回路３００により制御線１１０が１本毎に順次選択され、第Ｋ番目の制御線１１０を走査している期間に、水平駆動回路２００から第Ｌ番目の信号線１２０に電流又は電圧が出力されると、第Ｋ行第Ｌ列目の発光素子に流れる電流が決定され、その発光素子がその電流に対応する強度で発光する。その後、第（Ｋ＋１）番目の走査が開始されると、第Ｋ行目の発光素子の発光は終了する。
【０００７】
図３７はアクティブマトリックス駆動の場合の１画素表示部の構成を示す回路図である。アクティブマトリックス駆動の場合の１画素表示部１０２では、制御線１１０と信号線１２０との各交点において、制御線１１０の電位により制御されるスイッチＳＷ１００が信号線１１０に接続され、スイッチＳＷ１００の他端にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）Ｔ１００のゲート及び容量素子Ｃ１００の一端が接続されている。ＴＦＴＴ１００のソース及び容量素子Ｃ１００の他端は接地され、ＴＦＴＴ１００のドレインと電位がＶＥＬの信号線との間に発光素子１３０が接続されている。
【０００８】
そして、垂直走査回路３００により制御線１１０が１本毎に順次選択され、第Ｋ番目の制御線１１０が選択されると、１画素表示部１０２内のスイッチＳＷ１００がオンとなる。このときに水平駆動回路２００の第Ｌ番目の出力電圧がＴＦＴＴ１００のゲート電圧となり、ＴＦＴＴ１００が飽和領域で動作するようなゲート電圧が印加されると、ＴＦＴＴ１００のインピーダンスが決定される。この結果、発光素子１３０に流れる電流が決定され、発光素子１３０がその電流に対応する強度で発光する。
【０００９】
アクティブマトリックス駆動の場合には、１画素表示部は他の構成をとることもある。図３８（ａ）及び図３８（ｂ）はアクティブマトリックス駆動の場合の１画素表示部の他の構成を示す回路図である。図３８（ａ）に示すように、他の構成の１画素表示部１０３では、制御線１１０の電位により制御されるスイッチＳＷ１０２が信号線１１０に接続され、スイッチＳＷ１０２の他端にＰチャネルＴＦＴＴ１０２のゲート及びドレインが接続されている。このゲート及びドレインには、制御線１１０の電位により制御されるスイッチＳＷ１０１が接続され、その他端にＰチャネルＴＦＴＴ１０１のゲート及び容量素子Ｃ１００の一端が接続されている。ＴＦＴＴ１０１及びＴ１０２のソース及び容量素子Ｃ１００の他端には、定電位ＶＥＬが供給される。ＴＦＴＴ１０１のドレインと接地電位ＧＮＤとの間に発光素子１３０が接続されている。
【００１０】
そして、垂直走査回路３００により第Ｋ番目の制御線１１０が選択され、スイッチＳＷ１０１及びＳＷ１０２がオンとなると、水平駆動回路２００の第Ｌ番目の出力電流を信号線１２０から流すように、ＴＦＴＴ１０２のゲート電圧が決まる。ＴＦＴＴ１０２及びＴＦＴＴ１０１はカレントミラー構成を採っているため、ＴＦＴＴ１０２及びＴＦＴＴ１０１の電流能力が互いに等しい場合には、ＴＦＴＴ１０１を通して、発光素子１３０に水平駆動回路２００の出力電流値と同じ電流が流れ、発光素子１３０がその電流値に応じた強度で発光する。
【００１１】
図３８（ｂ）に示すように、ＰチャネルＴＦＴＴ１０１及びＴ１０２の代わりにＮチャネルＴＦＴＴ１０３及びＴ１０４を使用した場合にも、同様の動作が行われる。
【００１２】
単純マトリックス駆動とアクティブマトリックス駆動とを比べると、アクティブマトリックス駆動の場合には、次の行が選択された後でも電圧が容量素子に蓄積されているため、電流を流し続けることができる。従って、瞬間的に発光するのみの単純マトリックス駆動の場合に比べ、発光素子に流す電流は小さくなる。
【００１３】
このように、電流又は電圧の絶対値が異なったとしても、単純マトリックス駆動及びアクティブマトリックス駆動の駆動方法の種類に関わらず、階調表示を行う場合には、水平駆動回路２００はデジタル階調データを電流又は電圧に変換する機能を有する。しかし、電圧出力であると、画素回路（１画素表示部）内にトランジスタのしきい値のばらつき並びに発光素子の電圧−電流特性及び電流−輝度特性のばらつきが存在するため、同じ電圧を印加しても輝度がばらつく可能性が高い。一方、電流出力の場合には、発光素子の電流−輝度特性のばらつきのみの影響を受けるので、輝度のばらつきは小さく、精度の高い表示が可能となる。
【００１４】
図３９は表示部４００に電流を出力するための水平駆動回路２００の構成の一例を示すブロック図である。この構成では、デジタル階調データをデータロジック部２０１にて出力数分に展開した後、それらのデジタル階調データを、デジタル／電流変換部２１０に入力することで、出力数分の電流出力を得る。
【００１５】
図４０は１出力分のデジタル／電流変換部の第１の従来例を示す回路図である。階調データが３ビット（Ｄ０乃至Ｄ２）の場合、夫々これらにより制御されるスイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２が電流Ｉｄａｔａを出力する出力端に共通接続されている。スイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２と接地電位ＶＧにある接地線との間に、夫々ゲートに入力電圧ＶＡが供給されるＮチャネルＴＦＴＴ１１０、Ｔ１１１、Ｔ１１２が接続されている。なお、発光素子の電流−輝度特性は比例関係にあるものとする。また、水平駆動回路２００、垂直走査回路３００を共にガラス基板上に形成する場合を想定しており、トランジスタはすべてＴＦＴとなっている。なお、階調データが３ビット以上の場合でも同様に構成される。
【００１６】
また、第１の従来例では、ＴＦＴＴ１１０、Ｔ１１１及びＴ１１２について、各チャネル長（Ｌ）が一定となり、チャネル幅（Ｗ）の比が１：２：４となるように設計されている。ＴＦＴＴ１１０乃至Ｔ１１２においては、ゲート電圧が電圧ＶＡ、ソース電圧が電圧ＶＧといずれも共通になっているので、ＴＦＴＴ１１０乃至ＴＴ１１２が飽和領域で動作している場合には、電流比が１：２：４となる。よって、適当な入力電圧ＶＡを選択すれば、階調データＤ０乃至Ｄ２に基づいてスイッチＳＷ１１０乃至ＳＷ１１２をオン／オフすることで、出力電流Ｉｄａｔａについて、電流比が０〜７となる８階調の電流出力が可能となる。また、電流の絶対値は、入力電圧ＶＡを変更することで調整することができる。
【００１７】
図４１は１出力分のデジタル／電流変換部の第２の従来例を示す回路図である。第２の従来例では、ＮチャネルＴＦＴＴ１１０乃至Ｔ１１２のゲートにデジタル階調データＤ０乃至Ｄ２が入力される。ＴＦＴＴ１１０乃至Ｔ１１２のドレインは出力端に共通接続され、ソースには電源電圧ＶＤが供給される。なお、ＴＦＴＴ１１０乃至Ｔ１１２のチャネル幅の比は、第１の従来例と同様に、１：２：４に設定されている。
【００１８】
このような第２の従来例では、スイッチを設ける代わりに、デジタル階調データ入力のハイレベルを予め適当な電圧に設定しておき、ロウレベルを薄膜トランジスタがオフするレベルとすることで、第１の従来例と同様に、電流比が０〜７となる８階調の電流出力が可能となる。また、電流の絶対値は、デジタル階調データ入力のハイレベルを変更することで調整することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、トランジスタ、特にＴＦＴでは、異なるＴＦＴ間で同じゲート電圧が印加された場合の電流能力のばらつきが大きいため、精度の高い電流出力を出すことが難しいという問題点がある。従来のデジタル／電流変換部では、ほぼ電流負荷デバイス幅全域にてＴＦＴの特性ばらつきがあると、ＴＦＴのサイズが均一で、かつゲート−ソース間電圧が均一であっても、ばらついた部分では電流値が他の領域と異なるために、表示むらが発生してしまう。また、近接領域にあるようなＴＦＴ間でも電流能力がばらつき、そのばらつきが大きくなると、隣接画素との間で表示むらが発生したり、同じ出力に使用されるＴＦＴの特性がばらつくと階調の単調性も満足しなくなったりする。
【００２０】
また、従来のデジタル／電流変換部では、特にアクティブマトリックス駆動において、出力電流値が低い場合に、駆動に時間がかかるという問題点もある。これは、電流駆動によるアクティブマトリックス駆動を採用すると、画素内のＴＦＴに、駆動回路であるデジタル／電流変換部の出力電流と同じ電流が流れた時点で駆動が完了するのであるが、表示部４００内の信号線１１０には、必ず配線負荷、特に寄生容量が存在し、発光素子も容量値を持つため、一定電流である出力電流でそれらの容量負荷を充放電する必要があるためである。つまり、それらの容量をある電圧に充放電してはじめて、画素内のＴＦＴに駆動回路であるデジタル／電流変換回路の出力電流と同じ電流が流れるため、それまでに長い時間がかかる。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、入力されるデジタル画像データに対し、精度の高い出力電流を供給することができ、好ましくは出力電流値が低い場合でも高速で発光表示装置を駆動することができる発光表示装置駆動用半導体装置及びそれを備えた発光表示装置を提供し、更に一般的な電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、複数の電流出力回路と、プリチャージ回路と、を有し、前記プリチャージ回路は、前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記電流出力回路の出力電流により決まる電圧を供給すること、及び前記電流出力回路の出力電流をそのまま供給することが可能であることを特徴とする。
【００２３】
本発明に係る他の電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、１つ又は複数の基準電流値を記憶し、ｎビットデジタルデータに従って電流を出力する複数のｎビットデジタル／電流変換回路と、順々に行われる前記ｎビットデジタル／電流変換回路の前記基準電流の記憶動作と同期する走査信号を出力する電流記憶用シフトレジスタと、ｎビットデジタルデータをｎビットデータセレクタに伝えるｎビットデータラッチと、前記ｎビットデジタル／電流変換回路が前記基準電流を記憶する動作を行うか、電流を出力する動作を行うかにより、前記ｎビットデータラッチからのｎビットデジタルデータをｎビットデジタル／電流変換回路に伝えるか否かを決めるｎビットデータセレクタと、を少なくとも備えることを特徴とする。
【００２４】
そして、本発明を、発光表示装置駆動用半導体装置又は発光表示装置に適用したときの構成は、以下のとおりである。
【００２５】
即ち、本発明に係る第１の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、１ビット分の基準電流値を記憶するｎ個の１ビットデジタル／電流変換回路を備え夫々が１個の前記１ビットデジタル／電流変換回路に記憶される前記発光素子の電流−輝度特性に対応したｎ種の基準電流を入力しｎビットのデジタル画像データに基づいて選択した１又は２以上の１ビットデジタル／電流変換回路に前記基準電流を出力させることにより２ｎ種の電流を出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有し、前記ｎ種の基準電流の電流値は、夫々最も低い電流値に対して順次２倍したものに設定されていることを特徴とする。
【００２６】
なお、前記１ビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの１ビットが伝達されるデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された第１のトランジスタと、前記第１のトランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、前記第１のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第１のスイッチと、前記第１のトランジスタのゲートと前記信号線又は前記第１のトランジスタのドレインとの間に接続され前記制御線を伝達する信号により制御される第２のスイッチと、前記第１のトランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第３のスイッチと、を有してもよく、前記基準電流が流れる信号線と、前記デジタル画像データの１ビットが伝達されるデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された第１のトランジスタと、前記第１のトランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、前記第１のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第１のスイッチと、前記第１のトランジスタのゲートと前記信号線又は前記第１のトランジスタのドレインとの間に接続され前記第２の制御線を伝達する信号により制御される第２のスイッチと、前記第１のトランジスタのドレインと前記信号線との間に接続され前記第１の制御線を伝達する信号により制御される第３のスイッチと、を有してもよい。
【００２７】
又は、前記第１のトランジスタと前記第１の電圧供給線との間に、ゲートがバイアスされた第２のトランジスタを有しても良い。
【００２８】
また、前記第１のスイッチがオフ状態で前記第２及び第３のスイッチがオン状態のときに、前記トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記トランジスタの電流能力に従い決定され、その後前記第２及び第３のスイッチがオフ状態となると、前記容量素子に前記トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流を出力するか否かが前記第１のスイッチの動作により決定されれば、各出力にｎ個の前記１ビットデジタル／電流変換回路があるため、前記ｎビットデジタル画像データに従い、前記発光素子の電流−輝度特性に従う２ｎレベルの電流が出力できる。従って、前記１ビットデジタル／電流変換回路は、前記電流を記憶・出力するトランジスタの電流能力ばらつきに関わらず、高い精度の電流を出力することができる。
【００２９】
更に、前記第３のスイッチは、前記第２のスイッチがオフ状態になった後にオフ状態になれば、前記第３のスイッチとしてのトランジスタのオフ動作によるノイズの影響が小さくなるため、前記１ビットデジタル／電流変換回路は、より高精度に電流を記憶・出力することができる。
【００３０】
前記第１乃至第３のスイッチがトランジスタから構成されていてもよい。
【００３１】
また、前記１ビットデジタル／電流変換回路に、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第２のスイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを設けることにより、前記第２のスイッチとしてのトランジスタがオフする際の電荷の移動を補償できるため、前記１ビットデジタル／電流変換回路は、より高精度に電流を記憶・出力することができる。
【００３２】
本発明においては、電流記憶期間において、各ｎビットデジタル／電流変換回路にあるｎ個の電流を記憶する第１のトランジスタは、ゲート−ドレイン間を短絡して飽和領域で動作しており、ゲートーソース間電圧は、基準電流が安定して流れる電圧となっている。電流記憶期間の終了時に、ゲート−ドレイン間を短絡しているスイッチをオフし、前記ゲート−ソース間電圧を容量に保存する。この時、前記ｎ個の第１のトランジスタは、それぞれの電流能力に従い、基準電流を流すゲート−ソース間電圧を記憶するため、前記ｎ個の第１のトランジスタの電流能力ばらつきに関わらず、基準電流を流すようなゲート−ソース間電圧を保持することで、電流を記憶する。駆動期間において、前記ｎ個の電流を記憶した第１のトランジスタは、画像デジタルデータに従い、前記ｎ個の電流を記憶した第１のトランジスタの夫々のドレインと前記デジタル／電流変換回路の出力との間にあるｎ個のスイッチをオン／オフすることで、記憶した電流を出力するか否かを決める。このように出力された電流は、前記ｎ個の電流を記憶したトランジスタ自身より出力されるため、電流能力ばらつきの影響のない、精度の高いものとなる。以上のような動作により、本発明のｎビットデジタル／電流変換回路は、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。この場合、ｎビットデジタル／電流変換回路を構成するためには、ｎ個の基準電流源が必要となる。
【００３３】
また、前記ゲートがバイアスされた第２のトランジスタを有する際には、前記第１のトランジスタと第２のトランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００３４】
本発明に係る第２の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、１種の基準電流値を記憶しｎビットのデジタル画像データに基づいて前記記憶された基準電流から前記発光素子の電流−輝度特性に対応した２ｎ種の電流を生成して出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【００３５】
なお、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第１の電圧供給線に共通接続されたｎ個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、夫々前記ｎ個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第１の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記制御線を伝達する信号により制御される第２の記憶制御用スイッチと、を有し、前記ｎ個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよく、ｎビットデジタル／電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第１の電圧供給線に共通接続されたｎ個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された容量素子と、夫々前記ｎ個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記第２の制御線を伝達する信号により制御される第１の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記第１の制御線を伝達する信号により制御される第２の記憶制御用スイッチと、を有し、前記ｎ個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよい。
【００３６】
又は、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第１の電圧供給線との間に、夫々、ゲートがバイアスされたバイアストランジスタを有しても良い。
【００３７】
また、前記出力制御用スイッチがオフの状態で前記第１及び第２の記憶制御用スイッチがオン状態のときに、前記電流記憶用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流記憶用トランジスタの電流能力に従い決定され、その後前記第１及び第２の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記ｎ個の電流出力用トランジスタが夫々の電流能力に基づいた総計でｎ種の電流を流すことができる状態となり、前記電流出力用トランジスタが流すことができる電流を出力するか否かが前記ｎビットのデジタル画像データによって決定されてもよい。
【００３８】
更に、前記第２の記憶制御用スイッチは、前記第１の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【００３９】
前記出力制御用スイッチ並びに第１及び第２の記憶制御用スイッチがトランジスタから構成されていてもよい。
【００４０】
また、前記ｎビットデジタル／電流変換回路は、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第１の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記電流記憶用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【００４１】
本発明は、近接領域にあるトランジスタの電流能力ばらつきが小さい場合に用いることができる。前記ｎビットデジタル／電流変換回路にある電流を記憶するトランジスタは、上述の本発明に係わる第１の半導体装置と同様な手段で電流を記憶する。ここで、前記電流を記憶するトランジスタと、前記電流を出力するトランジスタとカレントミラー構成であり、電流能力比が１：２：４：・・・：２ｎ−１であるｎ個の出力用トランジスタのうち、最も電流能力が大きいトランジスタとの電流能力比を、１：１又は２：１のように、電流を記憶するトランジスタを等しく、又は大きくすると、基準電流値が大きくなり、基準電流が流れる配線負荷を充放電する期間が短縮されるため、電流記憶期間を短くできる。この時、前記電流を記憶するトランジスタは、基準電流が流れた状態のゲート−ソース電圧を記憶するため、電流能力のばらつきによらず、高い精度で電流を記憶できる。よって、近接領域にあるトランジスタの電流能力ばらつきが小さい場合、前記出力用トランジスタのドレインと前記ｎビットデジタル／電流変換回路の出力との間にデジタル入力画像データに従ってオン／オフするｎ個のスイッチを手段として備えることで、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。また、この場合、１つの基準電流源でｎビットデジタル／電流変換回路を構成でき、必要な入力を少なくすることができる。
【００４２】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００４３】
本発明に係る第３の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、前記発光素子の電流−輝度特性に対応したｋ種の基準電流を記憶し前記記憶されたｋ種の基準電流から（ｎ−ｋ）種の電流を生成しこれらの電流の組み合わせからｎビットのデジタル画像データに基づいて２ｎ種の電流を出力するｎビットデジタル／電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【００４４】
なお、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れるｋ本の信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続されたｋ個の電流記憶出力用トランジスタと、ゲートが前記ｋ個の電流記憶出力用トランジスタのうちのいずれか１つのゲートに短絡された（ｎ−ｋ）個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された１又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御されるｋ個の第１の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記制御線を伝達する信号により制御されるｋ個の第２の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよく、前記ｎビットデジタル／電流変換回路は、前記基準電流が流れるｋ本の信号線と、夫々に前記デジタル画像データの１ビットが伝達されるｎ本のデータ線と、第１及び第２の制御線と、第１及び第２の電圧供給線と、ソースが前記第１の電圧供給線に接続されたｋ個の電流記憶出力用トランジスタと、ゲートが前記ｋ個の電流記憶出力用トランジスタのうちのいずれか１つのゲートに短絡された（ｎ−ｋ）個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第２の電圧供給線との間に接続された１又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるｎ個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記第２の制御線を伝達する信号により制御されるｋ個の第１の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記第１の制御線を伝達する信号により制御されるｋ個の第２の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次２倍したものに設定されていてもよい。
【００４５】
あるいは、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第１の電圧供給線との間に、それぞれ、ゲートがバイアスされたバイアストランジスタを有しても良い。
【００４６】
また、前記出力制御用スイッチがオフ状態で前記第１及び第２の記憶制御用スイッチがオン状態のときに、前記電流記憶出力用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶出力用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流かつ記憶出力用トランジスタの電流能力に従い決定され、その後前記第１及び第２の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶出力用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記電流出力用トランジスタ及び電流記憶かつ出力用トランジスタが夫々の電流能力に基づいた総計でｎ種の電流を流すことができる状態となり、前記電流出力用トランジスタ及び電流記憶出力用トランジスタが流すことができる電流を出力するか否かが前記ｎビットのデジタル画像データによって決定されてもよい。
【００４７】
更に、前記第２の記憶制御用スイッチは、前記第１の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【００４８】
前記出力制御用スイッチ並びに第１及び第２の記憶制御用スイッチがトランジスタから構成されていてもよい。
【００４９】
また、前記ｎビットデジタル／電流変換回路は、前記第２の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第１の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の１／２でありドレインが前記電流記憶かつ出力用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【００５０】
本発明は、近接領域にあるトランジスタの電流能力ばらつきがやや小さい場合に用いることができる。電流記憶期間において、ｎビットデジタル／電流変換回路手段にある１乃至数個の前記電流記憶かつ出力用トランジスタは、トランジスタと同数の基準電流を、上述と同様な手段で記憶する。従って、前記電流を記憶する１〜数個のトランジスタは、高い精度の電流を出力できる。一方、前記電流を記憶かつ出力するトランジスタとカレントミラー構成である１〜数個の出力用トランジスタは、前記基準電流よりも低い電流を出力するようにすることで、電流能力がばらついた場合でも、全体の中での影響を小さくできる。以上のような構成により、電流比が１：２：４：・・・：２ｎ−１である電流を高い精度で供給でき、前記電流を記憶かつ出力するトランジスタや前記出力用トランジスタのドレインと前記デジタル／電流変換回路の出力との間にデジタル入力画像データに従ってオン／オフするｎ個のスイッチを手段として備えることで、電流比が０、１、２、・・・、２ｎ−１となる精度の高い電流を出力することが可能となる。また、この場合、１乃至数個の基準電流源でデジタル／電流変換回路を構成でき、外部からの入力を少なくすることができる。
【００５１】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【００５２】
本発明は、上述の第１から３のいずれかのデジタル／電流変換回路手段を組み合わせて、ｎビットデジタル／電流変換回路手段を構成することができる。例えば、最も電流値の高いビットには第１の発明の前記１ビットデジタル／電流変換回路を用い、それ以下のビットには第２の発明の（ｎ−１）ビットデジタル／電流変換回路を用いることで、ばらつきの影響の大きい最も電流値が高いビットの精度が高い一方、基準電流が２種類であるｎビットデジタル／電流変換回路を構成できる。
【００５３】
更に、本発明において、前記第１及び第２の電圧供給線が共通の電源線とされていてもよい。
【００５４】
更にまた、前記出力端子の数がａ、前記発光表示装置の画素の発光色がｂ色である場合、基準電流値はｎ×ｂ種必要となるが、この時、電流記憶動作がａ／ｂ回に分けて行われてもよく、１出力に相当するデジタル／電流変換回路が２個の前記ｎビットデジタル／電流変換回路を有することで、任意のフレームにおいて、一方を電流出力用回路とし、他方を電流記憶用回路とし、電流の記憶は各フレーム内で同じ基準電流を用いてａ／ｂ回に分けて行われ、フレーム毎に電流出力と電流記憶との役割が入れ替えられることがより好ましい。１フレームごとに枠割りを入れ替えることにより、発光表示装置を駆動する期間の他に電流を記憶するための期間を必要としない。よって、駆動する期間は、フレーム期間全体と考えることができ、１ラインを駆動する１水平期間を長く取ることができ、画素回路に高精度な電流を駆動することが可能となる。上述の動作は、例えば、前記１出力に相当するデジタル／電流変換回路が前記ｎビットデジタル／電流変換回路を３個以上備えた場合でも、同様である。また、電流出力と電流記憶の役割の入れ替えを行うのは、複数フレーム毎でも良い。
【００５５】
本発明は、前記ｎビットデジタル／電流変換回路のような電流出力回路から出力される電流が入力されることで適当な電圧を出力するプリチャージ回路を有し、前記プリチャージ回路は、前記発光表示装置が単純マトリックス形式ならば前記発光素子と同等な負荷となり、前記発光表示装置がアクティブマトリックス方式ならば画素回路と同等な負荷となる擬似負荷回路と、前記擬似負荷回路に前記電流出力回路からの出力電流が流れた場合の電圧を入力とするボルテージフォロワと、前記電流出力回路の出力と前記擬似負荷回路との間に接続された第１のプリチャージ用スイッチと、前記第１のプリチャージ用スイッチを制御する信号を伝達する第１のプリチャージ用制御線と、前記電流出力回路の出力と前記発光表示装置とを接続する第２のプリチャージ用スイッチと、前記第２のプリチャージ用スイッチを制御し前記第１のプリチャージ用スイッチを制御する信号の反転信号を伝達する第２のプリチャージ用制御線と、前記ボルテージフォロワの出力と前記発光表示装置の間に接続され前記第１のプリチャージ用制御線を伝達する信号により制御される第３のスイッチと、を有することが好ましい。
【００５６】
更に、１水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記電流出力回路の出力電流を供給し、その電圧をボルテージフォロワを介して前記発光表示装置内の前記画素内の発光素子又は前記画素回路に印加し、その後電流駆動動作として前記電流出力回路の出力電流を直接前記発光表示装置内の前記画素内の発光素子又は前記画素回路に供給することにより、前記電流出力回路の出力電流が小さな場合でも、前記発光表示装置内の配線負荷等を充放電のための時間が短縮することができるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路をより安定かつ高速、高精度に駆動することができる。
【００５７】
更にまた、前記プリチャージ回路に、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を設けることにより、前記ボルテージフォロワのオフセット電圧をキャンセルする動作を、前記電流駆動動作時に行うことで、余分な時間が必要ない上に、前記電流を記憶・出力する回路の出力電流を前記擬似負荷回路に供給した場合と実際の前記発光表示装置内の画素（回路）に供給した場合の差が小さくなるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路を、より安定かつ高速、高精度に駆動することができる。
【００５８】
プリチャージ回路を設けることにより、前記擬似の画素（回路）は、前記デジタル／電流変換回路の近くにあるため、その間の配線負荷は小さく、出力される電流が小さい場合でも、前記擬似の画素（回路）は、出力された電流を短い時間で安定に流すようになる。前記擬似の画素（回路）に電流が安定に流れている状態でのゲート電圧をボルテージフォロワに入力し、前記ボルテージフォロワの出力を発光表示装置のデータ線に接続することで、前記電流出力回路の出力電流が、前記表示部内の画素（回路）に安定に流れている状態の電圧に近い電圧が、前記信号線や前記表示部内の画素（回路）に印加される。以上のようなプリチャージ動作は、定電流で前記データ線の負荷を充放電するのに比べ、高速に行うことが可能である。プリチャージ動作により前記データ線と前記表示部内の画素（回路）の電圧が安定した後、前記電流出力回路と前記擬似の画素（回路）を切り離し、前記電流出力回路から直接前記データ線に電流を出力する。この場合、前記電流出力回路の出力である定電流による前記データ線の負荷や前記表示部内の画素（回路）の充放電は、既にプリチャージが行われているため、わずかに行うだけでよく、また、プリチャージ前の前記信号線の負荷や前記表示部内の画素（回路）の電圧などから影響を受けない。更に、駆動時間を短くすることができる。従って、以上のような２段階の駆動動作を行うことで、駆動前の発光表示部内の配線負荷や画素（回路）の負荷の電圧の影響を受けずに、安定、高速かつ高精度に画素（回路）を電流駆動することが可能となる。
【００５９】
本発明に係る発光表示装置駆動用半導体装置は、出力ごとに、基準電流を記憶し、ｎビットデジタルデータに従って２ｎ種の電流を出力する前記ｎビットデジタル／電流変換回路を１つ又は複数備え、かつ、前記ｎビットデジタル／電流変換回路が電流の出力又は記憶動作を行うかにより、ｎビットデータラッチと、前記ｎビットデータラッチからのデータを前記ｎビットデジタル／電流変換回路に伝えるか否かを行うデータセレクタを備え、更に、装置全体として、前記基準電流を記憶する動作と同期した走査信号を出力する電流記憶用シフトレジスタを備える。更にまた、前記発光表示装置駆動用半導体装置は、出力ごとに前記プリチャージ回路を有する。更に、前記発光表示装置駆動用半導体装置は、外部から入力される入力されるｎビットデジタルデータをデータ保持用シフトレジスタの走査信号に同期して保持するｎビットデータレジスタを出力ごとに備え、装置全体として、前記データ保持用シフトレジスタを備える。また、１水平期間において前記ｎビットデジタル／電流回路又は前記プリチャージ回路の出力を、発光表示装置の複数のデータ線にセレクタ信号に従って順々に接続できる出力セレクタ回路をさらに備えることで、前記発光表示装置駆動用半導体装置は、より少ない回路規模で、発光表示装置を駆動することができる。
【００６０】
なお、前記基準電流を生成する回路と共に１つのチップに集積されていてもよい。さらに、トランジスタが薄膜トランジスタで構成されても良い。
【００６１】
本発明に係る発光表示装置は、前記発光素子と同じ基板に形成され前記基準電流を生成する回路と共に１つのチップに集積された上述のいずれかの発光表示装置駆動用半導体装置を有することを特徴とする。
【００６２】
特に、前記発光素子と発光表示装置駆動用半導体装置が同じ基板に形成された場合には、前記プリチャージ回路内の擬似負荷（回路）は、表示装置の画素内の負荷（回路）と同一のサイズ、形状で構成できるため、得られるプリチャージ電圧の精度を高くすることができる。この時、上述のプリチャージ動作と電流出力動作を組み合わせた駆動法は、より安定、高速かつ高精度に駆動することができる。
【００６３】
本発明の発光表示装置駆動用半導体装置及び発光表示装置は、前述の通り、発光素子の代わりに電流負荷素子で構成される、より一般的な、電流負荷素子や電流負荷デバイスを駆動するための半導体装置や電流負荷デバイスにも適用できる。
【発明の効果】
【００６４】
以上詳述したように、本発明によれば、高精度の電流を電流負荷デバイスのセル（回路）に供給することができる。これは、デジタル／電流変換装置内のトランジスタのドレイン−ソース間に基準電流が安定に流れる状態のゲート−ソース間電圧を記憶することにより、トランジスタの電流能力ばらつきに影響を受けることなく、精度の高い電流を記憶することができ、更に電流を記憶したトランジスタにて電流を出力するためである。また、近接領域における電流能力ばらつきに従って、電流を記憶して出力するトランジスタの数を増減することもできる。記憶する電流が少なく、その電流値が大きい場合には、記憶する時間を短縮でき、出力する（駆動する）時間を延ばすことで、電流負荷デバイス内のデータ線や画素の負荷を充放電のための時間が長く確保することができる。従って、より一層高精度の電流負荷デバイスのセル（回路）に供給することができる。また、出力端子毎に電流記憶用のトランジスタ及び電流出力用のトランジスタを設け、それをフレームごとに入れ替えることで、別途に記憶期間を必要としなくなり、出力する（駆動する）時間を延ばすことができる。この結果、更に高精度の電流を電流負荷デバイスのセル（回路）に供給することができる。
【００６５】
また、デジタル／電流変換装置の出力と電流負荷デバイスとの間に、擬似負荷回路を備えたプリチャージ回路を備えることで、出力電流値が低い場合でも、電流かデバイスの画素（回路）を高速に駆動することができる。これは、出力の初期段階には、デジタル／電流変換装置の電流出力により、擬似負荷回路を高速に駆動し、擬似負荷回路から得られる電圧をボルテージフォロワにて電流負荷デバイス内のセル（回路）に供給して、ほぼデジタル／電流変換装置の電流出力が電流負荷デバイス内のセル（回路）に印加された場合の電圧を高速に印加することができ、その後、直接、デジタル／電流変換装置の電流出力にて電流負荷デバイス内のセル（回路）を駆動し、補正するという動作を行うことで、定電流による電流負荷デバイス内の画素や信号線の負荷の充放電量を減らすことができるからである。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２】１出力Ｄ／Ｉ変換部２３０の構成を示すブロック図である。
【図３】１ビットＤ／Ｉ変換部２３１の構成を示すブロック図である。
【図４】本発明の第１の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図６】本発明の第３の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図７】本発明の第４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図８】本発明の第５の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図９】本発明の第６の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１０】本発明の第７の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【図１１】１出力Ｄ／Ｉ変換部２３０ａの構成を示すブロック図である。
【図１２】１ビットＤ／Ｉ変換部２３１ｆの構成を示すブロック図である。
【図１３】本発明の第７の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図１４】本発明の第８の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１５】本発明の第９の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図１６】１出力Ｄ／Ｉ変換部２３０ｂの構成を示すブロック図である。
【図１７】１ビットＤ／Ｉ変換部２３１ｈの構成を示すブロック図である。
【図１８】本発明の第１０の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図１９】本発明の第１３の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２０】１出力Ｄ／Ｉ変換部２３０ｃの構成を示すブロック図である。
【図２１】本発明の第１４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図２２】本発明の第１５の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２３】１出力Ｄ／Ｉ変換部２３０ｅの構成を示すブロック図である。
【図２４】データ作成回路２３２の一例の構成を示す回路図である。
【図２５】本発明の第１５の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図２６】本発明の第１６の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図２７】プリチャージ回路２５０の構成を示す回路図である。
【図２８】プリチャージ回路２５０の動作を示すタイミングチャートである。
【図２９】本発明の第１７の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３０】本発明の第１１の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３１】本発明の第１２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【図３２】本発明の第１８の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３３】本発明の第１９の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３４】本発明の第２０の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図３５】供給される電流により輝度が決定される発光素子が各画素にある発光表示装置の構成を示す図である。
【図３６】単純マトリックス駆動の場合の１画素表示部の構成を示す回路図である。
【図３７】アクティブマトリックス駆動の場合の１画素表示部の構成を示す回路図である。
【図３８】（ａ）及び（ｂ）はアクティブマトリックス駆動の場合の１画素表示部の他の構成を示す回路図である。
【図３９】表示部４００に電流を出力するための水平駆動回路２００の構成の一例を示すブロック図である。
【図４０】１出力分のデジタル／電流変換部の第１の従来例を示す回路図である。
【図４１】１出力分のデジタル／電流変換部の第２の従来例を示す回路図である。
【発明を実施するための形態】
【００６７】
本発明の実施例に係る電流負荷デバイス用半導体装置について、上述と同様に発光表示装置用半導体装置を例にとり、添付の図面を参照して具体的に説明する。なお、以下の説明において、同じ構成要素で順序が設定されている場合は、アンダーバー及び数字を付して示し、個々に注目する場合には、アンダーバー及び数字を付さずに示している。
【００６８】
図１は本発明の第１の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。第１の実施例には、デジタル／電流（Ｄ／Ｉ）変換部２１０が設けられており、このＤ／Ｉ変換部２１０に、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック信号ＩＣＬの反転信号ＩＣＬＢが入力される。また、１出力Ｄ／Ｉ変換部２３０には、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。また、基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流ＩＲ０の電流値ｉｒ０は発光色が赤の発光素子の１階調目に対応し、基準電流ＩＲ１の電流値ｉｒ１は発光色が赤の発光素子の２階調目に対応し、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応する。同様に、基準電流ＩＧ０乃至ＩＧ２の電流値は、夫々発光色が緑の１階調目、２階調目、４階調目に対応し、基準電流ＩＢ０乃至ＩＢ２は、夫々発光色が青の１階調目、２階調目、４階調目に対応する。１個のＦ／Ｆ２９０と、このＦ／Ｆ２９０から出力された信号ＭＳＷが入力される３個の１出力Ｄ／Ｉ変換部２３０とから１個のＲＧＢ Ｄ／Ｉ変換部２２０が構成されている。
【００６９】
図２は１出力Ｄ／Ｉ変換部２３０の構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０は３個の１ビットＤ／Ｉ変換部２３１から構成されている。これらの１ビットＤ／Ｉ変換部２３１には、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷが入力される。なお、基準電流Ｉ０乃至Ｉ２は、基準電流ＩＲ０乃至ＩＲ２の組み合わせ、基準電流ＩＧ０乃至ＩＧ２の組み合わせ、基準電流ＩＢ０乃至ＩＢ２の組み合わせのいずれかに対応する。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０において、デジタル階調データＤ０が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の１階調目の輝度に対応する基準電流ＩＲ０である。また、デジタル階調データＤ１が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の２階調目の輝度に対応する基準電流ＩＲ１であり、デジタル階調データＤ２が入力される１ビットＤ／Ｉ変換部２３１に供給される基準電流は、赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、ｉｒ１＝２×ｉｒ０及びｉｒ２＝４×ｉｒ０の関係が成り立つ。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０に設けられている１ビットＤ／Ｉ変換部２３１であって、階調データＤ０、Ｄ１、Ｄ２が入力されるものには、夫々基準電流ＩＧ０又はＩＢ０、基準電流ＩＧ１又はＩＢ１、基準電流ＩＧ２又はＩＢ２が入力される。
【００７０】
図３は１ビットＤ／Ｉ変換部２３１の構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１には、電流記憶・出力用のトランジスタＮチャネル薄膜トランジスタ（ＴＦＴ）Ｔ１、スイッチＳＷ１乃至ＳＷ３及び容量素子Ｃ１が設けられている。スイッチＳＷ１はＴＦＴＴ１のドレインに接続されており、階調データＤ＊により制御される。スイッチＳＷ１の他端から、出力電流Ｉｏｕｔが出力される。スイッチＳＷ２は、スイッチＳＷ１とＴＦＴＴ１との接点と、容量素子Ｃ１の一端及びＴＦＴＴ１のゲートとの間に接続されており、信号ＭＳＷにより制御される。スイッチＳＷ３の一端は基準電流Ｉ＊が供給される信号線に接続され、その他端はスイッチＳＷ１とＴＦＴＴ１との接点と容量素子Ｃ１の一端との間に接続されており、信号ＭＳＷにより制御される。また、ＴＦＴＴ１のソース及び容量素子Ｃ１の他端は、例えば接地されているが、動作上問題がない場合には、接地電圧ＧＮＤよりも高い電圧が供給されてもよい。なお、階調データＤ＊及び基準電流Ｉ＊は、階調データＤ０及び基準電流Ｉ０、階調データＤ１及び基準電流Ｉ１、階調データＤ２及び基準電流Ｉ２のいずれかに相当する。
【００７１】
次に、上述のように構成された第１の実施例に係る発光表示装置用半導体装置の動作について説明する。図４は本発明の第１の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。図４中のＹ＿１及びＹ＿２は、夫々垂直走査回路３００（図３５参照）の第１行目、第２行目の出力信号を示し、Ｄ０、Ｄ１、Ｄ２は３ビットデジタル画像データ（階調データ）を示し、Ｉｏｕｔは１出力Ｄ／Ｉ変換部２３０の出力信号を示し、ＩＳＴはｎ個のフリップフロップ２９０から構成されるシフトレジスタのスタート信号を示し、ＩＣＬはシフトレジスタのクロック信号を示し、ＭＳＷ＿１、ＭＳＷ＿２は、夫々シフトレジスタの第１段目、第２段目の出力信号を示す。
【００７２】
表示部４００（図３５参照）を垂直走査し始めてから、次の垂直走査が始まるまでを１フレームとする。１フレームは、電流駆動期間（第１の動作期間）及び電流記憶期間（第２の動作期間）から構成される。
【００７３】
先ず、電流記憶期間（第２の動作期間）について説明する。電流記憶期間において、各１ビットＤ／Ｉ変換部２３１は夫々に基準電流源から供給された基準電流を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１ビットＤ／Ｉ変換部２３１のスイッチＳＷ１は、オフである。
【００７４】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、この出力信号ＭＳＷ＿１が入力される１出力Ｄ／Ｉ変換部２３０に設けられた各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオンとなる。スイッチＳＷ２及びＳＷ３がオンになると、その１ビットＤ／Ｉ変換部２３１内の電流記憶・出力用ＴＦＴＴ１は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてそのゲート電圧が設定される。
【００７５】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０内の各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０内のＴＦＴＴ１のゲート電圧は、容量素子Ｃ１によって基準電流が流れるような電圧に保持される。この結果、ＴＦＴＴ１には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０における３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０内の各スイッチＳＷ２及びＳＷ３はオンとなり、安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてゲート電圧が設定される。
【００７６】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０について繰り返され、全ての１出力Ｄ／Ｉ変換部２３０に基準電流が記憶される。
【００７７】
次に、電流駆動期間（第１の動作期間）について説明する。電流駆動期間において、垂直走査回路３００が１行ずつ制御線（走査線）を選択していく。図４には、第１行目、第２行目の出力である走査パルスＹ＿１及びＹ＿２を示している。
【００７８】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０に入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じて１ビットＤ／Ｉ変換部２３１内のスイッチＳＷ１のオン／オフが制御され、直前のフレームの電流駆動期間でＴＦＴＴ１に記憶されていた電流が出力される。下記表１に入力デジタル階調データＤ０乃至Ｄ２と階調（出力電流値）との関係を示す。
【００７９】
【表１】
【００８０】
表１に示すように、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）でＴＦＴＴ１の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じＴＦＴＴ１を使用して電流が出力されているため、電流能力のばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【００８１】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２及びＳＷ３は常にオフのままである。
【００８２】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【００８３】
このような第１の実施例によれば、図３８（ａ）に示すようなＰチャネルＴＦＴを有する発光表示装置に対し、高速かつ高い精度で電流を供給することができる。
【００８４】
次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図５は本発明の第２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００８５】
第２の実施例における１ビットＤ／Ｉ変換部２３１ａには、第１の実施例におけるＮチャネルＴＦＴＴ１に代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。電圧ＶＤは、電圧ＶＥＬと同程度か、又は低い電圧で、動作に問題がないレベルとする。
【００８６】
第１の実施例は、図３８（ａ）に示すような画素回路の電流を流すトランジスタがＰチャネルＴＦＴである場合に適用可能なものであるが、第２の実施例は、図３８（ｂ）に示すようなＮチャネルＴＦＴに適用可能である。つまり、画素回路内のＴＦＴがＰチャネルＴＦＴである場合には、そのソース電圧は電圧ＶＥＬであるが、ＮチャネルＴＦＴとした場合には、そのソース電圧を接地レベルＧＮＤにする必要があり、本実施例はこれに対応することができる。
【００８７】
なお、第２の実施例の動作は、出力電流の極性が変わることを除き、第１の実施例と同様であり、同様の効果が得られる。
【００８８】
次に、本発明の第３の実施例について説明する。第３の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図６は本発明の第３の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００８９】
第３の実施例における１ビットＤ／Ｉ変換部２３１ｂにおいては、容量素子Ｃ１の一端に接地電位ＧＮＤではなく、適当な安定電圧ＶＢが供給される。
【００９０】
第３の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。このことは、容量素子Ｃ１に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【００９１】
次に、本発明の第４の実施例について説明する。第４の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図７は本発明の第４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９２】
第４の実施例における１ビットＤ／Ｉ変換部２３１ｃにおいては、第３の実施例と同様に、容量素子Ｃ１の一端に接地電位ＧＮＤではなく、適当な安定電圧ＶＢが供給される。また、第２の実施例と同様に、第１の実施例におけるＮチャネルＴＦＴＴ１に代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【００９３】
このように、第４の実施例は第２の実施例に第３の実施例を適用したようなものであり、第３の実施例と同様に、容量素子Ｃ１に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【００９４】
次に、本発明の第５の実施例について説明する。第５の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図８は本発明の第５の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９５】
第５の実施例における１ビットＤ／Ｉ変換部２３１ｄには、第１の実施例におけるスイッチＳＷ１乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ１１乃至Ｔ１３が設けられている。
【００９６】
このような第５の実施例によっても、図４に示すタイミングチャートに基づいて第１の実施例と同様の動作が行われ、同様の効果が得られる。なお、ＮチャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、Ｆ／Ｆの出力信号を図４に示すものを反転したものとすればよい。
【００９７】
次に、本発明の第６の実施例について説明する。第６の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図９は本発明の第６の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【００９８】
第６の実施例における１ビットＤ／Ｉ変換部２３１ｅには、第２の実施例におけるスイッチＳＷ１乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ１１乃至Ｔ１３が設けられている。
【００９９】
このような第６の実施例によっても、図４に示すタイミングチャートに基づいて第２の実施例と同様の動作が行われ、同様の効果が得られる。なお、ＮチャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、Ｆ／Ｆの出力信号を図４に示すものを反転したものとすればよい。
【０１００】
次に、本発明の第７の実施例について説明する。第７の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図１０は本発明の第７の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１０１】
第７の実施例には、Ｄ／Ｉ変換部２１０ａが設けられており、このＤ／Ｉ変換部２１０ａに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ａ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ａ＿１乃至２９０ａ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３０ａには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０ａと、このＦ／Ｆ２９０ａから出力された信号ＭＳＷ１及びＭＳＷ２が入力される３個の１出力Ｄ／Ｉ変換部２３０ａとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ａが構成されている。
【０１０２】
図１１は１出力Ｄ／Ｉ変換部２３０ａの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ａは３個の１ビットＤ／Ｉ変換部２３１ｆから構成されている。これらの１ビットＤ／Ｉ変換部２３１ｆには、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１及びＭＳＷ２が入力される。
【０１０３】
図１２は１ビットＤ／Ｉ変換部２３１ｆの構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１ｆには、第５の実施例と同様に、電流記憶・出力用のトランジスタＮチャネルＴＦＴＴ１、ＮチャネルトランジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲートには、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ１が入力され、各トランジスタはこれらの信号により制御される。
【０１０４】
次に、上述のように構成された第７の実施例に係る発光表示装置用半導体装置の動作について説明する。図１３は本発明の第７の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【０１０５】
本実施例においては、図１３に示すように、電流記憶期間において、信号ＭＳＷ１は、第１の実施例における信号ＭＳＷと同様に変化する。また、電流記憶タイミング信号ＩＴは、いずれかの信号ＭＳＷ１の立ち上がりに同期して立ち上がり、その信号ＭＳＷ１よりも早いタイミングで立ち下がる。そして、信号ＭＳＷ２は、信号ＭＳＷ１と同じタイミングで立ち上がり、電流記憶タイミング信号ＩＴの立ち下がりに同期して立ち下がる。信号ＭＳＷ２が立ち上がっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ａにおける３出力電流記憶期間とする。
【０１０６】
このような第７の実施例では、１ビットＤ／Ｉ変換部２３１ｆは、３出力電流記憶期間終了時にトランジスタＴ１２のみがオフし、その後トランジスタＴ１３がオフする。従って、ドレイン−ソース間に基準電流を安定に流している状態のＴＦＴＴ１のゲート電圧は、トランジスタＴ１３がオフする際のノイズの影響を受けず、より正確に保持される。このため、本実施例は、第５の実施例と比してより一層精度の高い電流を供給することができる。
【０１０７】
次に、本発明の第８の実施例について説明する。第８の実施例は、第７の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図１４は本発明の第８の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１０８】
第８の実施例における１ビットＤ／Ｉ変換部２３１ｇには、第７の実施例におけるＮチャネルＴＦＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【０１０９】
なお、第８の実施例の動作は、出力電流の極性が変わることを除き、第７の実施例と同様であり、同様の効果が得られる。例えば第６の実施例と比してより一層精度の高い電流を供給することができる。
【０１１０】
次に、本発明の第９の実施例について説明する。第９の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図１５は本発明の第９の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１１１】
第９の実施例には、Ｄ／Ｉ変換部２１０ｂが設けられており、このＤ／Ｉ変換部２１０ｂに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｂ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ｂ＿１乃至２９０ｂ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３０ｂには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０ｂと、このＦ／Ｆ２９０ｂから出力された信号ＭＳＷ１、ＭＳＷ２及びＭＳＷ２Ｂが入力される３個の１出力Ｄ／Ｉ変換部２３０ｂとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｂが構成されている。なお、信号ＭＳＷ２Ｂは信号ＭＳＷ２の反転信号である。
【０１１２】
図１６は１出力Ｄ／Ｉ変換部２３０ｂの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｂは３個の１ビットＤ／Ｉ変換部２３１ｈから構成されている。これらの１ビットＤ／Ｉ変換部２３１ｈには、夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１、ＭＳＷ２及びＭＳＷ２Ｂが入力される。
【０１１３】
図１７は１ビットＤ／Ｉ変換部２３１ｈの構成を示すブロック図である。１ビットＤ／Ｉ変換部２３１ｈには、第７の実施例と同様に、電流記憶・出力用のトランジスタＮチャネルＴＦＴＴ１、ＮチャネルトランジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲートには、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ１が入力され、各トランジスタはこれらの信号により制御される。また、本実施例においては、ＮチャネルトランジスタＴ１２と容量素子Ｃ１の一端との間にＮチャネルトランジスタＴ１４が接続されている。Ｎチャネルトランジスタ１４のソース及びドレインは、互いに短絡されており、そのゲートには信号ＭＳＷ２Ｂが入力される。そして、ＴＦＴＴ１のゲートは、Ｎチャネルトランジスタ１４のドレインと容量素子Ｃ１の一端との接点に接続されている。また、トランジスタＴ１４のトランジスタ長Ｌとトランジスタ幅Ｗとの積は、トランジスタＴ１２のトランジスタ長Ｌとトランジスタ幅Ｗとの積の半分である。
【０１１４】
このように構成された第９の実施例に係る発光表示装置用半導体装置は、第７の実施例と同様に、図１３に示すタイミングチャートに基づいて動作する。但し、信号ＭＳＷ２Ｂの波形は、信号ＭＳＷ２の波形を反転させたものである。
【０１１５】
従って、１ビットＤ／Ｉ変換部２３１ｈは、３出力電流記憶期間終了時にトランジスタＴ１２がオフすると同時にトランジスタＴ１４がオンし、これに遅れてトランジスタＴ１３がオフする。このため、ドレイン−ソース間に基準電流を安定に流している状態のＴＦＴＴ１のゲート電圧は、トランジスタＴ１３がオフする際のノイズの影響を受けず、また、トランジスタＴ１２がオフする際に生じる電荷の移動もトランジスタＴ１４のオンにより吸収され、より一層正確に保持される。このように、本実施例は、第７の実施例と比してより一層精度の高い電流を供給することができる。
【０１１６】
次に、本発明の第１０の実施例について説明する。第１０の実施例は、第９の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ｂ）に示す画素回路に対して適用されるものである。図１８は本発明の第１０の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１１７】
第１０の実施例における１ビットＤ／Ｉ変換部２３１ｉには、第９の実施例におけるＮチャネルＴＦＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられており、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤが供給される。
【０１１８】
なお、第１０の実施例の動作は、出力電流の極性が変わることを除き、第９の実施例と同様であり、同様の効果が得られる。例えば第８の実施例と比してより一層精度の高い電流を供給することができる。
【０１１９】
次に、本発明の第１１の実施例について説明する。第１１の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図３０は本発明の第１１の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１２０】
第１１の実施例における１ビットＤ／Ｉ変換部２３１ｊにおいては、ＳＷ２の両端が、それぞれ、スイッチＳＷ１とＴＦＴ１の接点とＴＦＴＴ１のゲートに接続されるのではなく、基準電流Ｉ＊が供給される信号線とＴＦＴＴ１のゲートに接続されている。
【０１２１】
第１１の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。また第１の実施例に対する第２乃至第１０の実施例のような変更を行うことができる。
【０１２２】
次に、本発明の第１２の実施例について説明する。第１２の実施例は、第１の実施例における１ビットＤ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図３１は本発明の第１２の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１２３】
第１２の実施例における１ビットＤ／Ｉ変換部２３１ｋにおいては、ＴＦＴＴ１とＧＮＤ線の間にＴＦＴＴ１５が追加され、ＴＦＴ１５のゲートには適当な電圧ＶＳ１が印加されている。
【０１２４】
第１２の実施例の動作は、第１の実施例と同様であり、同様の効果が得られる。また実施例は、追加されたＴＦＴＴ１５とＴＦＴＴ１がカスコード接続されているため、ＴＦＴ１の飽和領域におけるドレイン電流のドレイン電圧依存性が平坦化され、出力電流Ｉｏｕｔの精度を高めることが可能となる。されに本実施例は、第１の実施例に対する第２乃至第１０の実施例のような変更を行うことができる。
【０１２５】
次に、本発明の第１３の実施例について説明する。第１１の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきが小さい場合に使用することができる。図１９は本発明の第１３の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１２６】
第１３の実施例には、Ｄ／Ｉ変換部２１０ｃが設けられており、このＤ／Ｉ変換部２１０ｃに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｃ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック信号ＩＣＬの反転信号ＩＣＬＢが入力される。また、１出力Ｄ／Ｉ変換部２３０ｃには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ２、ＩＧ２、ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。１個のＦ／Ｆ２９０と、このＦ／Ｆ２９０から出力された信号ＭＳＷが入力される３個の１出力Ｄ／Ｉ変換部２３０ｃとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｃが構成されている。
【０１２７】
なお、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応し、基準電流ＩＧ２の電流値ｉｇ２は発光色が緑の４階調目に対応し、基準電流ＩＢ２の電流値ｉｂ２は、発光色が青の４階調目に対応している。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０ｃに供給される基準電流は赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、１階調目に対応する電流値をｉｒ０とすると、ｉｒ２＝４×ｉｒ０となる。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０ｃには、夫々基準電流ＩＧ２又はＩＢ２が入力される。従って、本実施例では、入力される基準電流の最小値は、第１の実施例の４倍となる。なお、基準電流を４階調目に対応させた理由は、後述のように、１出力Ｄ／Ｉ変換部２３０ｃに設けられる電流を記憶するＮチャネルＴＦＴＴ２３の電流能力と、４階調目に相当する電流を出力するＮチャネルＴＦＴＴ２２の電流能力とを等しくなるように設計したためである。
【０１２８】
図２０は１出力Ｄ／Ｉ変換部２３０ｃの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｃには、信号ＭＳＷにより制御されその一端に基準電流Ｉ＊が供給されるスイッチＳＷ２３ａが設けられている。スイッチ２３ａの他端には、ＮチャネルＴＦＴＴ２３のドレイン及びゲートが共通接続されている。ＴＦＴＴ２３のソースは接地されている。ＮチャネルＴＦＴＴ２３のドレイン及びゲートに、信号ＭＳＷにより制御されるスイッチＳＷ２３ｂの一端が接続され、他端にＮチャネルＴＦＴＴ２０乃至Ｔ２２のゲート及び容量素子Ｃ２の一端が共通接続されている。ＴＦＴＴ２０乃至Ｔ２２のソース及び容量素子Ｃ２の他端は接地されている。ＴＦＴＴ２０、Ｔ２１、Ｔ２２のドレインには、夫々階調データＤ０、Ｄ１、Ｄ２により制御されるスイッチＳＷ２０、ＳＷ２１、ＳＷ２２が接続されており、これらのスイッチＳＷ２０乃至ＳＷ２２の他端が共通接続されている。この共通接続点から、出力電流Ｉｏｕｔが出力される。なお、ＴＦＴＴ２０、Ｔ２１、Ｔ２２の電流能力比は１：２：４となっている。また、ＴＦＴＴ２２の電流能力とＴＦＴＴ２３の電流能力とは、互いに同じになるように設計する。なお、動作上問題がない場合には、ＴＦＴＴ２０乃至Ｔ２３のソース及び容量素子Ｃ２の一端には接地電位ＧＮＤではなく、接地電位ＧＮＤよりも高い電圧が供給されても良い。例えば容量素子Ｃ２のみが異なる信号線に接続されていてもよい。
【０１２９】
このように構成された第１３の実施例に係る発光表示装置用半導体装置は、第１の実施例と同様に、図４に示すタイミングチャートに基づいて動作する。
【０１３０】
第１３の実施例における電流記憶期間（第２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０ｃは夫々に基準電流源から供給された基準電流（ＩＲ２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１出力Ｄ／Ｉ変換部２３０ｃのスイッチＳＷ２０乃至ＳＷ２２は、オフである。
【０１３１】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃに設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなると、１出力Ｄ／Ｉ変換部２３０ｃの電流記憶用ＴＦＴＴ２３は、そのゲート−ドレイン間がショートされているため、飽和領域で動作する。その後、安定状態になると、ＴＦＴＴ２３のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ２３の電流能力に合わせてそのゲート電圧が設定される。
【０１３２】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃのスイッチＳＷ２３ａ及びＳＷ２３ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃの容量素子Ｃ２によって、ＴＦＴＴ２３が基準電流を流すような電圧が保持される。容量素子Ｃ２の一端は、出力用ＴＦＴＴ２０乃至Ｔ２２のゲートに接続されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、ＴＦＴＴ２３に対する夫々の電流能力比に対応して、夫々１階調目に対応する電流、２階調目に対応する電流、４階調目に対応する電流を流すことができる。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ｃにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内のスイッチＳＷ２３ａ及びＳＷ２３ｂはオンとなり、安定した状態では、ＴＦＴＴ２３のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ２３の電流能力に合わせてゲート電圧が設定される。
【０１３３】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０ｃについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｃに基準電流が記憶される。
【０１３４】
電流駆動期間（第１の動作期間）においては、垂直走査回路３００が１行ずつ制御線を選択していく。
【０１３５】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｃに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて出力される。この結果、表１に示すような階調表現が可能となる。従って、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）で電流能力のばらつきに合わせて基準電流を記憶し、近接領域では電流能力のばらつきが小さいとしているので、大きな領域での電流能力ばらつきに関係なく、電流ばらつきは小さく、高い精度が得られる。
【０１３６】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２３ａ及びＳＷ２３ｂは常にオフのままである。
【０１３７】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【０１３８】
このような第１３の実施例によれば、基準電流が第１の実施例における基準電流の最低値の４倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、より一層精度の高い電流を表示部内の画素に供給することができる。
【０１３９】
なお、第１３の実施例に対して、第２乃至第１２の実施例のように、画素回路が図３８（ｂ）に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、例えばＴＦＴＴ２３の電流能力をＴＦＴＴ２２の電流能力よりも大きくすることで、基準電流の最低値をより大きくすることができる。この場合、電流記憶期間を短縮し、電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間をより長く確保することができるようになり、より一層高い精度の電流を画素に供給することができる。
【０１４０】
次に、本発明の第１４の実施例について説明する。第１４の実施例は、第１３の実施例における１出力Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３８（ａ）に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきがやや小さい場合に使用することができる。図２１は本発明の第１４の実施例における１ビットＤ／Ｉ変換部の構成を示すブロック図である。
【０１４１】
第１４の実施例における１出力Ｄ／Ｉ変換部２３０ｄにおいては、ＴＦＴＴ２３が設けられておらず、スイッチＳＷ２３ａの一端がＴＦＴＴ２２のドレインに接続されている。また、スイッチＳＷ２３ｂはＴＦＴＴ２２のドレインとソースとの間に接続されている。
【０１４２】
なお、第１３の実施例と同様に、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応し、基準電流ＩＧ２の電流値ｉｇ２は発光色が緑の４階調目に対応し、基準電流ＩＢ２の電流値ｉｂ２は、発光色が青の４階調目に対応している。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部２３０ｄに供給される基準電流は赤表示用の発光素子の４階調目の輝度に対応する基準電流ＩＲ２である。但し、発光素子の電流−輝度特性が比例関係を有するので、１階調目に対応する電流値をｉｒ０とすると、ｉｒ２＝４×ｉｒ０となる。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０ｃには、夫々基準電流ＩＧ２又はＩＢ２が入力される。従って、本実施例では、入力される基準電流の最小値は、第１の実施例の４倍となる。なお、基準電流を４階調目に対応させた理由は、後述のように、１出力Ｄ／Ｉ変換部２３０ｄの出力用ＴＦＴＴ２０、Ｔ２１の電流能力と電流を記憶・出力するＴＦＴＴ２２の電流能力とを１：２：４になるように設計したためである。
【０１４３】
このように構成された第１４の実施例に係る発光表示装置用半導体装置も、第１の実施例と同様に、図４に示すタイミングチャートに基づいて動作する。
【０１４４】
第１４の実施例における電流記憶期間（第２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０ｄは夫々に基準電流源から供給された基準電流（ＩＲ２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、１出力Ｄ／Ｉ変換部２３０ｄのスイッチＳＷ２０乃至ＳＷ２２は、オフである。
【０１４５】
電流記憶期間の開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルになると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄに設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオンとなると、１出力Ｄ／Ｉ変換部２３０ｄの電流記憶・出力用ＴＦＴＴ２２は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。その後、安定状態になると、ＴＦＴＴ２２のドレイン−ソース間に基準電流源からの基準電流が流れるように、ＴＦＴＴ２２の電流能力に合わせてそのゲート電圧が設定される。
【０１４６】
安定状態になった後に、信号ＭＳＷ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄのスイッチＳＷ２３ａ及びＳＷ２３ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄの容量素子Ｃ２によって、ＴＦＴＴ２２が基準電流を流すような電圧が保持される。容量素子Ｃ２の一端は、出力用ＴＦＴＴ２０及びＴ２１のゲートに接続されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、夫々の電流能力比に対応して、１階調目に対応する電流、２階調目に対応する電流、４階調目に対応する電流を流すことができる。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢＤ／Ｉ変換部２２０ｃにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｃ内のスイッチＳＷ２３ａ及びＳＷ２３ｂはオンとなり、安定した状態では、ＴＦＴＴ２２のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ２２の電流能力に合わせてゲート電圧が設定される。
【０１４７】
電流記憶期間では、上述のような３出力電流記憶期間が、全てのＲＧＢ Ｄ／Ｉ変換部２２０ｃについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｄに基準電流が記憶される。
【０１４８】
電流駆動期間（第１の動作期間）においては、垂直走査回路３００が１行ずつ制御線を選択していく。
【０１４９】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｄに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて出力される。この結果、表１に示すような階調表現が可能となる。従って、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間（第２の動作期間）で４階調目に対応する基準電流をＴＦＴＴ２電流能力ばらつきに合わせて記憶し、ＴＦＴＴ２２にて４階調目に対応する電流を出力しているため、４階調目に対応する電流として高い精度の電流を出力できる。更に、ＴＦＴＴ２０及びＴ２１にて出力する電流は、夫々１階調目、２階調目に対応するものであるが、これらの電流値は、４階調目の電流の半分以下であり、電流能力ばらつきによって電流値が変動しても、その影響は、４階調目がばらついた場合と比較すれば小さい。従って、近接領域に電流ばらつきがいくらかある場合でも、精度の高い電流を供給することができる。
【０１５０】
一方、電流駆動期間（第１の動作期間）では、シフトレジスタは動作せず、全てのスイッチＳＷ２３ａ及びＳＷ２３ｂは常にオフのままである。
【０１５１】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部４００において階調データＤ０乃至Ｄ２に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【０１５２】
このような第１４の実施例によれば、基準電流が第１の実施例における基準電流の最低値の４倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能である。このため、より一層高い精度の電流を画素に供給することができる。
【０１５３】
なお、第１４の実施例に対して、第２乃至第１０の実施例のように、画素回路が図３８（ｂ）に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、ＴＦＴＴ２２のみ電流を記憶・出力するトランジスタとするのではなく、ＴＦＴＴ２１をも電流を記憶・出力するようにし、基準電流を増やすことで、更に近接領域がばらついた場合でも、より高い精度の電流を供給することができるようになる。また、例えば、第１３又は第１４の実施例の発光表示装置用半導体装置において、第１３又は１４の実施例の１出力Ｄ／Ｉ変換回路に第１乃至１２の実施例の１ビットＤ／Ｉ変換回路を１又は複数追加することで、１又は複数ビット分の精度を高めることが可能となる。
【０１５４】
次に、本発明の第１５の実施例について説明する。第１５の実施例は、例えば図３８（ａ）に示す画素回路に対して適用されるものである。図２２は本発明の第１５の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１５５】
第１５の実施例には、Ｄ／Ｉ変換部２１０ｄが設けられており、このＤ／Ｉ変換部２１０ｄに、発光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部２３０ｅ、及び３出力毎に設けられたｎ個のフリップフロップ（Ｆ／Ｆ）２９０ｃ＿１乃至２９０ｃ＿ｎから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信号ＩＣＬの反転信号ＩＣＬＢ及び電流セレクタ信号ＩＳＥＬ１が入力される。また、１出力Ｄ／Ｉ変換部２３０ｅには、各出力のデジタル画像データＤ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれに割り当てられた発光色に応じて入力される。基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流ＩＲ０の電流値ｉｒ０は発光色が赤の発光素子の１階調目に対応し、基準電流ＩＲ１の電流値ｉｒ１は発光色が赤の発光素子の２階調目に対応し、基準電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対応する。同様に、基準電流ＩＧ０乃至ＩＧ２の電流値は、夫々発光色が緑の１階調目、２階調目、４階調目に対応し、基準電流ＩＢ０乃至ＩＢ２は、夫々発光色が青の１階調目、２階調目、４階調目に対応する。また、１出力Ｄ／Ｉ変換部２３０ｅには、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２が入力される。１個のＦ／Ｆ２９０ｃと、このＦ／Ｆ２９０ｃから出力された信号ＭＳＷＡ及びＭＳＷＢが入力される３個の１出力Ｄ／Ｉ変換部２３０ｅとから１個のＲＧＢ Ｄ／Ｉ変換部２２０ｄが構成されている。
【０１５６】
図２３は１出力Ｄ／Ｉ変換部２３０ｅの構成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０ｅは、夫々３個の１ビットＤ／Ｉ変換部２３１により構成される出力ブロック２４０ａ及び２４０ｂ並びにデータ作成回路２３２が設けられている。また、夫々電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２により制御され、出力ブロック２４０ａ及び２４０ｂのうち、どちらのブロックから電流を出力するかを選択するスイッチＳＷ３１、ＳＷ３２が設けられている。データ作成回路２３２は、１出力分のデジタル階調データＤ０乃至Ｄ２並びに電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２に基づいて、データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂを生成する。データ信号Ｄ０Ａ乃至Ｄ２Ａは出力ブロック２４０ａに入力され、データ信号Ｄ０Ｂ乃至Ｄ２Ｂは出力ブロック２４０−2に入力される。また、出力ブロック２４０ａには、Ｆ／Ｆ２９０ｃの出力信号ＭＳＷＡが入力され、出力ブロック２４０ｂには、Ｆ／Ｆ２９０ｃの出力信号ＭＳＷＢが入力される。また、出力ブロック２４０ａ及び２４０ｂには、参照するための基準電流Ｉ０乃至Ｉ２が入力される。なお、１ビットＤ／Ｉ変換部２３１は、第１の実施例のものと同様の構成を有しており、発光素子の電流−輝度特性が比例関係を有するので、ｉｒ１＝２×ｉｒ０及びｉｒ２＝４×ｉｒ０の関係が成り立つ。同様に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０に設けられている１ビットＤ／Ｉ変換部２３１であって、階調データＤ０、Ｄ１、Ｄ２が入力されるものには、夫々基準電流ＩＧ０又はＩＢ０、基準電流ＩＧ１又はＩＢ１、基準電流ＩＧ２又はＩＢ２が入力される。
【０１５７】
図２４はデータ作成回路２３２の一例の構成を示す回路図である。データ作成回路２３２には、例えば電流セレクタ信号ＩＳＥＬ１を１入力とするナンドゲートＮＡＮＤ０Ａ乃至ＮＡＮＤ２Ａ、夫々これらの出力を反転するインバータＩＶ０Ａ乃至ＩＶ２Ａ、電流セレクタ信号ＩＳＥＬ２を１入力とするナンドゲートＮＡＮＤ０Ｂ乃至ＮＡＮＤ２Ｂ、夫々これらの出力を反転するインバータＩＶ０Ｂ乃至ＩＶ２Ｂが設けられている。ナンドゲートＮＡＮＤ０Ａ及びＮＡＮＤ０Ｂには、階調データＤ０が更に入力され、ナンドゲートＮＡＮＤ１Ａ及びＮＡＮＤ１Ｂには、階調データＤ１が更に入力され、ナンドゲートＮＡＮＤ２Ａ及びＮＡＮＤ２Ｂには、階調データＤ２が更に入力される。そして、インバータＩＶ０Ａ乃至ＩＶ２Ａ及びＩＶ０Ｂ乃至ＩＶ２Ｂから、夫々データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂが出力される。但し、この構成は一例であり、同様の信号を出力できれば、他の構成をとってもよい。
【０１５８】
次に、上述のように構成された第１５の実施例に係る発光表示装置用半導体装置の動作について説明する。図２５は本発明の第１５の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【０１５９】
表示部４００（図３５参照）を垂直走査し始めてから、次の垂直走査が始まるまでを１フレームとする。本実施例の場合、互いに排他的な電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２の一方がハイレベルになる２種類のフレームが交互に現れる。
【０１６０】
先ず、第１のフレームについて説明する。第１のフレームでは、電流セレクタ信号ＩＳＥＬ１がハイレベル、電流セレクタ信号ＩＳＥＬ２がロウレベルになる。この場合、出力ブロック２４０ａ及び２４０ｂにおいて、デジタル画像データＤＡ０乃至ＤＡ２が入力される第１の出力ブロック２４０ａでは、スイッチＳＷ１がオンし、電流を出力する。一方、デジタル画像データＤＢ０乃至ＤＢ２が入力される第２の出力ブロック２４０ｂでは、スイッチＳＷ２がオフし、電流を記憶する。より詳細には、出力ブロック２４０ｂ内の１ビットＤ／Ｉ変換部２３１が、基準電流ＩＲ０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれか１つを記憶する。但し、本フレームにおいて、デジタル階調データＤＢ０乃至ＤＢ２はロウレベルにあり、出力ブロック２４０ｂ内の１ビットＤ／Ｉ変換部２３１のスイッチＳＷ１はオフとなっている。
【０１６１】
次に、出力ブロック２４０ｂの電流を記憶する動作について説明する。
【０１６２】
第１のフレームの開始と共に、スタート信号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０ｃ＿１に入力され、このパルス信号の入力と同時に、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９０ｃ＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構成されるシフトレジスタが動作し始める。第１段目のＦ／Ｆ２９０ｃ＿１の出力信号ＭＳＷＢ＿１がハイレベルになると、この出力信号ＭＳＷＢ＿１が入力される１出力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロック２４０ｂの各１ビットＤ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオンとなる。スイッチＳＷ２及びＳＷ３がオンになると、その１ビットＤ／Ｉ変換部２３１内の電流記憶・出力用ＴＦＴＴ１は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、ＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてそのゲート電圧が設定される。
【０１６３】
安定状態になった後に、信号ＭＳＷＢ＿１がロウレベルになると共に、第２段目のＦ／Ｆの出力信号ＭＳＷＢ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の１出力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロック２４０ｂ内のスイッチＳＷ２及びＳＷ３がオフとなる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の出力ブロック２４０ｂのＴＦＴＴ１のゲート電圧は、容量素子Ｃ１によって基準電流が流れるような電圧に保持される。この結果、ＴＦＴＴ１には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ Ｄ／Ｉ変換部２２０ｄにおける３出力電流記憶期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧＢ Ｄ／Ｉ変換部２２０ｄ内の出力ブロック２４０ｂのスイッチＳＷ２及びＳＷ３はオンとなり、安定した状態では、その１ビットＤ／Ｉ変換部２３１のＴＦＴＴ１のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、ＴＦＴＴ１の電流能力に合わせてゲート電圧が設定される。
【０１６４】
第１のフレーム期間では、上述のような３出力電流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０ｄ内の第２の出力ブロック２４０ｂについて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｅの第２の出力ブロック２４０ｂに基準電流が記憶される。
【０１６５】
次に、第１のフレームにおける第１の出力ブロック２４０ａの動作について説明する。第１のフレームで、垂直走査回路３００が１行ずつ制御線を選択していく。図２５には、第１行目、第２行目の出力である走査パルスＹ＿１、Ｙ＿２を示している。
【０１６６】
走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｅ内の第１の出力ブロック２４０ａに入力される。デジタル階調データＤ０乃至Ｄ２が入力されると、これらのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応じて１ビットＤ／Ｉ変換部２３１内のスイッチＳＷ１のオン／オフが制御され、直前のフレームの電流駆動期間でＴＦＴＴ１に記憶されていた電流が出力され、階調表現が行われる。
【０１６７】
表１に示すように、出力電流値は、０から７×ｉ０まで、入力されるデジタル階調データによって、調整することができる。また、直前のフレームでＴＦＴＴ１の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じＴＦＴＴ１を使用して出力しているため、電流能力ばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【０１６８】
一方、第１のフレームでは、シフトレジスタの出力ＭＳＷＡは、常にロウレベルであり、全ての出力ブロック２４０ａ内のスイッチＳＷ２及びＳＷ３は常にオフのままである。
【０１６９】
次の第２のフレームでは、電流セレクタ信号ＩＳＥＬ１をロウレベル、電流セレクタ信号ＩＳＥＬ２をハイレベルとすることで、第１の出力ブロック２４０ａの動作と、第２の出力ブロック２４０ｂの動作とを入れ替える。この結果、第１の出力ブロック２４０ａは電流を記憶し、第２の出力ブロック２４０ｂは電流を出力する。
【０１７０】
２フレーム毎に以上の動作を繰り返すことにより、本実施例は、高精度な電流を画素回路に供給することができる。更に、本実施例では、１出力に２個の出力ブロックが設けられているので、各フレームにおいて、一方の出力ブロックを電流を出力するために使用し、他方の出力ブロックは電流を記憶するために使用することができ、電流記憶期間を別に設ける必要がない。これにより、１フレーム期間がすべて電流駆動期間となり、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能となる。従って、より一層高い精度の電流を画素に供給することができる。
【０１７１】
なお、第１５の実施例に対して、第２乃至第１４の実施例を適用してもよく、同様な効果を得ることができる。
【０１７２】
また、電流記憶の周期は、１フレーム毎に限定されるものではなく、数フレーム毎となっていてもよい。電流記憶の周期を数フレーム毎にすることにより、電流記憶の期間が長くなるため、より一層高い精度で電流を記憶することができるようになる。但し、記憶時の電流に対応するゲート電圧に、トランジスタのリーク等により求められる精度以下の変動が生じないことが必要とされる。
【０１７３】
次に、本発明の第１６の実施例について説明する。第１６の実施例は、１出力Ｄ／Ｉ変換部の後段にプリチャージ回路を設けたものである。図２６は本発明の第１６の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【０１７４】
第１６の実施例には、Ｄ／Ｉ変換部２１０ｅが設けられている。Ｄ／Ｉ変換部２１０ｅは、各１出力Ｄ／Ｉ変換部２３０ｅの後段に、夫々プリチャージ回路２５０が設けられている点を除いて、第１６の実施例におけるＤ／Ｉ変換部２１０ｄと同様の構成を有している。プリチャージ回路２５０には、プリチャージ信号ＰＣ入力される。
【０１７５】
プリチャージ回路２５０は、プリチャージ信号により設定される期間に、Ｄ／Ｉ変換部２１０ｄの各出力おいて、１出力Ｄ／Ｉ変換部２３０ｅの出力電流の代わりに、その１出力Ｄ／Ｉ変換部の出力電流により決まる電圧を出力する。図２７はプリチャージ回路２５０の構成例を示す回路図である。プリチャージ回路２５０には、プリチャージ信号ＰＣにより制御されるＮチャネルトランジスタＴ３１乃至Ｔ３３及びＰチャネルトランジスタＴ３４が設けられている。トランジスタＴ３１及びＴ３２の一端には、１出力Ｄ／Ｉ変換部２３０ｅからの出力電流ＩＯＵＴが入力され、トランジスタＴ３１の他端には、擬似負荷回路２５２及びオペアンプ２５１の非反転入力端子が接続されている。擬似附加回路２５２において、トランジスタＴ３３の一端がトランジスタＴ３１に接続され、トランジスタＴ３３の他端にＰチャネルトランジスタＴ３５のゲートが接続されている。トランジスタＴ３５のソースには電圧ＶＥＬが供給され、他端はトランジスタＴ３１に接続されている。オペアンプ２５１の反転入力端子には、オペアンプ２５１自体の出力信号が入力され、トランジスタＴ３２の一端は、オペアンプ２５１の出力端子に接続され、他端はトランジスタＴ３４の他端に接続されている。トランジスタＴ３２及びＴ３４の共通接続点から発光素子の駆動電流が出力される。
【０１７６】
このようなプリチャージ回路２５０においては、トランジスタＴ３４により、１出力Ｄ／Ｉ変換部２３０ｅの出力電流ＩＯＵＴを出力電流Ｉｏｕｔとして直接出力するか、擬似負荷回路２５２に出力するかが決定される。また、トランジスタＴ３２により、オペアンプ２５１の出力をＤ／Ｉ変換部２１０ｅの出力とするかどうかが決定される。更に、オペアンプ２５１は、その出力を反転入力に負帰還しているため、非反転入力に入力される電圧をボルテージフォロワ出力する。また、トランジスタＴ３５は、表示部４００内の画素回路（図３８（ａ））のＴＦＴＴ１０２と同じトランジスタ、又は同等の電流能力を有するトランジスタである。但し、擬似負荷回路２５２としては、トランジスタＴ３５のゲート−ドレイン間を短絡し、トランジスタＴ３３を設けない構成としてもよい。また、トランジスタＴ３１、Ｔ３２及びＴ３４は、スイッチとして作用するため、例えばプリチャージ信号ＰＣの極性によっては、逆の極性のトランジスタとすることもでき、また、プリチャージ信号ＰＣ自体及びその反転信号を入力する構成とすれば、どのような極性のトランジスタを使用することも可能である。
【０１７７】
次に、プリチャージ回路２５０の動作について説明する。図２８はプリチャージ回路２５０の動作を示すタイミングチャートである。
【０１７８】
本実施例においては、１ライン選択期間がプリチャージ信号ＰＣのレベルにより、第１の期間と第２の期間とに分けられる。
【０１７９】
第１の期間では、プリチャージ信号ＰＣがハイレベルとなっており、プリチャージ期間である。走査パルスＹ＿１がハイレベルになると、第１行目の制御線が選択され、これに同期して出力数分の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出力Ｄ／Ｉ変換部２３０ｅに入力される。１出力Ｄ／Ｉ変換部２３０ｅは、入力されたデジタル階調データＤＡ０乃至ＤＡ２から表１に示す関係に従って電流を出力する。この時、プリチャージ信号ＰＣがハイベルとなっていれば、プリチャージ回路２５０内のトランジスタＴ３４がオフ、トランジスタＴ３１及びＴ３２がオンとなる。よって、プリチャージ回路２５０において、１出力Ｄ／Ｉ変換部２３０ｅの出力電流が擬似負荷回路２５２に流れる。擬似負荷回路２５２には、トランジスタＴ３５が設けられているため、出力電流Ｉｏｕｔが安定して流れた場合、トランジスタＴ３５のゲート電圧は出力電流Ｉｏｕｔが表示部内の画素回路に安定して流れた場合のゲート電圧とほぼ同じ電圧となる。そして、この電圧は、オペアンプ２５２により構成されたボルテージフォロワの入力となり、このプリチャージ期間ではトランジスタＴ３２がオンとなっているため、ボルテージフォロワの出力がＤ／Ｉ変換部２１０ｅの出力となる。よって、本期間において、表示部内の画素回路にトランジスタＴ３５のゲート電圧を印加することができる。
【０１８０】
擬似負荷回路２５２は、画素回路よりも１出力Ｄ／Ｉ変換部２３０ｅの近くにあり、充放電する必要がある配線負荷等が極めて小さいため、１出力Ｄ／Ｉ変換部２３０ｅの一定出力電流をトランジスタＴ３５に安定して流すという動作は、１出力Ｄ／Ｉ変換回路の一定出力電流で表示部内の画素回路を駆動する場合と比較すると、出力電流値が低い場合でも、非常に高速に行うことができる。また、トランジスタＴ３５のゲート電圧を表示部内の画素回路に印加するという動作も、ボルテージフォロワという低インピーダンスの出力にて行われるため、高速に実現できる。
【０１８１】
第２の期間は、プリチャージ信号ＰＣがロウレベルとなっており、電流出力期間である。プリチャージ信号ＰＣがロウレベルとなっている場合、プリチャージ回路２５０内のトランジスタＴ３４がオン、トランジスタＴ３１及びＴ３２がオフとなる。よって、プリチャージ回路２５０において、１出力Ｄ／Ｉ変換部２３０ｅの出力電流がそのまま出力され、表示部内の画素回路が駆動される。この時、第１の期間で、プリチャージ動作を行われているため、表示部内の画素回路には、１出力Ｄ／Ｉ変換部２３０ｅの出力電流が安定して流れた場合に近い電圧が印加されている。従って、第２の期間では、トランジスタＴ３５と表示部内の画素回路にあるトランジスタＴＦＴＴ１０２（図３８（ａ））の間の電流能力ばらつきを補正するという動作、及び表示部内の画素回路に出力電流Ｉｏｕｔを安定して流して駆動するという動作が行われる。この結果、第２の期間において配線負荷等を充放電する量は小さくて済む。従って、第２の期間は、プリチャージ動作を行わない場合に比べ、期間を短縮することができる。また、プリチャージ動作によって安定な電圧を出力した後、電流駆動を行うために１ライン選択期間の前の状態に影響されることなく動作が可能である。
【０１８２】
その後、走査パルスＹ＿１がロウレベル、走査パルスＹ＿２がハイレベルになり、第２行目の制御線が選択され、同じ動作が繰り返される。以上の動作によって、表示部内の画素回路をより一層高い精度の電流により高速に駆動できる。
【０１８３】
なお、第１６の実施例の１出力Ｄ／Ｉ変換部として第１乃至第１５の実施例を適用してもよく、また、電流を供給する回路・半導体装置が、本発明に含まれていないような場合に適用しても、同様の効果を得ることができる。
【０１８４】
次に、第１７の実施例について説明する。第１７の実施例は、第１６の実施例におけるプリチャージ回路の構成を変更したものである。図２９は本発明の第１７の実施例におけるプリチャージ回路の構成を示すブロック図である。
【０１８５】
第１７の実施例におけるプリチャージ回路２５０ａには、プリチャージ信号ＰＣが入力されるＮチャネルトランジスタＴ３６並びにＰチャネルトランジスタＴ３７及びＴ３８が、プリチャージ回路２５０の構成要素に加えて設けられている。トランジスタＴ３８は、オペアンプ２５１の出力端子と反転入力端子との間に接続されている。また、オペアンプ２５１の出力端子には容量素子Ｃ３が入力され、その他端と反転入力端子との間にトランジスタＴ３６が接続され、非反転入力端子との間にトランジスタＴ３７が接続されている。
【０１８６】
このように構成されたプリチャージ回路２５０ａは、よく知られたオペアンプ２５１のオフセット電圧をキャンセルする回路を備え、電流駆動期間にオフセットキャンセル動作を行うことにより、オペアンプ２５１のオフセット電圧の影響を受けず、プリチャージ動作を行うことができる。他の動作は、第１６の実施例におけるプリチャージ回路２５０の動作と同様である。
【０１８７】
次に、本発明の第１８の実施例を図３２に示す。第１８の実施例は、入力されるデジタルデータ信号を保持するデータレジスタ２０３と、その保持するタイミングと同期した走査信号を出力するデータシフトレジスタ２０２と、ラッチ信号に同期して全データレジスタの信号を保持し、Ｄ／Ｉ変換部２１０に出力するデータラッチ２０４と、デジタルデータ信号に従って電流を出力するＤ／Ｉ変換部２１０とを備える水平駆動回路２００である。Ｄ／Ｉ変換部２１０は、プリチャージ回路を含んでも良い。さらに、Ｄ／Ｉ変換部２１０は、本発明の第１乃至第１７のいずれかの実施例のＤ／Ｉ変換部で構成されて良い。
【０１８８】
次に、本発明の第１９の実施例を図３３に示す。第１９の実施例は、第１８の実施例のＤ／Ｉ変換部２１０の出力が、セレクタ回路２１１によって、順次複数の表示部４００のデータ線に接続できるようにしたことで、回路規模を増やすことなく駆動できるデータ線、画素回路を増やすことができる。
【０１８９】
次に、本発明の第２０の実施例を図３４に示す。第２０の実施例は、第１８の実施例に基準電流を作成する基準電流源２１２を水平駆動回路２００に内蔵したものである。
【０１９０】
本発明の第１乃至２０の実施例では、トランジスタをＴＦＴで説明しているが、より一般的なトランジスタで構成されて良く、１つの表示部に対し、複数の水平駆動回路２００を使用しても良い。また、全てのトランジスタをＴＦＴで作成することで、表示部４００、水平駆動回路２００及び垂直走査回路３００を同じ基板上に形成してもよい。この場合、本発明の実施例におけるプリチャージ回路の負荷（回路）を表示部４００の負荷と同じ構成の負荷（回路）を作成することで、より高精度なプリチャージが実現できる。
【０１９１】
また、本発明の第１乃至２０の実施例では、カラー（Ｒ、Ｇ、Ｂ）で電流−輝度特性が比例関係である発光素子を備えた発光表示装置を、夫々０階調〜７階調表示の３ビットデジタル階調データが入力する４０９６色表示で駆動する実施例について説明しているが、単色の場合、又はより多ビットの場合にも、同様な構成をそのまま拡張することができる。また、トランジスタを全てＴＦＴとしているが、より一般のトランジスタでも、本発明は同様な構成により実現できる。さらに、アクティブマトリックス方式の画素回路として、図３８（ａ）を仮定しているが、他の電流駆動方式の画素回路にも、また、単純マトリックス方式の画素に対しても、本発明は、同様な構成によって実現できる。
【０１９２】
以上のような実施例は、発光表示素子を備える発光表示装置において説明しているが、より一般的な電流負荷素子を備える電流負荷デバイスに対しても適用される。
【符号の説明】
【０１９３】
２１０、２１０ａ〜２１０ｄ：Ｄ／Ｉ変換部
２２０、２２０ａ〜２２０ｃ：ＲＧＢ Ｄ／Ｉ変換部
２３０、２３０ａ〜２３０ｃ：１出力Ｄ／Ｉ変換部（１出力Ｄ／Ｉ変換回路）
２３１、２３１ａ〜２３１ｉ：１ビットＤ／Ｉ変換部（１ビットＤ／Ｉ変換回路）
２５０、２５０ａ：プリチャージ回路
【特許請求の範囲】
【請求項１】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、複数の電流出力回路と、プリチャージ回路と、を有し、前記プリチャージ回路は、前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記電流出力回路の出力電流により決まる電圧を供給すること、及び前記電流出力回路の出力電流をそのまま供給することが可能であることを特徴とする電流負荷デバイス駆動用半導体装置。
【請求項２】
前記プリチャージ回路は、前記電流出力回路からの出力電流により駆動される電流負荷デバイス内の負荷と同等な負荷である擬似負荷回路と、前記疑似負荷に前記電流出力回路の出力電流が供給された際に生じる電圧をインピーダンス変換して出力するボルテージフォロワと、を有することを特徴とする請求項１に記載の電流負荷デバイス駆動用半導体装置。
【請求項３】
前記プリチャージ回路の擬似負荷回路は、電流負荷素子と同等な負荷、あるいは、電流を保持・供給するセル回路負荷と同等な回路負荷とすることを特徴とする請求項２に記載の電流負荷デバイス駆動用半導体装置。
【請求項４】
１水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記電流出力回路の出力電流を供給して得られた電圧を、前記プリチャージ回路内のボルテージフォロワによってインピーダンス変換し、前記電流負荷デバイスのデータ線を経由して、前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に印加し、その後電流駆動動作として、前記電流出力回路の出力電流を、前記電流負荷デバイスのデータ線を経由して、直接前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に供給することを特徴とする請求項２又は３に記載の電流負荷デバイス駆動用半導体装置。
【請求項５】
前記プリチャージ回路は、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を有することを特徴とする請求項２乃至４のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項６】
前記プリチャージ回路内のボルテージフォロワのオフセット電圧をキャンセルする動作は、１又は数フレームに一度行うことを特徴とする請求項５に記載の電流負荷デバイス駆動用半導体装置。
【請求項７】
前記電流出力回路は、入力される１種又は複数種の基準電流により決定されるｎ（ｎは自然数）種の電流値を記憶する機能と、前記記憶電流値から得られる２ｎレベルの電流値の内、入力されるｎビットデジタルデータに従って１つの電流を出力する機能を備えるｎビットデジタル／電流変換回路であることを特徴とする請求項１乃至５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項８】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、１つ又は複数の基準電流値を記憶し、ｎビットデジタルデータに従って電流を出力する複数のｎビットデジタル／電流変換回路と、順々に行われる前記ｎビットデジタル／電流変換回路の前記基準電流の記憶動作と同期する走査信号を出力する電流記憶用シフトレジスタと、ｎビットデジタルデータをｎビットデータセレクタに伝えるｎビットデータラッチと、前記ｎビットデジタル／電流変換回路が前記基準電流を記憶する動作を行うか、電流を出力する動作を行うかにより、前記ｎビットデータラッチからのｎビットデジタルデータをｎビットデジタル／電流変換回路に伝えるか否かを決めるｎビットデータセレクタと、を少なくとも備えることを特徴とする電流負荷デバイス駆動用半導体装置。
【請求項９】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記基準電流を生成する回路を備えることを特徴とする請求項８に記載の電流負荷デバイス駆動用半導体装置。
【請求項１０】
前記ｎビットデジタル／電流変換回路は、入力される１種又は複数種の基準電流により決定されるｎ（ｎは自然数）種の電流値を記憶する機能と、前記記憶電流値から得られる２ｎレベルの電流値の内、入力されるｎビットデジタルデータに従って１つの電流を出力する機能を備えることを特徴とする請求項９に記載の電流負荷デバイス駆動用半導体装置。
【請求項１１】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、電流を出力する前に電圧を出力するプリチャージ動作を行うプリチャージ回路を備えることを特徴とする請求項８乃至１０のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１２】
前記プリチャージ回路が請求項７に記載のプリチャージ回路であることを特徴とする請求項１１に記載の電流負荷デバイス駆動用半導体装置。
【請求項１３】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、入力されるｎビットデジタルデータを保持する動作と前記データラッチに出力するｎビットデータレジスタと、順々に行われる前記ｎビットデータレジスタのｎビットデジタルデータの保持動作と同期する信号を出力するデータ保持用シフトレジスタと、を少なくとも備えることを特徴とする請求項８乃至１２のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１４】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記ｎビットデジタル／電流変換回路やプリチャージ回路の出力と、電流負荷デバイスの複数のデータ線のいずれか１つを接続する出力セレクタを備えることを特徴とする請求項１１又は１２に記載の電流負荷デバイス駆動用半導体装置。
【請求項１５】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記出力セレクタにより、１水平期間において、複数のデータ線を順々に選択し駆動することで、データ線数よりも少ない前記ｎビットデジタル／電流変換回路やプリチャージ回路数により電流負荷デバイスを駆動することを特徴とする請求項１４に記載の電流負荷デバイス駆動用半導体装置。
【請求項１６】
前記電流負荷素子が発光素子である請求項１乃至１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１７】
前記電流負荷素子が有機ＥＬ素子である請求項１乃至１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１８】
電流負荷素子と同一基板上に請求項１乃至１７のいずれか１項に記載の電流負荷デバイス駆動用半導体装置が作成された電流負荷デバイス。
【請求項１９】
各前記電流負荷セル内の前記電流負荷素子又は前記電流を保持・供給するセル回路と同一な構成・サイズを持つ負荷を前記プリチャージ回路内の疑似負荷として備える請求項１乃至７、１１、１２、１４、１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置が、電流負荷素子と同一基板上に作成された電流負荷デバイス。
【請求項２０】
前記電流負荷素子が発光素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項１８又は１９に記載の電流負荷デバイス。
【請求項２１】
前記電流負荷素子が有機ＥＬ素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項１８又は１９に記載の電流負荷デバイス。
【請求項１】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、複数の電流出力回路と、プリチャージ回路と、を有し、前記プリチャージ回路は、前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記電流出力回路の出力電流により決まる電圧を供給すること、及び前記電流出力回路の出力電流をそのまま供給することが可能であることを特徴とする電流負荷デバイス駆動用半導体装置。
【請求項２】
前記プリチャージ回路は、前記電流出力回路からの出力電流により駆動される電流負荷デバイス内の負荷と同等な負荷である擬似負荷回路と、前記疑似負荷に前記電流出力回路の出力電流が供給された際に生じる電圧をインピーダンス変換して出力するボルテージフォロワと、を有することを特徴とする請求項１に記載の電流負荷デバイス駆動用半導体装置。
【請求項３】
前記プリチャージ回路の擬似負荷回路は、電流負荷素子と同等な負荷、あるいは、電流を保持・供給するセル回路負荷と同等な回路負荷とすることを特徴とする請求項２に記載の電流負荷デバイス駆動用半導体装置。
【請求項４】
１水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記電流出力回路の出力電流を供給して得られた電圧を、前記プリチャージ回路内のボルテージフォロワによってインピーダンス変換し、前記電流負荷デバイスのデータ線を経由して、前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に印加し、その後電流駆動動作として、前記電流出力回路の出力電流を、前記電流負荷デバイスのデータ線を経由して、直接前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に供給することを特徴とする請求項２又は３に記載の電流負荷デバイス駆動用半導体装置。
【請求項５】
前記プリチャージ回路は、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を有することを特徴とする請求項２乃至４のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項６】
前記プリチャージ回路内のボルテージフォロワのオフセット電圧をキャンセルする動作は、１又は数フレームに一度行うことを特徴とする請求項５に記載の電流負荷デバイス駆動用半導体装置。
【請求項７】
前記電流出力回路は、入力される１種又は複数種の基準電流により決定されるｎ（ｎは自然数）種の電流値を記憶する機能と、前記記憶電流値から得られる２ｎレベルの電流値の内、入力されるｎビットデジタルデータに従って１つの電流を出力する機能を備えるｎビットデジタル／電流変換回路であることを特徴とする請求項１乃至５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項８】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、１つ又は複数の基準電流値を記憶し、ｎビットデジタルデータに従って電流を出力する複数のｎビットデジタル／電流変換回路と、順々に行われる前記ｎビットデジタル／電流変換回路の前記基準電流の記憶動作と同期する走査信号を出力する電流記憶用シフトレジスタと、ｎビットデジタルデータをｎビットデータセレクタに伝えるｎビットデータラッチと、前記ｎビットデジタル／電流変換回路が前記基準電流を記憶する動作を行うか、電流を出力する動作を行うかにより、前記ｎビットデータラッチからのｎビットデジタルデータをｎビットデジタル／電流変換回路に伝えるか否かを決めるｎビットデータセレクタと、を少なくとも備えることを特徴とする電流負荷デバイス駆動用半導体装置。
【請求項９】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記基準電流を生成する回路を備えることを特徴とする請求項８に記載の電流負荷デバイス駆動用半導体装置。
【請求項１０】
前記ｎビットデジタル／電流変換回路は、入力される１種又は複数種の基準電流により決定されるｎ（ｎは自然数）種の電流値を記憶する機能と、前記記憶電流値から得られる２ｎレベルの電流値の内、入力されるｎビットデジタルデータに従って１つの電流を出力する機能を備えることを特徴とする請求項９に記載の電流負荷デバイス駆動用半導体装置。
【請求項１１】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、電流を出力する前に電圧を出力するプリチャージ動作を行うプリチャージ回路を備えることを特徴とする請求項８乃至１０のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１２】
前記プリチャージ回路が請求項７に記載のプリチャージ回路であることを特徴とする請求項１１に記載の電流負荷デバイス駆動用半導体装置。
【請求項１３】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、入力されるｎビットデジタルデータを保持する動作と前記データラッチに出力するｎビットデータレジスタと、順々に行われる前記ｎビットデータレジスタのｎビットデジタルデータの保持動作と同期する信号を出力するデータ保持用シフトレジスタと、を少なくとも備えることを特徴とする請求項８乃至１２のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１４】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記ｎビットデジタル／電流変換回路やプリチャージ回路の出力と、電流負荷デバイスの複数のデータ線のいずれか１つを接続する出力セレクタを備えることを特徴とする請求項１１又は１２に記載の電流負荷デバイス駆動用半導体装置。
【請求項１５】
電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、前記出力セレクタにより、１水平期間において、複数のデータ線を順々に選択し駆動することで、データ線数よりも少ない前記ｎビットデジタル／電流変換回路やプリチャージ回路数により電流負荷デバイスを駆動することを特徴とする請求項１４に記載の電流負荷デバイス駆動用半導体装置。
【請求項１６】
前記電流負荷素子が発光素子である請求項１乃至１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１７】
前記電流負荷素子が有機ＥＬ素子である請求項１乃至１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１８】
電流負荷素子と同一基板上に請求項１乃至１７のいずれか１項に記載の電流負荷デバイス駆動用半導体装置が作成された電流負荷デバイス。
【請求項１９】
各前記電流負荷セル内の前記電流負荷素子又は前記電流を保持・供給するセル回路と同一な構成・サイズを持つ負荷を前記プリチャージ回路内の疑似負荷として備える請求項１乃至７、１１、１２、１４、１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置が、電流負荷素子と同一基板上に作成された電流負荷デバイス。
【請求項２０】
前記電流負荷素子が発光素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項１８又は１９に記載の電流負荷デバイス。
【請求項２１】
前記電流負荷素子が有機ＥＬ素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項１８又は１９に記載の電流負荷デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２００９−９３２０２（Ｐ２００９−９３２０２Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００９−９３９５（Ｐ２００９−９３９５）
【出願日】平成２１年１月１９日（２００９．１．１９）
【分割の表示】特願２００８−２０４７５８（Ｐ２００８−２０４７５８）の分割
【原出願日】平成１４年８月２９日（２００２．８．２９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成２１年１月１９日（２００９．１．１９）
【分割の表示】特願２００８−２０４７５８（Ｐ２００８−２０４７５８）の分割
【原出願日】平成１４年８月２９日（２００２．８．２９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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