電源回路
【課題】待機時に待機電力を供給し動作時には動作電力を即座に供給でき回路自体の消費電力が低減された電源回路を提供する。
【解決手段】交流電圧が伝達される第１容量素子と、第１容量素子の他端の電位が第１のアノード・カソード間電流路に伝達されるダイオードブリッジと、交流電圧が伝達される第２容量素子と、第２容量素子の他端とダイオードブリッジのカソード・カソード間電流路間に直列挿入された第１ダイオード及びスイッチ手段と、第２容量素子の他端とアノード・アノード間電流路間に挿入された第２ダイオードとを備え、遮断時には第２容量素子は充電されたまま保持され、第１容量素子を経由しダイオードブリッジにより全波整流されて出力され、導通時には遮断時の電流に加えて第２容量素子を経由し第１ダイオードと第２ダイオードと前記ダイオードブリッジの一部とにより全波整流されて出力される。
【解決手段】交流電圧が伝達される第１容量素子と、第１容量素子の他端の電位が第１のアノード・カソード間電流路に伝達されるダイオードブリッジと、交流電圧が伝達される第２容量素子と、第２容量素子の他端とダイオードブリッジのカソード・カソード間電流路間に直列挿入された第１ダイオード及びスイッチ手段と、第２容量素子の他端とアノード・アノード間電流路間に挿入された第２ダイオードとを備え、遮断時には第２容量素子は充電されたまま保持され、第１容量素子を経由しダイオードブリッジにより全波整流されて出力され、導通時には遮断時の電流に加えて第２容量素子を経由し第１ダイオードと第２ダイオードと前記ダイオードブリッジの一部とにより全波整流されて出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、商用電源等の交流電源から負荷に電力供給する電源回路であって、負荷の待機時に消費される電力を低減する電源回路に関する。
【背景技術】
【０００２】
従来、商用電源等から電力供給される電子機器の電源回路において、電子機器（すなわち負荷）の待機状態のときに必要な待機電力を供給しかつ遠隔スイッチやタイマー設定による起動操作に応じて電子機器を待機状態から動作状態に即座に移行させる制御回路を備えたものが知られている。なお、このような電源回路のもつ制御回路自体の電力消費も待機電力の一部となる。待機電力は、電力消費全体の中で比較的大きな割合を占めることから問題となっている。
【０００３】
特許文献１では、待機電力回路の一例を開示している。特許文献１の図１の回路では、交流電源ＡＣと負荷ＲＬとの間に２つのＦＥＴＱ１、Ｑ２がスイッチとして直列接続され、これら２つのＦＥＴのゲートは制御回路ＳＧの出力ＯＰによりオンオフ制御される。制御回路ＳＧは、コンデンサＣの充電電圧を補助電源として動作する。コンデンサＣは、ＦＥＴＱ３がオンとなったときダイオードＤ３及び抵抗Ｒを介し交流電源ＡＣにより充電される。コンデンサＣから制御回路ＳＧへ電流が流れコンデンサＣの電圧が降下すると、ＦＥＴＱ３がオンとなり交流電源ＡＣにより充電される。特許文献１では、待機電力の省電力化を図れることを効果として挙げている。
【特許文献１】特許第３６１１０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、コンデンサＣの電圧が降下する毎にＦＥＴＱ３がオンとなり、交流電源ＡＣの正の半サイクル時にダイオードＤ３、抵抗Ｒ及びＦＥＴＱ３に直流が流れコンデンサＣが充電されるが、この経路において消費される実効電力は大きい。これは、抵抗Ｒでの電力消費が大きいことと、ＦＥＴＱ３のしきい値近傍での抵抗が比較的大きいことによる。また、ＩＣ回路と考えられる制御回路ＳＧに必要な補助電源としての電圧（例えば５Ｖ程度）は、例えば１００Ｖ程度の交流電源ＡＣの電圧に比べてかなり低電圧であることによってもこの間の電力消費は大きくなる。
【０００５】
仮に、特許文献１の回路において、実効電力の消費を低減するために抵抗Ｒを別のコンデンサに置き換えても、この位置に接続されたコンデンサは一旦充電されると放電することができない（ダイオードＤ３があるため。ダイオードＤ３を除くと、負荷に電流を供給するためにＦＥＴＱ１、Ｑ２をオンにした場合、コンデンサＣも負の半サイクルのとき放電されてしまう）ので、この回路は動作しない。
【０００６】
以上の現状に鑑み、本発明は、負荷の待機時に必要な待機電力を供給し、かつ負荷が待機時から動作時に移行するときは、必要な動作電力を即座に供給できる電源回路であって、電源回路自体の消費電力が従来に比べて低減されるものを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するべく本発明は、以下の構成を有する。
請求項１に係る電源回路は、
（ａ）交流電圧の一端の電位が一端に伝達される第１容量素子と、
（ｂ）前記第１容量素子の他端と第１のアノード・カソード間電流路との間に電流路が形成され前記交流電圧の他端と第２のアノード・カソード間電流路との間に電流路が形成されアノード・アノード間電流路とカソード・カソード間電流路との間の電圧を整流出力とするダイオードブリッジと、
（ｃ）前記交流電圧の一端の電位が一端に伝達される第２容量素子とを備え、さらに、
（ｄ）前記第２容量素子の他端と前記ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第１ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第２ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｅ）または、前記（ｄ）に換えて、前記第２容量素子の他端と前記ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第２ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第１ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｆ）前記スイッチ手段の遮断時には、前記第２ダイオードに順方向電流が流れたとき前記第２容量素子が充電され、かつ該第２容量素子の充電状態が保持され、該交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力され、
（ｇ）前記スイッチ手段の導通時には、前記交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力されるとともに、該交流電圧による電流が該第２容量素子を経由し前記第１ダイオードと前記第２ダイオードと前記ダイオードブリッジの一部のダイオードとにより全波整流されて出力されることを特徴とする。
請求項２に係る電源回路は、請求項１においてさらに、
（ｈ）前記スイッチ手段が制御端と電流路とを備えた第１スイッチング素子であって、該制御端を制御する制御手段をさらに備え、該制御手段は、前記ダイオードブリッジの出力電圧が、所定の基準電圧より大きい場合は前記第１スイッチング素子の電流路を遮断するべく該制御端の電位を制御し、該所定の基準電圧より小さい場合は前記第１スイッチング素子の電流路を導通させるべく該制御端の電位を制御することを特徴とする。
請求項３に係る電源回路は、請求項２においてさらに、
（ｉ）前記第１スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備えた第２スイッチング素子と、
（ｊ）前記第２スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備え該電流路の一端の電位を前記第１スイッチング素子の制御端に伝達する第３スイッチング素子と、を備え、
（ｋ）前記第１スイッチング素子が導通したとき、前記第２スイッチング素子の制御端が順バイアスされて該第２スイッチング素子の電流路が導通することにより前記第３スイッチング素子の制御端が順バイアスされて該第３スイッチング素子の電流路が導通し、前記第１スイッチング素子の制御端がさらに深く順バイアスされて導通状態を保持することを特徴とする。
【発明の効果】
【０００８】
（Ａ）本発明の電源回路は、第１容量素子を経由して交流電圧を印加され全波整流を行う第１のダイオードブリッジを備えている。さらに、第１のダイオードブリッジに含まれる２つのダイオードと別の２つのダイオード（第１のダイオード及び第２のダイオード）は、第２のダイオードブリッジを構成している。この第２のダイオードブリッジは、第２容量素子を経由して交流電圧を印加され、全波整流を行うことが可能である。第２容量素子を含む第２のダイオードブリッジの回路は、スイッチ手段を遮断または導通させることによって、第１容量素子を含む第１のダイオードブリッジの回路に対して切り離したり付加したりできる。
【０００９】
スイッチ手段の遮断時には、交流電圧の最初の１サイクルにて第２のダイオードを通して第２容量素子が充電されかつ、その充電極性が第２のダイオードを逆バイアスし第２容量素子の充電状態が保持されるため、第２容量素子には基本的に電流が流れない。スイッチ手段の遮断時には、交流電圧による電流が第１容量素子を経由し第１のダイオードブリッジにより全波整流されて出力され、負荷へ供給することができる。従って、第１容量素子の容量を、負荷の待機時に必要な消費電力に対応できる程度に設定すれば、負荷の待機時に必要な電流を供給できかつ待機電力を最小限とすることができる。
【００１０】
スイッチ手段の導通時には、交流電圧による電流が第１容量素子を経由し第１のダイオードブリッジにより全波整流されて出力されるとともに、交流電圧による電流が第２容量素子を経由し第２のダイオードブリッジ（第１ダイオードと第２ダイオードと第１のダイオードブリッジの一部のダイオード）とにより全波整流されて出力される。従って、第２容量素子の容量を、負荷の動作時に必要な消費電力に対応できる程度に設定すれば、負荷の動作時に必要な電流を供給できる。
【００１１】
（Ｂ）本発明の電源回路は、スイッチ手段として制御端と電流路とを有する第１スイッチング素子と、この制御端を制御する制御手段とをさらに備え、制御手段は、ダイオードブリッジの出力電圧が所定の基準電圧より大きい場合は第１スイッチング素子の電流路を遮断するべく制御端を制御し、所定の基準電圧より小さい場合は第１スイッチング素子の電流路を導通させるべく制御端を制御する。
【００１２】
従って、負荷の待機時には、ダイオードブリッジの出力電圧が所定の基準電圧より大きいため、第１スイッチング素子は遮断状態であり、上記の第１のダイオードブリッジのみが全波整流を行い、負荷へ待機電流を供給する。負荷が動作し始め出力電圧が所定の基準電圧より低下したことを検知すると、第１スイッチング素子を導通状態とし、これにより上記の第２のダイオードブリッジの回路が付加されて全波整流を行い、負荷へ十分な動作電流を供給できる。第１スイッチング素子はＦＥＴとすることができ、その場合は電圧駆動であるので消費電力を少なくできる。
【００１３】
（Ｃ）本発明の電源回路は、第１スイッチング素子が一旦導通すれば、その後、上記の制御手段が第１スイッチング素子を遮断する制御を行った場合にも、導通状態が解除されないように（但し、交流電圧の半サイクルの期間）、第１スイッチング素子を強固に導通状態とする手段を備えていることが好適である。１つの半サイクルにおいて第１スイッチング素子が最初に導通したとき、それにより第２スイッチング素子及び第３スイッチング素子が順バイアスされて導通し、第３スイッチング素子の導通により第１スイッチング素子の制御端がさらに深く順バイアスされ、制御手段からの制御に関わらず第１スイッチング素子が強固に導通状態となる。従って、その半サイクルの間は、第１スイッチング素子の電流路が導通状態に保持され、電流の供給が中断されない。また、第１スイッチング素子のオン抵抗が極めて低い値に保持されるため、消費電力を少なくできる。
【発明を実施するための最良の形態】
【００１４】
以下、実施例を示した図面を参照しつつ本発明の実施の形態を説明する。
（１）第１の実施形態
（１−１）第１の実施形態の回路構成
図１は、本発明による電源回路の第１の実施形態の概略構成図である。交流電圧Ｖａｃは、端子１と端子２間に印加される。交流電圧Ｖａｃは、例えば１００Ｖ商用電源電圧であるがこれに限られない。
【００１５】
交流電圧Ｖａｃの一端電位が印加される端子１は、抵抗素子Ｒ１を介して第１容量素子Ｃ１の一端Ｐ及び第２容量素子Ｃ２の一端Ｓに共通に接続されている。よって、第１容量素子Ｃ１の一端Ｐ及び第２容量素子Ｃ２の一端Ｓには、交流電圧Ｖａｃの一端電位が伝達される。
【００１６】
ここで、ツェナーダイオードＺ１を無視すると、第１容量素子Ｃ１の他端Ｑは、ダイオードＢ１のアノードとダイオードＢ４のカソードとの接続点に接続されている。（実際には、第１容量素子Ｃ１の他端ＱとダイオードＢ１のアノード間にツェナーダイオードＺ１が接続されているが、これは後述する制御部の電源用に供する電圧を生成するために挿入したものであり、本発明の本質的な要素ではない。）一方、第２容量素子Ｃ２の他端Ｔは、ダイオードＤ１のアノードとダイオードＤ２のカソードとの接続点に接続されている。さらに、交流電圧Ｖａｃの他端電位が印加される端子２は、ダイオードＢ３のアノードとダイオードＢ２のカソードとの接続点に接続されている。
【００１７】
上記の４つのダイオードＢ１、Ｂ２、Ｂ３、Ｂ４は、全波整流を行う１つのダイオードブリッジを構成しており、ダイオードＢ１のアノードとダイオードＢ４のカソード間とを導通させる電流路が「第１のアノード・カソード間電流路」であり、ダイオードＢ３のアノードとダイオードＢ２のカソード間とを導通させる電流路が「第２のアノード・カソード間電流路」であり、ダイオードＢ２及びダイオードＢ４のアノード間とを導通させる電流路が「アノード・アノード間電流路」であり、ダイオードＢ１とダイオードＢ３のカソード間を導通させる電流路が「カソード・カソード間電流路」である。全波整流出力は、カソード・カソード間電流路（端子３）とアノード・アノード間電流路（端子４）間から負荷へ出力される。
【００１８】
上記「第１のアノード・カソード間電流路」、「第２のアノード・カソード間電流路」、「アノード・アノード間電流路」及び「カソード・カソード間電流路」は、特許請求の範囲に記載の用語である。これらを、単に「第１のアノード・カソード接続端」、「第２のアノード・カソード接続端」、「アノード・アノード接続端」及び「カソード・カソード接続端」と表現しなかったのは、各ダイオードのアノード（またはカソード）とカソード（またはアノード）とが直接接続される場合以外に、必要に応じて任意の素子（例えば、図１の回路におけるツェナーダイオードＺ１）が介在して間接的に接続される場合も含むためである。なお、以下の説明では、本質的理解の容易性の観点から、各ダイオード間が間接的に接続されている接続点についても、直接接続された接続点と同様に「接続端」または「接続点」と称する場合がある。
【００１９】
ダイオードＤ１のカソードは、ｎチャネル型電界効果トランジスタであるＦＥＴＱ１（第１スイッチング素子）のドレインに接続され、ＦＥＴＱ１のソースは、ダイオードブリッジのカソード・カソード接続端に接続されている。ＦＥＴＱ１のゲートには、演算増幅器ＯＰの出力端の電位が印加される。ＦＥＴＱ１は、ゲートに印加される電位によりドレイン・ソース間の電流路を導通または遮断するように制御される。
【００２０】
ここで、ＦＥＴＱ１を無視すると、４つのダイオードＤ１、Ｂ２、Ｂ３、Ｄ２もまた、別のダイオードブリッジを構成している。すなわち、ＦＥＴＱ１が導通状態であるとき、これら４つのダイオードも全波整流を行うことができる。
【００２１】
ダイオードＤ３は、アノードが第１容量素子Ｃ１の他端Ｑに接続され、カソードは演算増幅器ＯＰの正電源端子に接続され、電源供給ラインとなっている（なお、演算増幅器ＯＰの電源は外部から供給してもよい。この場合、ツェナーＺ１は必要ない）。演算増幅器ＯＰの負電源端子は端子４に接続されている。演算増幅器ＯＰの非反転入力端(＋端子)には、ツェナーダイオードＺ２のカソードが接続され、ツェナーダイオードＺ２のアノードは端子４に接続されている。演算増幅器ＯＰ２の反転入力端(−端子)は、端子３に接続されている。
【００２２】
端子３と端子４間には、定電圧レギュレータＲＥＧが接続され、出力電圧を所定の電圧に保持するように制御を行っている。抵抗素子Ｒ４及びＲ５は定電圧レギュレータの基準電位設定用抵抗である。さらに、端子３と端子４間には、適宜の容量の平滑用の第４容量素子Ｃ４が接続されている。
【００２３】
なお、出力部分において破線で囲った部分Ｌｏは、本回路の内部において電力消費する負荷の１つであり、また、演算増幅器ＯＰも本回路の内部において電力消費する負荷の１つである。
【００２４】
（１−２）第１の実施形態の回路動作
本回路は、基本的には、交流電圧Ｖａｃを全波整流及び平滑し、定電圧レギュレータＲＥＧにより決定される所定の直流電圧Ｖｄｃを端子３と端子４間に出力するように制御される。本回路は、端子３及び端子４の外部に接続される負荷の消費電力が小さい待機時には供給電流を小さく、外部負荷の消費電力が大きい動作時には供給電流を大きくするように動作する。なお、本明細書における「待機時」及び「動作時」は、必ずしも外部負荷の実際の状態に基づくものではなく、本回路自体が、小電流供給状態にあるか大電流供給状態にあるかに基づいている。従って、外部負荷が実際は動作状態であっても消費電力が小さいために、本回路が小電流供給状態（後述する第２容量素子Ｃ２を含む回路に電流が流れないとき）であるならば、「待機時」とみなすこととする。
【００２５】
＜負荷待機時の動作＞
演算増幅器ＯＰは、２つの入力端の電位Ｖin1、Ｖin2を比較して接地電位としての低レベル(Ｌ)または正電位としての高レベル(Ｈ)の出力電位を出力端Ｘに出力する比較器である。演算増幅器ＯＰの非反転入力端(＋)に接続されたツェナーダイオードＺ２により規定される基準電圧は、定電圧レギュレータＲＥＧにより制御される所定の出力電圧よりもやや小さく設定されている。例えば、所定の出力電圧が３．３Ｖであれば、ツェナーダイオードＺ２を３Ｖ程度とする。負荷の待機時には消費電力が小さいため、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2は、非反転入力端(＋)の電位Ｖin1より常に高い状態となり、出力端ＸにはＬ電位（接地電位）が出力される。演算増幅器ＯＰがＬ電位を出力している間は、ＦＥＴＱ１は逆バイアス(ソースは端子３の電位でありゲートはほぼ端子４の電位)となり電流路が遮断された状態となる。すなわち、ＦＥＴＱ１のスイッチが開いた状態であるから、ダイオードＤ１及びＦＥＴＱ１の経路には電流は流れない（ＦＥＴＱ１の寄生ダイオードは逆方向であるので流れない）。
【００２６】
演算増幅器ＯＰは、待機時か動作時かに関わらず交流電圧Ｖａｃから電源供給される（但し、演算増幅器ＯＰの消費電力によって電流量は変化する）。交流電圧Ｖａｃの正の半サイクル時には、第１容量素子Ｃ１及びダイオードＤ３を介してＯＰ電流ｉ１ｂが演算増幅器ＯＰの正電源端子に供給される（なお、ＯＰ電流ｉ１ｂの還り電流で端子２へ流れ出る電流は、図示を省略している）。正の半サイクル時には、ＯＰ電流ｉ１ｂにより第３容量素子Ｃ３の充電も行う。一方、交流電圧Ｖａｃの負の半サイクル時には、ダイオードＤ３が逆方向となるため交流電圧ＶａｃからのＯＰ電流は流れないが、充電された第３容量素子Ｃ３から演算増幅器ＯＰへ電流が供給される。（以下、交流電圧Ｖａｃの「正の半サイクル」及び「負の半サイクル」は、端子１における場合を称する。）
【００２７】
ダイオードブリッジＢ１〜Ｂ４は、待機時か動作時かに関わらず、交流電圧Ｖａｃを第１容量素子Ｃ１を介して全波整流し出力する。第１容量素子Ｃ１は第２容量素子Ｃ２に比べて小容量であり、待機時に必要な小電流が流れることができれば十分な容量である。
【００２８】
交流電圧Ｖａｃの正の半サイクル時には、ダイオードブリッジＢ１〜Ｂ４において、端子１→抵抗素子Ｒ１→第１容量素子→ツェナーダイオードＺ１→ダイオードＢ１→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で電流ｉ１ａが流れる。従って、上記のＯＰ電流ｉ１ｂと併せ、待機時の正の半サイクル時に本回路に流れる電流ｉ１は、
ｉ１＝ｉ１ａ＋ｉ１ｂ ・・・(1)
である。第１容量素子Ｃ１は、一端Ｐが正に、他端Ｑが負に充電される。
【００２９】
交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２に電流は流れない。ダイオードＤ１の経路は遮断されており、ダイオードＤ２は逆方向となるためである。
【００３０】
交流電圧Ｖａｃの負の半サイクル時には、ダイオードブリッジＢ１〜Ｂ４において、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＢ４→第１容量素子→抵抗素子Ｒ１→端子１の経路で電流ｉ２ａが流れる。負の半サイクル時にはＯＰ電流は流れない。従って、待機時の負の半サイクル時に本回路に流れる電流ｉ２は、
ｉ２＝ｉ２ａ ・・・(2)
である。なお、第１容量素子Ｃ１は、一端Ｐが負に、他端Ｑが正に充電される。
【００３１】
上記のように待機時においては、交流電圧Ｖａｃの１サイクルによる電流は、ダイオードブリッジＢ１〜Ｂ４により全波整流され第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧの所定の電圧で負荷へ供給される。
【００３２】
なお、交流電圧Ｖａｃの初回の負の半サイクル時には、第２ダイオードを通して第２容量素子Ｃ２が充電される。この充電電流は、初回のみの過渡的なものであり電流ｉｔで示している。第２容量素子Ｃ２は、一端Ｓが負に、他端Ｔが正に充電される。続く正の半サイクル時には、上記の通りダイオードＤ１の経路は遮断されダイオードＤ２は逆方向であるので、第２容量素子Ｃ２は充電状態のままである。さらに次の負の半サイクル時には、既に充電状態であるのでそれ以上充電されない。その後、待機時が持続する限り第２容量素子Ｃ２に電流は流れず充電状態のまま保持される。従って、上記のとおり第１容量素子Ｃ１を経由する電流路のみで負荷に電流が供給される。
【００３３】
＜負荷動作時の動作＞
負荷が動作を開始すると、消費電力が増大し、上記の待機時の回路では端子３と端子４間に供給する電流が不足し、出力電圧Ｖｄｃの降下が生じる。これにより、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の電位Ｖin1より下がると、演算増幅器ＯＰの出力端ＸにＨ電位が出力され、ＦＥＴのゲートに印加される。これにより、ＦＥＴＱ１は順バイアスされ電流路が導通する。すなわち、ＦＥＴＱ１のスイッチが閉じる。なお、ＦＥＴＱ１のゲートは電圧駆動であるから、演算増幅器ＯＰの出力端がＬ電位でもＨ電位でも演算増幅器ＯＰの消費電力はほとんど変化しない。
【００３４】
ここで、演算増幅器ＯＰの正の電源電位は、端子３の電位にツェナーダイオードＺ１のツェナー電圧を加えた電位となる（ダイオードＢ１とダイオードＤ３の電圧降下は相殺しあう）。演算増幅器ＯＰの出力端ＸのＨ電位は、通常、ほぼ正の電源電位に近い電位となり、この電位がＦＥＴＱ１のゲートに印加される。従って、ツェナー電圧を適切に設定することにより、ＦＥＴのソース電位（端子３の電位）に対してしきい値を超えるゲート電位を印加することができる。
【００３５】
ＦＥＴＱ１が導通状態となると、交流電圧Ｖａｃによる電流が第２容量素子Ｃ２を介して流れることができるようになる。第２容量素子Ｃ２の容量は、第１容量素子Ｃ１に比べて大きく設定されるため、十分な電流を負荷に供給できる。つまり、動作時の回路は、待機時の回路に対して、交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２とＦＥＴＱ１とダイオードＤ１とからなる別の回路が、そして交流電圧Ｖａｃの負の半サイクル時には、第２容量素子Ｃ２とＤ２とからなる別の回路すなわち別の電流経路が付加されたものとなる。
【００３６】
図１に示すように、交流電圧Ｖａｃの正の半サイクル時には、端子１→抵抗素子Ｒ１→第２容量素子→ダイオードＤ１→ＦＥＴＱ１→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で電流ｉｅ１ａが流れる。また、待機時と同様に動作時にも、ダイオードブリッジを構成するＢ１及びＢ２に電流ｉ１ａが流れる。また、待機時と同様に動作時にも、正の半サイクル時には、演算増幅器ＯＰにダイオードＤ３を介してＯＰ電流ｉｅ１ｂが供給される（なお、ＯＰ電流ｉｅ１ｂの還り電流で端子２へ流れ出る電流は、図示を省略している）。従って、動作時の正の半サイクル時に本回路に流れる電流ｉｅ１は、
ｉｅ１＝ｉｅ１ａ＋ｉ１ａ＋ｉｅ１ｂ ・・・(3)
である。
【００３７】
上記の式(1)と式(3)を比較したとき、ＯＰ電流ｉ１ｂとｉｅ１ｂがほぼ同等であるとすると、動作時の正の半サイクル時の電流ｉｅ１は、待機時の正の半サイクル時の電流ｉ１に対して、電流ｉｅ１ａを加算した電流となる。電流ｉｅ１ａは、第２容量素子Ｃ２、ダイオードＤ１、ＦＥＴＱ１及びダイオードＢ２を通る電流である。これにより負荷に十分な電流を供給できる。
【００３８】
なお、正の半サイクルの印加によって第１容量素子Ｃ１は、一端Ｐが正に、他端Ｑが負に充電され、第２容量素子Ｃ２も、一端Ｓが正に、他端Ｔが負に充電される。
【００３９】
図１に示すように、交流電圧Ｖａｃの負の半サイクル時には、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＤ２→第２容量素子→抵抗素子Ｒ１→端子１の経路で電流ｉｅ２ａが流れる。なお、負の半サイクル時には、ＦＥＴＱ１が導通状態であっても、ダイオードＤ１が逆方向となるのでＦＥＴＱ１に電流は流れない。また、待機時と同様に動作時にも、負の半サイクル時には、ダイオードブリッジを構成するダイオードＢ３及びＢ４に電流ｉ２ａが流れる。また、待機時と同様に動作時にも、負の半サイクル時にはＯＰ電流は供給されない。従って、動作時の負の半サイクル時に本回路に流れる電流ｉｅ２は、
ｉｅ２＝ｉｅ２ａ＋ｉ２ａ ・・・(4)
である。
【００４０】
上記の式(2)と式(4)を比較したとき、動作時の負の半サイクル時の電流ｉｅ２は、待機時の負の半サイクル時の電流ｉ２に対して、上記の電流ｉｅ２ａを加算した電流となる。電流ｉｅ２ａは、ダイオードＢ３、ダイオードＤ２及び第２容量素子Ｃ２を通る電流である。これにより負荷に十分な電流を供給できる。
【００４１】
なお、負の半サイクルの印加によって第１容量素子Ｃ１は、一端Ｐが負に、他端Ｑが正に充電され、第２容量素子Ｃ２も、一端Ｓが負に、他端Ｔが正に充電される。
【００４２】
上記のように動作時においては、出力電圧の降下を検出してＦＥＴＱ１が導通することにより、交流電圧Ｖａｃの１サイクルによる電流は、第２容量素子Ｃ２を介しダイオードブリッジＤ１、Ｂ２、Ｂ３、Ｄ２により全波整流され第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧの所定の電圧で負荷へ供給される。
加えて動作時においては、待機時と同様に、第１容量素子Ｃ１を介しダイオードブリッジＢ１〜Ｂ４によっても全波整流され、負荷へ供給される。第２容量素子Ｃ２が第１容量素子Ｃ１に比べて大容量であるので、動作時における電流の大部分は第２容量素子Ｃ２の経路で供給されることとなる。
【００４３】
負荷に十分な電流が供給され、出力電圧が所定の値に回復すると、ＦＥＴＱ１は遮断されるが、再び出力電圧が降下すると直ちにＦＥＴＱ１が導通して大電流を供給し始める。
【００４４】
なお、負荷が再び待機時に入ったときは、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の基準電位Ｖin1より高くなるため、出力端ＸがＬ電位となり、ＦＥＴＱ１が遮断状態となる。これにより動作時の電流ｉｅ１ａ及びｉｅ２ａは流れなくなり、待機時の電流ｉ１及びｉ２のみが流れるようになる。
【００４５】
（２）第２の実施形態
（２−１）第２の実施形態の回路構成
図２は、本発明による電源回路の第２の実施形態の概略構成図である。
図２の回路は、図１の回路と主要部において共通し、共通する構成要素については同じ符号で示している。
【００４６】
第１容量素子Ｃ１、第２容量素子Ｃ２、全波整流を行うダイオードブリッジＢ１〜Ｂ４、並びにダイオードＤ１及びＤ２の接続関係は、図１の回路と同じである。図１の回路と同様に、ＦＥＴＱ１を無視すると、４つのダイオードＤ１、Ｂ２、Ｂ３、Ｄ２もまた、ダイオードブリッジを構成している。すなわち、ＦＥＴＱ１が導通状態であるとき、これら４つのダイオードも全波整流を行うことができる。
ダイオードＤ１のカソードは、ＦＥＴＱ１のドレインに接続されている。
演算増幅器ＯＰへ電源供給するためのツェナーダイオードＺ１及びダイオードＤ３並びに第３容量素子Ｃ３も、図１の回路と同じである。
演算増幅器ＯＰに非反転入力端(＋)には、ツェナーダイオードＺ２の基準電位Ｖｉｎ１が入力され、反転入力端(−)には、端子３の電位Ｖｉｎ２が入力される。
また、端子３と端子４間の出力電圧を所定の電圧に制御するための定電圧レギュレータＲＥＧ、抵抗素子Ｒ４及び抵抗素子Ｒ５も同じである。平滑用の第４容量素子Ｃ４についても同じである。
【００４７】
図２の回路は、第１スイッチング素子であるＦＥＴＱ１の導通または遮断の制御に関する部分が、図１の回路と異なっている。
演算増幅器ＯＰの出力端Ｘには、ダイオードＤ４のアノードが接続され、ダイオードＤ４のカソードがＦＥＴＱ１のゲートに接続されている。ＦＥＴＱ１のソースは抵抗素子７の一端及びダイオードＤ５のアノードに接続され、抵抗素子７の他端及びダイオード５のカソードは端子３に接続されている。
【００４８】
さらに、ＦＥＴＱ１のソースは、抵抗素子Ｒ１０を介して第２スイッチング素子であるｎｐｎ型バイポーラトランジスタＱ２（以下「トランジスタＱ２」と称する）のベースに接続されている。トランジスタＱ２のエミッタは端子３に接続され、コレクタは抵抗素子８の一端に接続され、抵抗素子８の他端は抵抗素子９の一端に接続されている。抵抗素子９の他端は、ダイオードＤ３のカソードに接続されている。
【００４９】
抵抗素子８と抵抗素子９の接続点は、第３スイッチング素子であるｐｎｐ型バイポーラトランジスタＱ３（以下「トランジスタＱ３」と称する）のベースに接続されている。トランジスタＱ３のエミッタはダイオードＤ３のカソードに接続され（すなわち抵抗素子Ｒ９の他端と共通）、コレクタはＦＥＴＱ１のゲートに接続されている。
【００５０】
（２−２）第２の実施形態回路動作
＜負荷待機時の動作＞
図２の回路の待機時の動作は、図１の回路と同じである。待機時には、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2は、非反転入力端(＋)の電位Ｖin1より常に高い状態となり、演算増幅器ＯＰの出力端ＸにはＬ電位（接地電位）が出力される。演算増幅器ＯＰがＬ電位を出力している間は、ＦＥＴＱ１は遮断された状態となり、ダイオードＤ１及びＦＥＴＱ１の経路には電流は流れない。また、交流電圧の正の半サイクル時には、演算増幅器ＯＰの電源にＯＰ電流ｉ１ｂが供給され、負の半サイクル時には第３容量素子Ｃ１から供給される。
【００５１】
ダイオードブリッジＢ１〜Ｂ４は、待機時か動作時かに関わらず、交流電圧Ｖａｃを第１容量素子Ｃ１を介して全波整流し出力する（正の半サイクル時の電流ｉ１ａ及び負の半サイクル時の電流ｉ２ａ）。全波整流された電流は、第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧが規定する所定の電圧で負荷へ供給される。
【００５２】
なお、交流電圧Ｖａｃの初回の負の半サイクル時には、第２ダイオードを通して第２容量素子Ｃ２が充電され（過渡電流ｉｔ）、待機時が持続する限り第２容量素子Ｃ２に電流は流れず充電状態のまま保持される。
【００５３】
＜負荷動作時の動作＞
負荷が動作を開始すると、消費電力が増大し、上記の待機時の回路では端子３と端子４間に供給する電流が不足し、この出力電圧Ｖｄｃの電圧降下が生じ、定電圧レギュレータＲＥＧの制御範囲外の出力電圧となる。これにより、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の電位Ｖin1より下がると、演算増幅器ＯＰの出力端ＸにＨ電位（正電位）が出力され、ＦＥＴのゲートに印加される。これにより、ＦＥＴＱ１は順バイアスされ電流路が導通する。すなわち、ＦＥＴＱ１のスイッチが閉じる。
【００５４】
ＦＥＴＱ１が導通状態となると、交流電圧Ｖａｃによる電流が第２容量素子Ｃ２を介して流れることができるようになる。第２容量素子Ｃ２の容量は、第１容量素子Ｃ１に比べて大きく設定されるため、十分な電流を負荷に供給できる。つまり、動作時の回路は、待機時の回路に対して、交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２とＦＥＴＱ１とダイオードＤ１とからなる別の回路が、そして交流電圧Ｖａｃの負の半サイクル時には、第２容量素子Ｃ２とＤ２とからなる別の回路すなわち別の電流経路が付加されたものとなる。
【００５５】
図２に示すように、正の半サイクル時は、第２容量素子Ｃ２を介して流れる電流ｉｅ１ａに第１容量素子Ｃ１を流れる電流ｉ１ａが加算されて負荷へ供給され、負の半サイクル時は第２容量素子Ｃ２を流れる電流ｉｅ２ａに第１容量素子Ｃ１を流れる電流ｉ２ａが加算されて負荷へ供給される。
【００５６】
図２の回路では、動作時における交流電圧Ｖａｃの正の半サイクル時に、演算増幅器ＯＰの出力端Ｘが最初にＨ電位となったとき、ダイオードＤ４のカソードである点ＪがＨ電位となり、ＦＥＴＱ１のゲートに印加されＦＥＴＱ１が導通状態となる。これにより、第２容量素子Ｃ２の放充電電流ｉｅ１ａが、端子１→抵抗素子Ｒ１→第２容量素子→ダイオードＤ１→ＦＥＴＱ１→ダイオードＤ５→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で流れる。ダイオードＤ５は、負荷電流供給路であり、抵抗素子Ｒ７の両端間電圧すなわちトランジスタＱ２のベース電圧の印加及び制限用である。
【００５７】
また、待機時と同様に動作時の正の半サイクル時にも、ダイオードブリッジを構成するＢ１及びＢ２に電流ｉ１ａが流れ、演算増幅器ＯＰの電源へ供給されるＯＰ電流ｉｅ１ｂも流れる。
【００５８】
ＦＥＴＱ１が導通状態となると、抵抗素子Ｒ７に電流が流れるためトランジスタＱ２のベースが順バイアスされ導通状態となる。より正確には、抵抗素子Ｒ７及びダイオードＤ５の回路が存在しなく（開放状態）ても、ＦＥＴＱ１がオンとなるとトランジスタＱ２にベース電流が流れ、トランジスタＱ２は導通状態となる。ダイオードＤ５は、トランジスタＱ２のバイアス電圧を満たしつつ負荷電流を供給する回路である。抵抗素子Ｒ７は、トランジスタＱ２のベース接地抵抗であり、抵抗素子Ｒ１０はベース電流制限用である。これにより、第１容量素子Ｃ１の他端Ｑ→ダイオードＤ３→抵抗素子９→抵抗素子８→トランジスタＱ２の経路に電流が流れる。この結果、抵抗素子９の他端Ｌの電位に対して一端Ｍの電位が降下する。より正確には、抵抗素子Ｒ９が存在しなく（開放状態）ても、トランジスタＱ２がオンとなるとトランジスタＱ３にベース電流が流れ、トランジスタＱ３は導通状態となる。抵抗素子Ｒ９は、トランジスタＱ３のベース接地抵抗である。こうして、トランジスタＱ３のベースが順バイアスされ導通状態となる。この結果、トランジスタＱ３のエミッタ→コレクタ→抵抗素子Ｒ３の経路で電流が流れる（抵抗素子Ｒ３は、ＦＥＴＱ１がオフとなったときのゲート電荷放電用抵抗であり、抵抗素子Ｒ３は、ＦＥＴＱ１をオンするために必須ではなく、電流も流れる必要はない。）。このようにトランジスタＱ３がオンすることにより、トランジスタＱ３のコレクタの電位（点Ｎの電位すなわちＦＥＴＱ１のゲート電位）はほぼ、エミッタの電位（点Ｌの電位）になり正電位が与えられる。この結果、ＦＥＴＱ１はさらに深く順バイアスされ強固に導通状態となる。
【００５９】
その後、正の半サイクルの継続中に出力電圧Ｖｄｃが所定の電圧に回復し演算増幅器ＯＰの出力端Ｘの電位がＬ電位となった場合、あるいは、Ｈ電位とＬ電位の中間的な曖昧な電位となった場合でも、正の半サイクル時は、トランジスタＱ２及びＱ３は導通状態を保持し、点Ｎを正の高電位に保持するので、ＦＥＴＱ１の強固な導通状態が保持される。なお、ダイオードＤ４は、点Ｎの電位から演算増幅器ＯＰの出力端Ｘへの逆流防止用である。従って、正の半サイクル時には、ＦＥＴＱ１は一旦導通状態となると、演算増幅器ＯＰの出力端Ｘの電位に関わらず導通状態が保持されるため、ＦＥＴＱ１を通る電流ｉｅ１ａは中断なく流れることができる。
【００６０】
ＦＥＴＱ１が強固な導通状態にあっても、負の半サイクル時になると、ダイオードＤ１が逆方向となるためＦＥＴＱ１を電流が流れなくなるとともに、ダイオードＤ３を通したトランジスタＱ２、Ｑ３への電流も遮断される。これにより、トランジスタＱ２及びＱ３は遮断され、ＦＥＴＱ１の強固な導通状態も解除される。図１の回路と同様に、負の半サイクル時には、第２容量素子Ｃ２の放充電電流が、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＤ２→第２容量素子Ｃ２→抵抗素子Ｒ１→端子１の経路で流れる。また、待機時と同様に動作時の負の半サイクル時にも、第１容量素子を経由して、ダイオードブリッジを構成するダイオードＢ３及びＢ４に電流ｉ２ａが流れる。
【００６１】
負荷動作時に、負サイクルでＦＥＴＱ１がオンとなった場合でも、負サイクルでは、ダイオードＤ１が逆バイアスされるのでＦＥＴＱ１には電流が流れない。
【００６２】
なお、負荷が待機時に入るときは、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の基準電位Ｖin1より高くなるため、出力端がＬ電位となり、ＦＥＴＱ１が遮断状態となる。これにより動作時の電流ｉｅ１ａ及びｉｅ２ａは流れなくなり、待機時の電流ｉ１及びｉ２のみが流れるようになる。すなわち、負荷が動作状態から待機状態となった後の交流電圧Ｖａｃの最初の負の半サイクルで、トランジスタＱ２、Ｑ３によるＦＥＴＱ１の強固な導通状態が解除され、その後、上述の待機時の動作で述べた電流となる。
【００６３】
（２−３）図２の回路における消費電力の概算
図２の回路において、第１容量素子Ｃ１を含む回路及び第２容量素子Ｃ２を含む回路の消費電力を概算する。計算のために、各構成要素の定数を次の通りとするが、これらは一例である。第１容量素子Ｃ１及び第２容量素子Ｃ２の容量は、負荷の消費電力に応じて設定される。
・交流電圧Ｖａｃ（実効値） ：１００Ｖ
・第１容量素子Ｃ１ ：０．１μＦ
・第２容量素子Ｃ２ ：１μＦ
・ツェナーダイオードＺ１の電圧Ｖｚ ：９Ｖ
・定電圧レギュレータＲＥＧの電圧Ｖｒｅｇ：３．３Ｖ
・各ダイオードの電圧降下Ｖｄ ：０．６Ｖ
【００６４】
＜待機時における消費電力の概算＞
交流電圧Ｖａｃの正の半サイクルのときの回路は、交流電圧Ｖａｃ、第１容量素子Ｃ１、ツェナーダイオードＺ１、ダイオードＢ１、負荷及びダイオードＢ２により構成され（抵抗素子Ｒ１は低抵抗のため無視）、この回路の電圧について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ１２＋Ｖｐ１２)１／２ ・・・(5)
上式(5)で、Ｖｃ１は、第１容量素子Ｃ１における定常状態の両端電圧である。
また、上式(5)で、Ｖｐ１は、第１容量素子Ｃ１の他端ＱからツェナーダイオードＺ１、ダイオードＢ１、負荷及びダイオードＢ２のカソードまでの回路の電圧であり、次式のようになる。上記電圧はいずれも実効値であり、以下も同様である。
Ｖｐ１＝Ｖｚ＋Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝１３．５Ｖ ・・・(6)
上式(6)を上式(5)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ１＝９９．０８５Ｖ ・・・(7)
第１容量素子Ｃ１のインピーダンスＺｃ１は、ｆ＝５０Ｈｚとすると、
Ｚｃ１＝１／(２πｆ・Ｃ１)＝３１．８ｋΩ ・・・(8)
上式(6)(7)(8)より、正の半サイクルのとき、第１容量素子Ｃ１の回路の定常状態の消費電力Ｐｐ１は次式の通りとなる。
Ｐｐ１＝(Ｖｃ１／Ｚｃ１)・Ｖｐ１＝４２．０６４ｍＷ ・・・(9)
【００６５】
交流電圧Ｖａｃの負の半サイクルのとき、第２容量素子Ｃ２は初回の１サイクルで充電され、その後は充電状態を保持し電流が流れないので、このときの充電電流による消費電力は無視する。
【００６６】
負の半サイクルのときの回路は、交流電圧Ｖａｃ、ダイオードＢ３、負荷、ダイオードＢ４及び第１容量素子Ｃ１で構成され（抵抗素子Ｒ１は無視）、この回路について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ１２＋Ｖｎ１２)１／２ ・・・(10)
上式(10)で、Ｖｎ１は、ダイオードＢ３のアノードから負荷、ダイオードＢ４及び第１容量素子Ｃ１の他端Ｑまでの回路の電圧であり、次式のようになる。
Ｖｎ１＝Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝４．５Ｖ ・・・(11)
上式(11)を上式(10)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ１＝９９．８９９Ｖ ・・・(12)
第１容量素子Ｃ１のインピーダンスＺｃ１は上式(7)の通りであるから、式(8)(11)(12)より、負の半サイクルのとき、第１容量素子Ｃ１の回路の定常状態の消費電力Ｐｎ１は次式の通りとなる。
Ｐｎ１＝(Ｖｃ１／Ｚｃ１)・Ｖｎ１＝１４．１３７ｍＷ ・・・(13)
【００６７】
式(9)(13)より、正負サイクルについてのＰｐ１とＰｎ１を平均すると、待機時の第１容量素子Ｃ１の回路の消費電力Ｐ１（有効電力）は次式の通りとなる。
Ｐ１＝２８．１０１ｍＷ ・・・(14)
【００６８】
＜負荷動作時における消費電力の概算＞
動作時における消費電力の主要部は、第２容量素子Ｃ２回路の消費電力であり、さらに、第１容量素子Ｃ１の回路の消費電力(上式(14)と同じ）が加算される。
以下の式(15)〜(24)により、動作時の第２容量素子Ｃ２の回路の消費電力を概算する。
交流電圧Ｖａｃの正の半サイクルのときの回路は、交流電圧Ｖａｃ、第２容量素子Ｃ２、ダイオードＤ１、ＦＥＴＱ１、ダイオードＤ５、負荷及びダイオードＢ２により構成され（抵抗素子Ｒ１及びＦＥＴＱ１のオン抵抗は無視）、この回路の電圧について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ２２＋Ｖｐ２２)１／２ ・・・(15)
上式(15)で、Ｖｃ２は、第２容量素子Ｃ２における定常状態の両端電圧である。
また、上式(15)で、Ｖｐ２は、第２容量素子Ｃ２の他端ＴからダイオードＤ１、ダイオードＤ５、負荷及びダイオードＢ２のカソードまでの回路の電圧であり、次式のようになる。
Ｖｐ２＝Ｖｄ＋Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝５．１Ｖ ・・・(16)
上式(16)を上式(15)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ２＝９９．８７０Ｖ ・・・(17)
第２容量素子Ｃ２のインピーダンスＺｃ２は、ｆ＝５０Ｈｚとすると、
Ｚｃ２＝１／(２πｆ・Ｃ２)＝３．１８ｋΩ ・・・(18)
上式(16)(17)(18)より、正の半サイクルのとき、第２容量素子Ｃ２の回路の定常状態の消費電力Ｐｐ２は次式の通りとなる。
Ｐｐ２＝(Ｖｃ２／Ｚｃ２)・Ｖｐ２＝１６０．１７ｍＷ ・・・(19)
【００６９】
負の半サイクルのときの回路は、交流電圧Ｖａｃ、ダイオードＢ３、負荷、ダイオードＤ２及び第２容量素子Ｃ２で構成され（抵抗素子Ｒ１は無視）、この回路について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ２２＋Ｖｎ２２)１／２ ・・・(20)
上式(20)で、Ｖｎ２は、ダイオードＢ３のアノードから負荷、ダイオードＤ２及び第２容量素子Ｃ２の他端Ｔまでの回路の電圧であり、次式のようになる。
Ｖｎ２＝Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝４．５Ｖ ・・・(21)
上式(21)を上式(20)に適用すると、Ｖｃ２は、次の通りとなる）。
Ｖｃ２＝９９．８９９Ｖ ・・・(22)
第２容量素子Ｃ２のインピーダンスＺｃ２は上式(18)の通りであるから、式(18)(21)(22)より、負の半サイクルのとき、第２容量素子Ｃ２の回路の定常状態の消費電力Ｐｎ２は次式の通りとなる。
Ｐｎ２＝(Ｖｃ２／Ｚｃ２)・Ｖｎ２＝１４１．３７ｍＷ ・・・(23)
【００７０】
式(19)(23)より、正負両サイクルＰｐ２とＰｎ２を平均すると、動作時の第２容量素子Ｃ２の回路の消費電力Ｐ２は次式の通りとなる。
Ｐ２＝１５０．７７ｍＷ ・・・(24)
【００７１】
上式(24)の第２容量素子Ｃ２の回路の消費電力Ｐ２に、上式(14)の第１容量素子Ｃ１の回路の消費電力Ｐ１を加算したものが、次の通り、動作時の回路の消費電力となる。
Ｐ２＋Ｐ１＝１７８．８７ｍＷ ・・・(25)
上式(14)の待機時の消費電力は、上式(25)の動作時の消費電力の約１６％程度である。
【００７２】
（３）第３の実施形態
図３は、本発明による電源回路の第３の実施形態の概略構成図である。
図３の回路は、図２の回路と主要部において共通しており、共通する構成要素については同じ符号で示している。
【００７３】
図３の回路は、図２の回路と同様に、ダイオードブリッジのダイオードＢ１とＢ４の接続点（第１のアノード・カソード間電流路、但し、ツェナーダイオードＺ１、Ｚ１’を無視）に第１容量素子Ｃ１を介して交流電圧Ｖａｃの一端の電位を印加し、ダイオードＢ３とＢ２の接続点（第２のアノード・カソード間電流路）に交流電圧Ｖａｃの他端の電位を印加している。カソード・カソード接続端とアノード・アノード接続端間を整流出力としている。
【００７４】
図３の回路は、図２の回路と同様に、ダイオードＤ２、Ｂ２、Ｂ３及びＤ１が第２のダイオードブリッジを構成している。但し、ダイオードＤ１のカソードとダイオードＤ２のアノードの接続点に第２容量素子Ｃ２の他端が接続され、ダイオードＤ２のカソードが端子３に、ダイオードＤ１のアノードが第１スイッチング素子であるＦＦＥＴＱ１を介して端子４に接続されている点が、図２の回路と異なる。また、負荷動作時において、図２は交流電圧Ｖａｃが正の半サイクルのときＦＥＴＱ１を通る電流路が形成されるが、図３は負の半サイクル時にＦＥＴＱ１を通る電流路が形成される点が相違する。
【００７５】
さらに、図３の回路が図２の回路と相違する点は、ＦＥＴＱ１を導通または遮断する制御部分である。図３の回路のＦＥＴＱ１はｐチャネル型ＦＥＴであり、トランジスタＱ２及びトランジスタＱ３はそれぞれｐｎｐ型バイポーラトランジスタ及びｎｐｎ型バイポーラトランジスタであり、図２の回路とは逆極性の素子を用いている。従って、この制御部分の動作は、極性は逆となるが図２の回路と本質的に同じである。
【００７６】
図３の回路では、演算増幅器ＯＰの非反転入力端(＋)に負荷電圧の一端（端子３）の電位Ｖin2が印加され、反転入力端(−)にツェナーダイオードＺ２の基準電位Ｖin1が印加される。従って、負荷電位Ｖin2が基準電位Ｖin1より高いとき（負荷待機時）に、出力端にＨ電位が出力され、負荷電位Ｖin2が基準電位Ｖin1より低くなったとき（負荷動作時）に、出力端にＬ電位（図３における場合は、負電位）が出力され、ダイオードＤ４を介してＦＥＴＱ１のゲートに負電位が印加される。演算増幅器ＯＰの正の電源電流は、交流電圧の正の半サイクル時はダイオードＤ３を介して供給され、負の半サイクル時は第３容量素子Ｃ３から供給され、その正電源電圧は、ツェナーダイオードＺ１により規定される。一方、演算増幅器ＯＰの負の電源電流は、交流電圧の負の半サイクル時はダイオードＤ３’を介して供給され正の半サイクル時は第５容量素子Ｃ５から供給され、その負電源電圧は、ツェナーダイオードＺ１’により規定される（なお、演算増幅器ＯＰの正負の電源電流及びその還り電流については図示を省略している）。
【００７７】
負荷待機時には、ＦＥＴＱ１のゲートが接地電位であるため、ＦＥＴＱ１は遮断状態であり、交流電圧は、第１容量素子Ｃ１を介してダイオードブリッジＢ１〜Ｂ４により全波整流され出力される。第２容量素子Ｃ２は最初の正サイクルで充電されると充電状態が保持される。充電状態の保持の原理については図２の回路と同様である。
【００７８】
負荷動作時には、ＦＥＴＱ１のゲートにＬ電位が印加され、ＦＥＴＱ１が導通する。これにより、交流電圧は、第２容量素子を介してダイオードブリッジＤ２、Ｂ２、Ｂ３、Ｄ１によっても全波整流され出力される（負の半サイクル時はダイオードＤ５も通る）。これも、図２の回路とほぼ同様である。負荷動作時に、正サイクルでＦＥＴＱ１がオンとなった場合でも、正サイクルでは、ダイオードＤ１が逆バイアスされるのでＦＥＴＱ１には電流が流れない。
【００７９】
負荷動作時における交流電圧の負の半サイクル時には、ＦＥＴＱ１が導通することにより、抵抗素子Ｒ７の一端電位（トランジスタＱ２のベース電位）が他端電位（トランジスタＱ２のエミッタ電位）に対して降下することによりトランジスタＱ２が導通する。より正確には、抵抗素子Ｒ７及びダイオードＤ５の回路が存在しなく（開放状態）ても、ＦＥＴＱ１がオンとなるとトランジスタＱ２にベース電流が流れ、トランジスタＱ２は導通状態となる。ダイオードＤ５は、トランジスタＱ２のバイアス電圧を満たしつつ負荷電流を供給する回路である。抵抗素子７は、トランジスタＱ２のベース接地抵抗であり、抵抗素子１０はベース電流制限用である。トランジスタＱ２がオンとなり、抵抗素子Ｒ８及び抵抗素子Ｒ９に電流が流れると、抵抗素子Ｒ９の一端電位(トランジスタＱ３のベース電位)が他端電位(トランジスタＱ３のエミッタ電位)に対して上昇することによりトランジスタＱ３が導通する。より正確には、抵抗素子９が存在しなく（開放状態）でも、トランジスタＱ２がオンとなるとトランジスタＱ３にベース電流が流れ、トランジスタＱ３は導通状態となる。抵抗素子Ｒ９はトランジスタＱ３のベース接地抵抗である。こうして、トランジスタＱ３のコレクタ電位は、ほぼ、ダイオードＤ３’のアノード電位まで降下し、ＦＥＴＱ１のゲートが深く順バイアスされる。このとき、演算増幅器ＯＰの出力端がＨ電位となってもダイオードＤ４があるため、ＦＥＴＱ１のゲートには印加されない。従って、負の半サイクルの間は、演算増幅器ＯＰの出力端がＨ電位に変化しても、ＦＥＴＱ１の強固な導通状態が保持される。交流電圧が次の正の半サイクル時に入ると、ＦＥＴＱ１の深い順バイアスは解除される。この動作は、図２の回路と極性が逆となるだけで同様の動作である。
【００８０】
以上、本回路に使用されている素子の代表的な例として、第１のスイッチング素子にＦＥＴを、第２及び第３のスイッチング素子にバイポーラトランジスタを使用したが、これに限定されることはなく、第１のスイッチング素子にバイポーラトランジスタを、第２及び第３のスイッチング素子にＦＥＴを使用してもよく、また、いかなる混在の組み合わせでもよい。また、制御手段として演算増幅器ＯＰを使用した例を挙げたがコンパレータとして機能する回路を組み込んでもよい。ダイオードは一般的に想定される例で説明したが、整流作用を有するどのような素子でもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明による電源回路の第１の実施形態の概略構成図である。
【図２】本発明による電源回路の第２の実施形態の概略構成図である。
【図３】本発明による電源回路の第３の実施形態の概略構成図である。
【符号の説明】
【００８２】
Ｃ１ 第１容量素子
Ｃ２ 第２容量素子
Ｃ３ 第３容量素子
Ｃ４ 第４容量素子
Ｃ５ 第５容量素子
Ｂ１〜Ｂ４、Ｄ１、Ｄ２、Ｄ３、Ｄ３’、Ｄ４、Ｄ５ ダイオード
Ｚ１、Ｚ２、Ｚ１’ ツェナーダイオード
Ｑ１ ＦＥＴ
Ｑ２、Ｑ３ バイポーラトランジスタ
ＲＥＧ 定電圧レギュレータ
【技術分野】
【０００１】
本発明は、商用電源等の交流電源から負荷に電力供給する電源回路であって、負荷の待機時に消費される電力を低減する電源回路に関する。
【背景技術】
【０００２】
従来、商用電源等から電力供給される電子機器の電源回路において、電子機器（すなわち負荷）の待機状態のときに必要な待機電力を供給しかつ遠隔スイッチやタイマー設定による起動操作に応じて電子機器を待機状態から動作状態に即座に移行させる制御回路を備えたものが知られている。なお、このような電源回路のもつ制御回路自体の電力消費も待機電力の一部となる。待機電力は、電力消費全体の中で比較的大きな割合を占めることから問題となっている。
【０００３】
特許文献１では、待機電力回路の一例を開示している。特許文献１の図１の回路では、交流電源ＡＣと負荷ＲＬとの間に２つのＦＥＴＱ１、Ｑ２がスイッチとして直列接続され、これら２つのＦＥＴのゲートは制御回路ＳＧの出力ＯＰによりオンオフ制御される。制御回路ＳＧは、コンデンサＣの充電電圧を補助電源として動作する。コンデンサＣは、ＦＥＴＱ３がオンとなったときダイオードＤ３及び抵抗Ｒを介し交流電源ＡＣにより充電される。コンデンサＣから制御回路ＳＧへ電流が流れコンデンサＣの電圧が降下すると、ＦＥＴＱ３がオンとなり交流電源ＡＣにより充電される。特許文献１では、待機電力の省電力化を図れることを効果として挙げている。
【特許文献１】特許第３６１１０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、コンデンサＣの電圧が降下する毎にＦＥＴＱ３がオンとなり、交流電源ＡＣの正の半サイクル時にダイオードＤ３、抵抗Ｒ及びＦＥＴＱ３に直流が流れコンデンサＣが充電されるが、この経路において消費される実効電力は大きい。これは、抵抗Ｒでの電力消費が大きいことと、ＦＥＴＱ３のしきい値近傍での抵抗が比較的大きいことによる。また、ＩＣ回路と考えられる制御回路ＳＧに必要な補助電源としての電圧（例えば５Ｖ程度）は、例えば１００Ｖ程度の交流電源ＡＣの電圧に比べてかなり低電圧であることによってもこの間の電力消費は大きくなる。
【０００５】
仮に、特許文献１の回路において、実効電力の消費を低減するために抵抗Ｒを別のコンデンサに置き換えても、この位置に接続されたコンデンサは一旦充電されると放電することができない（ダイオードＤ３があるため。ダイオードＤ３を除くと、負荷に電流を供給するためにＦＥＴＱ１、Ｑ２をオンにした場合、コンデンサＣも負の半サイクルのとき放電されてしまう）ので、この回路は動作しない。
【０００６】
以上の現状に鑑み、本発明は、負荷の待機時に必要な待機電力を供給し、かつ負荷が待機時から動作時に移行するときは、必要な動作電力を即座に供給できる電源回路であって、電源回路自体の消費電力が従来に比べて低減されるものを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するべく本発明は、以下の構成を有する。
請求項１に係る電源回路は、
（ａ）交流電圧の一端の電位が一端に伝達される第１容量素子と、
（ｂ）前記第１容量素子の他端と第１のアノード・カソード間電流路との間に電流路が形成され前記交流電圧の他端と第２のアノード・カソード間電流路との間に電流路が形成されアノード・アノード間電流路とカソード・カソード間電流路との間の電圧を整流出力とするダイオードブリッジと、
（ｃ）前記交流電圧の一端の電位が一端に伝達される第２容量素子とを備え、さらに、
（ｄ）前記第２容量素子の他端と前記ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第１ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第２ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｅ）または、前記（ｄ）に換えて、前記第２容量素子の他端と前記ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第２ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第１ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｆ）前記スイッチ手段の遮断時には、前記第２ダイオードに順方向電流が流れたとき前記第２容量素子が充電され、かつ該第２容量素子の充電状態が保持され、該交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力され、
（ｇ）前記スイッチ手段の導通時には、前記交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力されるとともに、該交流電圧による電流が該第２容量素子を経由し前記第１ダイオードと前記第２ダイオードと前記ダイオードブリッジの一部のダイオードとにより全波整流されて出力されることを特徴とする。
請求項２に係る電源回路は、請求項１においてさらに、
（ｈ）前記スイッチ手段が制御端と電流路とを備えた第１スイッチング素子であって、該制御端を制御する制御手段をさらに備え、該制御手段は、前記ダイオードブリッジの出力電圧が、所定の基準電圧より大きい場合は前記第１スイッチング素子の電流路を遮断するべく該制御端の電位を制御し、該所定の基準電圧より小さい場合は前記第１スイッチング素子の電流路を導通させるべく該制御端の電位を制御することを特徴とする。
請求項３に係る電源回路は、請求項２においてさらに、
（ｉ）前記第１スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備えた第２スイッチング素子と、
（ｊ）前記第２スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備え該電流路の一端の電位を前記第１スイッチング素子の制御端に伝達する第３スイッチング素子と、を備え、
（ｋ）前記第１スイッチング素子が導通したとき、前記第２スイッチング素子の制御端が順バイアスされて該第２スイッチング素子の電流路が導通することにより前記第３スイッチング素子の制御端が順バイアスされて該第３スイッチング素子の電流路が導通し、前記第１スイッチング素子の制御端がさらに深く順バイアスされて導通状態を保持することを特徴とする。
【発明の効果】
【０００８】
（Ａ）本発明の電源回路は、第１容量素子を経由して交流電圧を印加され全波整流を行う第１のダイオードブリッジを備えている。さらに、第１のダイオードブリッジに含まれる２つのダイオードと別の２つのダイオード（第１のダイオード及び第２のダイオード）は、第２のダイオードブリッジを構成している。この第２のダイオードブリッジは、第２容量素子を経由して交流電圧を印加され、全波整流を行うことが可能である。第２容量素子を含む第２のダイオードブリッジの回路は、スイッチ手段を遮断または導通させることによって、第１容量素子を含む第１のダイオードブリッジの回路に対して切り離したり付加したりできる。
【０００９】
スイッチ手段の遮断時には、交流電圧の最初の１サイクルにて第２のダイオードを通して第２容量素子が充電されかつ、その充電極性が第２のダイオードを逆バイアスし第２容量素子の充電状態が保持されるため、第２容量素子には基本的に電流が流れない。スイッチ手段の遮断時には、交流電圧による電流が第１容量素子を経由し第１のダイオードブリッジにより全波整流されて出力され、負荷へ供給することができる。従って、第１容量素子の容量を、負荷の待機時に必要な消費電力に対応できる程度に設定すれば、負荷の待機時に必要な電流を供給できかつ待機電力を最小限とすることができる。
【００１０】
スイッチ手段の導通時には、交流電圧による電流が第１容量素子を経由し第１のダイオードブリッジにより全波整流されて出力されるとともに、交流電圧による電流が第２容量素子を経由し第２のダイオードブリッジ（第１ダイオードと第２ダイオードと第１のダイオードブリッジの一部のダイオード）とにより全波整流されて出力される。従って、第２容量素子の容量を、負荷の動作時に必要な消費電力に対応できる程度に設定すれば、負荷の動作時に必要な電流を供給できる。
【００１１】
（Ｂ）本発明の電源回路は、スイッチ手段として制御端と電流路とを有する第１スイッチング素子と、この制御端を制御する制御手段とをさらに備え、制御手段は、ダイオードブリッジの出力電圧が所定の基準電圧より大きい場合は第１スイッチング素子の電流路を遮断するべく制御端を制御し、所定の基準電圧より小さい場合は第１スイッチング素子の電流路を導通させるべく制御端を制御する。
【００１２】
従って、負荷の待機時には、ダイオードブリッジの出力電圧が所定の基準電圧より大きいため、第１スイッチング素子は遮断状態であり、上記の第１のダイオードブリッジのみが全波整流を行い、負荷へ待機電流を供給する。負荷が動作し始め出力電圧が所定の基準電圧より低下したことを検知すると、第１スイッチング素子を導通状態とし、これにより上記の第２のダイオードブリッジの回路が付加されて全波整流を行い、負荷へ十分な動作電流を供給できる。第１スイッチング素子はＦＥＴとすることができ、その場合は電圧駆動であるので消費電力を少なくできる。
【００１３】
（Ｃ）本発明の電源回路は、第１スイッチング素子が一旦導通すれば、その後、上記の制御手段が第１スイッチング素子を遮断する制御を行った場合にも、導通状態が解除されないように（但し、交流電圧の半サイクルの期間）、第１スイッチング素子を強固に導通状態とする手段を備えていることが好適である。１つの半サイクルにおいて第１スイッチング素子が最初に導通したとき、それにより第２スイッチング素子及び第３スイッチング素子が順バイアスされて導通し、第３スイッチング素子の導通により第１スイッチング素子の制御端がさらに深く順バイアスされ、制御手段からの制御に関わらず第１スイッチング素子が強固に導通状態となる。従って、その半サイクルの間は、第１スイッチング素子の電流路が導通状態に保持され、電流の供給が中断されない。また、第１スイッチング素子のオン抵抗が極めて低い値に保持されるため、消費電力を少なくできる。
【発明を実施するための最良の形態】
【００１４】
以下、実施例を示した図面を参照しつつ本発明の実施の形態を説明する。
（１）第１の実施形態
（１−１）第１の実施形態の回路構成
図１は、本発明による電源回路の第１の実施形態の概略構成図である。交流電圧Ｖａｃは、端子１と端子２間に印加される。交流電圧Ｖａｃは、例えば１００Ｖ商用電源電圧であるがこれに限られない。
【００１５】
交流電圧Ｖａｃの一端電位が印加される端子１は、抵抗素子Ｒ１を介して第１容量素子Ｃ１の一端Ｐ及び第２容量素子Ｃ２の一端Ｓに共通に接続されている。よって、第１容量素子Ｃ１の一端Ｐ及び第２容量素子Ｃ２の一端Ｓには、交流電圧Ｖａｃの一端電位が伝達される。
【００１６】
ここで、ツェナーダイオードＺ１を無視すると、第１容量素子Ｃ１の他端Ｑは、ダイオードＢ１のアノードとダイオードＢ４のカソードとの接続点に接続されている。（実際には、第１容量素子Ｃ１の他端ＱとダイオードＢ１のアノード間にツェナーダイオードＺ１が接続されているが、これは後述する制御部の電源用に供する電圧を生成するために挿入したものであり、本発明の本質的な要素ではない。）一方、第２容量素子Ｃ２の他端Ｔは、ダイオードＤ１のアノードとダイオードＤ２のカソードとの接続点に接続されている。さらに、交流電圧Ｖａｃの他端電位が印加される端子２は、ダイオードＢ３のアノードとダイオードＢ２のカソードとの接続点に接続されている。
【００１７】
上記の４つのダイオードＢ１、Ｂ２、Ｂ３、Ｂ４は、全波整流を行う１つのダイオードブリッジを構成しており、ダイオードＢ１のアノードとダイオードＢ４のカソード間とを導通させる電流路が「第１のアノード・カソード間電流路」であり、ダイオードＢ３のアノードとダイオードＢ２のカソード間とを導通させる電流路が「第２のアノード・カソード間電流路」であり、ダイオードＢ２及びダイオードＢ４のアノード間とを導通させる電流路が「アノード・アノード間電流路」であり、ダイオードＢ１とダイオードＢ３のカソード間を導通させる電流路が「カソード・カソード間電流路」である。全波整流出力は、カソード・カソード間電流路（端子３）とアノード・アノード間電流路（端子４）間から負荷へ出力される。
【００１８】
上記「第１のアノード・カソード間電流路」、「第２のアノード・カソード間電流路」、「アノード・アノード間電流路」及び「カソード・カソード間電流路」は、特許請求の範囲に記載の用語である。これらを、単に「第１のアノード・カソード接続端」、「第２のアノード・カソード接続端」、「アノード・アノード接続端」及び「カソード・カソード接続端」と表現しなかったのは、各ダイオードのアノード（またはカソード）とカソード（またはアノード）とが直接接続される場合以外に、必要に応じて任意の素子（例えば、図１の回路におけるツェナーダイオードＺ１）が介在して間接的に接続される場合も含むためである。なお、以下の説明では、本質的理解の容易性の観点から、各ダイオード間が間接的に接続されている接続点についても、直接接続された接続点と同様に「接続端」または「接続点」と称する場合がある。
【００１９】
ダイオードＤ１のカソードは、ｎチャネル型電界効果トランジスタであるＦＥＴＱ１（第１スイッチング素子）のドレインに接続され、ＦＥＴＱ１のソースは、ダイオードブリッジのカソード・カソード接続端に接続されている。ＦＥＴＱ１のゲートには、演算増幅器ＯＰの出力端の電位が印加される。ＦＥＴＱ１は、ゲートに印加される電位によりドレイン・ソース間の電流路を導通または遮断するように制御される。
【００２０】
ここで、ＦＥＴＱ１を無視すると、４つのダイオードＤ１、Ｂ２、Ｂ３、Ｄ２もまた、別のダイオードブリッジを構成している。すなわち、ＦＥＴＱ１が導通状態であるとき、これら４つのダイオードも全波整流を行うことができる。
【００２１】
ダイオードＤ３は、アノードが第１容量素子Ｃ１の他端Ｑに接続され、カソードは演算増幅器ＯＰの正電源端子に接続され、電源供給ラインとなっている（なお、演算増幅器ＯＰの電源は外部から供給してもよい。この場合、ツェナーＺ１は必要ない）。演算増幅器ＯＰの負電源端子は端子４に接続されている。演算増幅器ＯＰの非反転入力端(＋端子)には、ツェナーダイオードＺ２のカソードが接続され、ツェナーダイオードＺ２のアノードは端子４に接続されている。演算増幅器ＯＰ２の反転入力端(−端子)は、端子３に接続されている。
【００２２】
端子３と端子４間には、定電圧レギュレータＲＥＧが接続され、出力電圧を所定の電圧に保持するように制御を行っている。抵抗素子Ｒ４及びＲ５は定電圧レギュレータの基準電位設定用抵抗である。さらに、端子３と端子４間には、適宜の容量の平滑用の第４容量素子Ｃ４が接続されている。
【００２３】
なお、出力部分において破線で囲った部分Ｌｏは、本回路の内部において電力消費する負荷の１つであり、また、演算増幅器ＯＰも本回路の内部において電力消費する負荷の１つである。
【００２４】
（１−２）第１の実施形態の回路動作
本回路は、基本的には、交流電圧Ｖａｃを全波整流及び平滑し、定電圧レギュレータＲＥＧにより決定される所定の直流電圧Ｖｄｃを端子３と端子４間に出力するように制御される。本回路は、端子３及び端子４の外部に接続される負荷の消費電力が小さい待機時には供給電流を小さく、外部負荷の消費電力が大きい動作時には供給電流を大きくするように動作する。なお、本明細書における「待機時」及び「動作時」は、必ずしも外部負荷の実際の状態に基づくものではなく、本回路自体が、小電流供給状態にあるか大電流供給状態にあるかに基づいている。従って、外部負荷が実際は動作状態であっても消費電力が小さいために、本回路が小電流供給状態（後述する第２容量素子Ｃ２を含む回路に電流が流れないとき）であるならば、「待機時」とみなすこととする。
【００２５】
＜負荷待機時の動作＞
演算増幅器ＯＰは、２つの入力端の電位Ｖin1、Ｖin2を比較して接地電位としての低レベル(Ｌ)または正電位としての高レベル(Ｈ)の出力電位を出力端Ｘに出力する比較器である。演算増幅器ＯＰの非反転入力端(＋)に接続されたツェナーダイオードＺ２により規定される基準電圧は、定電圧レギュレータＲＥＧにより制御される所定の出力電圧よりもやや小さく設定されている。例えば、所定の出力電圧が３．３Ｖであれば、ツェナーダイオードＺ２を３Ｖ程度とする。負荷の待機時には消費電力が小さいため、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2は、非反転入力端(＋)の電位Ｖin1より常に高い状態となり、出力端ＸにはＬ電位（接地電位）が出力される。演算増幅器ＯＰがＬ電位を出力している間は、ＦＥＴＱ１は逆バイアス(ソースは端子３の電位でありゲートはほぼ端子４の電位)となり電流路が遮断された状態となる。すなわち、ＦＥＴＱ１のスイッチが開いた状態であるから、ダイオードＤ１及びＦＥＴＱ１の経路には電流は流れない（ＦＥＴＱ１の寄生ダイオードは逆方向であるので流れない）。
【００２６】
演算増幅器ＯＰは、待機時か動作時かに関わらず交流電圧Ｖａｃから電源供給される（但し、演算増幅器ＯＰの消費電力によって電流量は変化する）。交流電圧Ｖａｃの正の半サイクル時には、第１容量素子Ｃ１及びダイオードＤ３を介してＯＰ電流ｉ１ｂが演算増幅器ＯＰの正電源端子に供給される（なお、ＯＰ電流ｉ１ｂの還り電流で端子２へ流れ出る電流は、図示を省略している）。正の半サイクル時には、ＯＰ電流ｉ１ｂにより第３容量素子Ｃ３の充電も行う。一方、交流電圧Ｖａｃの負の半サイクル時には、ダイオードＤ３が逆方向となるため交流電圧ＶａｃからのＯＰ電流は流れないが、充電された第３容量素子Ｃ３から演算増幅器ＯＰへ電流が供給される。（以下、交流電圧Ｖａｃの「正の半サイクル」及び「負の半サイクル」は、端子１における場合を称する。）
【００２７】
ダイオードブリッジＢ１〜Ｂ４は、待機時か動作時かに関わらず、交流電圧Ｖａｃを第１容量素子Ｃ１を介して全波整流し出力する。第１容量素子Ｃ１は第２容量素子Ｃ２に比べて小容量であり、待機時に必要な小電流が流れることができれば十分な容量である。
【００２８】
交流電圧Ｖａｃの正の半サイクル時には、ダイオードブリッジＢ１〜Ｂ４において、端子１→抵抗素子Ｒ１→第１容量素子→ツェナーダイオードＺ１→ダイオードＢ１→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で電流ｉ１ａが流れる。従って、上記のＯＰ電流ｉ１ｂと併せ、待機時の正の半サイクル時に本回路に流れる電流ｉ１は、
ｉ１＝ｉ１ａ＋ｉ１ｂ ・・・(1)
である。第１容量素子Ｃ１は、一端Ｐが正に、他端Ｑが負に充電される。
【００２９】
交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２に電流は流れない。ダイオードＤ１の経路は遮断されており、ダイオードＤ２は逆方向となるためである。
【００３０】
交流電圧Ｖａｃの負の半サイクル時には、ダイオードブリッジＢ１〜Ｂ４において、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＢ４→第１容量素子→抵抗素子Ｒ１→端子１の経路で電流ｉ２ａが流れる。負の半サイクル時にはＯＰ電流は流れない。従って、待機時の負の半サイクル時に本回路に流れる電流ｉ２は、
ｉ２＝ｉ２ａ ・・・(2)
である。なお、第１容量素子Ｃ１は、一端Ｐが負に、他端Ｑが正に充電される。
【００３１】
上記のように待機時においては、交流電圧Ｖａｃの１サイクルによる電流は、ダイオードブリッジＢ１〜Ｂ４により全波整流され第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧの所定の電圧で負荷へ供給される。
【００３２】
なお、交流電圧Ｖａｃの初回の負の半サイクル時には、第２ダイオードを通して第２容量素子Ｃ２が充電される。この充電電流は、初回のみの過渡的なものであり電流ｉｔで示している。第２容量素子Ｃ２は、一端Ｓが負に、他端Ｔが正に充電される。続く正の半サイクル時には、上記の通りダイオードＤ１の経路は遮断されダイオードＤ２は逆方向であるので、第２容量素子Ｃ２は充電状態のままである。さらに次の負の半サイクル時には、既に充電状態であるのでそれ以上充電されない。その後、待機時が持続する限り第２容量素子Ｃ２に電流は流れず充電状態のまま保持される。従って、上記のとおり第１容量素子Ｃ１を経由する電流路のみで負荷に電流が供給される。
【００３３】
＜負荷動作時の動作＞
負荷が動作を開始すると、消費電力が増大し、上記の待機時の回路では端子３と端子４間に供給する電流が不足し、出力電圧Ｖｄｃの降下が生じる。これにより、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の電位Ｖin1より下がると、演算増幅器ＯＰの出力端ＸにＨ電位が出力され、ＦＥＴのゲートに印加される。これにより、ＦＥＴＱ１は順バイアスされ電流路が導通する。すなわち、ＦＥＴＱ１のスイッチが閉じる。なお、ＦＥＴＱ１のゲートは電圧駆動であるから、演算増幅器ＯＰの出力端がＬ電位でもＨ電位でも演算増幅器ＯＰの消費電力はほとんど変化しない。
【００３４】
ここで、演算増幅器ＯＰの正の電源電位は、端子３の電位にツェナーダイオードＺ１のツェナー電圧を加えた電位となる（ダイオードＢ１とダイオードＤ３の電圧降下は相殺しあう）。演算増幅器ＯＰの出力端ＸのＨ電位は、通常、ほぼ正の電源電位に近い電位となり、この電位がＦＥＴＱ１のゲートに印加される。従って、ツェナー電圧を適切に設定することにより、ＦＥＴのソース電位（端子３の電位）に対してしきい値を超えるゲート電位を印加することができる。
【００３５】
ＦＥＴＱ１が導通状態となると、交流電圧Ｖａｃによる電流が第２容量素子Ｃ２を介して流れることができるようになる。第２容量素子Ｃ２の容量は、第１容量素子Ｃ１に比べて大きく設定されるため、十分な電流を負荷に供給できる。つまり、動作時の回路は、待機時の回路に対して、交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２とＦＥＴＱ１とダイオードＤ１とからなる別の回路が、そして交流電圧Ｖａｃの負の半サイクル時には、第２容量素子Ｃ２とＤ２とからなる別の回路すなわち別の電流経路が付加されたものとなる。
【００３６】
図１に示すように、交流電圧Ｖａｃの正の半サイクル時には、端子１→抵抗素子Ｒ１→第２容量素子→ダイオードＤ１→ＦＥＴＱ１→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で電流ｉｅ１ａが流れる。また、待機時と同様に動作時にも、ダイオードブリッジを構成するＢ１及びＢ２に電流ｉ１ａが流れる。また、待機時と同様に動作時にも、正の半サイクル時には、演算増幅器ＯＰにダイオードＤ３を介してＯＰ電流ｉｅ１ｂが供給される（なお、ＯＰ電流ｉｅ１ｂの還り電流で端子２へ流れ出る電流は、図示を省略している）。従って、動作時の正の半サイクル時に本回路に流れる電流ｉｅ１は、
ｉｅ１＝ｉｅ１ａ＋ｉ１ａ＋ｉｅ１ｂ ・・・(3)
である。
【００３７】
上記の式(1)と式(3)を比較したとき、ＯＰ電流ｉ１ｂとｉｅ１ｂがほぼ同等であるとすると、動作時の正の半サイクル時の電流ｉｅ１は、待機時の正の半サイクル時の電流ｉ１に対して、電流ｉｅ１ａを加算した電流となる。電流ｉｅ１ａは、第２容量素子Ｃ２、ダイオードＤ１、ＦＥＴＱ１及びダイオードＢ２を通る電流である。これにより負荷に十分な電流を供給できる。
【００３８】
なお、正の半サイクルの印加によって第１容量素子Ｃ１は、一端Ｐが正に、他端Ｑが負に充電され、第２容量素子Ｃ２も、一端Ｓが正に、他端Ｔが負に充電される。
【００３９】
図１に示すように、交流電圧Ｖａｃの負の半サイクル時には、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＤ２→第２容量素子→抵抗素子Ｒ１→端子１の経路で電流ｉｅ２ａが流れる。なお、負の半サイクル時には、ＦＥＴＱ１が導通状態であっても、ダイオードＤ１が逆方向となるのでＦＥＴＱ１に電流は流れない。また、待機時と同様に動作時にも、負の半サイクル時には、ダイオードブリッジを構成するダイオードＢ３及びＢ４に電流ｉ２ａが流れる。また、待機時と同様に動作時にも、負の半サイクル時にはＯＰ電流は供給されない。従って、動作時の負の半サイクル時に本回路に流れる電流ｉｅ２は、
ｉｅ２＝ｉｅ２ａ＋ｉ２ａ ・・・(4)
である。
【００４０】
上記の式(2)と式(4)を比較したとき、動作時の負の半サイクル時の電流ｉｅ２は、待機時の負の半サイクル時の電流ｉ２に対して、上記の電流ｉｅ２ａを加算した電流となる。電流ｉｅ２ａは、ダイオードＢ３、ダイオードＤ２及び第２容量素子Ｃ２を通る電流である。これにより負荷に十分な電流を供給できる。
【００４１】
なお、負の半サイクルの印加によって第１容量素子Ｃ１は、一端Ｐが負に、他端Ｑが正に充電され、第２容量素子Ｃ２も、一端Ｓが負に、他端Ｔが正に充電される。
【００４２】
上記のように動作時においては、出力電圧の降下を検出してＦＥＴＱ１が導通することにより、交流電圧Ｖａｃの１サイクルによる電流は、第２容量素子Ｃ２を介しダイオードブリッジＤ１、Ｂ２、Ｂ３、Ｄ２により全波整流され第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧの所定の電圧で負荷へ供給される。
加えて動作時においては、待機時と同様に、第１容量素子Ｃ１を介しダイオードブリッジＢ１〜Ｂ４によっても全波整流され、負荷へ供給される。第２容量素子Ｃ２が第１容量素子Ｃ１に比べて大容量であるので、動作時における電流の大部分は第２容量素子Ｃ２の経路で供給されることとなる。
【００４３】
負荷に十分な電流が供給され、出力電圧が所定の値に回復すると、ＦＥＴＱ１は遮断されるが、再び出力電圧が降下すると直ちにＦＥＴＱ１が導通して大電流を供給し始める。
【００４４】
なお、負荷が再び待機時に入ったときは、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の基準電位Ｖin1より高くなるため、出力端ＸがＬ電位となり、ＦＥＴＱ１が遮断状態となる。これにより動作時の電流ｉｅ１ａ及びｉｅ２ａは流れなくなり、待機時の電流ｉ１及びｉ２のみが流れるようになる。
【００４５】
（２）第２の実施形態
（２−１）第２の実施形態の回路構成
図２は、本発明による電源回路の第２の実施形態の概略構成図である。
図２の回路は、図１の回路と主要部において共通し、共通する構成要素については同じ符号で示している。
【００４６】
第１容量素子Ｃ１、第２容量素子Ｃ２、全波整流を行うダイオードブリッジＢ１〜Ｂ４、並びにダイオードＤ１及びＤ２の接続関係は、図１の回路と同じである。図１の回路と同様に、ＦＥＴＱ１を無視すると、４つのダイオードＤ１、Ｂ２、Ｂ３、Ｄ２もまた、ダイオードブリッジを構成している。すなわち、ＦＥＴＱ１が導通状態であるとき、これら４つのダイオードも全波整流を行うことができる。
ダイオードＤ１のカソードは、ＦＥＴＱ１のドレインに接続されている。
演算増幅器ＯＰへ電源供給するためのツェナーダイオードＺ１及びダイオードＤ３並びに第３容量素子Ｃ３も、図１の回路と同じである。
演算増幅器ＯＰに非反転入力端(＋)には、ツェナーダイオードＺ２の基準電位Ｖｉｎ１が入力され、反転入力端(−)には、端子３の電位Ｖｉｎ２が入力される。
また、端子３と端子４間の出力電圧を所定の電圧に制御するための定電圧レギュレータＲＥＧ、抵抗素子Ｒ４及び抵抗素子Ｒ５も同じである。平滑用の第４容量素子Ｃ４についても同じである。
【００４７】
図２の回路は、第１スイッチング素子であるＦＥＴＱ１の導通または遮断の制御に関する部分が、図１の回路と異なっている。
演算増幅器ＯＰの出力端Ｘには、ダイオードＤ４のアノードが接続され、ダイオードＤ４のカソードがＦＥＴＱ１のゲートに接続されている。ＦＥＴＱ１のソースは抵抗素子７の一端及びダイオードＤ５のアノードに接続され、抵抗素子７の他端及びダイオード５のカソードは端子３に接続されている。
【００４８】
さらに、ＦＥＴＱ１のソースは、抵抗素子Ｒ１０を介して第２スイッチング素子であるｎｐｎ型バイポーラトランジスタＱ２（以下「トランジスタＱ２」と称する）のベースに接続されている。トランジスタＱ２のエミッタは端子３に接続され、コレクタは抵抗素子８の一端に接続され、抵抗素子８の他端は抵抗素子９の一端に接続されている。抵抗素子９の他端は、ダイオードＤ３のカソードに接続されている。
【００４９】
抵抗素子８と抵抗素子９の接続点は、第３スイッチング素子であるｐｎｐ型バイポーラトランジスタＱ３（以下「トランジスタＱ３」と称する）のベースに接続されている。トランジスタＱ３のエミッタはダイオードＤ３のカソードに接続され（すなわち抵抗素子Ｒ９の他端と共通）、コレクタはＦＥＴＱ１のゲートに接続されている。
【００５０】
（２−２）第２の実施形態回路動作
＜負荷待機時の動作＞
図２の回路の待機時の動作は、図１の回路と同じである。待機時には、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2は、非反転入力端(＋)の電位Ｖin1より常に高い状態となり、演算増幅器ＯＰの出力端ＸにはＬ電位（接地電位）が出力される。演算増幅器ＯＰがＬ電位を出力している間は、ＦＥＴＱ１は遮断された状態となり、ダイオードＤ１及びＦＥＴＱ１の経路には電流は流れない。また、交流電圧の正の半サイクル時には、演算増幅器ＯＰの電源にＯＰ電流ｉ１ｂが供給され、負の半サイクル時には第３容量素子Ｃ１から供給される。
【００５１】
ダイオードブリッジＢ１〜Ｂ４は、待機時か動作時かに関わらず、交流電圧Ｖａｃを第１容量素子Ｃ１を介して全波整流し出力する（正の半サイクル時の電流ｉ１ａ及び負の半サイクル時の電流ｉ２ａ）。全波整流された電流は、第４容量素子Ｃ４により平滑され、定電圧レギュレータＲＥＧが規定する所定の電圧で負荷へ供給される。
【００５２】
なお、交流電圧Ｖａｃの初回の負の半サイクル時には、第２ダイオードを通して第２容量素子Ｃ２が充電され（過渡電流ｉｔ）、待機時が持続する限り第２容量素子Ｃ２に電流は流れず充電状態のまま保持される。
【００５３】
＜負荷動作時の動作＞
負荷が動作を開始すると、消費電力が増大し、上記の待機時の回路では端子３と端子４間に供給する電流が不足し、この出力電圧Ｖｄｃの電圧降下が生じ、定電圧レギュレータＲＥＧの制御範囲外の出力電圧となる。これにより、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の電位Ｖin1より下がると、演算増幅器ＯＰの出力端ＸにＨ電位（正電位）が出力され、ＦＥＴのゲートに印加される。これにより、ＦＥＴＱ１は順バイアスされ電流路が導通する。すなわち、ＦＥＴＱ１のスイッチが閉じる。
【００５４】
ＦＥＴＱ１が導通状態となると、交流電圧Ｖａｃによる電流が第２容量素子Ｃ２を介して流れることができるようになる。第２容量素子Ｃ２の容量は、第１容量素子Ｃ１に比べて大きく設定されるため、十分な電流を負荷に供給できる。つまり、動作時の回路は、待機時の回路に対して、交流電圧Ｖａｃの正の半サイクル時には、第２容量素子Ｃ２とＦＥＴＱ１とダイオードＤ１とからなる別の回路が、そして交流電圧Ｖａｃの負の半サイクル時には、第２容量素子Ｃ２とＤ２とからなる別の回路すなわち別の電流経路が付加されたものとなる。
【００５５】
図２に示すように、正の半サイクル時は、第２容量素子Ｃ２を介して流れる電流ｉｅ１ａに第１容量素子Ｃ１を流れる電流ｉ１ａが加算されて負荷へ供給され、負の半サイクル時は第２容量素子Ｃ２を流れる電流ｉｅ２ａに第１容量素子Ｃ１を流れる電流ｉ２ａが加算されて負荷へ供給される。
【００５６】
図２の回路では、動作時における交流電圧Ｖａｃの正の半サイクル時に、演算増幅器ＯＰの出力端Ｘが最初にＨ電位となったとき、ダイオードＤ４のカソードである点ＪがＨ電位となり、ＦＥＴＱ１のゲートに印加されＦＥＴＱ１が導通状態となる。これにより、第２容量素子Ｃ２の放充電電流ｉｅ１ａが、端子１→抵抗素子Ｒ１→第２容量素子→ダイオードＤ１→ＦＥＴＱ１→ダイオードＤ５→端子３→（負荷）→端子４→ダイオードＢ２→端子２の経路で流れる。ダイオードＤ５は、負荷電流供給路であり、抵抗素子Ｒ７の両端間電圧すなわちトランジスタＱ２のベース電圧の印加及び制限用である。
【００５７】
また、待機時と同様に動作時の正の半サイクル時にも、ダイオードブリッジを構成するＢ１及びＢ２に電流ｉ１ａが流れ、演算増幅器ＯＰの電源へ供給されるＯＰ電流ｉｅ１ｂも流れる。
【００５８】
ＦＥＴＱ１が導通状態となると、抵抗素子Ｒ７に電流が流れるためトランジスタＱ２のベースが順バイアスされ導通状態となる。より正確には、抵抗素子Ｒ７及びダイオードＤ５の回路が存在しなく（開放状態）ても、ＦＥＴＱ１がオンとなるとトランジスタＱ２にベース電流が流れ、トランジスタＱ２は導通状態となる。ダイオードＤ５は、トランジスタＱ２のバイアス電圧を満たしつつ負荷電流を供給する回路である。抵抗素子Ｒ７は、トランジスタＱ２のベース接地抵抗であり、抵抗素子Ｒ１０はベース電流制限用である。これにより、第１容量素子Ｃ１の他端Ｑ→ダイオードＤ３→抵抗素子９→抵抗素子８→トランジスタＱ２の経路に電流が流れる。この結果、抵抗素子９の他端Ｌの電位に対して一端Ｍの電位が降下する。より正確には、抵抗素子Ｒ９が存在しなく（開放状態）ても、トランジスタＱ２がオンとなるとトランジスタＱ３にベース電流が流れ、トランジスタＱ３は導通状態となる。抵抗素子Ｒ９は、トランジスタＱ３のベース接地抵抗である。こうして、トランジスタＱ３のベースが順バイアスされ導通状態となる。この結果、トランジスタＱ３のエミッタ→コレクタ→抵抗素子Ｒ３の経路で電流が流れる（抵抗素子Ｒ３は、ＦＥＴＱ１がオフとなったときのゲート電荷放電用抵抗であり、抵抗素子Ｒ３は、ＦＥＴＱ１をオンするために必須ではなく、電流も流れる必要はない。）。このようにトランジスタＱ３がオンすることにより、トランジスタＱ３のコレクタの電位（点Ｎの電位すなわちＦＥＴＱ１のゲート電位）はほぼ、エミッタの電位（点Ｌの電位）になり正電位が与えられる。この結果、ＦＥＴＱ１はさらに深く順バイアスされ強固に導通状態となる。
【００５９】
その後、正の半サイクルの継続中に出力電圧Ｖｄｃが所定の電圧に回復し演算増幅器ＯＰの出力端Ｘの電位がＬ電位となった場合、あるいは、Ｈ電位とＬ電位の中間的な曖昧な電位となった場合でも、正の半サイクル時は、トランジスタＱ２及びＱ３は導通状態を保持し、点Ｎを正の高電位に保持するので、ＦＥＴＱ１の強固な導通状態が保持される。なお、ダイオードＤ４は、点Ｎの電位から演算増幅器ＯＰの出力端Ｘへの逆流防止用である。従って、正の半サイクル時には、ＦＥＴＱ１は一旦導通状態となると、演算増幅器ＯＰの出力端Ｘの電位に関わらず導通状態が保持されるため、ＦＥＴＱ１を通る電流ｉｅ１ａは中断なく流れることができる。
【００６０】
ＦＥＴＱ１が強固な導通状態にあっても、負の半サイクル時になると、ダイオードＤ１が逆方向となるためＦＥＴＱ１を電流が流れなくなるとともに、ダイオードＤ３を通したトランジスタＱ２、Ｑ３への電流も遮断される。これにより、トランジスタＱ２及びＱ３は遮断され、ＦＥＴＱ１の強固な導通状態も解除される。図１の回路と同様に、負の半サイクル時には、第２容量素子Ｃ２の放充電電流が、端子２→ダイオードＢ３→端子３→（負荷）→端子４→ダイオードＤ２→第２容量素子Ｃ２→抵抗素子Ｒ１→端子１の経路で流れる。また、待機時と同様に動作時の負の半サイクル時にも、第１容量素子を経由して、ダイオードブリッジを構成するダイオードＢ３及びＢ４に電流ｉ２ａが流れる。
【００６１】
負荷動作時に、負サイクルでＦＥＴＱ１がオンとなった場合でも、負サイクルでは、ダイオードＤ１が逆バイアスされるのでＦＥＴＱ１には電流が流れない。
【００６２】
なお、負荷が待機時に入るときは、演算増幅器ＯＰの反転入力端(−)の電位Ｖin2が非反転入力端(＋)の基準電位Ｖin1より高くなるため、出力端がＬ電位となり、ＦＥＴＱ１が遮断状態となる。これにより動作時の電流ｉｅ１ａ及びｉｅ２ａは流れなくなり、待機時の電流ｉ１及びｉ２のみが流れるようになる。すなわち、負荷が動作状態から待機状態となった後の交流電圧Ｖａｃの最初の負の半サイクルで、トランジスタＱ２、Ｑ３によるＦＥＴＱ１の強固な導通状態が解除され、その後、上述の待機時の動作で述べた電流となる。
【００６３】
（２−３）図２の回路における消費電力の概算
図２の回路において、第１容量素子Ｃ１を含む回路及び第２容量素子Ｃ２を含む回路の消費電力を概算する。計算のために、各構成要素の定数を次の通りとするが、これらは一例である。第１容量素子Ｃ１及び第２容量素子Ｃ２の容量は、負荷の消費電力に応じて設定される。
・交流電圧Ｖａｃ（実効値） ：１００Ｖ
・第１容量素子Ｃ１ ：０．１μＦ
・第２容量素子Ｃ２ ：１μＦ
・ツェナーダイオードＺ１の電圧Ｖｚ ：９Ｖ
・定電圧レギュレータＲＥＧの電圧Ｖｒｅｇ：３．３Ｖ
・各ダイオードの電圧降下Ｖｄ ：０．６Ｖ
【００６４】
＜待機時における消費電力の概算＞
交流電圧Ｖａｃの正の半サイクルのときの回路は、交流電圧Ｖａｃ、第１容量素子Ｃ１、ツェナーダイオードＺ１、ダイオードＢ１、負荷及びダイオードＢ２により構成され（抵抗素子Ｒ１は低抵抗のため無視）、この回路の電圧について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ１２＋Ｖｐ１２)１／２ ・・・(5)
上式(5)で、Ｖｃ１は、第１容量素子Ｃ１における定常状態の両端電圧である。
また、上式(5)で、Ｖｐ１は、第１容量素子Ｃ１の他端ＱからツェナーダイオードＺ１、ダイオードＢ１、負荷及びダイオードＢ２のカソードまでの回路の電圧であり、次式のようになる。上記電圧はいずれも実効値であり、以下も同様である。
Ｖｐ１＝Ｖｚ＋Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝１３．５Ｖ ・・・(6)
上式(6)を上式(5)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ１＝９９．０８５Ｖ ・・・(7)
第１容量素子Ｃ１のインピーダンスＺｃ１は、ｆ＝５０Ｈｚとすると、
Ｚｃ１＝１／(２πｆ・Ｃ１)＝３１．８ｋΩ ・・・(8)
上式(6)(7)(8)より、正の半サイクルのとき、第１容量素子Ｃ１の回路の定常状態の消費電力Ｐｐ１は次式の通りとなる。
Ｐｐ１＝(Ｖｃ１／Ｚｃ１)・Ｖｐ１＝４２．０６４ｍＷ ・・・(9)
【００６５】
交流電圧Ｖａｃの負の半サイクルのとき、第２容量素子Ｃ２は初回の１サイクルで充電され、その後は充電状態を保持し電流が流れないので、このときの充電電流による消費電力は無視する。
【００６６】
負の半サイクルのときの回路は、交流電圧Ｖａｃ、ダイオードＢ３、負荷、ダイオードＢ４及び第１容量素子Ｃ１で構成され（抵抗素子Ｒ１は無視）、この回路について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ１２＋Ｖｎ１２)１／２ ・・・(10)
上式(10)で、Ｖｎ１は、ダイオードＢ３のアノードから負荷、ダイオードＢ４及び第１容量素子Ｃ１の他端Ｑまでの回路の電圧であり、次式のようになる。
Ｖｎ１＝Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝４．５Ｖ ・・・(11)
上式(11)を上式(10)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ１＝９９．８９９Ｖ ・・・(12)
第１容量素子Ｃ１のインピーダンスＺｃ１は上式(7)の通りであるから、式(8)(11)(12)より、負の半サイクルのとき、第１容量素子Ｃ１の回路の定常状態の消費電力Ｐｎ１は次式の通りとなる。
Ｐｎ１＝(Ｖｃ１／Ｚｃ１)・Ｖｎ１＝１４．１３７ｍＷ ・・・(13)
【００６７】
式(9)(13)より、正負サイクルについてのＰｐ１とＰｎ１を平均すると、待機時の第１容量素子Ｃ１の回路の消費電力Ｐ１（有効電力）は次式の通りとなる。
Ｐ１＝２８．１０１ｍＷ ・・・(14)
【００６８】
＜負荷動作時における消費電力の概算＞
動作時における消費電力の主要部は、第２容量素子Ｃ２回路の消費電力であり、さらに、第１容量素子Ｃ１の回路の消費電力(上式(14)と同じ）が加算される。
以下の式(15)〜(24)により、動作時の第２容量素子Ｃ２の回路の消費電力を概算する。
交流電圧Ｖａｃの正の半サイクルのときの回路は、交流電圧Ｖａｃ、第２容量素子Ｃ２、ダイオードＤ１、ＦＥＴＱ１、ダイオードＤ５、負荷及びダイオードＢ２により構成され（抵抗素子Ｒ１及びＦＥＴＱ１のオン抵抗は無視）、この回路の電圧について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ２２＋Ｖｐ２２)１／２ ・・・(15)
上式(15)で、Ｖｃ２は、第２容量素子Ｃ２における定常状態の両端電圧である。
また、上式(15)で、Ｖｐ２は、第２容量素子Ｃ２の他端ＴからダイオードＤ１、ダイオードＤ５、負荷及びダイオードＢ２のカソードまでの回路の電圧であり、次式のようになる。
Ｖｐ２＝Ｖｄ＋Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝５．１Ｖ ・・・(16)
上式(16)を上式(15)に適用すると、Ｖｃ１は、次の通りとなる）。
Ｖｃ２＝９９．８７０Ｖ ・・・(17)
第２容量素子Ｃ２のインピーダンスＺｃ２は、ｆ＝５０Ｈｚとすると、
Ｚｃ２＝１／(２πｆ・Ｃ２)＝３．１８ｋΩ ・・・(18)
上式(16)(17)(18)より、正の半サイクルのとき、第２容量素子Ｃ２の回路の定常状態の消費電力Ｐｐ２は次式の通りとなる。
Ｐｐ２＝(Ｖｃ２／Ｚｃ２)・Ｖｐ２＝１６０．１７ｍＷ ・・・(19)
【００６９】
負の半サイクルのときの回路は、交流電圧Ｖａｃ、ダイオードＢ３、負荷、ダイオードＤ２及び第２容量素子Ｃ２で構成され（抵抗素子Ｒ１は無視）、この回路について次式の関係が成立する。
Ｖａｃ＝(Ｖｃ２２＋Ｖｎ２２)１／２ ・・・(20)
上式(20)で、Ｖｎ２は、ダイオードＢ３のアノードから負荷、ダイオードＤ２及び第２容量素子Ｃ２の他端Ｔまでの回路の電圧であり、次式のようになる。
Ｖｎ２＝Ｖｄ＋Ｖｒｅｇ＋Ｖｄ＝４．５Ｖ ・・・(21)
上式(21)を上式(20)に適用すると、Ｖｃ２は、次の通りとなる）。
Ｖｃ２＝９９．８９９Ｖ ・・・(22)
第２容量素子Ｃ２のインピーダンスＺｃ２は上式(18)の通りであるから、式(18)(21)(22)より、負の半サイクルのとき、第２容量素子Ｃ２の回路の定常状態の消費電力Ｐｎ２は次式の通りとなる。
Ｐｎ２＝(Ｖｃ２／Ｚｃ２)・Ｖｎ２＝１４１．３７ｍＷ ・・・(23)
【００７０】
式(19)(23)より、正負両サイクルＰｐ２とＰｎ２を平均すると、動作時の第２容量素子Ｃ２の回路の消費電力Ｐ２は次式の通りとなる。
Ｐ２＝１５０．７７ｍＷ ・・・(24)
【００７１】
上式(24)の第２容量素子Ｃ２の回路の消費電力Ｐ２に、上式(14)の第１容量素子Ｃ１の回路の消費電力Ｐ１を加算したものが、次の通り、動作時の回路の消費電力となる。
Ｐ２＋Ｐ１＝１７８．８７ｍＷ ・・・(25)
上式(14)の待機時の消費電力は、上式(25)の動作時の消費電力の約１６％程度である。
【００７２】
（３）第３の実施形態
図３は、本発明による電源回路の第３の実施形態の概略構成図である。
図３の回路は、図２の回路と主要部において共通しており、共通する構成要素については同じ符号で示している。
【００７３】
図３の回路は、図２の回路と同様に、ダイオードブリッジのダイオードＢ１とＢ４の接続点（第１のアノード・カソード間電流路、但し、ツェナーダイオードＺ１、Ｚ１’を無視）に第１容量素子Ｃ１を介して交流電圧Ｖａｃの一端の電位を印加し、ダイオードＢ３とＢ２の接続点（第２のアノード・カソード間電流路）に交流電圧Ｖａｃの他端の電位を印加している。カソード・カソード接続端とアノード・アノード接続端間を整流出力としている。
【００７４】
図３の回路は、図２の回路と同様に、ダイオードＤ２、Ｂ２、Ｂ３及びＤ１が第２のダイオードブリッジを構成している。但し、ダイオードＤ１のカソードとダイオードＤ２のアノードの接続点に第２容量素子Ｃ２の他端が接続され、ダイオードＤ２のカソードが端子３に、ダイオードＤ１のアノードが第１スイッチング素子であるＦＦＥＴＱ１を介して端子４に接続されている点が、図２の回路と異なる。また、負荷動作時において、図２は交流電圧Ｖａｃが正の半サイクルのときＦＥＴＱ１を通る電流路が形成されるが、図３は負の半サイクル時にＦＥＴＱ１を通る電流路が形成される点が相違する。
【００７５】
さらに、図３の回路が図２の回路と相違する点は、ＦＥＴＱ１を導通または遮断する制御部分である。図３の回路のＦＥＴＱ１はｐチャネル型ＦＥＴであり、トランジスタＱ２及びトランジスタＱ３はそれぞれｐｎｐ型バイポーラトランジスタ及びｎｐｎ型バイポーラトランジスタであり、図２の回路とは逆極性の素子を用いている。従って、この制御部分の動作は、極性は逆となるが図２の回路と本質的に同じである。
【００７６】
図３の回路では、演算増幅器ＯＰの非反転入力端(＋)に負荷電圧の一端（端子３）の電位Ｖin2が印加され、反転入力端(−)にツェナーダイオードＺ２の基準電位Ｖin1が印加される。従って、負荷電位Ｖin2が基準電位Ｖin1より高いとき（負荷待機時）に、出力端にＨ電位が出力され、負荷電位Ｖin2が基準電位Ｖin1より低くなったとき（負荷動作時）に、出力端にＬ電位（図３における場合は、負電位）が出力され、ダイオードＤ４を介してＦＥＴＱ１のゲートに負電位が印加される。演算増幅器ＯＰの正の電源電流は、交流電圧の正の半サイクル時はダイオードＤ３を介して供給され、負の半サイクル時は第３容量素子Ｃ３から供給され、その正電源電圧は、ツェナーダイオードＺ１により規定される。一方、演算増幅器ＯＰの負の電源電流は、交流電圧の負の半サイクル時はダイオードＤ３’を介して供給され正の半サイクル時は第５容量素子Ｃ５から供給され、その負電源電圧は、ツェナーダイオードＺ１’により規定される（なお、演算増幅器ＯＰの正負の電源電流及びその還り電流については図示を省略している）。
【００７７】
負荷待機時には、ＦＥＴＱ１のゲートが接地電位であるため、ＦＥＴＱ１は遮断状態であり、交流電圧は、第１容量素子Ｃ１を介してダイオードブリッジＢ１〜Ｂ４により全波整流され出力される。第２容量素子Ｃ２は最初の正サイクルで充電されると充電状態が保持される。充電状態の保持の原理については図２の回路と同様である。
【００７８】
負荷動作時には、ＦＥＴＱ１のゲートにＬ電位が印加され、ＦＥＴＱ１が導通する。これにより、交流電圧は、第２容量素子を介してダイオードブリッジＤ２、Ｂ２、Ｂ３、Ｄ１によっても全波整流され出力される（負の半サイクル時はダイオードＤ５も通る）。これも、図２の回路とほぼ同様である。負荷動作時に、正サイクルでＦＥＴＱ１がオンとなった場合でも、正サイクルでは、ダイオードＤ１が逆バイアスされるのでＦＥＴＱ１には電流が流れない。
【００７９】
負荷動作時における交流電圧の負の半サイクル時には、ＦＥＴＱ１が導通することにより、抵抗素子Ｒ７の一端電位（トランジスタＱ２のベース電位）が他端電位（トランジスタＱ２のエミッタ電位）に対して降下することによりトランジスタＱ２が導通する。より正確には、抵抗素子Ｒ７及びダイオードＤ５の回路が存在しなく（開放状態）ても、ＦＥＴＱ１がオンとなるとトランジスタＱ２にベース電流が流れ、トランジスタＱ２は導通状態となる。ダイオードＤ５は、トランジスタＱ２のバイアス電圧を満たしつつ負荷電流を供給する回路である。抵抗素子７は、トランジスタＱ２のベース接地抵抗であり、抵抗素子１０はベース電流制限用である。トランジスタＱ２がオンとなり、抵抗素子Ｒ８及び抵抗素子Ｒ９に電流が流れると、抵抗素子Ｒ９の一端電位(トランジスタＱ３のベース電位)が他端電位(トランジスタＱ３のエミッタ電位)に対して上昇することによりトランジスタＱ３が導通する。より正確には、抵抗素子９が存在しなく（開放状態）でも、トランジスタＱ２がオンとなるとトランジスタＱ３にベース電流が流れ、トランジスタＱ３は導通状態となる。抵抗素子Ｒ９はトランジスタＱ３のベース接地抵抗である。こうして、トランジスタＱ３のコレクタ電位は、ほぼ、ダイオードＤ３’のアノード電位まで降下し、ＦＥＴＱ１のゲートが深く順バイアスされる。このとき、演算増幅器ＯＰの出力端がＨ電位となってもダイオードＤ４があるため、ＦＥＴＱ１のゲートには印加されない。従って、負の半サイクルの間は、演算増幅器ＯＰの出力端がＨ電位に変化しても、ＦＥＴＱ１の強固な導通状態が保持される。交流電圧が次の正の半サイクル時に入ると、ＦＥＴＱ１の深い順バイアスは解除される。この動作は、図２の回路と極性が逆となるだけで同様の動作である。
【００８０】
以上、本回路に使用されている素子の代表的な例として、第１のスイッチング素子にＦＥＴを、第２及び第３のスイッチング素子にバイポーラトランジスタを使用したが、これに限定されることはなく、第１のスイッチング素子にバイポーラトランジスタを、第２及び第３のスイッチング素子にＦＥＴを使用してもよく、また、いかなる混在の組み合わせでもよい。また、制御手段として演算増幅器ＯＰを使用した例を挙げたがコンパレータとして機能する回路を組み込んでもよい。ダイオードは一般的に想定される例で説明したが、整流作用を有するどのような素子でもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明による電源回路の第１の実施形態の概略構成図である。
【図２】本発明による電源回路の第２の実施形態の概略構成図である。
【図３】本発明による電源回路の第３の実施形態の概略構成図である。
【符号の説明】
【００８２】
Ｃ１ 第１容量素子
Ｃ２ 第２容量素子
Ｃ３ 第３容量素子
Ｃ４ 第４容量素子
Ｃ５ 第５容量素子
Ｂ１〜Ｂ４、Ｄ１、Ｄ２、Ｄ３、Ｄ３’、Ｄ４、Ｄ５ ダイオード
Ｚ１、Ｚ２、Ｚ１’ ツェナーダイオード
Ｑ１ ＦＥＴ
Ｑ２、Ｑ３ バイポーラトランジスタ
ＲＥＧ 定電圧レギュレータ
【特許請求の範囲】
【請求項１】
（ａ）交流電圧の一端の電位が一端に伝達される第１容量素子と、
（ｂ）前記第１容量素子の他端と第１のアノード・カソード間電流路との間に電流路が形成され前記交流電圧の他端と第２のアノード・カソード間電流路との間に電流路が形成されアノード・アノード間電流路とカソード・カソード間電流路との間の電圧を整流出力とするダイオードブリッジと、
（ｃ）前記交流電圧の一端の電位が一端に伝達される第２容量素子とを備え、さらに、
（ｄ）前記第２容量素子の他端と前記ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第１ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第２ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｅ）または、前記（ｄ）に換えて、前記第２容量素子の他端と前記ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第２ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第１ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｆ）前記スイッチ手段の遮断時には、前記第２ダイオードに順方向電流が流れたとき前記第２容量素子が充電され、かつ該第２容量素子の充電状態が保持され、該交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力され、
（ｇ）前記スイッチ手段の導通時には、前記交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力されるとともに、該交流電圧による電流が該第２容量素子を経由し前記第１ダイオードと前記第２ダイオードと前記ダイオードブリッジの一部のダイオードとにより全波整流されて出力されることを特徴とする電源回路。
【請求項２】
（ｈ）前記スイッチ手段が制御端と電流路とを備えた第１スイッチング素子であって、該制御端を制御する制御手段をさらに備え、該制御手段は、前記ダイオードブリッジの出力電圧が、所定の基準電圧より大きい場合は前記第１スイッチング素子の電流路を遮断するべく該制御端の電位を制御し、該所定の基準電圧より小さい場合は前記第１スイッチング素子の電流路を導通させるべく該制御端の電位を制御することを特徴とする請求項１に記載の電源回路。
【請求項３】
（ｉ）前記第１スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備えた第２スイッチング素子と、
（ｊ）前記第２スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備え該電流路の一端の電位を前記第１スイッチング素子の制御端に伝達する第３スイッチング素子と、を備え、
（ｋ）前記第１スイッチング素子が導通したとき、前記第２スイッチング素子の制御端が順バイアスされて該第２スイッチング素子の電流路が導通することにより前記第３スイッチング素子の制御端が順バイアスされて該第３スイッチング素子の電流路が導通し、前記第１スイッチング素子の制御端がさらに深く順バイアスされて導通状態を保持することを特徴とする請求項２に記載の電源回路。
【請求項１】
（ａ）交流電圧の一端の電位が一端に伝達される第１容量素子と、
（ｂ）前記第１容量素子の他端と第１のアノード・カソード間電流路との間に電流路が形成され前記交流電圧の他端と第２のアノード・カソード間電流路との間に電流路が形成されアノード・アノード間電流路とカソード・カソード間電流路との間の電圧を整流出力とするダイオードブリッジと、
（ｃ）前記交流電圧の一端の電位が一端に伝達される第２容量素子とを備え、さらに、
（ｄ）前記第２容量素子の他端と前記ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第１ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第２ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｅ）または、前記（ｄ）に換えて、前記第２容量素子の他端と前記ダイオードブリッジのアノード・アノード間電流路との間に形成された電流路に直列挿入された第１ダイオード及びスイッチ手段を備えかつ該第２容量素子の他端と該ダイオードブリッジのカソード・カソード間電流路との間に形成された電流路に挿入された第２ダイオードを備え、該第２ダイオードは該第２容量素子の他端から該カソード・カソード間電流路に向けて順方向であり、該第１ダイオードは該アノード・アノード間電流路から該２容量素子の他端に向けて順方向であり、
（ｆ）前記スイッチ手段の遮断時には、前記第２ダイオードに順方向電流が流れたとき前記第２容量素子が充電され、かつ該第２容量素子の充電状態が保持され、該交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力され、
（ｇ）前記スイッチ手段の導通時には、前記交流電圧による電流が前記第１容量素子を経由し前記ダイオードブリッジにより全波整流されて出力されるとともに、該交流電圧による電流が該第２容量素子を経由し前記第１ダイオードと前記第２ダイオードと前記ダイオードブリッジの一部のダイオードとにより全波整流されて出力されることを特徴とする電源回路。
【請求項２】
（ｈ）前記スイッチ手段が制御端と電流路とを備えた第１スイッチング素子であって、該制御端を制御する制御手段をさらに備え、該制御手段は、前記ダイオードブリッジの出力電圧が、所定の基準電圧より大きい場合は前記第１スイッチング素子の電流路を遮断するべく該制御端の電位を制御し、該所定の基準電圧より小さい場合は前記第１スイッチング素子の電流路を導通させるべく該制御端の電位を制御することを特徴とする請求項１に記載の電源回路。
【請求項３】
（ｉ）前記第１スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備えた第２スイッチング素子と、
（ｊ）前記第２スイッチング素子の電流路の一端との間に電流路が形成された制御端を有し電流路を備え該電流路の一端の電位を前記第１スイッチング素子の制御端に伝達する第３スイッチング素子と、を備え、
（ｋ）前記第１スイッチング素子が導通したとき、前記第２スイッチング素子の制御端が順バイアスされて該第２スイッチング素子の電流路が導通することにより前記第３スイッチング素子の制御端が順バイアスされて該第３スイッチング素子の電流路が導通し、前記第１スイッチング素子の制御端がさらに深く順バイアスされて導通状態を保持することを特徴とする請求項２に記載の電源回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００８−２０４０７５（Ｐ２００８−２０４０７５Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３８０９８（Ｐ２００７−３８０９８）
【出願日】平成１９年２月１９日（２００７．２．１９）
【出願人】（５０４２９６４１５）株式会社エヌ・ティ・ティ・データ・イー・エックス・テクノ (57)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月１９日（２００７．２．１９）
【出願人】（５０４２９６４１５）株式会社エヌ・ティ・ティ・データ・イー・エックス・テクノ (57)
【Ｆターム（参考）】
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