高エネルギー貯蔵密度及び低ＥＳＲを有するコンデンサ
高静電容量密度及び高エネルギー貯蔵を有する静電コンデンサは、原子層成長法により堆積した高度コンフォーマル接触層を用いて、慣用の電解コンデンサアノード基板上に実装される。エネルギー貯蔵電気回路及び電子回路及びPC板上への集積に適切なコンデンサ膜は、長寿命及び高温作動範囲に耐える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品分野に関し、特に、高い静電容量及び高エネルギー貯蔵密度並びに低い等価直列抵抗を有するコンデンサを構築する装置及び方法に関する。
【背景技術】
【０００２】
コンデンサデバイスは、電気分野、エレクトロニクス分野及びマイクロエレクトロニクス分野において多数の用途を有する。コンデンサの多数の異なる有用な実装が成功裡に行われ上市されている。静電容量密度、作動電圧、エネルギー貯蔵密度、等価直列抵抗（ESR）、温度復元力（temperature resilience）及び寿命などのコンデンサ特性は、絶え間なく改良されてきた。同時に、コンデンサの費用及びサイズを削減するための実質的な働きかけは、実質的自動製造方法へと技術を進め、ほとんどの用途に対して満足する商品状態を達成した。
【０００３】
コンデンサは、エネルギー貯蔵にとって有用であり、その利点は、高速応答、高電圧との相性及び延長された充電／放電サイクル寿命（乾電池と対比して）にある。エネルギー貯蔵及び他の電力応用にとって最も適するのは、大面積アノードの利点と対応する液体又は固体電解質カソードの接触特性を有する高誘電率絶縁層との組み合わせにより比較的高い静電容量密度を達成する電解コンデンサである。電解コンデンサ技術は当該分野で周知であり、多くの有用なデバイスが現在実装されていて上市されている。アルミニウム電解コンデンサと名付けられている一つの特に有用な設計は、アノードとして典型的には25倍〜100倍の間の面積拡大因子を有する大面積エッチングアルミニウム箔に適用され、AI2O3層の陽極酸化法成長により誘電層を実装する。カソードは、追加のアルミニウム箔で実装され、カソードと誘電体との間の接触は典型的には電解溶液の使用により促進される。
【０００４】
アルミニウム電解コンデンサの小型デバイスへの効果的な組み込みは、典型的には、アノード箔／誘電体箔の帯及び電解質含浸（impregination）に適切な紙又は他のフィルムの帯で分離されたカソード箔を小型管状に巻き付け、次いでカソード接触を促進するために適切な電解質による含浸（impregination）を含む。
【０００５】
アルミニウム電解コンデンサは、高静電容量密度、比較的高電圧での適合性及び極端に低いコストという利点を有するので、産業上最も一般的に用いられている。しかし、85℃で数千時間のオーダーである比較的短い寿命、比較的高く劣化し続けるESR、高い漏洩電流、極性及び制限された温度範囲が、アルミニウム電解コンデンサ並びにタンタル電解コンデンサのエネルギー貯蔵デバイスその他の高性能高信頼性エレクトロニクス回路部品としての適用性を制限している望ましくない特徴の一部である。基本的な電解コンデンサ技術に対する最近の改良は、固体高分子電解接点を成功裡に組み込み、寿命及び有利に低いESRを有する有用な温度範囲を拡大する。明らかに、アルミニウムコンデンサ技術の弱いリンク（weak link）は接点の電解性に関連する。
【０００６】
電解コンデンサは、一般に、高静電容量密度に到達するために最も有用であるが、十分に長い寿命、高電圧適合性（high-voltage compatibility）、拡大された温度範囲及び低ESRを達成するには至らない。対比して、薄膜コンデンサ技術は、典型的には静電コンデンサ設計に金属化高分子薄膜を実装して、顕著に適切な高電圧適合性、長寿命、交流（AC）適合性及び改良された高温復元力を達成する。薄膜コンデンサは、典型的には物理的蒸着技術を用いて高分子膜の両側を金属薄膜で被覆することによって経済的に大量生産される。小型薄膜コンデンサは、金属化高分子膜の帯を管状本体に巻き付けることによって実装される。あるいは、金属化高分子膜の多層スタックをコンデンサ全体に対して実質的に減少したESRで実装する。これらの薄膜コンデンサは高電圧にて及びAC性能限界に優れるが、これまでのところ、比較的低い静電容量密度に制限されている。したがって、主として実装されている高分子誘電膜は、高電力応用での低い信頼性の結果として120℃以下の温度範囲に本質的に制限される。
【０００７】
電解コンデンサの高静電容量密度は、関連する高静電容量面積を有する出発物質に主として起因する。したがって、アルミニウム電解コンデンサ内での陽極酸化AI2O3の誘電率又はTa電解コンデンサ内での陽極酸化Ta2O5はそれぞれεr〜8及びεr〜25にあり、適切な高分子膜に対する典型的な誘電率εr〜2をはるかに超える。静電容量は、下記式で表される。
【０００８】
【数１】
【０００９】
（式中、ε0は真空の誘電率であり、εrは誘電性物質の相対誘電率であり、Aはコンデンサの実効面積であり、dは誘電層の厚みである。）実際には、誘電層の厚みは、コンデンサの寿命を超えた電気特性の壊滅的な破壊又は劣化を引き起こさずに、コンデンサに信頼性よく適用できる電圧規格によって決定される。たとえば、d = V/EDB（式中、EDBは誘電層の絶縁破壊場である）。実際、延長された寿命を保証するためにコンデンサは典型的には出力レベルを下げ、誘電体厚みは典型的には1.5〜2倍に拡大される。
【００１０】
アルミニウム電解コンデンサの概略レイアウトは図1に示されている。したがって、コンデンサ100は、箔スタック150を管状の小型ロールに巻き付けることによって製造される。巻き付け工程の前に、箔は長い帯に細長く切られる。箔スタック150は、エッチングされた大きな表面積103及び陽極酸化法により形成されたAI2O3誘電層104を有するアノードアルミニウム箔102を含む。カソードアルミニウム箔106は、誘電層104の厚みよりも典型的には実質的に薄いAI2O3の薄層108を含む。カソード箔106の表面は、典型的にはアノード箔102の面積103の増大よりも遙かに少ない程度までエッチングされることによって増加される。紙箔110は、コンデンサを巻き付ける前にアノード箔とカソード箔との間に挿入される。箔110は、巻き付け後に電解質溶液で湿らせる。カソード接点は、それぞれ箔110とアノード102の間及び箔110とカソード106の間のギャップ112及び114に浸透する電解質溶液によって形成される。明らかに、コンデンサESRは、ギャップ112及び114内での電解質溶液の濃度に関連する。コンデンサは、アノード上に形成されている大きなコンデンサ及びカソード上に形成されている小さなコンデンサと直列に連結されている２個のコンデンサの等価回路から本質的になる。これらのコンデンサは、主として、電圧極性がアノードで実質的に正に維持される直流（DC）用途に適切である。
【００１１】
電解コンデンサは、典型的には電解カソード接点の劣化に対応するESRの連続的な劣化を示す。ポスト製造歩留まり改良は、電解溶液に依存し、誘電体欠陥をさらに陽極酸化して、局所的欠陥における陽極酸化物の成長により局所的にクラックされ薄くなった誘電体を修復する。この成長は、実質的に局所化された高電流ゆえに欠陥にて増強される。
【００１２】
典型的には0.01〜1μFの範囲にある静電容量値を有するコンデンサは、典型的なPC板（PCB）上で多数用いられて有用な電気回路及び電子回路を創製するので、PCB面積の大部分を占める。加えて、数百のはんだ接合部にたびたび関連する歩留まり減少及び故障だけでなく、PCB上の個別のコンデンサアセンブリに関連する費用は相当である。最後に、PCB接触抵抗及びインダクタンスに対するコンデンサに関連する性能制限は解決することが困難であることがたびたびである。したがって、エレクトロニクス産業は、コンデンサアレイへのコンデンサの集積、最近では実際のPCBのレイアウトへの集積化を進めている。PCBへのコンデンサの完全集積化は、コンデンサにより占められる面積を有利に削減し、電子デバイスのサイズをさらに減少することができるであろう。大幅な費用削減及び質量の削減は追加の利点である。加えて、接触抵抗及びインダクタンスに関連する性能制限もまたこの集積化によって大幅に減少されることが予測される。
【００１３】
しかし、集積コンデンサに対するマイナス面は、要求される高レベルのPCBカスタマイズ化及び欠陥コンデンサに関連するPCB歩留まり減少の可能性であることは明らかである。カスタマイズ化は、PCBの完全なカスタマイズ化への不可避的移行を受ける問題とは予測されないが、産業界は、現行のPCB製造技術と互換性があり、時には数ヶ月以内に常時更新され進歩する消費家電製品に対する必要性に応じて迅速且つ容易に構造化可能である集積技術を探究している。したがって、集積されたコンデンサの歩留まりはできるだけ100%に近くなければならず、及び／又はいくらかのコンデンサ余剰は、低コストPCB製造を支えてPCB検査の克服できないコストを削減するために必要である。
【００１４】
低ESRを維持しながら高静電容量密度及び高電圧適合性の両者を有する改良されたエネルギー保持密度のコンデンサが必要とされている。これらのコンデンサは、好ましくは、拡大された温度範囲での延ばされた寿命を有するべきである。加えて、性能を改良し、大容量コンデンサの寿命を延ばし、容積及び質量当たりの固有静電容量を増加させる必要性がある。さらに、現行の製造技術を大幅に変更することなく、製品を迅速且つ効率的にカスタマイズするために現存するPC板製造ラインの能力を維持しながらPC板のレイアウトへのコンデンサ集積を可能とする方法も必要とされている。特に、低コストコンデンサデバイスレイアウト及び関連する製造方法が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
原子層成長法（ALD）は、集積回路薄膜用途における可能な堆積方法として出現した。これまで、ALDは電解コンデンサなどの巨視的用途に対しては考慮されていなかった。ALDは、これまで、そのような用途に一般的に関連する50ミクロン厚膜を作るためのプロセスにはゆっくり過ぎると考えられてきた。ALDは、慣用のCVDプロセスを自己終結プロセス工程の反復シーケンスに分割することによって行われる循環プロセスである。ALDサイクルは、反応性化学物質が処理室に別々に送られる数種（少なくとも２）の化学物質投与工程を含む。各投与工程の後、典型的には、次の前駆体を導入する前に処理空間から反応性化学物質を放出する不活性ガスパージ工程を伴う。この態様において、ALDは、１の原子層の上に他の原子層を次々と膜化する。よって、この技術を用いて50ミクロン膜を構築することは、商業目的にはあまりに難儀でゆっくりであると考えられていた。
【００１６】
しかし、ALDは、現場（in-situ）モニタリングの必要性なしに、膜厚及び特性の堅調な原子レベル制御をも提供する。ALDは、最も狭く深い溝、バイアス（vias）及び空洞に浸透する連続で均一な膜を任意の三次元表面構造上に堆積させる。したがって、ALD膜は、特異なピンホールフリー特性及び低応力特性を有し、大面積デバイスの高歩留まり加工のための理想的な候補となり得る。
【００１７】
最近、原子層成長法（ALD）膜を半導体製造に挿入する顕著な動きがある。次の10年間で、集積回路の臨界サイズは、わずかに10〜25の原子層までスケールダウンするであろう。その結果として、膜厚及び特性の原子レベル制御が必要になる。ALDは、原子レベル制御による挑戦的な基板トポロジー上方にコンフォーマル且つ均一な成長を可能とする特異な多層（layer-by-layer）態様で膜を成長させ、現在のところそのような厳しい要求を達成することが証明されているただ一つの公知の膜成長技術である。したがって、ALDは、IC産業並びに他の多くの技術の将来に対する重要な鍵を持つ。
【００１８】
ALDプロセス内で、サイクルごとの堆積厚は正確であり、自己帰還機構により再現性よく決定される。堆積は、反応性分子状前駆体と基板との間での化学反応の結果である。CVDとの類似点において、膜を構成する元素は分子状前駆体として与えられる。正味の反応は、純粋な所望の膜を堆積させ、分子状前駆体を構成する「余分な」原子を排除しなければならない。CVDの場合には、分子状前駆体は、CVD反応器内に同時に供給される。基板は、副産物の効果的な脱離と同時に起こる（よって副産物が膜に組み込まれない）分子状前駆体間の化学反応を促進するために最適化される温度に維持される。その結果として、反応は、所望の純粋膜を堆積するように進行する。Table 1は、ALDプロセスとCVDプロセスとの間の主な相違点をまとめたものである。
【００１９】
【表１】
【００２０】
ALDは、他の多くの慣用の技術を凌駕する多くの利点を提案し、最も挑戦的な薄膜堆積用途のいくつかにとって最適である。ALD膜は、基板上で連続的に特異に成長し、核生成により引き起こされる劣悪な断続的遷移を避ける。結果として、ALD膜は、ピンホールフリーでほとんど応力無しで成長する。他のすべての堆積技術は、核生成によって膜成長を開始する。核生成は、基板と成長中の膜との間で部分的にのみ結合する結果である。CVDの場合には、たとえば、分子状前駆体は、表面上の反応性前駆体の間での主としてCVD反応によって表面に付着する。核生成は、グレインの成長が後に続く。グレインが最終的に連続膜に合体する際に、厚みはCVDの場合には5nm〜10nmのオーダーになり、物理的蒸着（PVD）の場合にはさらに厚くなる。核生成により開始された膜は、実質的な圧縮応力及び合体深度を遙かに超える多量のピンホールを示す。ピンホール及び圧縮応力は、非理想的グレインバウンダリと関連し、典型的にはCVD膜及びPVD膜を500nm未満の層厚みにおける不動態化及びカプセル化適用にとって不適切なものとする。
【００２１】
ALD膜は、基板表面がALD前駆体の１種に対して反応性となされているならば、いかなる厚みにおいても連続的に成長することができる。この場合、ALD膜は、界面からずっと連続する多層（layer-by-layer）を伴って成長し得る。表面で開始して第１層から多層（layer-by-layer）成長を開始する能力は、ALD膜を連続で、低応力でピンホールフリーとする。よって、ALDは信頼性及び歩留まりが欠陥の数又は密度に大きく依存する高静電容量面積基板を有するデバイスとしての理想的な候補である。たとえば、ALD誘電膜は、DRAMコンデンサ用途について開発されている。これらは、10,000cm2を超える実際の面積を有する面積拡大ウェハ上で5nmまでの範囲の超薄膜について100%に近い歩留まりを維持することが証明されている。加えて、AI2O3誘電膜は、磁気センサーがALDを用いて実際に100%歩留まりで製造されている帯磁データ貯蔵産業におけるPVD膜に大部分追いついている。最後に、デバイスカプセル化用途に利用されるALD膜は、大型フラットパネルデバイス並びに他のデバイス上のピンホールフリーコーティングを示す大幅なデバイス信頼性改良を示している。結果として、デバイス性能上での偶発的な衝撃が最小化された非常に薄いカプセル化膜がALDにより実現され得る。たとえば、ICデバイスは、性能に与える影響が最小化されたウェハレベルで、あるいは続くパッケージングプロセスフローでカプセル化され得る。
【００２２】
ALD膜の優れた低欠陥性及びコンフォーマル性を考えると、ALDは高エネルギー及び静電容量用途についての誘電膜及び導電膜の成長に格別適切である。
【００２３】
低ESRを維持しながら、改良された静電容量及びエネルギー密度を有するコンデンサ製造方法を提供することが本発明の目的である。電解質を高コンフォーマル導電膜で置換することによって、したがって電解コンデンサ製造技術を主として実施しながら静電コンデンサを構築することによって、電解コンデンサデバイスレイアウトを改良し、静電コンデンサデバイスレイアウトを創製することが本発明の別の目的である。高静電容量及び高エネルギー密度コンデンサの温度復元力及び寿命を改良することが本発明のさらに別の目的である。さらに、交流（AC）と適合性のあるコンデンサデバイスレイアウト及び関連する製造方法を提供することが本発明の目的である。さらに、PC板に集積することができるコンデンサを提供することが本発明の目的である。
【００２４】
本発明の別の範囲において、コンデンサ製造歩留まりは、コンデンサ誘電層内で欠陥を修復するための方法及び装置を組み込むことにより改良される。本発明の別の側面において、コンデンサ製造歩留まりは、局所化された低絶縁破壊スポットの「自己回復」を組み込むことによりさらに改良される。
【００２５】
本発明の別の側面において、高静電容量及び高エネルギー密度コンデンサの等価直列抵抗（ESR）は、アノード及びカソードの両方での接触抵抗を実質的に減少することによって実質的に低減される。
【課題を解決するための手段】
【００２６】
本発明は、実質的に改良された静電容量密度、寿命及び温度耐久性を有する静電コンデンサを製造するために、高品質誘電膜及び導電膜のコンフォーマル形成と一緒に、電解コンデンサの製造に一般的に用いられる高静電容量面積アノード基板を提供する。相補的に、本発明は、極度に低いESRを有する高静電容量密度及び高エネルギー密度コンデンサを達成するレイアウト及び製造方法を教示する。加えて、本発明は、コンデンサ-PCB集積化に対する実行可能なスキームを提示する。
【００２７】
コンデンサ誘電層内の欠陥を修復するために有用な方法は、欠陥へのALD堆積、誘電層の少なくとも一部に対するALD膜の利用、及び酸化条件下で誘電層をバイアスすることを含む。加えて、コンデンサ箔スタック全体はバイアスされて、局部的な熱発生及び蒸発及び／又は弱いポイントからの接触層の酸化によって導電性接触膜を弱いポイントから実質的に除去する。
【００２８】
本発明の一側面において、コンデンサは、コンデンサ箔を含む。コンデンサ箔は、金属箔を含む。金属箔は、化学的にエッチングされて高静電容量面積を達成する。コンデンサ箔は、金属箔上に成長した実質的に均一なコンフォーマル誘電層及び誘電層上に成長した実質的に均一なコンフォーマル導電膜をさらに含む。本発明の別の側面において、コンデンサは、コンフォーマル導電膜の一部との実質的な電気的接点を好ましく形成する追加の金属箔を好ましく含む。本発明の別の側面において、コンフォーマル導電膜の少なくとも一部は、ALDによって好ましく成長したものである。本発明の別の好ましい側面において、コンデンサ箔は、コンフォーマル導電膜との実質的な電気的接点を好ましく有する追加の導電層を好ましく具備する。好ましくは、コンデンサは、追加の金属箔をさらに含み、この追加の金属箔は、追加の導電膜の一部との実質的な電気的接点を好ましく形成する。本発明の別の好ましい側面において、コンデンサ箔は帯に好ましく形成され、追加の金属箔は帯に好ましく形成され、これらの帯は実質的に同じ幅及び長さを好ましく有し、コンデンサ箔の帯及び追加の金属箔の帯は好ましく巻き付けられて、実質的に小型のコンデンサコア形状を形成する。本発明により教示される追加の一側面において、電気的接点はコンデンサコアの平面上に好ましく形成される。電気的接点は、第１面上の追加の金属箔の縁を覆う第１絶縁体と、第１面上に好ましく形成されている金属箔の縁との第１電気的接点と、第２面上の金属箔の縁を覆う第２絶縁体と、第２面上に好ましく形成されている追加の金属箔の縁との第２電気的接点とを好ましく具備する。本発明の別の側面において、電気的接点はコンデンサコアの平面上に好ましく形成されており、第１面上の追加の導電層の縁を覆う第１絶縁体と、第１面上に好ましく形成されている金属箔の縁との第１電気的接点と、第２面上の金属箔の縁を覆う第２絶縁体と、第２面上に好ましく形成されている追加の導電層の縁との第２電気的接点とを好ましく含む。本発明の別の好ましい側面において、コンデンサ箔は、帯に好ましく形成され、好ましくは巻き付けられて実質的に小型コンデンサコア形状を形成する。本発明の追加の側面において、コンデンサは、第１の金属箔と反復可能スタックとを含むコンデンサコアスタックを具備する。反復可能スタックは、選択された数の箔対を好ましく含み、各箔対はコンデンサ箔と追加の金属箔とを好ましく含む。本発明の追加の側面において、コンデンサは、コンデンサ箔のコンデンサコアスタックを好ましく具備する。さらに、コンデンサコアスタックは、複数のコンデンサコアピースに好ましく裁断され、電気的接点は複数のコンデンサコアピースの２本の平行な側上に好ましく形成される。これらの電気的接点は、第１側面上の追加の金属箔の縁を覆う第１絶縁体と、第１側面上に形成されている金属箔の縁との第１電気的接点と、第２側面上の金属箔の縁を覆う第２絶縁体と、第２側面上に形成されている追加の金属箔の縁との第２電気的接点とを好ましく具備する。本発明の別の好ましい変形において、コンデンサコアスタックは、複数のコンデンサコアピースに好ましく裁断され、電気的接点は、複数のコンデンサコアピースの２つの平行な側上に好ましく形成される。電気的接点は、第１側上の追加の導電層の縁を覆う第１絶縁体と、第１側上に好ましく形成されている金属箔の縁との第１電気的接点と、第２側上の金属箔の縁を覆う第２絶縁体と、第２側上に好ましく形成されている追加の導電層の縁との第２電気的接点と、を好ましく具備する。本発明の好ましい側面において、誘電層の少なくとも一部は、ALDにより好ましく形成される。本発明の別の好ましい側面において、誘電層の少なくとも一部は陽極酸化法により好ましく形成される。本発明の追加の変形において、誘電層の一部は陽極酸化法により好ましく形成され、誘電層の一部はALDにより好ましく形成され、ALD部分の厚みは誘電層の絶縁破壊電圧を実質的に増加するように好ましく選択される。本発明の好ましい側面において、コンデンサ箔は好ましくは電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔とコンフォーマル導電膜との間に電位を印加することを好ましく含み、電位は、コンデンサ箔の静電容量を実質的に減少させずに誘電層の絶縁破壊電圧を増加させるように好ましく選択される。本発明の追加の側面において、コンデンサ箔は好ましくは電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔とコンフォーマル導電膜との間に電位を印加することを好ましく含み、電位は、コンデンサ箔の静電容量を実質的に減少させずに誘電層を通しての漏洩電流を減少させるように好ましく選択される。本発明の別の好ましい側面において、誘電層は好ましく電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔と電解質との間に電位を印加することを好ましく含み、電解質は誘電層との電気的接点を好ましく提供し、電位は、誘電層の厚みを実質的に増加させずに誘電層の絶縁破壊電圧を増加させるように好ましく選択される。本発明の追加の側面において、コンデンサ箔の好ましい適用はPCB上に実装することであり、PCBは電気的接点パッドを具備する。実装は、電気的接点パッドとの低ESR電気的接点を実質的に作ることを好ましく含み、次いで、コンデンサ箔は好ましく線引きされてコンデンサを画定する。画定されたコンデンサは所与の静電容量を好ましく含み、所与の静電容量は、コンデンサ箔の面積及び画定されたコンデンサの面積当たりの静電容量によって好ましく決定される。好ましくは、集積されたコンデンサは、PCBの層構造内に埋め込まれる。本発明の一側面による金属箔についての好ましい物質としては、アルミニウムを挙げることができる。本発明の一側面による誘電層についての好ましい物質としては、酸化アルミニウムを挙げることができる。コンフォーマル導電膜についての好ましい物質としては、窒化チタンを挙げることができる。本発明の好ましい側面において、金属箔の高静電容量面積は、10倍を超える面積拡大を含む。本発明の別の好ましい側面において、コンデンサ箔は両側に高静電容量面積を好ましく含み、誘電層は金属箔の両側上で好ましく成長し、コンフォーマル導電膜はコンデンサ箔の両側上の誘電層上で好ましく成長する。
【００２９】
本発明は、さらに、高静電容量面積金属箔を適用し、続いて高静電容量面積箔の全面積を酸化し、誘電膜上に導電膜をコンフォーマルに成長させてコンデンサ箔を製造することを含むコンデンサ製造方法を教示する。好ましくは、本方法は、コンデンサ箔をコンデンサコアに巻き付けることをさらに含み、コンデンサコアは、第１面上の高静電容量面積金属箔の縁に電気的に接触し、第２面上の導電膜の縁に電気的に接触する２つの面を有する。本発明の好ましい変形において、コンデンサ製造方法は、コンデンサ箔をコンデンサコアスタックに積層させること、コンデンサコアスタックを複数のコンデンサコアピースに裁断すること、コンデンサコアピース上の２つの平行な側を選択すること、第１側上の高静電容量面積金属箔の縁に電気的に接触すること、第２側上の導電膜の縁に電気的に接触することをさらに含む。
【好ましい実施形態の説明】
【００３０】
本明細書に組み込まれ本明細書の一部を形成する添付図面は、本発明の原理を説明する詳細な記載と一緒に本発明の好ましい実施形態を示す。
A. 面積拡大静電コンデンサ
本発明の重要な側面は、原子層成長法（ALD）を用いて堆積したコンフォーマル層を用いる巨視的コンデンサなどの巨視的電気デバイスの製造である。これらのデバイスは、個別の電気部品として、ハイブリッド回路の成分として、集積回路板の部分として、及び他の用途に用いられ得る。本明細書において、「巨視的」とは、個々のコンデンサなどの個々の電気部品が200ミクロン以上のサイズであることを意味する。好ましくは、個々の電気部品は2,000ミクロン以上である。
【００３１】
本発明の例示的な好ましい実施形態において、エッチングされたアルミニウム箔は出発物質として適用される。市販のエッチングされたアルミニウム箔は、当該分野で公知であるように電解コンデンサアノードとして適用するために大量生産されている。これらの箔は、たとえば100倍までの特定の面積拡大を伴う25μm及び250μmが入手可能である。図2は、エッチングされたアルミニウム箔202、誘電層204及びカソードアルミニウム箔208との電気的接点210を作る接触層206からなるコンデンサ200を示す。多種のエッチングされたアルミニウム箔が、25倍〜100倍の範囲での面積拡大を有するアノード202として実装されてもよい。高静電容量面積基板は、10nm〜200nmの範囲の比較的薄い誘電層204の実装に最適である細かくエッチングされた構造により特徴づけられ、したがって5V〜100Vの範囲の低電圧コンデンサ用途に適切である。より低い面積拡大は、0.2μm〜2μm（及びもっと厚い）の範囲のより厚い誘電膜に適切であり、したがって、100V〜1000Vの範囲のより高い電圧コンデンサ用途に適切である。
【００３２】
箔202の特徴的な面積拡大は、コンデンサの特性を最良に適合させるように選択される。たとえば、箔202は、50μm厚み及び両側から箔内10μm〜25μm深度まで延在する一定のエッチングパターンを典型的に示す40倍の面積拡大で、慣用のアルミニウム箔を用いて実装される。エッチングされた構造は、箔表面から実質的に垂直に浸透する2μmと4μmとの間の幅を範囲とする深い孔からなる。箔202の密度は、エッチングにより1.5 g/cm3まで低下する。誘電体層204は、当該分野で公知の陽極酸化法により好ましく形成される。改良された歩留まりを有する誘電層204を形成するに適切な他の方法は後述するが、原子層成長法（ALD）を用いる高度コンフォーマル膜の成長又は陽極酸化法膜と補助的ALD成長膜との組み合わせを挙げることができる。接触層206はALDを用いて形成され、誘電層204上にコンフォーマル電極を創製する。上述したように、ALDは、高静電容量面積基板上の高度コンフォーマル高品質膜の堆積にとって最適である。たとえば、300μΩ cmまでの抵抗率を有する50nm TiN膜が適切である。あるいは、5nm TiNと45nm Wとのスタックは10μΩ cmまでの抵抗率で実装され、良好な接触抵抗によりESRを改良する。
【００３３】
コンデンサ200は、箔202から裁断された複数の帯250（今や、層204及び206で被覆されている）を未エッチングコンデンサグレードアルミニウム箔208と一緒に巻き付けて層状にされた実質的に管状を形成することによって形成される。箔208は、5μmまでの厚みと2.7g/cm3の密度を典型的に有する。層状構造は、図2の挿入図内の概略断面図に示されている。箔208と層206との接触は、典型的には、面積210の一部だけを含む。エッチングされた孔内への多孔性拡張に対応する面積212の一部は、箔208と直接的に接触しない。それにもかかわらず、孔内への接触抵抗は後述するように比較的小さい。
【００３４】
図2の特別の例において、箔202の2cm×500cmの帯は、誘電体AI2O3層204の1μmと一緒に適用される。面積拡大は、40倍に拡大された表面積及び80,000cm2までの実際の面積を生じさせる箔の両側の利用を含む。このコンデンサは、C〜566μFの静電容量を有し、50%軽減を用いる場合に500V適用に適切である。あるいは、10Vコンデンサは、100倍に拡大された箔202及び20nm厚の誘電層204で形成される。2mm×10cm面積を有する帯は、面積拡大及び箔202の両側の適用性を考えると、400cm2までの実際の面積を有する。このコンデンサは、0.025cm3（1/16インチ外径テフロン（登録商標）ロッド上に巻かれた場合に3mmまでの直径）までの小さな容積及び0.02gまでの質量とすると、C〜140μFの静電容量値を有する。したがって、7000μF/gまでの静電容量密度が達成される。
B. 歩留まり改良方法
電解アルミニウムコンデンサは、コンデンサESRが有用範囲を超えて劣化すると典型的に機能不全となる。誘電体故障は、弱いスポットにおける誘電層の肉厚化の電気化学形成に起因する自己回復機構により、典型的には防止される。弱いスポットは、陽極酸化法にて欠陥に関連する局所的な肉薄誘電体面積として記載することができる。たとえば、図3aは、誘電層220内に形成された局所化された肉薄スポット222を概略的に示す。222などのクラック及び他の欠陥は、酸化時に大量（室温にて1.4倍よりも多い）のアルミニウムへの暴露、及び陽極酸化法で成長したAI2O3が、基板アルミニウムと層AI2O3との間の界面及び既に形成されたAI2O3の下の界面にて成長し、したがって重層、既に形成されたAI2O3に大きな応力がかかるという事実ゆえに陽極酸化法において避けることができない。局所化された肉薄スポットは、層220の完全な肉厚面積よりも実質的により低い電圧で絶縁破壊され易い。したがって、電解コンデンサが完全に定格化電圧にさらされるとき、局所化された肉薄スポットは絶縁破壊され、比較的高い電流が絶縁破壊スポットに局所化される。電流は、肉厚の局所化されたAI2O3の成長によりスポットを本質的に「修復」する追加の陽極酸化を誘発する。修復プロセスは、絶縁破壊が「オフ」になるとき、すなわちスポットにおける誘電体厚みが適切な厚みに到達するときに生じる。この有用な機構「エージング」は、高い歩留まりを有する大型静電容量コンデンサの製造を可能とする電解コンデンサ技術の重要な利点である。しかし、「自己補正」機構は、酸化プロセスのために酸素を供給する電解質に依存する。
【００３５】
本発明において開示された静電コンデンサレイアウトにおいて、電解溶液は固体導電膜206（図2）で置換され、最終的なコンデンサは「自己補正」特性を有していない。しかし、誘電層204を形成するための陽極酸化技術の実施はほとんどの場合にまだ望ましい。したがって、図3bに示した実施形態は、陽極酸化AI2O3層220へのALD AI2O3層224の積層を実施し、層224の創製中にALD膜226を局所化された肉薄スポット222にコンフォーマルに充填することによって欠陥を修復する。局所化された欠陥の幅が層224の厚みの半分未満の場合、図3bに示すように、ALD技術は、層220+224の総合厚みまで形体（feature）222を継ぎ目なく充填することが証明されている。
【００３６】
図4は、複雑なデバイス構造の上に堆積した400nm厚ALD膜22+24+26のSEM像（図4a）を示す。堆積前のデバイスレイアウトは、割れ目18及び20並びに2×400nmよりも実質的に狭い深い溝形体（feature）12を含む。図4bは、図4aのレイアウトをより明らかにする説明図である。ALD膜は、図4bにおいて３つの「層」に分けられ、連続成長及び形体（feature）12の充填を示す。金属化プロセス中の形体（feature）18及び20、金属形体（feature）4及び6のいくらかの層間剥離にそれぞれ関連する望ましくない割れ目の一致した継ぎ目のない充填に留意されたい。さらに、欠陥ではなくむしろ設計上の外観であるが、形体（feature）12はALD膜で完全にかつ継ぎ目なく充填されることにも留意されたい。さらに、ALD膜は、完全にコンフォーマルな膜は形体（feature）を完全に充填しなかった800nmよりも狭い形体（feature）に対応しないすべての領域において正確に400nm厚みを示す。この事実は、800nmよりもわずかに広く、したがって完全にコンフォーマルに被覆されているが閉じられていない形体（feature）16にて明白である。
【００３７】
図4に示すように、層22+24+26の厚みが割れ目又は形体（feature）の幅の半分を超える場合、たとえば領域12、形体（feature）（又は欠陥）は全体的に充填され、割れ目上のALD層の厚みから割れ目の深さを差し引くと、領域全体の層22+24+26の厚みに等しくなる。この継ぎ目無しのギャップ充填特性は、ALDの多層（layer-by-layer）成長機構に起因し、さらに図5に示されている。
【００３８】
図5aにおいて、窪み67は層66内に形成されている。図5bに示すように、誘電膜70の初期層はALDによってデバイスレイアウトの表面積全体に成長している。ALDの使用は、誘電膜70の層が、窪み67を含む現存する構造の表面積を完全に覆うことができるようにする。誘電膜70の厚みは、誘電膜の追加の層の連続堆積を通して成長する。図5cに示すように、誘電膜70'は、窪み67の幅よりもわずかに薄い厚みにまで成長する。誘電膜70'の多層（layer-by-layer）堆積は、誘電膜70'を層状構造に分離する点線により概略図示されていることは当業者に明らかであろう。しかし、ALD膜のコンフォーマル性ゆえに、実際には、誘電膜70'を形成するために堆積された誘電性物質の個別の層の数にかかわらず、誘電膜70'は単一の継ぎ目無しのコンフォーマル膜を形成することも明らかであろう。
【００３９】
図5dに示すように、誘電膜70"は、窪み67を継ぎ目なく閉じる厚みまで最終的に成長する。したがって、誘電膜70"は、窪みの幅のおよそ半分すなわち栓72を形成するデバイス層66の厚みのおよそ半分に等しい厚みまで成長することが明らかであろう。したがって、窪みの各側を覆う誘電膜70"の部分の間を閉鎖する。閉鎖位置は、矢印82で示されている。誘電性物質のその後の層は、誘電膜70"の表面上にさらに堆積されてもよい。窪み67が充填された後、このような次の層の各々はコンフォーマルに堆積して、図5eに示すように、現存する誘電膜70'"の面積全体の上に追加の厚みを形成する。
【００４０】
局所化された欠陥が非常に小さいので、比較的薄い上層224（図3b）は陽極酸化層220を「修復」することが必要である。たとえば、10nm〜50nmの厚み範囲の層224は、ほとんどの用途に適切である。したがって、上述した例の1μmの誘電体厚みを有する500Vコンデンサは、ALD AI2O3膜の薄い上層により補完される陽極酸化AI2O3誘電層を伴って実質的に製造される。それぞれ950nm〜990nmの陽極酸化AI2O3層及び5nm〜10nmのALD AI2O3層の組み合わせが推奨される。対比して、わずかに20nmの誘電膜を有する10Vコンデンサに対する上述の例において、誘電膜全体をALDで実施することが適切に有用である。
【００４１】
いくつかの用途において、誘電層全体の形成についてのALD膜の実施は、高電圧コンデンサについてさえ好ましいかもしれない。これらは、エッチングされたニッケル箔圧粉基板などのアルミニウム以外の物質から作られた基板上のコンデンサ、又はTa2O5、HfO2、ZrO2、TiO2及びこれらの層の組み合わせなどのより高い誘電率の誘電層及び合金の形態での酸化アルミニウム又は二酸化ケイ素及び／又はALDの分野の当業者に公知のナノ積層体で作られたコンデンサの製造を含む。たとえば、非常に高温用途のコンデンサは、誘電層を実装するためにAI2O3 ALD膜を用いて、ニッケル箔の上に形成される。別の実施例において、1：3のAI2O3：Ta2O5ALD合金の層は、1.4倍まで高い静電容量×電圧密度を可能とするεr〜16の高誘電率と高誘電体強度〜7MV/cmの有利な組み合わせで、エッチングされたアルミニウム箔基板上に実装される。ALD分野で公知の合金及びナノ積層体技術もまた、さもなければ劣悪な物質の非常に低い欠陥密度膜を製造することが証明されている。たとえば、TiO2のTa2O5による1：1合金化は、AI2O3誘電体上に2倍に拡大された静電容量密度を与えるεr〜32及び5MV/cmよりも大きい絶縁破壊電圧を有する高品質アモルファス誘電層を製造するために有用である。
【００４２】
低コスト陽極酸化、欠陥除去及び増加した静電容量密度の利点は、50nmの陽極酸化AI2O3及び100nmのTiO2/Ta2O5などの組み合わせ高誘電率ALD膜などの組み合わせを実施することによって得ることができ、75倍までの面積拡大を有するアルミニウム箔上に実装される場合に、100nmのAI2O3誘電体を有する等価なコンデンサに対するわずかに760μF/gと対比すると、有利な50V定格及び1600μF/g静電容量密度を有する。
【００４３】
本発明の別の好ましい実施形態において、陽極酸化AI2O3層内の欠陥は、電解エージングプロセスによって修復される。したがって、図2中の202+204などの陽極酸化箔は、２枚の電解紙箔及びカソードとして作用する金属プレートの間にサンドイッチされる。接点は、アノードとして作用する箔202に作られる。スタックは電解溶液内に浸されて、両面平面電解コンデンサのようになり、DC電圧が印加されて電解コンデンサ製造分野で公知のように「エージング」プロセスが行われる。完全なコンデンサの上方ではなく、「エージング」だけが誘電体「形成」（陽極酸化法）工程の後すぐに行われる。「欠陥修復」に続いて、箔202+204はリンスされて電解質が取り除かれる。
【００４４】
金属化された薄膜コンデンサの自己回復と同様に、やや薄い電極膜は、高度に局所化された電流により欠陥ポイントにて局部的に加熱され、金属電極及び弱いスポットを局所的に蒸発させ、したがって、弱いスポットをコンデンサから隔離する。したがって、層204及び206を含む膜202（図2）は、接地されていてカソードとして作用する２枚の大型プレートの間に把持される。箔202がDC電源に電気的に結合される場合に、肉薄層206は欠陥故障ポイントにて高電流ゆえに局所的に加熱され得るし、層206を弱いスポットにて局所的に排除又は酸化して「自己回復」を提供し得る。
C. 低ESRコンデンサ
本発明の主たる目的は、低い等価直列抵抗（ESR）コンデンサを達成することである。典型的にはALD TiN薄層又は他の導電性ALD膜による層206（図2）実装は、面積が拡大した形体（feature）への低接触抵抗を得るためにほとんど適切である。典型的には、わずかに60Ω/□を有する50nmのTiN ALD膜の層は、0.5μm〜4μm幅と20μmまでの深さを有する大面積形体（feature）に低接触抵抗を与えるに十分である。たとえば、1μΩまでのESRは、40倍までの面積拡大及び20μmまでの深さにエッチングされた形体（feature）を有する完全な層のスタック202+204+206の10cm2面積のコンデンサに適用される。同様に、5/45nmのTiN/Wスタック層206は、上述のコンデンサあたりわずかに0.13μΩのESRを与えるであろう。したがって、ESRへの接触層の貢献は実質的ではない。コンデンサ全体の接触抵抗を減少させる実施形態は、図6a及び6bに概略示されている。図6aは、コンデンサレイアウト400内で誘電層404上に形成されているコンフォーマル導電膜406を示す。膜406は、箔408の領域を横断する箔408との接点420を作る。接点420を改良するために、箔402（その上に層スタック404+406を有する）で巻き付ける前に、自然酸化物を箔408から好ましく除去する。たとえば、アルミニウム箔408は、希リン酸溶液中でエッチングされる。あるいは、低温コンデンサ用では、導電性エポキシ又はペースト（図示せず）の層が箔408と層406との間に挿入される。さらに減少した接点420抵抗は、肉薄導電性非酸化層（図示せず）を好ましくは20nm〜50nmの厚み範囲にある蒸着金などの箔406上に実装する。改良された接点420は、大気への暴露なしに、金などの肉薄非酸化膜（図示せず）で層406の頂部表面を覆うことにより達成されることも好ましく、層406の頂部表面の酸化による接点劣化を実質的に避ける。あるいは、箔408及び／又は膜406上に堆積しているルテニウム（Ru）等の物質は、導電性酸化物、すなわちRu表面上に形成され得るRuO2によって、ESRを実質的に増加させることなく接触抵抗を減少させる。接点420抵抗を減少させるために実装される層は、高静電容量面積点に一致する必要はない。なぜなら、接点420は表面に面する頂部にだけ形成されるからである。したがって、慣用の物理的蒸着（PVD）技術が適切である。
【００４５】
図6aに示されているコンデンサレイアウトは低ESR用途に適切であるが、さらなる改良は、層406と接触する肉厚の上層膜の実装により得られる。本実施形態は、領域424の非接触部分に関連する直列抵抗をさらに減少させる。実施形態450は図6bに示されている。膜458は、大気への暴露なしに、接触層406'上に好ましく形成され、接触層406'の表面酸化を避ける。たとえば、層458は、当業者に公知であるように、0.5μm〜1μmのアルミニウムをスパッタリングすることによって形成される。この技術は、部分領域424'を通して実質的により高い接触面積を達成するが、422'などの深い高静電容量面積形体（feature）に実質的に浸透することは要求されない。いくつかの実施形態において、膜458は完全に箔408（図6a）を置換する。最も一般的な適用において、比較的薄い膜458は、箔408との接点（図示せず）を改良するために頂点における補完的な非酸化膜あり又はなしで実装される。別の実施例において、膜406'は、電気メッキ銅又はニッケル膜458に対する種層として銅又はルテニウムなどの金属からなる。この場合、半導体分野の当業者に公知の進歩した電気メッキ技術及び他のデバイス加工が実施されて、形体（feature）422'を実質的に補充し、ESRをさらに減少させる。また別の実施形態において、膜406'はTiN又はTiN/WのALDを用いて実装され、電気メッキ用の種（シード）層は、好ましくは大気への暴露なしに、スパッタリング又は蒸発を用いて実装される。その場合、種（シード）銅、ニッケル又はRu膜は、形体（feature）422'の構造全体に一致する必要はない。電気メッキ膜458は、種（シード）層が高アスペクト比形体（feature）に浸透することができる程度まで、形体（feature）422'に延びる接点を創製する。それにもかかわらず、本明細書に記載されているPVD種／電気メッキ方法は、高ピーク電力エネルギー貯蔵コンデンサなどの極端に低いESR用途に適切な低ESRを得るために有用である。無電解メッキプロセスもまた導電性種層上に層458を創製するために有用である。
【００４６】
本発明の追加の好ましい実施形態において、層458は、ALDプロセスを用いて、接触層406'の連続として堆積する。層458は、層406'と実質的に同じ物質又は実質的に異なる物質から作ることができる。別の実施形態において、層458は、適切なCVDプロセス及びタングステン（W）などの適切な導電性物質を用いて堆積される。好ましくは、層458は、大気への暴露なしに、層406'の堆積に続いて堆積する。また別の好ましい実施形態において、比較的低温用途のコンデンサは、層458に代えて導電性エポキシ又はペーストの層（図示せず）で製造される。この実装において、適切な粘度での導電性物質が、当該分野で公知のように、層406'上に適用される。適用は、たとえば、スプレイ法、ペイント法、ティップ法又はロール法により達成され、層406'上の低抵抗率接点を確立するために適切なより低い粘度を用いて、続いて、より厚い層458を確立するためのより高い粘度適用により、好ましくは多重適用される。
【００４７】
製造プロセスに続いて、基板箔402（図6b）、誘電層404、接触層406及び導電層458を含むコンデンサ膜スタックは、所望の静電容量を収容する適切な長さ及び幅を有する帯に分けられる。次いで、箔は実質的に小型形状に巻き付けられ、付形されて小型のロバストコンデンサを製造する。あるいは、コンデンサ膜スタックの帯252（図7a）は帯208'と一緒に巻き付けられて、実質的に低ESR配置の小型のロバストコンデンサを製造する。膜スタック252は、層458を含んでいても含んでいなくてもよい。好ましくは、コンデンサ200'は、図7aに概略的に及び図7bに詳細な断面図で示すようにわずかにずれている帯252及び帯208'と一緒に製造される。このずれた巻き付けプロセスは、管状コンデンサの下面251及び上面253の各々のギャップ254及び縁256を創製する。図7bの断面図に概略示されているように、コンデンサは、箔202'、誘電層204'、接触層206'及び箔208'を互い違いに含む。あるいは、コンデンサは、図6bに関して記載したような層458（図示せず）をも含む。
【００４８】
巻き付けに続いて、下面251はエッチングされて、ギャップ254'内の露出領域から層206"（図8a）を実質的に取り除く。好ましくは、層206"は、過剰エッチングされて、窪み260を創製する。あるいは、層458が図6bに関して詳細に説明したように適用されるならば、層458もまたギャップ254'からエッチングされ、半導体及び他のデバイス加工分野で公知のように過剰エッチング技術を用いて好ましくは陥凹する（図示せず）。好ましくは、層206"及び層458は、当業者に公知の適切な選択エッチング技術を用いて、溶液中でエッチングされる。たとえば、当該分野で公知のように、アルミニウム箔202"上のAl2O3誘電層204"又は誘電層204"内に実装されている他の多くの誘電性物質に衝撃を与えずに、EDTA-H2O2-NH4OHを用いてTiNを選択的にエッチングする。別の実施例において、当該分野で公知のように、過酸化水素溶液を用いて、TiN、AI2O3又はアルミニウムを大幅にエッチングすることなく、層458内のタングステンが選択的にエッチングされ得る。湿式エッチング分野では、層の断面図だけを示す処理工程200"（図8a）の創製に適する多数の異なる適切な選択的エッチング方法を提供する。処理工程200"において、コンデンサの下面251'だけがエッチング媒体に暴露され、上面253'がエッチング媒体と接触することは防止される。好ましくは、ロール巻きされたコンデンサがエッチング媒体に部分的にディップされて、面253'が暴露されないように維持する。あるいは、面253'を固定具内に保護するか又は取り除き可能な膜により保護して、コンデンサ全体をエッチング媒体に暴露させてもよい。
【００４９】
図8bに示す処理工程200'"において、コンデンサは肉厚絶縁層で覆われる。図8bは、それぞれコンデンサの底面251'及び頂面253'における絶縁層の部分262及び264を示す。しかし、絶縁層は好ましくはコンデンサ全体を覆う。好ましくは、層262〜264は、ディップ法又はスプレイ法を用いる多重適用が行われる。最初に低粘度溶液がギャップ254'及び窪み260並びに箔208"の縁256'上を被覆し、続いて、より高い粘度の溶液の適用により実質的により厚い層を製造し、さらに続いて当該分野で公知のように適切な層の焼き固め（bake-out）及び／又は硬化を行う。層262〜264は、コンデンサの性能規格及び特に適切な温度範囲に適合するように選択される。たとえば、種々のエポキシ物質は、100℃までの低い温度範囲に適切であり、ポリイミドフィルムは350℃までの範囲の温度規格を有するコンデンサに適切である（たとえば、Dow CorningからのPhotoneece(R) PWDC-1000）。より高い温度範囲は、BCESQなどの物質又は他の均等なスピンオンガラス物質をコーティングすることにより受け入れられる。ここで、温度範囲は500℃まで拡大される。あるいは、層262〜264は、当該分野で公知のようにCVD又はPE-CVDを用いて堆積することができ、500℃を超える温度範囲を有するコンデンサを好ましく製造する（この場合、他の構成物質もまた高温範囲に適切であることを保証するように手当てされなければならない。たとえば、アルミニウムをニッケルで置換することは、400℃を超える温度範囲に拡大することが必要である。）。層262〜264は、好ましくはギャップ254'内に実質的に浸透し、縁256'上を被覆すべきであるが、完全にコンフォーマルであることは必要ではなく、窪み260及び到達しにくいコーナーに、コンデンサの信頼性及び製造歩留まりに影響を与えない空隙を含むことがあってもよい。絶縁層262〜264が適用されて、図8dを参照しながら後述されるその後の製造工程200'""中に頂面253'及び底面251'にそれぞれ形成される接触層から箔202"及び箔208"の縁を絶縁する。
【００５０】
図8cに示されている後続の処理工程200""において、コンデンサ面251"及び253"は、当該分野で公知のように研磨され、続いて削り滓が洗浄される。底面251"は研磨されて絶縁層262の一部及び箔202"の一部を取り除き、誘電層縁204'"の間に絶縁栓266を残し、箔202"縁202'"を露出させる。したがって、箔208"の底部及び層206"は、誘電層204'"及び栓266の組み合わせによってカプセル化される。さらに、頂面253"は研磨されて絶縁層264の一部及び箔208"の一部を取り除き、箔208"縁208'"の間に絶縁栓268を残し、箔208"縁208'"を露出させる。したがって、箔202"の頂部は、栓268によってカプセル化される。同様の研磨及び削り滓除去技術は、半導体製造分野で公知のように半導体相互連結レイアウトの製造に成功裡に且つ費用効果的に適用される。好ましくは、コンデンサ研磨及びその後の削り滓洗浄は、好ましくは一緒に把持される半導体製造に一般的に用いられる容易に入手可能な研磨機器の利用を可能とする大きな300mm直径の領域を創製する多数のコンデンサに適用される。この機器は、典型的には、研磨及び洗浄の全体が自動的且つ再現性よく行われる基板の「ドライイン−ドライアウト（dry-in-dry-out）」取り扱いが可能である。加えて、当該分野で公知のように化学機械研磨（CMP）方法を用いて、種々の物質が研磨される腐食速度を実質的に一致させることによって処理工程200""の歩留まりを改良する。処理工程200""は、研磨を好ましく実施して、電気的接点を作るために有利である平坦化された面251"及び253"を達成する。しかし、当業者は、面251"及び253"を製造するためにエッチバックなどの他の技術を実施することができる。
【００５１】
その後の処理工程200'""（図8d）において、電気的接点270及び272は、底面251"及び頂面253"上にそれぞれ形成される。接触層270及び272は、実質的に減少されたESRのために、箔202""の縁全体及び箔208""の縁全体にそれぞれ実質的に結合される。接触層270及び272は、当該分野で知られている多くの異なる技術を用いて形成され得る。たとえば、導電性エポキシは、低温用コンデンサを作るために用いられる。種々の硬ろう及びろう付け技術は、高温用に適切なコンデンサを作る接触層270及び272を製造するために適切である。かしめ技術並びに導電性エポキシ、セメント及びペーストの利用もまた、箔202""及び208""の露出した縁との低抵抗接点を形成するために適切である。図8dに示す好ましい実施形態レイアウトは、底面251'"及び頂面253'"それぞれにおける箔202""及び箔208""の縁全体に実質的に接触させることによって、栓266'及び誘電層204""を用いて及び栓268'を用いて、底面251'"及び頂面253'"それぞれにて箔208""及び箔202""のカプセル化で与えられる高い製造歩留まり及び高い信頼性を維持しながら、非常に低いESRを達成する。平行状の接点と実質的にカプセル化する絶縁体の組み合わせは、本発明により製造されるコンデンサの性能、製造歩留まり及び信頼性にとって重要である。
【００５２】
さらなる処理において、コンデンサは、当該分野で一般に知られているように、接触パッドを取り付け、コンデンサを保護ジャケットでカプセル化することによって完成する。たとえば、図9は、接触層270'及び272'とそれぞれ接触する接点274及び276を含み、さらにジャケット278を含む完成したコンデンサの概略断面図を示す。
【００５３】
図6bを参照しながら上記で論じた追加の実施形態において、コンデンサレイアウトは箔208'を含まず（図7a）、改良された低ESR接点は厚い接触層458によって得られる（図6b）。したがって、コンデンサは、基板箔602、誘電層604、接触層606及び肉厚接触層458'を含むただ一つの箔（図10a断面図）を巻き付けることによって形成される。好ましくは、層458'は、有用なエッチング選択性を促進するために、箔602とは異なる物質から作られる。図10aに示すその後の処理工程600において、層606及び458'は、底面651で選択的にエッチングされ、ギャップ654及びアンダーカット660を創製する。次いで、頂面653は、図10bに示される選択的エッチングプロセス600'に供されて、箔602を選択的にエッチングし、ギャップ686を創製する。続く処理工程において、図8b及び8cに記載された処理工程と同様に、コンデンサはカプセル化され研磨され、図10cに示されたレイアウト600"を生じさせる。したがって、コンデンサは、コンデンサ底面651及びコンデンサ頂面653にてそれぞれ層458'及び箔602を栓666及び668でそれぞれカプセル化することにより、及び底面651及び頂面653にてそれぞれ箔602及び層458'の縁688及び690をそれぞれ露出させることにより、低ESR接点形成用に準備される。続く処理において、接触層及びパッド及びコンデンサ完成体は、図8d及び図9を参照しながら上述した処理レイアウトと同様に加工される。
【００５４】
別のコンデンサレイアウト及び関連する製造プロセスは、多層積層技術を利用する。多層積層技術は、比較的小さい静電容量を有するコンデンサを製造するために特に適切である。たとえば、図11は、一緒に複数回積み重ねられた箔702、誘電層704、接触層706及び肉厚層758からなる多層スタックの断面図を示す。たとえば、5層が積み重ねられて、0.25mmまでの総厚みを有する、100倍の面積拡大、両側上の20nm厚AI2O3誘電層704、両側上の50nm厚TiN接触層706及び両側上の100nmタングステン層758を得るためにエッチングされた50μm厚箔702を用いて、10V用途に適切な354μF/cm2の静電容量面積密度（50%軽減）を創製する。積層プロセスに続いて、コンデンサは、10μF静電容量及び0.02〜0.03ΩのESRを有する1.4×2mmコンデンサなどの小面積ピースに裁断される。70μFV/cm3（カプセル化後）までを有する例示的コンデンサは、タンタル電解コンデンサで達成されていた従来技術の最高を約10倍改良する。この改良は、本質的に静電コンデンサの予想された顕著に良好な性能、寿命及び温度耐性を与えるので特に有利である。多層スタックは、大静電容量面積箔上に好ましく準備され、その結果として小型コンデンサに裁断される。裁断は、メガソニックで増強されたエッチング（megasonic enhanced etching）などの半導体及び他のデバイス処理分野で公知の適切な洗浄技術を用いて縁から削り滓を除いた後に行われる。図10a〜10c、8b及び8dを参照して上述した処理工程と実質的に同様である続く処理工程において、図11に概略示されているコンデンサレイアウト700が形成される。したがって、コンデンサは、それぞれコンデンサ第１面751及びコンデンサ第２面753にて層758及び箔702を栓766及び768でそれぞれカプセル化することによって、及びそれぞれ第１面751及び第２面753にてそれぞれ箔702及び層758の縁788及び790を露出させることによって、続いて第１接触層792及び第２接触層794をそれぞれ創製することによって、低ESR接点形成のために準備される。続く処理において、接触パッド及びコンデンサ完成体は、図9を参照して上述した処理レイアウトと同様に製造される。
【００５５】
あるいは、図12に示されているように、多層積層技術もまた追加の箔708で実施されESRをさらに減少させる。図12の特定例700'において、コンデンサは、箔708と接触層706'との間に接触改良層758を含まない。しかし、これらの層及び追加の酸化抑制層は、上述したところにしたがって、この実装にとって適切である。多層積層技術は、比較的小さな静電容量を有するコンデンサを製造するために特に適切である。図12の実施例において、一緒に複数回積み重ねられた箔702'、誘電層704'、接触層706'及び箔708からなる多層スタックの断面図が示されている。たとえば、5層が積み重ねられて、0.31mmまでの総厚みを有する100倍の面積拡大、両側上の20nm厚AI2O3誘電層704'、両側上の50nm厚TiN接触層706'及び両側上の5.8μmアルミニウム箔708を得るためにエッチングされた50μm厚箔702'を用いて、10V適用（50%軽減）に適切な354μF/cm2の静電容量面積密度を創製する。積層プロセスに続いて、コンデンサは、10μF静電容量（55μFV/cm3まで）及び10-4ΩまでのESRを有する1.4×2mmコンデンサなどの複数の小さな面積のピースに裁断される。裁断は、メガソニックで強化されたエッチング（Megasonic enhanced etching）などの半導体及び他のデバイス処理分野で公知の適切な洗浄技術を用いて、縁から削り滓を除去した後に行われる。図8a〜8dに概略示した処理工程と実質的に同じその後の処理工程において、図12に概略示されているコンデンサレイアウト700'が形成される。したがって、コンデンサは、それぞれコンデンサ第１面751'及びコンデンサ第２面753'における栓766'及び768'をそれぞれ有する箔708'及び箔702'をカプセル化することにより低ESR接点形成のために準備され、それぞれ１面751'及び第２面753'におけるそれぞれ箔702'及び箔708'の縁788'及び790'を露出し、続いて第１接触層792'及び第２接触層794'をそれぞれ創製する。続く処理において、接点パッド及びコンデンサ完成体は、図9に示される処理レイアウトと同様に製造され、コンデンサの最終的な寸法は1.6×2.2×0.5（mm×mm×mm）である。
【００５６】
別の多層積層技術は、図8aに示される処理を変えることによって実施される。ここで、層706'はエッチングされずにギャップ領域766'から取り除かれる。むしろ、レーザースクライビングが用いられて、層の縁が第１接触層792'に接触するが、脱金属化されたレーン（lane）を実質的に超えて横たわる層706'の残りの部分から電気的に隔離されるように、層706'の狭いレーン（lane）を取り除く。積み重ねられた層金属化薄膜コンデンサ製造におけるレーザースクライビング使用は、当該技術分野で知られており、たとえば米国特許第5,055,965号明細書（1991年10月8日発行、Charles C. Rayburn）に記載されている。
【００５７】
他の多層技術は、巨視的コンデンサ分野で公知の技術又は他の費用効果的技術に基づく平行結合形態を有する低ESRコンデンサを製造するために有用である。たとえば、変更された製造プロセスは、より小さなコンデンサを製造するために単層スタックを利用して実施される。たとえば、図13は、小さな巨視的コンデンサ800の実施形態を示す。100倍の面積拡大を得るために一方の側でエッチングされた25μm厚アルミニウム箔802、酸化、ALD又は酸化及びその後のALDのいずれかにより箔802のエッチングされた側803上に形成された20nm厚AI2O3誘電層804、銅金属化に対する付着／バリア層として作用する5nm厚TiN接触層806、ALD種（10nm）を最初に堆積し次いで電気メッキすることにより堆積される0.5μm厚銅層858及びロウ付け用合金852を用いて銅層858にロウ付けされた2μm厚銅箔808を含む。この図において、803における細かいクロスハッチングは、表面へのエッチングの浸透を表す。コンフォーマルAI2O3及びTiN及び銅のコンフォーマルALD堆積との組み合わせにおけるエッチングされた表面803上の大きな多孔度は、増大した静電容量を生じさせ、図面にはあまりに不釣り合いなので図示しない。あるいは、全体の厚みが2.5μmの銅（858+808）は電気メッキされ、ロウ付け用合金852に対する必要性を排除する。あるいは、層808はスパッタリング技術を用いて堆積され、ロウ付け用合金852に対する必要性を排除する。約50nm厚の金の薄層840及び842もまた箔802の底面及び箔808の頂面の各々の上に蒸着され、完成したコンデンサの後続のはんだ付けを改良する。したがって、10V適合性コンデンサ（50%軽減）は、35μF/cm2静電容量及び10-4Ω/μFまでのESRを有して形成される。たとえば4×4（mm×mm）の面積を用いて、5.6μF及び0.0005ΩまでのESRを有するコンデンサが得られる。これらのコンデンサは、続いてたとえばロウ付け用合金846を用いてリボンリード線845上にロウ付け又ははんだ付けされ、図13に示すように保護ジャケット847でカプセル化されて、個別の表面実装コンデンサ（図示）又は表面実装コンデンサアレイ（図示せず）を製造する。あるいは、層（下から上に）840、802、804、806、858、808、842を含む箔スタックは、後述するように多層PC板（PCB）に集積され、わずかに30μmまでの厚み内で100μFV/cm3の比静電容量を有利に達成する。
D. PC板との集積
図13に示されている実施形態の記載に表されているコンデンサ箔は、印刷回路基板（PCB）への集積化に特に有用である。たとえばPCBの一部900の実施形態は、図14に示されている。コンデンサは、上述のように、一方の側903上にエッチングされた25μmアルミニウム箔902上に製造される。誘電体層904は、エッチングされた側903上に、10V用途（50%軽減にて）を可能とするたとえば20nmの厚みまで、ALD又は陽極酸化法とALDとの組み合わせにより成長する。接触層906はALDにより成長し、たとえばTiNの10nmである。追加の層958は、層906上に成長し、種（シード）ALD及び電気メッキの組み合わせにより成長した銅の0.5μmなどの低接点ESRを得る。箔902の底部及び層958の頂部の両者とも、好ましくは20nm〜50nmの厚さまでPVD金940及び942でそれぞれ被覆される。この積み重ねられた箔950は、PCB製造者により利用され、コンデンサをPCBレイアウトに集積する。
【００５８】
たとえば図14に示した実施形態において、金属化Kaptonフィルムは、当業者に公知の多層PCBを構築するために実装される。Kapton箔952の１種は、当業者に公知で図14中947により概略図示されるように導電体のレイアウトと一緒に、及び追加のコンデンサ接触パッド951と一緒に組み立てられる。これに続いて、パターン化された導電体947及び951を有するKapton箔952上に箔950は積層され、はんだ付け、蝋付け又は導電性物質で接着される。このとき、箔950は当該分野で公知のようにパターン化され、エッチングされて、所望のコンデンサをパッド951上に創製する。コンデンサの価値は、コンデンサの面積を選択することによって選択される。パターン化に続いて、当該分野で公知のように削り滓の除去が行われる。26μmまでの厚みを有するコンデンサは、次いでKapton箔954の底部に設けられているパッド948にはんだ付け、蝋付け又は導電性セメントで接着される。図14は、種々の層の厚み値を正確には示していない。26μmまでのコンデンサの非常に小さい厚みを500μmの範囲にある最終的なPCBの厚みと比較すると、コンデンサ間のギャップは、好ましい実施形態において空のまま残る。本発明の別の好ましい実施形態（図示せず）において、ギャップは、たとえばパーフルオロ高分子物質のポリイミドで充填される。Kapton箔952及び954をPCBを構成する他の箔と一緒に積層した後、コンデンサは全体的にPCB内に埋め込まれ、それぞれパッド951及び948からコンデンサ電極902及び906に至る大幅な面積節約及び低接点ESRを示す。箔950を集積化する方法は、PCB製造技術に匹敵し、パッド951及び948のパターン及び箔950から線引きされたパターンによりカスタマイズされたPCBに容易に適用される。典型的には（必要ではないが）、コンデンサへの接点の一つ、たとえば948は、関連するKapton箔、たとえば954の面積の大部分をカバーする連続接地面である。箔スタック950を特定のパターンに線引きする際に、多数のエッチング工程プロセスが実施されて、スタックを含む種々異なる層を適切にエッチングする。
E. 高エネルギー密度コンデンサ貯蔵デバイス
本発明の目的は、高エネルギー貯蔵コンデンサを製造することである。有利なことに、高電圧に適切なコンデンサは、より低い面積拡大箔でアルミニウム箔上に製造される。たとえば、エッチングされた40倍の面積拡大を有する50μm箔は、上述のようにALD又は陽極酸化法とALDとの組み合わせによって箔の両側に成長した1.0μm厚AI2O3誘電層を提供することができる。50%に低減されると、これらの誘電膜は500Vコンデンサの製造に適切である。低ESR接点は、たとえばALDによって堆積された50nm TiN接触層、続いて10nm種ALD層及び電気メッキの組み合わせにより及び市販の5.8μm厚のアルミニウム箔208（図2）を利用することにより堆積された0.5μmの銅を実施することによって確立される。したがって、面積当たりの静電容量は0.56μF/cm2である。スタックの厚みは56μmまでであり、面積当たりの質量は0.01g/cm2である。400μFを有するコンデンサは、1cm幅の帯を巻き付けることにより形成される。帯の総面積は714cm2であり、したがって、帯の長さは714cmである。0.3125 cm（1/8インチ）外径を有するステンレス薄壁スチールキャピラリ上に巻き付けると、最終的なコンデンサは、176巻、2.3cm直径の巻き付けられたフィルム及び3.4μΩESR及び 2×0.5mm厚の銅接点ディスク270'及び272'（図9）を含む6.7gの重さを有する管状で、図15aに示されている実施形態1000に示される。図15aにおいて、巻き付けられたコンデンサ箔1010は、接触板1020及び1030との組み立て前の状態で示される。４個のコンデンサが用いられて、図15bに示す実施形態1050を組み立てる。コンデンサは、板1020及び1030を一緒にはんだ付け又は蝋付けし、次いで接点パッド1035及び1036を加えることによって連続的に組み立てられる。最後に、保護ジャケット1040が組み立てられる。100μF静電容量を有する積層コンデンサデバイスは2KV電圧で作動することができ、13.6μΩのESRを有する。保護及び電気絶縁ジャケット1040は、完全なコンデンサの直径を2.5cmまで増加させ、総長さを4.6cmまで増加させ、8g以内の重さを追加する。したがって、完全なコンデンサは35gまでの重さであり、22.6cm3までの容積を有する。エネルギー貯蔵容量はE = CV2/2 = 200ジュール又はエネルギー密度5.7ジュール／gとして示される。コンデンサ内部放電時間τ=RCは非常に高いピーク電流に適切な1.4 nsec以内である。たとえば、2KVで完全充電され、1nsec以内に電荷の50%を放電可能である場合、短絡回路で100,000,000Aまでの電流であることを条件として、コンデンサは0.2ジュールまでの電荷を保持する。これらの特性は長い寿命及び高温耐性と共に、従来技術に対する顕著な改良を示す。
【００５９】
好ましい実施形態の記載及び実施例は、本発明の原理をさらに示すが、本発明の範囲はいかなる特定の方法又は装置にも限定されない。すべての適切な変形例、実装例及び均等例は、本発明の概要及び特許請求の範囲により規定される本発明の範囲に含まれる。
【図面の簡単な説明】
【００６０】
【図１】図1は、アルミニウム電解コンデンサの従来のレイアウトを概略図示する。
【図２】図2は、本発明による高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図３】図3a及び3bは、本発明による陽極酸化法により成長した誘電膜上のALD誘電膜の堆積を実施する欠陥修復に対する機構を概略図示する。
【図４】図4a及び4bは、本発明によるALD膜で継ぎ目なく充填されている構造の断面SEM像を示す。
【図５】図5a〜5eは、本発明によるALDでのギャップ充填の機構を概略図示する。
【図６】図6a及び6bは、本発明によるESRを減少させるために厚いカソード膜又は厚い堆積オーバーレイ膜を利用する高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図７】図7a及び7bは、本発明によるESRを減少させるために置換されたカソード箔を利用し、アノード-誘電体-接触箔と一緒にカソード箔を巻き付ける高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図８】図8a〜8dは、本発明によるアノード及びカソードとの低抵抗接点の製造を概略図示する。
【図９】図9は、本発明による完成されたコンデンサの断面図を概略図示する。
【図１０】図10a〜10cは、本発明によるアノード及びカソードとの低抵抗接点の製造を概略図示する。
【図１１】図11は、本発明による多層スタックコンデンサレイアウトを概略図示する。
【図１２】図12は、本発明による多層スタックコンデンサレイアウトを概略図示する。
【図１３】図13は、本発明による積み重ねられたコンデンサ箔の単層から製造された個別のコンデンサのレイアウトを概略図示する。
【図１４】図14は、本発明によるPCB集積コンデンサのレイアウトを概略図示する。
【図１５】図15a及び15bは、本発明による高エネルギー貯蔵コンデンサを概略図示する。
【技術分野】
【０００１】
本発明は、電子部品分野に関し、特に、高い静電容量及び高エネルギー貯蔵密度並びに低い等価直列抵抗を有するコンデンサを構築する装置及び方法に関する。
【背景技術】
【０００２】
コンデンサデバイスは、電気分野、エレクトロニクス分野及びマイクロエレクトロニクス分野において多数の用途を有する。コンデンサの多数の異なる有用な実装が成功裡に行われ上市されている。静電容量密度、作動電圧、エネルギー貯蔵密度、等価直列抵抗（ESR）、温度復元力（temperature resilience）及び寿命などのコンデンサ特性は、絶え間なく改良されてきた。同時に、コンデンサの費用及びサイズを削減するための実質的な働きかけは、実質的自動製造方法へと技術を進め、ほとんどの用途に対して満足する商品状態を達成した。
【０００３】
コンデンサは、エネルギー貯蔵にとって有用であり、その利点は、高速応答、高電圧との相性及び延長された充電／放電サイクル寿命（乾電池と対比して）にある。エネルギー貯蔵及び他の電力応用にとって最も適するのは、大面積アノードの利点と対応する液体又は固体電解質カソードの接触特性を有する高誘電率絶縁層との組み合わせにより比較的高い静電容量密度を達成する電解コンデンサである。電解コンデンサ技術は当該分野で周知であり、多くの有用なデバイスが現在実装されていて上市されている。アルミニウム電解コンデンサと名付けられている一つの特に有用な設計は、アノードとして典型的には25倍〜100倍の間の面積拡大因子を有する大面積エッチングアルミニウム箔に適用され、AI2O3層の陽極酸化法成長により誘電層を実装する。カソードは、追加のアルミニウム箔で実装され、カソードと誘電体との間の接触は典型的には電解溶液の使用により促進される。
【０００４】
アルミニウム電解コンデンサの小型デバイスへの効果的な組み込みは、典型的には、アノード箔／誘電体箔の帯及び電解質含浸（impregination）に適切な紙又は他のフィルムの帯で分離されたカソード箔を小型管状に巻き付け、次いでカソード接触を促進するために適切な電解質による含浸（impregination）を含む。
【０００５】
アルミニウム電解コンデンサは、高静電容量密度、比較的高電圧での適合性及び極端に低いコストという利点を有するので、産業上最も一般的に用いられている。しかし、85℃で数千時間のオーダーである比較的短い寿命、比較的高く劣化し続けるESR、高い漏洩電流、極性及び制限された温度範囲が、アルミニウム電解コンデンサ並びにタンタル電解コンデンサのエネルギー貯蔵デバイスその他の高性能高信頼性エレクトロニクス回路部品としての適用性を制限している望ましくない特徴の一部である。基本的な電解コンデンサ技術に対する最近の改良は、固体高分子電解接点を成功裡に組み込み、寿命及び有利に低いESRを有する有用な温度範囲を拡大する。明らかに、アルミニウムコンデンサ技術の弱いリンク（weak link）は接点の電解性に関連する。
【０００６】
電解コンデンサは、一般に、高静電容量密度に到達するために最も有用であるが、十分に長い寿命、高電圧適合性（high-voltage compatibility）、拡大された温度範囲及び低ESRを達成するには至らない。対比して、薄膜コンデンサ技術は、典型的には静電コンデンサ設計に金属化高分子薄膜を実装して、顕著に適切な高電圧適合性、長寿命、交流（AC）適合性及び改良された高温復元力を達成する。薄膜コンデンサは、典型的には物理的蒸着技術を用いて高分子膜の両側を金属薄膜で被覆することによって経済的に大量生産される。小型薄膜コンデンサは、金属化高分子膜の帯を管状本体に巻き付けることによって実装される。あるいは、金属化高分子膜の多層スタックをコンデンサ全体に対して実質的に減少したESRで実装する。これらの薄膜コンデンサは高電圧にて及びAC性能限界に優れるが、これまでのところ、比較的低い静電容量密度に制限されている。したがって、主として実装されている高分子誘電膜は、高電力応用での低い信頼性の結果として120℃以下の温度範囲に本質的に制限される。
【０００７】
電解コンデンサの高静電容量密度は、関連する高静電容量面積を有する出発物質に主として起因する。したがって、アルミニウム電解コンデンサ内での陽極酸化AI2O3の誘電率又はTa電解コンデンサ内での陽極酸化Ta2O5はそれぞれεr〜8及びεr〜25にあり、適切な高分子膜に対する典型的な誘電率εr〜2をはるかに超える。静電容量は、下記式で表される。
【０００８】
【数１】
【０００９】
（式中、ε0は真空の誘電率であり、εrは誘電性物質の相対誘電率であり、Aはコンデンサの実効面積であり、dは誘電層の厚みである。）実際には、誘電層の厚みは、コンデンサの寿命を超えた電気特性の壊滅的な破壊又は劣化を引き起こさずに、コンデンサに信頼性よく適用できる電圧規格によって決定される。たとえば、d = V/EDB（式中、EDBは誘電層の絶縁破壊場である）。実際、延長された寿命を保証するためにコンデンサは典型的には出力レベルを下げ、誘電体厚みは典型的には1.5〜2倍に拡大される。
【００１０】
アルミニウム電解コンデンサの概略レイアウトは図1に示されている。したがって、コンデンサ100は、箔スタック150を管状の小型ロールに巻き付けることによって製造される。巻き付け工程の前に、箔は長い帯に細長く切られる。箔スタック150は、エッチングされた大きな表面積103及び陽極酸化法により形成されたAI2O3誘電層104を有するアノードアルミニウム箔102を含む。カソードアルミニウム箔106は、誘電層104の厚みよりも典型的には実質的に薄いAI2O3の薄層108を含む。カソード箔106の表面は、典型的にはアノード箔102の面積103の増大よりも遙かに少ない程度までエッチングされることによって増加される。紙箔110は、コンデンサを巻き付ける前にアノード箔とカソード箔との間に挿入される。箔110は、巻き付け後に電解質溶液で湿らせる。カソード接点は、それぞれ箔110とアノード102の間及び箔110とカソード106の間のギャップ112及び114に浸透する電解質溶液によって形成される。明らかに、コンデンサESRは、ギャップ112及び114内での電解質溶液の濃度に関連する。コンデンサは、アノード上に形成されている大きなコンデンサ及びカソード上に形成されている小さなコンデンサと直列に連結されている２個のコンデンサの等価回路から本質的になる。これらのコンデンサは、主として、電圧極性がアノードで実質的に正に維持される直流（DC）用途に適切である。
【００１１】
電解コンデンサは、典型的には電解カソード接点の劣化に対応するESRの連続的な劣化を示す。ポスト製造歩留まり改良は、電解溶液に依存し、誘電体欠陥をさらに陽極酸化して、局所的欠陥における陽極酸化物の成長により局所的にクラックされ薄くなった誘電体を修復する。この成長は、実質的に局所化された高電流ゆえに欠陥にて増強される。
【００１２】
典型的には0.01〜1μFの範囲にある静電容量値を有するコンデンサは、典型的なPC板（PCB）上で多数用いられて有用な電気回路及び電子回路を創製するので、PCB面積の大部分を占める。加えて、数百のはんだ接合部にたびたび関連する歩留まり減少及び故障だけでなく、PCB上の個別のコンデンサアセンブリに関連する費用は相当である。最後に、PCB接触抵抗及びインダクタンスに対するコンデンサに関連する性能制限は解決することが困難であることがたびたびである。したがって、エレクトロニクス産業は、コンデンサアレイへのコンデンサの集積、最近では実際のPCBのレイアウトへの集積化を進めている。PCBへのコンデンサの完全集積化は、コンデンサにより占められる面積を有利に削減し、電子デバイスのサイズをさらに減少することができるであろう。大幅な費用削減及び質量の削減は追加の利点である。加えて、接触抵抗及びインダクタンスに関連する性能制限もまたこの集積化によって大幅に減少されることが予測される。
【００１３】
しかし、集積コンデンサに対するマイナス面は、要求される高レベルのPCBカスタマイズ化及び欠陥コンデンサに関連するPCB歩留まり減少の可能性であることは明らかである。カスタマイズ化は、PCBの完全なカスタマイズ化への不可避的移行を受ける問題とは予測されないが、産業界は、現行のPCB製造技術と互換性があり、時には数ヶ月以内に常時更新され進歩する消費家電製品に対する必要性に応じて迅速且つ容易に構造化可能である集積技術を探究している。したがって、集積されたコンデンサの歩留まりはできるだけ100%に近くなければならず、及び／又はいくらかのコンデンサ余剰は、低コストPCB製造を支えてPCB検査の克服できないコストを削減するために必要である。
【００１４】
低ESRを維持しながら高静電容量密度及び高電圧適合性の両者を有する改良されたエネルギー保持密度のコンデンサが必要とされている。これらのコンデンサは、好ましくは、拡大された温度範囲での延ばされた寿命を有するべきである。加えて、性能を改良し、大容量コンデンサの寿命を延ばし、容積及び質量当たりの固有静電容量を増加させる必要性がある。さらに、現行の製造技術を大幅に変更することなく、製品を迅速且つ効率的にカスタマイズするために現存するPC板製造ラインの能力を維持しながらPC板のレイアウトへのコンデンサ集積を可能とする方法も必要とされている。特に、低コストコンデンサデバイスレイアウト及び関連する製造方法が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
原子層成長法（ALD）は、集積回路薄膜用途における可能な堆積方法として出現した。これまで、ALDは電解コンデンサなどの巨視的用途に対しては考慮されていなかった。ALDは、これまで、そのような用途に一般的に関連する50ミクロン厚膜を作るためのプロセスにはゆっくり過ぎると考えられてきた。ALDは、慣用のCVDプロセスを自己終結プロセス工程の反復シーケンスに分割することによって行われる循環プロセスである。ALDサイクルは、反応性化学物質が処理室に別々に送られる数種（少なくとも２）の化学物質投与工程を含む。各投与工程の後、典型的には、次の前駆体を導入する前に処理空間から反応性化学物質を放出する不活性ガスパージ工程を伴う。この態様において、ALDは、１の原子層の上に他の原子層を次々と膜化する。よって、この技術を用いて50ミクロン膜を構築することは、商業目的にはあまりに難儀でゆっくりであると考えられていた。
【００１６】
しかし、ALDは、現場（in-situ）モニタリングの必要性なしに、膜厚及び特性の堅調な原子レベル制御をも提供する。ALDは、最も狭く深い溝、バイアス（vias）及び空洞に浸透する連続で均一な膜を任意の三次元表面構造上に堆積させる。したがって、ALD膜は、特異なピンホールフリー特性及び低応力特性を有し、大面積デバイスの高歩留まり加工のための理想的な候補となり得る。
【００１７】
最近、原子層成長法（ALD）膜を半導体製造に挿入する顕著な動きがある。次の10年間で、集積回路の臨界サイズは、わずかに10〜25の原子層までスケールダウンするであろう。その結果として、膜厚及び特性の原子レベル制御が必要になる。ALDは、原子レベル制御による挑戦的な基板トポロジー上方にコンフォーマル且つ均一な成長を可能とする特異な多層（layer-by-layer）態様で膜を成長させ、現在のところそのような厳しい要求を達成することが証明されているただ一つの公知の膜成長技術である。したがって、ALDは、IC産業並びに他の多くの技術の将来に対する重要な鍵を持つ。
【００１８】
ALDプロセス内で、サイクルごとの堆積厚は正確であり、自己帰還機構により再現性よく決定される。堆積は、反応性分子状前駆体と基板との間での化学反応の結果である。CVDとの類似点において、膜を構成する元素は分子状前駆体として与えられる。正味の反応は、純粋な所望の膜を堆積させ、分子状前駆体を構成する「余分な」原子を排除しなければならない。CVDの場合には、分子状前駆体は、CVD反応器内に同時に供給される。基板は、副産物の効果的な脱離と同時に起こる（よって副産物が膜に組み込まれない）分子状前駆体間の化学反応を促進するために最適化される温度に維持される。その結果として、反応は、所望の純粋膜を堆積するように進行する。Table 1は、ALDプロセスとCVDプロセスとの間の主な相違点をまとめたものである。
【００１９】
【表１】
【００２０】
ALDは、他の多くの慣用の技術を凌駕する多くの利点を提案し、最も挑戦的な薄膜堆積用途のいくつかにとって最適である。ALD膜は、基板上で連続的に特異に成長し、核生成により引き起こされる劣悪な断続的遷移を避ける。結果として、ALD膜は、ピンホールフリーでほとんど応力無しで成長する。他のすべての堆積技術は、核生成によって膜成長を開始する。核生成は、基板と成長中の膜との間で部分的にのみ結合する結果である。CVDの場合には、たとえば、分子状前駆体は、表面上の反応性前駆体の間での主としてCVD反応によって表面に付着する。核生成は、グレインの成長が後に続く。グレインが最終的に連続膜に合体する際に、厚みはCVDの場合には5nm〜10nmのオーダーになり、物理的蒸着（PVD）の場合にはさらに厚くなる。核生成により開始された膜は、実質的な圧縮応力及び合体深度を遙かに超える多量のピンホールを示す。ピンホール及び圧縮応力は、非理想的グレインバウンダリと関連し、典型的にはCVD膜及びPVD膜を500nm未満の層厚みにおける不動態化及びカプセル化適用にとって不適切なものとする。
【００２１】
ALD膜は、基板表面がALD前駆体の１種に対して反応性となされているならば、いかなる厚みにおいても連続的に成長することができる。この場合、ALD膜は、界面からずっと連続する多層（layer-by-layer）を伴って成長し得る。表面で開始して第１層から多層（layer-by-layer）成長を開始する能力は、ALD膜を連続で、低応力でピンホールフリーとする。よって、ALDは信頼性及び歩留まりが欠陥の数又は密度に大きく依存する高静電容量面積基板を有するデバイスとしての理想的な候補である。たとえば、ALD誘電膜は、DRAMコンデンサ用途について開発されている。これらは、10,000cm2を超える実際の面積を有する面積拡大ウェハ上で5nmまでの範囲の超薄膜について100%に近い歩留まりを維持することが証明されている。加えて、AI2O3誘電膜は、磁気センサーがALDを用いて実際に100%歩留まりで製造されている帯磁データ貯蔵産業におけるPVD膜に大部分追いついている。最後に、デバイスカプセル化用途に利用されるALD膜は、大型フラットパネルデバイス並びに他のデバイス上のピンホールフリーコーティングを示す大幅なデバイス信頼性改良を示している。結果として、デバイス性能上での偶発的な衝撃が最小化された非常に薄いカプセル化膜がALDにより実現され得る。たとえば、ICデバイスは、性能に与える影響が最小化されたウェハレベルで、あるいは続くパッケージングプロセスフローでカプセル化され得る。
【００２２】
ALD膜の優れた低欠陥性及びコンフォーマル性を考えると、ALDは高エネルギー及び静電容量用途についての誘電膜及び導電膜の成長に格別適切である。
【００２３】
低ESRを維持しながら、改良された静電容量及びエネルギー密度を有するコンデンサ製造方法を提供することが本発明の目的である。電解質を高コンフォーマル導電膜で置換することによって、したがって電解コンデンサ製造技術を主として実施しながら静電コンデンサを構築することによって、電解コンデンサデバイスレイアウトを改良し、静電コンデンサデバイスレイアウトを創製することが本発明の別の目的である。高静電容量及び高エネルギー密度コンデンサの温度復元力及び寿命を改良することが本発明のさらに別の目的である。さらに、交流（AC）と適合性のあるコンデンサデバイスレイアウト及び関連する製造方法を提供することが本発明の目的である。さらに、PC板に集積することができるコンデンサを提供することが本発明の目的である。
【００２４】
本発明の別の範囲において、コンデンサ製造歩留まりは、コンデンサ誘電層内で欠陥を修復するための方法及び装置を組み込むことにより改良される。本発明の別の側面において、コンデンサ製造歩留まりは、局所化された低絶縁破壊スポットの「自己回復」を組み込むことによりさらに改良される。
【００２５】
本発明の別の側面において、高静電容量及び高エネルギー密度コンデンサの等価直列抵抗（ESR）は、アノード及びカソードの両方での接触抵抗を実質的に減少することによって実質的に低減される。
【課題を解決するための手段】
【００２６】
本発明は、実質的に改良された静電容量密度、寿命及び温度耐久性を有する静電コンデンサを製造するために、高品質誘電膜及び導電膜のコンフォーマル形成と一緒に、電解コンデンサの製造に一般的に用いられる高静電容量面積アノード基板を提供する。相補的に、本発明は、極度に低いESRを有する高静電容量密度及び高エネルギー密度コンデンサを達成するレイアウト及び製造方法を教示する。加えて、本発明は、コンデンサ-PCB集積化に対する実行可能なスキームを提示する。
【００２７】
コンデンサ誘電層内の欠陥を修復するために有用な方法は、欠陥へのALD堆積、誘電層の少なくとも一部に対するALD膜の利用、及び酸化条件下で誘電層をバイアスすることを含む。加えて、コンデンサ箔スタック全体はバイアスされて、局部的な熱発生及び蒸発及び／又は弱いポイントからの接触層の酸化によって導電性接触膜を弱いポイントから実質的に除去する。
【００２８】
本発明の一側面において、コンデンサは、コンデンサ箔を含む。コンデンサ箔は、金属箔を含む。金属箔は、化学的にエッチングされて高静電容量面積を達成する。コンデンサ箔は、金属箔上に成長した実質的に均一なコンフォーマル誘電層及び誘電層上に成長した実質的に均一なコンフォーマル導電膜をさらに含む。本発明の別の側面において、コンデンサは、コンフォーマル導電膜の一部との実質的な電気的接点を好ましく形成する追加の金属箔を好ましく含む。本発明の別の側面において、コンフォーマル導電膜の少なくとも一部は、ALDによって好ましく成長したものである。本発明の別の好ましい側面において、コンデンサ箔は、コンフォーマル導電膜との実質的な電気的接点を好ましく有する追加の導電層を好ましく具備する。好ましくは、コンデンサは、追加の金属箔をさらに含み、この追加の金属箔は、追加の導電膜の一部との実質的な電気的接点を好ましく形成する。本発明の別の好ましい側面において、コンデンサ箔は帯に好ましく形成され、追加の金属箔は帯に好ましく形成され、これらの帯は実質的に同じ幅及び長さを好ましく有し、コンデンサ箔の帯及び追加の金属箔の帯は好ましく巻き付けられて、実質的に小型のコンデンサコア形状を形成する。本発明により教示される追加の一側面において、電気的接点はコンデンサコアの平面上に好ましく形成される。電気的接点は、第１面上の追加の金属箔の縁を覆う第１絶縁体と、第１面上に好ましく形成されている金属箔の縁との第１電気的接点と、第２面上の金属箔の縁を覆う第２絶縁体と、第２面上に好ましく形成されている追加の金属箔の縁との第２電気的接点とを好ましく具備する。本発明の別の側面において、電気的接点はコンデンサコアの平面上に好ましく形成されており、第１面上の追加の導電層の縁を覆う第１絶縁体と、第１面上に好ましく形成されている金属箔の縁との第１電気的接点と、第２面上の金属箔の縁を覆う第２絶縁体と、第２面上に好ましく形成されている追加の導電層の縁との第２電気的接点とを好ましく含む。本発明の別の好ましい側面において、コンデンサ箔は、帯に好ましく形成され、好ましくは巻き付けられて実質的に小型コンデンサコア形状を形成する。本発明の追加の側面において、コンデンサは、第１の金属箔と反復可能スタックとを含むコンデンサコアスタックを具備する。反復可能スタックは、選択された数の箔対を好ましく含み、各箔対はコンデンサ箔と追加の金属箔とを好ましく含む。本発明の追加の側面において、コンデンサは、コンデンサ箔のコンデンサコアスタックを好ましく具備する。さらに、コンデンサコアスタックは、複数のコンデンサコアピースに好ましく裁断され、電気的接点は複数のコンデンサコアピースの２本の平行な側上に好ましく形成される。これらの電気的接点は、第１側面上の追加の金属箔の縁を覆う第１絶縁体と、第１側面上に形成されている金属箔の縁との第１電気的接点と、第２側面上の金属箔の縁を覆う第２絶縁体と、第２側面上に形成されている追加の金属箔の縁との第２電気的接点とを好ましく具備する。本発明の別の好ましい変形において、コンデンサコアスタックは、複数のコンデンサコアピースに好ましく裁断され、電気的接点は、複数のコンデンサコアピースの２つの平行な側上に好ましく形成される。電気的接点は、第１側上の追加の導電層の縁を覆う第１絶縁体と、第１側上に好ましく形成されている金属箔の縁との第１電気的接点と、第２側上の金属箔の縁を覆う第２絶縁体と、第２側上に好ましく形成されている追加の導電層の縁との第２電気的接点と、を好ましく具備する。本発明の好ましい側面において、誘電層の少なくとも一部は、ALDにより好ましく形成される。本発明の別の好ましい側面において、誘電層の少なくとも一部は陽極酸化法により好ましく形成される。本発明の追加の変形において、誘電層の一部は陽極酸化法により好ましく形成され、誘電層の一部はALDにより好ましく形成され、ALD部分の厚みは誘電層の絶縁破壊電圧を実質的に増加するように好ましく選択される。本発明の好ましい側面において、コンデンサ箔は好ましくは電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔とコンフォーマル導電膜との間に電位を印加することを好ましく含み、電位は、コンデンサ箔の静電容量を実質的に減少させずに誘電層の絶縁破壊電圧を増加させるように好ましく選択される。本発明の追加の側面において、コンデンサ箔は好ましくは電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔とコンフォーマル導電膜との間に電位を印加することを好ましく含み、電位は、コンデンサ箔の静電容量を実質的に減少させずに誘電層を通しての漏洩電流を減少させるように好ましく選択される。本発明の別の好ましい側面において、誘電層は好ましく電気的にバイアスされている。ここで、電気的にバイアスされるとは、金属箔と電解質との間に電位を印加することを好ましく含み、電解質は誘電層との電気的接点を好ましく提供し、電位は、誘電層の厚みを実質的に増加させずに誘電層の絶縁破壊電圧を増加させるように好ましく選択される。本発明の追加の側面において、コンデンサ箔の好ましい適用はPCB上に実装することであり、PCBは電気的接点パッドを具備する。実装は、電気的接点パッドとの低ESR電気的接点を実質的に作ることを好ましく含み、次いで、コンデンサ箔は好ましく線引きされてコンデンサを画定する。画定されたコンデンサは所与の静電容量を好ましく含み、所与の静電容量は、コンデンサ箔の面積及び画定されたコンデンサの面積当たりの静電容量によって好ましく決定される。好ましくは、集積されたコンデンサは、PCBの層構造内に埋め込まれる。本発明の一側面による金属箔についての好ましい物質としては、アルミニウムを挙げることができる。本発明の一側面による誘電層についての好ましい物質としては、酸化アルミニウムを挙げることができる。コンフォーマル導電膜についての好ましい物質としては、窒化チタンを挙げることができる。本発明の好ましい側面において、金属箔の高静電容量面積は、10倍を超える面積拡大を含む。本発明の別の好ましい側面において、コンデンサ箔は両側に高静電容量面積を好ましく含み、誘電層は金属箔の両側上で好ましく成長し、コンフォーマル導電膜はコンデンサ箔の両側上の誘電層上で好ましく成長する。
【００２９】
本発明は、さらに、高静電容量面積金属箔を適用し、続いて高静電容量面積箔の全面積を酸化し、誘電膜上に導電膜をコンフォーマルに成長させてコンデンサ箔を製造することを含むコンデンサ製造方法を教示する。好ましくは、本方法は、コンデンサ箔をコンデンサコアに巻き付けることをさらに含み、コンデンサコアは、第１面上の高静電容量面積金属箔の縁に電気的に接触し、第２面上の導電膜の縁に電気的に接触する２つの面を有する。本発明の好ましい変形において、コンデンサ製造方法は、コンデンサ箔をコンデンサコアスタックに積層させること、コンデンサコアスタックを複数のコンデンサコアピースに裁断すること、コンデンサコアピース上の２つの平行な側を選択すること、第１側上の高静電容量面積金属箔の縁に電気的に接触すること、第２側上の導電膜の縁に電気的に接触することをさらに含む。
【好ましい実施形態の説明】
【００３０】
本明細書に組み込まれ本明細書の一部を形成する添付図面は、本発明の原理を説明する詳細な記載と一緒に本発明の好ましい実施形態を示す。
A. 面積拡大静電コンデンサ
本発明の重要な側面は、原子層成長法（ALD）を用いて堆積したコンフォーマル層を用いる巨視的コンデンサなどの巨視的電気デバイスの製造である。これらのデバイスは、個別の電気部品として、ハイブリッド回路の成分として、集積回路板の部分として、及び他の用途に用いられ得る。本明細書において、「巨視的」とは、個々のコンデンサなどの個々の電気部品が200ミクロン以上のサイズであることを意味する。好ましくは、個々の電気部品は2,000ミクロン以上である。
【００３１】
本発明の例示的な好ましい実施形態において、エッチングされたアルミニウム箔は出発物質として適用される。市販のエッチングされたアルミニウム箔は、当該分野で公知であるように電解コンデンサアノードとして適用するために大量生産されている。これらの箔は、たとえば100倍までの特定の面積拡大を伴う25μm及び250μmが入手可能である。図2は、エッチングされたアルミニウム箔202、誘電層204及びカソードアルミニウム箔208との電気的接点210を作る接触層206からなるコンデンサ200を示す。多種のエッチングされたアルミニウム箔が、25倍〜100倍の範囲での面積拡大を有するアノード202として実装されてもよい。高静電容量面積基板は、10nm〜200nmの範囲の比較的薄い誘電層204の実装に最適である細かくエッチングされた構造により特徴づけられ、したがって5V〜100Vの範囲の低電圧コンデンサ用途に適切である。より低い面積拡大は、0.2μm〜2μm（及びもっと厚い）の範囲のより厚い誘電膜に適切であり、したがって、100V〜1000Vの範囲のより高い電圧コンデンサ用途に適切である。
【００３２】
箔202の特徴的な面積拡大は、コンデンサの特性を最良に適合させるように選択される。たとえば、箔202は、50μm厚み及び両側から箔内10μm〜25μm深度まで延在する一定のエッチングパターンを典型的に示す40倍の面積拡大で、慣用のアルミニウム箔を用いて実装される。エッチングされた構造は、箔表面から実質的に垂直に浸透する2μmと4μmとの間の幅を範囲とする深い孔からなる。箔202の密度は、エッチングにより1.5 g/cm3まで低下する。誘電体層204は、当該分野で公知の陽極酸化法により好ましく形成される。改良された歩留まりを有する誘電層204を形成するに適切な他の方法は後述するが、原子層成長法（ALD）を用いる高度コンフォーマル膜の成長又は陽極酸化法膜と補助的ALD成長膜との組み合わせを挙げることができる。接触層206はALDを用いて形成され、誘電層204上にコンフォーマル電極を創製する。上述したように、ALDは、高静電容量面積基板上の高度コンフォーマル高品質膜の堆積にとって最適である。たとえば、300μΩ cmまでの抵抗率を有する50nm TiN膜が適切である。あるいは、5nm TiNと45nm Wとのスタックは10μΩ cmまでの抵抗率で実装され、良好な接触抵抗によりESRを改良する。
【００３３】
コンデンサ200は、箔202から裁断された複数の帯250（今や、層204及び206で被覆されている）を未エッチングコンデンサグレードアルミニウム箔208と一緒に巻き付けて層状にされた実質的に管状を形成することによって形成される。箔208は、5μmまでの厚みと2.7g/cm3の密度を典型的に有する。層状構造は、図2の挿入図内の概略断面図に示されている。箔208と層206との接触は、典型的には、面積210の一部だけを含む。エッチングされた孔内への多孔性拡張に対応する面積212の一部は、箔208と直接的に接触しない。それにもかかわらず、孔内への接触抵抗は後述するように比較的小さい。
【００３４】
図2の特別の例において、箔202の2cm×500cmの帯は、誘電体AI2O3層204の1μmと一緒に適用される。面積拡大は、40倍に拡大された表面積及び80,000cm2までの実際の面積を生じさせる箔の両側の利用を含む。このコンデンサは、C〜566μFの静電容量を有し、50%軽減を用いる場合に500V適用に適切である。あるいは、10Vコンデンサは、100倍に拡大された箔202及び20nm厚の誘電層204で形成される。2mm×10cm面積を有する帯は、面積拡大及び箔202の両側の適用性を考えると、400cm2までの実際の面積を有する。このコンデンサは、0.025cm3（1/16インチ外径テフロン（登録商標）ロッド上に巻かれた場合に3mmまでの直径）までの小さな容積及び0.02gまでの質量とすると、C〜140μFの静電容量値を有する。したがって、7000μF/gまでの静電容量密度が達成される。
B. 歩留まり改良方法
電解アルミニウムコンデンサは、コンデンサESRが有用範囲を超えて劣化すると典型的に機能不全となる。誘電体故障は、弱いスポットにおける誘電層の肉厚化の電気化学形成に起因する自己回復機構により、典型的には防止される。弱いスポットは、陽極酸化法にて欠陥に関連する局所的な肉薄誘電体面積として記載することができる。たとえば、図3aは、誘電層220内に形成された局所化された肉薄スポット222を概略的に示す。222などのクラック及び他の欠陥は、酸化時に大量（室温にて1.4倍よりも多い）のアルミニウムへの暴露、及び陽極酸化法で成長したAI2O3が、基板アルミニウムと層AI2O3との間の界面及び既に形成されたAI2O3の下の界面にて成長し、したがって重層、既に形成されたAI2O3に大きな応力がかかるという事実ゆえに陽極酸化法において避けることができない。局所化された肉薄スポットは、層220の完全な肉厚面積よりも実質的により低い電圧で絶縁破壊され易い。したがって、電解コンデンサが完全に定格化電圧にさらされるとき、局所化された肉薄スポットは絶縁破壊され、比較的高い電流が絶縁破壊スポットに局所化される。電流は、肉厚の局所化されたAI2O3の成長によりスポットを本質的に「修復」する追加の陽極酸化を誘発する。修復プロセスは、絶縁破壊が「オフ」になるとき、すなわちスポットにおける誘電体厚みが適切な厚みに到達するときに生じる。この有用な機構「エージング」は、高い歩留まりを有する大型静電容量コンデンサの製造を可能とする電解コンデンサ技術の重要な利点である。しかし、「自己補正」機構は、酸化プロセスのために酸素を供給する電解質に依存する。
【００３５】
本発明において開示された静電コンデンサレイアウトにおいて、電解溶液は固体導電膜206（図2）で置換され、最終的なコンデンサは「自己補正」特性を有していない。しかし、誘電層204を形成するための陽極酸化技術の実施はほとんどの場合にまだ望ましい。したがって、図3bに示した実施形態は、陽極酸化AI2O3層220へのALD AI2O3層224の積層を実施し、層224の創製中にALD膜226を局所化された肉薄スポット222にコンフォーマルに充填することによって欠陥を修復する。局所化された欠陥の幅が層224の厚みの半分未満の場合、図3bに示すように、ALD技術は、層220+224の総合厚みまで形体（feature）222を継ぎ目なく充填することが証明されている。
【００３６】
図4は、複雑なデバイス構造の上に堆積した400nm厚ALD膜22+24+26のSEM像（図4a）を示す。堆積前のデバイスレイアウトは、割れ目18及び20並びに2×400nmよりも実質的に狭い深い溝形体（feature）12を含む。図4bは、図4aのレイアウトをより明らかにする説明図である。ALD膜は、図4bにおいて３つの「層」に分けられ、連続成長及び形体（feature）12の充填を示す。金属化プロセス中の形体（feature）18及び20、金属形体（feature）4及び6のいくらかの層間剥離にそれぞれ関連する望ましくない割れ目の一致した継ぎ目のない充填に留意されたい。さらに、欠陥ではなくむしろ設計上の外観であるが、形体（feature）12はALD膜で完全にかつ継ぎ目なく充填されることにも留意されたい。さらに、ALD膜は、完全にコンフォーマルな膜は形体（feature）を完全に充填しなかった800nmよりも狭い形体（feature）に対応しないすべての領域において正確に400nm厚みを示す。この事実は、800nmよりもわずかに広く、したがって完全にコンフォーマルに被覆されているが閉じられていない形体（feature）16にて明白である。
【００３７】
図4に示すように、層22+24+26の厚みが割れ目又は形体（feature）の幅の半分を超える場合、たとえば領域12、形体（feature）（又は欠陥）は全体的に充填され、割れ目上のALD層の厚みから割れ目の深さを差し引くと、領域全体の層22+24+26の厚みに等しくなる。この継ぎ目無しのギャップ充填特性は、ALDの多層（layer-by-layer）成長機構に起因し、さらに図5に示されている。
【００３８】
図5aにおいて、窪み67は層66内に形成されている。図5bに示すように、誘電膜70の初期層はALDによってデバイスレイアウトの表面積全体に成長している。ALDの使用は、誘電膜70の層が、窪み67を含む現存する構造の表面積を完全に覆うことができるようにする。誘電膜70の厚みは、誘電膜の追加の層の連続堆積を通して成長する。図5cに示すように、誘電膜70'は、窪み67の幅よりもわずかに薄い厚みにまで成長する。誘電膜70'の多層（layer-by-layer）堆積は、誘電膜70'を層状構造に分離する点線により概略図示されていることは当業者に明らかであろう。しかし、ALD膜のコンフォーマル性ゆえに、実際には、誘電膜70'を形成するために堆積された誘電性物質の個別の層の数にかかわらず、誘電膜70'は単一の継ぎ目無しのコンフォーマル膜を形成することも明らかであろう。
【００３９】
図5dに示すように、誘電膜70"は、窪み67を継ぎ目なく閉じる厚みまで最終的に成長する。したがって、誘電膜70"は、窪みの幅のおよそ半分すなわち栓72を形成するデバイス層66の厚みのおよそ半分に等しい厚みまで成長することが明らかであろう。したがって、窪みの各側を覆う誘電膜70"の部分の間を閉鎖する。閉鎖位置は、矢印82で示されている。誘電性物質のその後の層は、誘電膜70"の表面上にさらに堆積されてもよい。窪み67が充填された後、このような次の層の各々はコンフォーマルに堆積して、図5eに示すように、現存する誘電膜70'"の面積全体の上に追加の厚みを形成する。
【００４０】
局所化された欠陥が非常に小さいので、比較的薄い上層224（図3b）は陽極酸化層220を「修復」することが必要である。たとえば、10nm〜50nmの厚み範囲の層224は、ほとんどの用途に適切である。したがって、上述した例の1μmの誘電体厚みを有する500Vコンデンサは、ALD AI2O3膜の薄い上層により補完される陽極酸化AI2O3誘電層を伴って実質的に製造される。それぞれ950nm〜990nmの陽極酸化AI2O3層及び5nm〜10nmのALD AI2O3層の組み合わせが推奨される。対比して、わずかに20nmの誘電膜を有する10Vコンデンサに対する上述の例において、誘電膜全体をALDで実施することが適切に有用である。
【００４１】
いくつかの用途において、誘電層全体の形成についてのALD膜の実施は、高電圧コンデンサについてさえ好ましいかもしれない。これらは、エッチングされたニッケル箔圧粉基板などのアルミニウム以外の物質から作られた基板上のコンデンサ、又はTa2O5、HfO2、ZrO2、TiO2及びこれらの層の組み合わせなどのより高い誘電率の誘電層及び合金の形態での酸化アルミニウム又は二酸化ケイ素及び／又はALDの分野の当業者に公知のナノ積層体で作られたコンデンサの製造を含む。たとえば、非常に高温用途のコンデンサは、誘電層を実装するためにAI2O3 ALD膜を用いて、ニッケル箔の上に形成される。別の実施例において、1：3のAI2O3：Ta2O5ALD合金の層は、1.4倍まで高い静電容量×電圧密度を可能とするεr〜16の高誘電率と高誘電体強度〜7MV/cmの有利な組み合わせで、エッチングされたアルミニウム箔基板上に実装される。ALD分野で公知の合金及びナノ積層体技術もまた、さもなければ劣悪な物質の非常に低い欠陥密度膜を製造することが証明されている。たとえば、TiO2のTa2O5による1：1合金化は、AI2O3誘電体上に2倍に拡大された静電容量密度を与えるεr〜32及び5MV/cmよりも大きい絶縁破壊電圧を有する高品質アモルファス誘電層を製造するために有用である。
【００４２】
低コスト陽極酸化、欠陥除去及び増加した静電容量密度の利点は、50nmの陽極酸化AI2O3及び100nmのTiO2/Ta2O5などの組み合わせ高誘電率ALD膜などの組み合わせを実施することによって得ることができ、75倍までの面積拡大を有するアルミニウム箔上に実装される場合に、100nmのAI2O3誘電体を有する等価なコンデンサに対するわずかに760μF/gと対比すると、有利な50V定格及び1600μF/g静電容量密度を有する。
【００４３】
本発明の別の好ましい実施形態において、陽極酸化AI2O3層内の欠陥は、電解エージングプロセスによって修復される。したがって、図2中の202+204などの陽極酸化箔は、２枚の電解紙箔及びカソードとして作用する金属プレートの間にサンドイッチされる。接点は、アノードとして作用する箔202に作られる。スタックは電解溶液内に浸されて、両面平面電解コンデンサのようになり、DC電圧が印加されて電解コンデンサ製造分野で公知のように「エージング」プロセスが行われる。完全なコンデンサの上方ではなく、「エージング」だけが誘電体「形成」（陽極酸化法）工程の後すぐに行われる。「欠陥修復」に続いて、箔202+204はリンスされて電解質が取り除かれる。
【００４４】
金属化された薄膜コンデンサの自己回復と同様に、やや薄い電極膜は、高度に局所化された電流により欠陥ポイントにて局部的に加熱され、金属電極及び弱いスポットを局所的に蒸発させ、したがって、弱いスポットをコンデンサから隔離する。したがって、層204及び206を含む膜202（図2）は、接地されていてカソードとして作用する２枚の大型プレートの間に把持される。箔202がDC電源に電気的に結合される場合に、肉薄層206は欠陥故障ポイントにて高電流ゆえに局所的に加熱され得るし、層206を弱いスポットにて局所的に排除又は酸化して「自己回復」を提供し得る。
C. 低ESRコンデンサ
本発明の主たる目的は、低い等価直列抵抗（ESR）コンデンサを達成することである。典型的にはALD TiN薄層又は他の導電性ALD膜による層206（図2）実装は、面積が拡大した形体（feature）への低接触抵抗を得るためにほとんど適切である。典型的には、わずかに60Ω/□を有する50nmのTiN ALD膜の層は、0.5μm〜4μm幅と20μmまでの深さを有する大面積形体（feature）に低接触抵抗を与えるに十分である。たとえば、1μΩまでのESRは、40倍までの面積拡大及び20μmまでの深さにエッチングされた形体（feature）を有する完全な層のスタック202+204+206の10cm2面積のコンデンサに適用される。同様に、5/45nmのTiN/Wスタック層206は、上述のコンデンサあたりわずかに0.13μΩのESRを与えるであろう。したがって、ESRへの接触層の貢献は実質的ではない。コンデンサ全体の接触抵抗を減少させる実施形態は、図6a及び6bに概略示されている。図6aは、コンデンサレイアウト400内で誘電層404上に形成されているコンフォーマル導電膜406を示す。膜406は、箔408の領域を横断する箔408との接点420を作る。接点420を改良するために、箔402（その上に層スタック404+406を有する）で巻き付ける前に、自然酸化物を箔408から好ましく除去する。たとえば、アルミニウム箔408は、希リン酸溶液中でエッチングされる。あるいは、低温コンデンサ用では、導電性エポキシ又はペースト（図示せず）の層が箔408と層406との間に挿入される。さらに減少した接点420抵抗は、肉薄導電性非酸化層（図示せず）を好ましくは20nm〜50nmの厚み範囲にある蒸着金などの箔406上に実装する。改良された接点420は、大気への暴露なしに、金などの肉薄非酸化膜（図示せず）で層406の頂部表面を覆うことにより達成されることも好ましく、層406の頂部表面の酸化による接点劣化を実質的に避ける。あるいは、箔408及び／又は膜406上に堆積しているルテニウム（Ru）等の物質は、導電性酸化物、すなわちRu表面上に形成され得るRuO2によって、ESRを実質的に増加させることなく接触抵抗を減少させる。接点420抵抗を減少させるために実装される層は、高静電容量面積点に一致する必要はない。なぜなら、接点420は表面に面する頂部にだけ形成されるからである。したがって、慣用の物理的蒸着（PVD）技術が適切である。
【００４５】
図6aに示されているコンデンサレイアウトは低ESR用途に適切であるが、さらなる改良は、層406と接触する肉厚の上層膜の実装により得られる。本実施形態は、領域424の非接触部分に関連する直列抵抗をさらに減少させる。実施形態450は図6bに示されている。膜458は、大気への暴露なしに、接触層406'上に好ましく形成され、接触層406'の表面酸化を避ける。たとえば、層458は、当業者に公知であるように、0.5μm〜1μmのアルミニウムをスパッタリングすることによって形成される。この技術は、部分領域424'を通して実質的により高い接触面積を達成するが、422'などの深い高静電容量面積形体（feature）に実質的に浸透することは要求されない。いくつかの実施形態において、膜458は完全に箔408（図6a）を置換する。最も一般的な適用において、比較的薄い膜458は、箔408との接点（図示せず）を改良するために頂点における補完的な非酸化膜あり又はなしで実装される。別の実施例において、膜406'は、電気メッキ銅又はニッケル膜458に対する種層として銅又はルテニウムなどの金属からなる。この場合、半導体分野の当業者に公知の進歩した電気メッキ技術及び他のデバイス加工が実施されて、形体（feature）422'を実質的に補充し、ESRをさらに減少させる。また別の実施形態において、膜406'はTiN又はTiN/WのALDを用いて実装され、電気メッキ用の種（シード）層は、好ましくは大気への暴露なしに、スパッタリング又は蒸発を用いて実装される。その場合、種（シード）銅、ニッケル又はRu膜は、形体（feature）422'の構造全体に一致する必要はない。電気メッキ膜458は、種（シード）層が高アスペクト比形体（feature）に浸透することができる程度まで、形体（feature）422'に延びる接点を創製する。それにもかかわらず、本明細書に記載されているPVD種／電気メッキ方法は、高ピーク電力エネルギー貯蔵コンデンサなどの極端に低いESR用途に適切な低ESRを得るために有用である。無電解メッキプロセスもまた導電性種層上に層458を創製するために有用である。
【００４６】
本発明の追加の好ましい実施形態において、層458は、ALDプロセスを用いて、接触層406'の連続として堆積する。層458は、層406'と実質的に同じ物質又は実質的に異なる物質から作ることができる。別の実施形態において、層458は、適切なCVDプロセス及びタングステン（W）などの適切な導電性物質を用いて堆積される。好ましくは、層458は、大気への暴露なしに、層406'の堆積に続いて堆積する。また別の好ましい実施形態において、比較的低温用途のコンデンサは、層458に代えて導電性エポキシ又はペーストの層（図示せず）で製造される。この実装において、適切な粘度での導電性物質が、当該分野で公知のように、層406'上に適用される。適用は、たとえば、スプレイ法、ペイント法、ティップ法又はロール法により達成され、層406'上の低抵抗率接点を確立するために適切なより低い粘度を用いて、続いて、より厚い層458を確立するためのより高い粘度適用により、好ましくは多重適用される。
【００４７】
製造プロセスに続いて、基板箔402（図6b）、誘電層404、接触層406及び導電層458を含むコンデンサ膜スタックは、所望の静電容量を収容する適切な長さ及び幅を有する帯に分けられる。次いで、箔は実質的に小型形状に巻き付けられ、付形されて小型のロバストコンデンサを製造する。あるいは、コンデンサ膜スタックの帯252（図7a）は帯208'と一緒に巻き付けられて、実質的に低ESR配置の小型のロバストコンデンサを製造する。膜スタック252は、層458を含んでいても含んでいなくてもよい。好ましくは、コンデンサ200'は、図7aに概略的に及び図7bに詳細な断面図で示すようにわずかにずれている帯252及び帯208'と一緒に製造される。このずれた巻き付けプロセスは、管状コンデンサの下面251及び上面253の各々のギャップ254及び縁256を創製する。図7bの断面図に概略示されているように、コンデンサは、箔202'、誘電層204'、接触層206'及び箔208'を互い違いに含む。あるいは、コンデンサは、図6bに関して記載したような層458（図示せず）をも含む。
【００４８】
巻き付けに続いて、下面251はエッチングされて、ギャップ254'内の露出領域から層206"（図8a）を実質的に取り除く。好ましくは、層206"は、過剰エッチングされて、窪み260を創製する。あるいは、層458が図6bに関して詳細に説明したように適用されるならば、層458もまたギャップ254'からエッチングされ、半導体及び他のデバイス加工分野で公知のように過剰エッチング技術を用いて好ましくは陥凹する（図示せず）。好ましくは、層206"及び層458は、当業者に公知の適切な選択エッチング技術を用いて、溶液中でエッチングされる。たとえば、当該分野で公知のように、アルミニウム箔202"上のAl2O3誘電層204"又は誘電層204"内に実装されている他の多くの誘電性物質に衝撃を与えずに、EDTA-H2O2-NH4OHを用いてTiNを選択的にエッチングする。別の実施例において、当該分野で公知のように、過酸化水素溶液を用いて、TiN、AI2O3又はアルミニウムを大幅にエッチングすることなく、層458内のタングステンが選択的にエッチングされ得る。湿式エッチング分野では、層の断面図だけを示す処理工程200"（図8a）の創製に適する多数の異なる適切な選択的エッチング方法を提供する。処理工程200"において、コンデンサの下面251'だけがエッチング媒体に暴露され、上面253'がエッチング媒体と接触することは防止される。好ましくは、ロール巻きされたコンデンサがエッチング媒体に部分的にディップされて、面253'が暴露されないように維持する。あるいは、面253'を固定具内に保護するか又は取り除き可能な膜により保護して、コンデンサ全体をエッチング媒体に暴露させてもよい。
【００４９】
図8bに示す処理工程200'"において、コンデンサは肉厚絶縁層で覆われる。図8bは、それぞれコンデンサの底面251'及び頂面253'における絶縁層の部分262及び264を示す。しかし、絶縁層は好ましくはコンデンサ全体を覆う。好ましくは、層262〜264は、ディップ法又はスプレイ法を用いる多重適用が行われる。最初に低粘度溶液がギャップ254'及び窪み260並びに箔208"の縁256'上を被覆し、続いて、より高い粘度の溶液の適用により実質的により厚い層を製造し、さらに続いて当該分野で公知のように適切な層の焼き固め（bake-out）及び／又は硬化を行う。層262〜264は、コンデンサの性能規格及び特に適切な温度範囲に適合するように選択される。たとえば、種々のエポキシ物質は、100℃までの低い温度範囲に適切であり、ポリイミドフィルムは350℃までの範囲の温度規格を有するコンデンサに適切である（たとえば、Dow CorningからのPhotoneece(R) PWDC-1000）。より高い温度範囲は、BCESQなどの物質又は他の均等なスピンオンガラス物質をコーティングすることにより受け入れられる。ここで、温度範囲は500℃まで拡大される。あるいは、層262〜264は、当該分野で公知のようにCVD又はPE-CVDを用いて堆積することができ、500℃を超える温度範囲を有するコンデンサを好ましく製造する（この場合、他の構成物質もまた高温範囲に適切であることを保証するように手当てされなければならない。たとえば、アルミニウムをニッケルで置換することは、400℃を超える温度範囲に拡大することが必要である。）。層262〜264は、好ましくはギャップ254'内に実質的に浸透し、縁256'上を被覆すべきであるが、完全にコンフォーマルであることは必要ではなく、窪み260及び到達しにくいコーナーに、コンデンサの信頼性及び製造歩留まりに影響を与えない空隙を含むことがあってもよい。絶縁層262〜264が適用されて、図8dを参照しながら後述されるその後の製造工程200'""中に頂面253'及び底面251'にそれぞれ形成される接触層から箔202"及び箔208"の縁を絶縁する。
【００５０】
図8cに示されている後続の処理工程200""において、コンデンサ面251"及び253"は、当該分野で公知のように研磨され、続いて削り滓が洗浄される。底面251"は研磨されて絶縁層262の一部及び箔202"の一部を取り除き、誘電層縁204'"の間に絶縁栓266を残し、箔202"縁202'"を露出させる。したがって、箔208"の底部及び層206"は、誘電層204'"及び栓266の組み合わせによってカプセル化される。さらに、頂面253"は研磨されて絶縁層264の一部及び箔208"の一部を取り除き、箔208"縁208'"の間に絶縁栓268を残し、箔208"縁208'"を露出させる。したがって、箔202"の頂部は、栓268によってカプセル化される。同様の研磨及び削り滓除去技術は、半導体製造分野で公知のように半導体相互連結レイアウトの製造に成功裡に且つ費用効果的に適用される。好ましくは、コンデンサ研磨及びその後の削り滓洗浄は、好ましくは一緒に把持される半導体製造に一般的に用いられる容易に入手可能な研磨機器の利用を可能とする大きな300mm直径の領域を創製する多数のコンデンサに適用される。この機器は、典型的には、研磨及び洗浄の全体が自動的且つ再現性よく行われる基板の「ドライイン−ドライアウト（dry-in-dry-out）」取り扱いが可能である。加えて、当該分野で公知のように化学機械研磨（CMP）方法を用いて、種々の物質が研磨される腐食速度を実質的に一致させることによって処理工程200""の歩留まりを改良する。処理工程200""は、研磨を好ましく実施して、電気的接点を作るために有利である平坦化された面251"及び253"を達成する。しかし、当業者は、面251"及び253"を製造するためにエッチバックなどの他の技術を実施することができる。
【００５１】
その後の処理工程200'""（図8d）において、電気的接点270及び272は、底面251"及び頂面253"上にそれぞれ形成される。接触層270及び272は、実質的に減少されたESRのために、箔202""の縁全体及び箔208""の縁全体にそれぞれ実質的に結合される。接触層270及び272は、当該分野で知られている多くの異なる技術を用いて形成され得る。たとえば、導電性エポキシは、低温用コンデンサを作るために用いられる。種々の硬ろう及びろう付け技術は、高温用に適切なコンデンサを作る接触層270及び272を製造するために適切である。かしめ技術並びに導電性エポキシ、セメント及びペーストの利用もまた、箔202""及び208""の露出した縁との低抵抗接点を形成するために適切である。図8dに示す好ましい実施形態レイアウトは、底面251'"及び頂面253'"それぞれにおける箔202""及び箔208""の縁全体に実質的に接触させることによって、栓266'及び誘電層204""を用いて及び栓268'を用いて、底面251'"及び頂面253'"それぞれにて箔208""及び箔202""のカプセル化で与えられる高い製造歩留まり及び高い信頼性を維持しながら、非常に低いESRを達成する。平行状の接点と実質的にカプセル化する絶縁体の組み合わせは、本発明により製造されるコンデンサの性能、製造歩留まり及び信頼性にとって重要である。
【００５２】
さらなる処理において、コンデンサは、当該分野で一般に知られているように、接触パッドを取り付け、コンデンサを保護ジャケットでカプセル化することによって完成する。たとえば、図9は、接触層270'及び272'とそれぞれ接触する接点274及び276を含み、さらにジャケット278を含む完成したコンデンサの概略断面図を示す。
【００５３】
図6bを参照しながら上記で論じた追加の実施形態において、コンデンサレイアウトは箔208'を含まず（図7a）、改良された低ESR接点は厚い接触層458によって得られる（図6b）。したがって、コンデンサは、基板箔602、誘電層604、接触層606及び肉厚接触層458'を含むただ一つの箔（図10a断面図）を巻き付けることによって形成される。好ましくは、層458'は、有用なエッチング選択性を促進するために、箔602とは異なる物質から作られる。図10aに示すその後の処理工程600において、層606及び458'は、底面651で選択的にエッチングされ、ギャップ654及びアンダーカット660を創製する。次いで、頂面653は、図10bに示される選択的エッチングプロセス600'に供されて、箔602を選択的にエッチングし、ギャップ686を創製する。続く処理工程において、図8b及び8cに記載された処理工程と同様に、コンデンサはカプセル化され研磨され、図10cに示されたレイアウト600"を生じさせる。したがって、コンデンサは、コンデンサ底面651及びコンデンサ頂面653にてそれぞれ層458'及び箔602を栓666及び668でそれぞれカプセル化することにより、及び底面651及び頂面653にてそれぞれ箔602及び層458'の縁688及び690をそれぞれ露出させることにより、低ESR接点形成用に準備される。続く処理において、接触層及びパッド及びコンデンサ完成体は、図8d及び図9を参照しながら上述した処理レイアウトと同様に加工される。
【００５４】
別のコンデンサレイアウト及び関連する製造プロセスは、多層積層技術を利用する。多層積層技術は、比較的小さい静電容量を有するコンデンサを製造するために特に適切である。たとえば、図11は、一緒に複数回積み重ねられた箔702、誘電層704、接触層706及び肉厚層758からなる多層スタックの断面図を示す。たとえば、5層が積み重ねられて、0.25mmまでの総厚みを有する、100倍の面積拡大、両側上の20nm厚AI2O3誘電層704、両側上の50nm厚TiN接触層706及び両側上の100nmタングステン層758を得るためにエッチングされた50μm厚箔702を用いて、10V用途に適切な354μF/cm2の静電容量面積密度（50%軽減）を創製する。積層プロセスに続いて、コンデンサは、10μF静電容量及び0.02〜0.03ΩのESRを有する1.4×2mmコンデンサなどの小面積ピースに裁断される。70μFV/cm3（カプセル化後）までを有する例示的コンデンサは、タンタル電解コンデンサで達成されていた従来技術の最高を約10倍改良する。この改良は、本質的に静電コンデンサの予想された顕著に良好な性能、寿命及び温度耐性を与えるので特に有利である。多層スタックは、大静電容量面積箔上に好ましく準備され、その結果として小型コンデンサに裁断される。裁断は、メガソニックで増強されたエッチング（megasonic enhanced etching）などの半導体及び他のデバイス処理分野で公知の適切な洗浄技術を用いて縁から削り滓を除いた後に行われる。図10a〜10c、8b及び8dを参照して上述した処理工程と実質的に同様である続く処理工程において、図11に概略示されているコンデンサレイアウト700が形成される。したがって、コンデンサは、それぞれコンデンサ第１面751及びコンデンサ第２面753にて層758及び箔702を栓766及び768でそれぞれカプセル化することによって、及びそれぞれ第１面751及び第２面753にてそれぞれ箔702及び層758の縁788及び790を露出させることによって、続いて第１接触層792及び第２接触層794をそれぞれ創製することによって、低ESR接点形成のために準備される。続く処理において、接触パッド及びコンデンサ完成体は、図9を参照して上述した処理レイアウトと同様に製造される。
【００５５】
あるいは、図12に示されているように、多層積層技術もまた追加の箔708で実施されESRをさらに減少させる。図12の特定例700'において、コンデンサは、箔708と接触層706'との間に接触改良層758を含まない。しかし、これらの層及び追加の酸化抑制層は、上述したところにしたがって、この実装にとって適切である。多層積層技術は、比較的小さな静電容量を有するコンデンサを製造するために特に適切である。図12の実施例において、一緒に複数回積み重ねられた箔702'、誘電層704'、接触層706'及び箔708からなる多層スタックの断面図が示されている。たとえば、5層が積み重ねられて、0.31mmまでの総厚みを有する100倍の面積拡大、両側上の20nm厚AI2O3誘電層704'、両側上の50nm厚TiN接触層706'及び両側上の5.8μmアルミニウム箔708を得るためにエッチングされた50μm厚箔702'を用いて、10V適用（50%軽減）に適切な354μF/cm2の静電容量面積密度を創製する。積層プロセスに続いて、コンデンサは、10μF静電容量（55μFV/cm3まで）及び10-4ΩまでのESRを有する1.4×2mmコンデンサなどの複数の小さな面積のピースに裁断される。裁断は、メガソニックで強化されたエッチング（Megasonic enhanced etching）などの半導体及び他のデバイス処理分野で公知の適切な洗浄技術を用いて、縁から削り滓を除去した後に行われる。図8a〜8dに概略示した処理工程と実質的に同じその後の処理工程において、図12に概略示されているコンデンサレイアウト700'が形成される。したがって、コンデンサは、それぞれコンデンサ第１面751'及びコンデンサ第２面753'における栓766'及び768'をそれぞれ有する箔708'及び箔702'をカプセル化することにより低ESR接点形成のために準備され、それぞれ１面751'及び第２面753'におけるそれぞれ箔702'及び箔708'の縁788'及び790'を露出し、続いて第１接触層792'及び第２接触層794'をそれぞれ創製する。続く処理において、接点パッド及びコンデンサ完成体は、図9に示される処理レイアウトと同様に製造され、コンデンサの最終的な寸法は1.6×2.2×0.5（mm×mm×mm）である。
【００５６】
別の多層積層技術は、図8aに示される処理を変えることによって実施される。ここで、層706'はエッチングされずにギャップ領域766'から取り除かれる。むしろ、レーザースクライビングが用いられて、層の縁が第１接触層792'に接触するが、脱金属化されたレーン（lane）を実質的に超えて横たわる層706'の残りの部分から電気的に隔離されるように、層706'の狭いレーン（lane）を取り除く。積み重ねられた層金属化薄膜コンデンサ製造におけるレーザースクライビング使用は、当該技術分野で知られており、たとえば米国特許第5,055,965号明細書（1991年10月8日発行、Charles C. Rayburn）に記載されている。
【００５７】
他の多層技術は、巨視的コンデンサ分野で公知の技術又は他の費用効果的技術に基づく平行結合形態を有する低ESRコンデンサを製造するために有用である。たとえば、変更された製造プロセスは、より小さなコンデンサを製造するために単層スタックを利用して実施される。たとえば、図13は、小さな巨視的コンデンサ800の実施形態を示す。100倍の面積拡大を得るために一方の側でエッチングされた25μm厚アルミニウム箔802、酸化、ALD又は酸化及びその後のALDのいずれかにより箔802のエッチングされた側803上に形成された20nm厚AI2O3誘電層804、銅金属化に対する付着／バリア層として作用する5nm厚TiN接触層806、ALD種（10nm）を最初に堆積し次いで電気メッキすることにより堆積される0.5μm厚銅層858及びロウ付け用合金852を用いて銅層858にロウ付けされた2μm厚銅箔808を含む。この図において、803における細かいクロスハッチングは、表面へのエッチングの浸透を表す。コンフォーマルAI2O3及びTiN及び銅のコンフォーマルALD堆積との組み合わせにおけるエッチングされた表面803上の大きな多孔度は、増大した静電容量を生じさせ、図面にはあまりに不釣り合いなので図示しない。あるいは、全体の厚みが2.5μmの銅（858+808）は電気メッキされ、ロウ付け用合金852に対する必要性を排除する。あるいは、層808はスパッタリング技術を用いて堆積され、ロウ付け用合金852に対する必要性を排除する。約50nm厚の金の薄層840及び842もまた箔802の底面及び箔808の頂面の各々の上に蒸着され、完成したコンデンサの後続のはんだ付けを改良する。したがって、10V適合性コンデンサ（50%軽減）は、35μF/cm2静電容量及び10-4Ω/μFまでのESRを有して形成される。たとえば4×4（mm×mm）の面積を用いて、5.6μF及び0.0005ΩまでのESRを有するコンデンサが得られる。これらのコンデンサは、続いてたとえばロウ付け用合金846を用いてリボンリード線845上にロウ付け又ははんだ付けされ、図13に示すように保護ジャケット847でカプセル化されて、個別の表面実装コンデンサ（図示）又は表面実装コンデンサアレイ（図示せず）を製造する。あるいは、層（下から上に）840、802、804、806、858、808、842を含む箔スタックは、後述するように多層PC板（PCB）に集積され、わずかに30μmまでの厚み内で100μFV/cm3の比静電容量を有利に達成する。
D. PC板との集積
図13に示されている実施形態の記載に表されているコンデンサ箔は、印刷回路基板（PCB）への集積化に特に有用である。たとえばPCBの一部900の実施形態は、図14に示されている。コンデンサは、上述のように、一方の側903上にエッチングされた25μmアルミニウム箔902上に製造される。誘電体層904は、エッチングされた側903上に、10V用途（50%軽減にて）を可能とするたとえば20nmの厚みまで、ALD又は陽極酸化法とALDとの組み合わせにより成長する。接触層906はALDにより成長し、たとえばTiNの10nmである。追加の層958は、層906上に成長し、種（シード）ALD及び電気メッキの組み合わせにより成長した銅の0.5μmなどの低接点ESRを得る。箔902の底部及び層958の頂部の両者とも、好ましくは20nm〜50nmの厚さまでPVD金940及び942でそれぞれ被覆される。この積み重ねられた箔950は、PCB製造者により利用され、コンデンサをPCBレイアウトに集積する。
【００５８】
たとえば図14に示した実施形態において、金属化Kaptonフィルムは、当業者に公知の多層PCBを構築するために実装される。Kapton箔952の１種は、当業者に公知で図14中947により概略図示されるように導電体のレイアウトと一緒に、及び追加のコンデンサ接触パッド951と一緒に組み立てられる。これに続いて、パターン化された導電体947及び951を有するKapton箔952上に箔950は積層され、はんだ付け、蝋付け又は導電性物質で接着される。このとき、箔950は当該分野で公知のようにパターン化され、エッチングされて、所望のコンデンサをパッド951上に創製する。コンデンサの価値は、コンデンサの面積を選択することによって選択される。パターン化に続いて、当該分野で公知のように削り滓の除去が行われる。26μmまでの厚みを有するコンデンサは、次いでKapton箔954の底部に設けられているパッド948にはんだ付け、蝋付け又は導電性セメントで接着される。図14は、種々の層の厚み値を正確には示していない。26μmまでのコンデンサの非常に小さい厚みを500μmの範囲にある最終的なPCBの厚みと比較すると、コンデンサ間のギャップは、好ましい実施形態において空のまま残る。本発明の別の好ましい実施形態（図示せず）において、ギャップは、たとえばパーフルオロ高分子物質のポリイミドで充填される。Kapton箔952及び954をPCBを構成する他の箔と一緒に積層した後、コンデンサは全体的にPCB内に埋め込まれ、それぞれパッド951及び948からコンデンサ電極902及び906に至る大幅な面積節約及び低接点ESRを示す。箔950を集積化する方法は、PCB製造技術に匹敵し、パッド951及び948のパターン及び箔950から線引きされたパターンによりカスタマイズされたPCBに容易に適用される。典型的には（必要ではないが）、コンデンサへの接点の一つ、たとえば948は、関連するKapton箔、たとえば954の面積の大部分をカバーする連続接地面である。箔スタック950を特定のパターンに線引きする際に、多数のエッチング工程プロセスが実施されて、スタックを含む種々異なる層を適切にエッチングする。
E. 高エネルギー密度コンデンサ貯蔵デバイス
本発明の目的は、高エネルギー貯蔵コンデンサを製造することである。有利なことに、高電圧に適切なコンデンサは、より低い面積拡大箔でアルミニウム箔上に製造される。たとえば、エッチングされた40倍の面積拡大を有する50μm箔は、上述のようにALD又は陽極酸化法とALDとの組み合わせによって箔の両側に成長した1.0μm厚AI2O3誘電層を提供することができる。50%に低減されると、これらの誘電膜は500Vコンデンサの製造に適切である。低ESR接点は、たとえばALDによって堆積された50nm TiN接触層、続いて10nm種ALD層及び電気メッキの組み合わせにより及び市販の5.8μm厚のアルミニウム箔208（図2）を利用することにより堆積された0.5μmの銅を実施することによって確立される。したがって、面積当たりの静電容量は0.56μF/cm2である。スタックの厚みは56μmまでであり、面積当たりの質量は0.01g/cm2である。400μFを有するコンデンサは、1cm幅の帯を巻き付けることにより形成される。帯の総面積は714cm2であり、したがって、帯の長さは714cmである。0.3125 cm（1/8インチ）外径を有するステンレス薄壁スチールキャピラリ上に巻き付けると、最終的なコンデンサは、176巻、2.3cm直径の巻き付けられたフィルム及び3.4μΩESR及び 2×0.5mm厚の銅接点ディスク270'及び272'（図9）を含む6.7gの重さを有する管状で、図15aに示されている実施形態1000に示される。図15aにおいて、巻き付けられたコンデンサ箔1010は、接触板1020及び1030との組み立て前の状態で示される。４個のコンデンサが用いられて、図15bに示す実施形態1050を組み立てる。コンデンサは、板1020及び1030を一緒にはんだ付け又は蝋付けし、次いで接点パッド1035及び1036を加えることによって連続的に組み立てられる。最後に、保護ジャケット1040が組み立てられる。100μF静電容量を有する積層コンデンサデバイスは2KV電圧で作動することができ、13.6μΩのESRを有する。保護及び電気絶縁ジャケット1040は、完全なコンデンサの直径を2.5cmまで増加させ、総長さを4.6cmまで増加させ、8g以内の重さを追加する。したがって、完全なコンデンサは35gまでの重さであり、22.6cm3までの容積を有する。エネルギー貯蔵容量はE = CV2/2 = 200ジュール又はエネルギー密度5.7ジュール／gとして示される。コンデンサ内部放電時間τ=RCは非常に高いピーク電流に適切な1.4 nsec以内である。たとえば、2KVで完全充電され、1nsec以内に電荷の50%を放電可能である場合、短絡回路で100,000,000Aまでの電流であることを条件として、コンデンサは0.2ジュールまでの電荷を保持する。これらの特性は長い寿命及び高温耐性と共に、従来技術に対する顕著な改良を示す。
【００５９】
好ましい実施形態の記載及び実施例は、本発明の原理をさらに示すが、本発明の範囲はいかなる特定の方法又は装置にも限定されない。すべての適切な変形例、実装例及び均等例は、本発明の概要及び特許請求の範囲により規定される本発明の範囲に含まれる。
【図面の簡単な説明】
【００６０】
【図１】図1は、アルミニウム電解コンデンサの従来のレイアウトを概略図示する。
【図２】図2は、本発明による高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図３】図3a及び3bは、本発明による陽極酸化法により成長した誘電膜上のALD誘電膜の堆積を実施する欠陥修復に対する機構を概略図示する。
【図４】図4a及び4bは、本発明によるALD膜で継ぎ目なく充填されている構造の断面SEM像を示す。
【図５】図5a〜5eは、本発明によるALDでのギャップ充填の機構を概略図示する。
【図６】図6a及び6bは、本発明によるESRを減少させるために厚いカソード膜又は厚い堆積オーバーレイ膜を利用する高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図７】図7a及び7bは、本発明によるESRを減少させるために置換されたカソード箔を利用し、アノード-誘電体-接触箔と一緒にカソード箔を巻き付ける高エネルギー貯蔵密度コンデンサのレイアウトを概略図示する。
【図８】図8a〜8dは、本発明によるアノード及びカソードとの低抵抗接点の製造を概略図示する。
【図９】図9は、本発明による完成されたコンデンサの断面図を概略図示する。
【図１０】図10a〜10cは、本発明によるアノード及びカソードとの低抵抗接点の製造を概略図示する。
【図１１】図11は、本発明による多層スタックコンデンサレイアウトを概略図示する。
【図１２】図12は、本発明による多層スタックコンデンサレイアウトを概略図示する。
【図１３】図13は、本発明による積み重ねられたコンデンサ箔の単層から製造された個別のコンデンサのレイアウトを概略図示する。
【図１４】図14は、本発明によるPCB集積コンデンサのレイアウトを概略図示する。
【図１５】図15a及び15bは、本発明による高エネルギー貯蔵コンデンサを概略図示する。
【特許請求の範囲】
【請求項１】
化学的にエッチングされた金属箔（202、402、702'）を含むコンデンサ（200、400、700'）であって、
前記金属箔の上方に成長したコンフォーマルで実質的に均一な誘電層（204、404、704'）；及び
前記誘電層の上に成長した実質的に均一なコンフォーマル導電膜（206、406、706'）
を特徴とするコンデンサ。
【請求項２】
前記コンフォーマル導電膜の一部と実質的に電気接触している追加の金属箔（208、408、708）をさらに特徴とする請求項１に記載のコンデンサ。
【請求項３】
コンフォーマル導電膜の少なくとも一部はALD（原子層成長法）により成長したものであることをさらに特徴とする請求項１に記載のコンデンサ。
【請求項４】
前記コンフォーマル導電膜と実質的に電気接触している追加の導電層（458、758）をさらに特徴とする請求項１に記載のコンデンサ。
【請求項５】
追加の導電膜の一部と実質的に電気接触している追加の金属箔を更に具備する請求項４に記載のコンデンサ。
【請求項６】
前記コンデンサの箔の帯（250）と；
前記コンデンサの箔と実質的に同じ幅及び長さを有する追加の金属箔の帯と；をさらに具備し、
前記コンデンサの箔の帯及び前記追加の金属箔の帯は巻き付けられて実質的に小型のコンデンサコア形状を形成する請求項２に記載のコンデンサ。
【請求項７】
前記コンデンサの箔の帯と；
前記コンデンサの箔と実質的に同じ幅及び長さを有する前記追加の金属箔の帯と；をさらに具備し、
前記コンデンサの箔の帯及び前記追加の金属箔の帯は巻き付けられて実質的に小型のコンデンサコア形状を形成する請求項５に記載のコンデンサ。
【請求項８】
巻き付けられて実質的に小型のコンデンサコア形状を形成する前記コンデンサの箔の帯をさらに具備する請求項４に記載のコンデンサ。
【請求項９】
第１の金属箔と；
反復可能スタックと；
を具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の箔対を含み、
前記箔対は
前記コンデンサの箔と；
追加の金属箔と；
を具備する請求項２に記載のコンデンサ。
【請求項１０】
第１の金属箔と；
反復可能スタックと；
を具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の箔対を含み、
前記箔対は
前記コンデンサの箔；及び
前記追加の金属箔
を具備する請求項５に記載のコンデンサ。
【請求項１１】
反復可能スタックを具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の前記コンデンサの箔を具備する
請求項４に記載のコンデンサ。
【請求項１２】
前記コンデンサコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の金属箔の縁を覆う第１の絶縁体；
第１面上に形成されている金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項６に記載のコンデンサ。
【請求項１３】
前記コンデンサのコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の金属箔の縁を覆う第１絶縁体；
第１面上に形成されている前記金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項７に記載のコンデンサ。
【請求項１４】
前記コンデンサのコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の導電層の縁を覆う第１絶縁体；
第１面上に形成されている前記金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の導電層の縁との第２電気的接点
を具備する請求項８に記載のコンデンサ。
【請求項１５】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は、前記コンデンサコアピースの２枚の平行な側上に形成されており；前記電気的接点は、
第１側上の前記追加の金属箔の縁を覆う第１絶縁体；
第１側上に形成されている前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項９に記載のコンデンサ。
【請求項１６】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は前記コンデンサコアピースの２枚の平行な側上に形成されており、前記電気的接点は、
第１側上の前記追加の金属箔の縁を覆う第１絶縁体；
第１側上の前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項１０に記載のコンデンサ。
【請求項１７】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は前記コンデンサコアピースの２枚の平行な側上に形成されており、前記電気的接点は、
第１側上の追加の導電層の縁を覆う第１絶縁体；
第１側上に形成されている前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の導電層の縁との第２電気的接点
を具備する請求項１１に記載のコンデンサ。
【請求項１８】
前記誘電層の少なくとも一部はALD（原子層成長法）により形成されていることを特徴とする請求項１に記載のコンデンサ。
【請求項１９】
前記誘電層の少なくとも一部は陽極酸化法により形成されていることを特徴とする請求項１に記載のコンデンサ。
【請求項２０】
前記誘電層の一部は陽極酸化法により形成されており、
前記誘電層の一部はALD（原子層成長法）により形成されており；
ALD部分の厚みは前記誘電層の絶縁破壊電圧を実質的に増加させるように選択されることを特徴とする請求項１８に記載のコンデンサ。
【請求項２１】
前記コンデンサの箔は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と前記コンフォーマル導電膜との間に電位を印加することを含み；
前記電位は、前記誘電層の絶縁破壊電圧を増加させるように選択され；
前記コンデンサの静電容量は実質的に維持される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２２】
前記コンデンサの箔は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と前記コンフォーマル導電膜との間に電位を印加することを含み；
前記電位は、前記誘電層を通しての漏洩電流を減少させるように選択され；
前記コンデンサの静電容量は実質的に維持される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２３】
前記誘電層は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と電解質との間に電位を印加することを含み；
前記電解質は、前記誘電層との電気的接点を提供し；
前記電位は、前記誘電層の絶縁破壊電圧を増加させるように選択され；
前記誘電層の厚みは実質的に増加しない
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２４】
前記コンデンサの箔はPCB（プリント回路基板）上に実装され；
前記PCBは、電気的接点パッドを具備し；
実装とは、前記電気的接点パッドとの低ESR電気的接点を実質的に形成することを含み；
前記コンデンサの箔は、コンデンサを画定するように線引きされ；
画定されたコンデンサは所与静電容量を含み；
所与静電容量は、前記コンデンサの箔の面積及び画定されたコンデンサの面積あたりの静電容量により決定される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２５】
コンデンサの箔はPCB（プリント回路基板）上に実装されており；
前記PCBは、電気的接点パッドを具備し；
前記実装は、前記電気的接点パッドとの低ESR電気的接点を実質的に形成することを含み；
前記コンデンサの箔はコンデンサを画定するべく線引きされており；
前記画定されたコンデンサは所与静電容量を含み；
前記所与静電容量は前記コンデンサの箔の面積及び前記画定されたコンデンサの面積あたりの静電容量によって決定される
ことを特徴とする請求項４に記載のコンデンサ。
【請求項２６】
前記金属箔はアルミニウムを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２７】
前記誘電層は酸化アルミニウムを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２８】
前記コンフォーマル導電膜は窒化チタンを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２９】
大面積は、10倍よりも多い面積拡大を含む請求項１に記載のコンデンサ。
【請求項３０】
前記コンデンサの箔は、
両側に大面積を具備し；
前記誘電層は前記金属箔の両側に成長し；
前記コンフォーマル導電膜は前記コンデンサの箔の両側上の前記誘電層上に成長する
ことを特徴とする請求項１に記載のコンデンサ。
【請求項３１】
面積を増大させる不規則面を有する導電性箔を準備し、前記導電性箔の表面を酸化して誘電膜を形成することを含むコンデンサ加工方法であって、
前記誘電膜上に導電膜をコンフォーマル的に成長させてコンデンサの箔を形成し、
前記コンデンサの箔を包含させて前記コンデンサを仕上げる
ことを特徴とするコンデンサ加工方法。
【請求項３２】
前記コンデンサの箔を２つの面を有するコンデンサコアに巻き付け、
第１面上の前記大面積金属箔の縁を電気的に接触させ、
第２面上の前記導電膜の縁を電気的に接触させる
ことをさらに特徴とする請求項３１に記載のコンデンサ加工方法。
【請求項３３】
前記コンデンサの箔をコンデンサコアスタックに積層させ、
前記コンデンサコアスタックを複数のコンデンサコアピースに裁断し、
前記コンデンサコアピース上の２つの平行な側を選択し、
第１側上の前記大面積金属箔の縁を電気的に接触させ、
第２側上の前記導電膜の縁を電気的に接触させる
ことをさらに特徴とする請求項３１に記載のコンデンサ加工方法。
【請求項３４】
大きな表面積を有する基板を準備することを含む巨視的コンデンサを製造する方法であって、
原子層成長法を用いて前記基板上に誘電体又は導電体のコンフォーマル層を形成させ、
前記コンフォーマル層を包含させて前記巨視的コンデンサを仕上げる
ことを特徴とする方法。
【請求項３５】
前記コンフォーマル層の形成は、誘電性物質を形成することを含むことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記誘電性物質は、AI2O3、ケイ素の酸化物、Ta2O5、HfO2、ZrO2、TiO2及びこれらの組み合わせからなる群から選択されることを特徴とする請求項３４に記載の方法。
【請求項３７】
前記コンフォーマル層の形成は、導電体を形成することを含むことを特徴とする請求項３４に記載の方法。
【請求項３８】
前記導電体は、TiN、銅、タングステン、ルテニウム及びこれらの組み合わせからなる群より選択されることを特徴とする請求項３７に記載の方法。
【請求項３９】
前記仕上げは、個別の電気部品、ハイブリッド電気部品又は印刷回路基板の一部を仕上げることを含むことを特徴とする請求項３４に記載の方法。
【請求項１】
化学的にエッチングされた金属箔（202、402、702'）を含むコンデンサ（200、400、700'）であって、
前記金属箔の上方に成長したコンフォーマルで実質的に均一な誘電層（204、404、704'）；及び
前記誘電層の上に成長した実質的に均一なコンフォーマル導電膜（206、406、706'）
を特徴とするコンデンサ。
【請求項２】
前記コンフォーマル導電膜の一部と実質的に電気接触している追加の金属箔（208、408、708）をさらに特徴とする請求項１に記載のコンデンサ。
【請求項３】
コンフォーマル導電膜の少なくとも一部はALD（原子層成長法）により成長したものであることをさらに特徴とする請求項１に記載のコンデンサ。
【請求項４】
前記コンフォーマル導電膜と実質的に電気接触している追加の導電層（458、758）をさらに特徴とする請求項１に記載のコンデンサ。
【請求項５】
追加の導電膜の一部と実質的に電気接触している追加の金属箔を更に具備する請求項４に記載のコンデンサ。
【請求項６】
前記コンデンサの箔の帯（250）と；
前記コンデンサの箔と実質的に同じ幅及び長さを有する追加の金属箔の帯と；をさらに具備し、
前記コンデンサの箔の帯及び前記追加の金属箔の帯は巻き付けられて実質的に小型のコンデンサコア形状を形成する請求項２に記載のコンデンサ。
【請求項７】
前記コンデンサの箔の帯と；
前記コンデンサの箔と実質的に同じ幅及び長さを有する前記追加の金属箔の帯と；をさらに具備し、
前記コンデンサの箔の帯及び前記追加の金属箔の帯は巻き付けられて実質的に小型のコンデンサコア形状を形成する請求項５に記載のコンデンサ。
【請求項８】
巻き付けられて実質的に小型のコンデンサコア形状を形成する前記コンデンサの箔の帯をさらに具備する請求項４に記載のコンデンサ。
【請求項９】
第１の金属箔と；
反復可能スタックと；
を具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の箔対を含み、
前記箔対は
前記コンデンサの箔と；
追加の金属箔と；
を具備する請求項２に記載のコンデンサ。
【請求項１０】
第１の金属箔と；
反復可能スタックと；
を具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の箔対を含み、
前記箔対は
前記コンデンサの箔；及び
前記追加の金属箔
を具備する請求項５に記載のコンデンサ。
【請求項１１】
反復可能スタックを具備するコンデンサコアスタックを具備し、
前記反復可能スタックは所与数の前記コンデンサの箔を具備する
請求項４に記載のコンデンサ。
【請求項１２】
前記コンデンサコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の金属箔の縁を覆う第１の絶縁体；
第１面上に形成されている金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項６に記載のコンデンサ。
【請求項１３】
前記コンデンサのコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の金属箔の縁を覆う第１絶縁体；
第１面上に形成されている前記金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項７に記載のコンデンサ。
【請求項１４】
前記コンデンサのコアの平面上に形成されている電気的接点により特徴づけられ、前記電気的接点は、
第１面上の前記追加の導電層の縁を覆う第１絶縁体；
第１面上に形成されている前記金属箔の縁との第１電気的接点；
第２面上の前記金属箔の縁を覆う第２絶縁体；及び
第２面上に形成されている前記追加の導電層の縁との第２電気的接点
を具備する請求項８に記載のコンデンサ。
【請求項１５】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は、前記コンデンサコアピースの２枚の平行な側上に形成されており；前記電気的接点は、
第１側上の前記追加の金属箔の縁を覆う第１絶縁体；
第１側上に形成されている前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項９に記載のコンデンサ。
【請求項１６】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は前記コンデンサコアピースの２枚の平行な側上に形成されており、前記電気的接点は、
第１側上の前記追加の金属箔の縁を覆う第１絶縁体；
第１側上の前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の金属箔の縁との第２電気的接点
を具備する請求項１０に記載のコンデンサ。
【請求項１７】
前記コンデンサコアスタックはコンデンサコアピースに裁断され、
電気的接点は前記コンデンサコアピースの２枚の平行な側上に形成されており、前記電気的接点は、
第１側上の追加の導電層の縁を覆う第１絶縁体；
第１側上に形成されている前記金属箔の縁との第１電気的接点；
第２側上の前記金属箔の縁を覆う第２絶縁体；及び
第２側上に形成されている前記追加の導電層の縁との第２電気的接点
を具備する請求項１１に記載のコンデンサ。
【請求項１８】
前記誘電層の少なくとも一部はALD（原子層成長法）により形成されていることを特徴とする請求項１に記載のコンデンサ。
【請求項１９】
前記誘電層の少なくとも一部は陽極酸化法により形成されていることを特徴とする請求項１に記載のコンデンサ。
【請求項２０】
前記誘電層の一部は陽極酸化法により形成されており、
前記誘電層の一部はALD（原子層成長法）により形成されており；
ALD部分の厚みは前記誘電層の絶縁破壊電圧を実質的に増加させるように選択されることを特徴とする請求項１８に記載のコンデンサ。
【請求項２１】
前記コンデンサの箔は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と前記コンフォーマル導電膜との間に電位を印加することを含み；
前記電位は、前記誘電層の絶縁破壊電圧を増加させるように選択され；
前記コンデンサの静電容量は実質的に維持される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２２】
前記コンデンサの箔は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と前記コンフォーマル導電膜との間に電位を印加することを含み；
前記電位は、前記誘電層を通しての漏洩電流を減少させるように選択され；
前記コンデンサの静電容量は実質的に維持される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２３】
前記誘電層は電気的にバイアスされており；
電気的にバイアスされるとは、
前記金属箔と電解質との間に電位を印加することを含み；
前記電解質は、前記誘電層との電気的接点を提供し；
前記電位は、前記誘電層の絶縁破壊電圧を増加させるように選択され；
前記誘電層の厚みは実質的に増加しない
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２４】
前記コンデンサの箔はPCB（プリント回路基板）上に実装され；
前記PCBは、電気的接点パッドを具備し；
実装とは、前記電気的接点パッドとの低ESR電気的接点を実質的に形成することを含み；
前記コンデンサの箔は、コンデンサを画定するように線引きされ；
画定されたコンデンサは所与静電容量を含み；
所与静電容量は、前記コンデンサの箔の面積及び画定されたコンデンサの面積あたりの静電容量により決定される
ことを特徴とする請求項１に記載のコンデンサ。
【請求項２５】
コンデンサの箔はPCB（プリント回路基板）上に実装されており；
前記PCBは、電気的接点パッドを具備し；
前記実装は、前記電気的接点パッドとの低ESR電気的接点を実質的に形成することを含み；
前記コンデンサの箔はコンデンサを画定するべく線引きされており；
前記画定されたコンデンサは所与静電容量を含み；
前記所与静電容量は前記コンデンサの箔の面積及び前記画定されたコンデンサの面積あたりの静電容量によって決定される
ことを特徴とする請求項４に記載のコンデンサ。
【請求項２６】
前記金属箔はアルミニウムを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２７】
前記誘電層は酸化アルミニウムを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２８】
前記コンフォーマル導電膜は窒化チタンを含むことを特徴とする請求項１に記載のコンデンサ。
【請求項２９】
大面積は、10倍よりも多い面積拡大を含む請求項１に記載のコンデンサ。
【請求項３０】
前記コンデンサの箔は、
両側に大面積を具備し；
前記誘電層は前記金属箔の両側に成長し；
前記コンフォーマル導電膜は前記コンデンサの箔の両側上の前記誘電層上に成長する
ことを特徴とする請求項１に記載のコンデンサ。
【請求項３１】
面積を増大させる不規則面を有する導電性箔を準備し、前記導電性箔の表面を酸化して誘電膜を形成することを含むコンデンサ加工方法であって、
前記誘電膜上に導電膜をコンフォーマル的に成長させてコンデンサの箔を形成し、
前記コンデンサの箔を包含させて前記コンデンサを仕上げる
ことを特徴とするコンデンサ加工方法。
【請求項３２】
前記コンデンサの箔を２つの面を有するコンデンサコアに巻き付け、
第１面上の前記大面積金属箔の縁を電気的に接触させ、
第２面上の前記導電膜の縁を電気的に接触させる
ことをさらに特徴とする請求項３１に記載のコンデンサ加工方法。
【請求項３３】
前記コンデンサの箔をコンデンサコアスタックに積層させ、
前記コンデンサコアスタックを複数のコンデンサコアピースに裁断し、
前記コンデンサコアピース上の２つの平行な側を選択し、
第１側上の前記大面積金属箔の縁を電気的に接触させ、
第２側上の前記導電膜の縁を電気的に接触させる
ことをさらに特徴とする請求項３１に記載のコンデンサ加工方法。
【請求項３４】
大きな表面積を有する基板を準備することを含む巨視的コンデンサを製造する方法であって、
原子層成長法を用いて前記基板上に誘電体又は導電体のコンフォーマル層を形成させ、
前記コンフォーマル層を包含させて前記巨視的コンデンサを仕上げる
ことを特徴とする方法。
【請求項３５】
前記コンフォーマル層の形成は、誘電性物質を形成することを含むことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記誘電性物質は、AI2O3、ケイ素の酸化物、Ta2O5、HfO2、ZrO2、TiO2及びこれらの組み合わせからなる群から選択されることを特徴とする請求項３４に記載の方法。
【請求項３７】
前記コンフォーマル層の形成は、導電体を形成することを含むことを特徴とする請求項３４に記載の方法。
【請求項３８】
前記導電体は、TiN、銅、タングステン、ルテニウム及びこれらの組み合わせからなる群より選択されることを特徴とする請求項３７に記載の方法。
【請求項３９】
前記仕上げは、個別の電気部品、ハイブリッド電気部品又は印刷回路基板の一部を仕上げることを含むことを特徴とする請求項３４に記載の方法。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図９】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５ａ】
【図１５ｂ】
【図２】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図９】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５ａ】
【図１５ｂ】
【公表番号】特表２００８−５０７８４７（Ｐ２００８−５０７８４７Ａ）
【公表日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００７−５２２７０９（Ｐ２００７−５２２７０９）
【出願日】平成１７年７月２０日（２００５．７．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２５７６８
【国際公開番号】ＷＯ２００６／０１４７５３
【国際公開日】平成１８年２月９日（２００６．２．９）
【出願人】（５０４２７６３４７）サンデュー・テクノロジーズ・エルエルシー (2)
【Ｆターム（参考）】
【公表日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１７年７月２０日（２００５．７．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２５７６８
【国際公開番号】ＷＯ２００６／０１４７５３
【国際公開日】平成１８年２月９日（２００６．２．９）
【出願人】（５０４２７６３４７）サンデュー・テクノロジーズ・エルエルシー (2)
【Ｆターム（参考）】
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