ＤＣ／ＤＣコンバータの制御回路及びＤＣ−ＤＣコンバータ
【課題】出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御する。
【解決手段】帰還電流生成回路１４及び合成回路１６は、インダクタ電流ＩＬの直流成分を表す第１の帰還電圧ＶＦＢ１を生成する。リップル信号生成回路１５は、入力電圧及び出力電圧に基づいて、インダクタ電流ＩＬの交流成分を表す第２の帰還電圧ＶＦＢ２を生成する。合成回路１５は、第１及び第２の帰還電圧を合成して第３の帰還電圧ＶＦＢ３を生成する。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、ハイレベル又はローレベルの制御信号ＨＹＳＯを出力する。ドライバ回路１３は、スイッチング素子Ｍ１，Ｍ２を制御する。リップル信号生成回路１５は、制御信号ＨＹＳＯがローレベルであるとき、入力電圧と出力電圧との差に基づいて第２の帰還電圧を生成し、制御信号ＨＹＳＯがハイレベルであるとき、出力電圧に基づいて第２の帰還電圧を生成する。
【解決手段】帰還電流生成回路１４及び合成回路１６は、インダクタ電流ＩＬの直流成分を表す第１の帰還電圧ＶＦＢ１を生成する。リップル信号生成回路１５は、入力電圧及び出力電圧に基づいて、インダクタ電流ＩＬの交流成分を表す第２の帰還電圧ＶＦＢ２を生成する。合成回路１５は、第１及び第２の帰還電圧を合成して第３の帰還電圧ＶＦＢ３を生成する。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、ハイレベル又はローレベルの制御信号ＨＹＳＯを出力する。ドライバ回路１３は、スイッチング素子Ｍ１，Ｍ２を制御する。リップル信号生成回路１５は、制御信号ＨＹＳＯがローレベルであるとき、入力電圧と出力電圧との差に基づいて第２の帰還電圧を生成し、制御信号ＨＹＳＯがハイレベルであるとき、出力電圧に基づいて第２の帰還電圧を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路に関し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、例えば特許文献１及び２に記載のように、一定の出力電流を発生するように動作するＤＣ／ＤＣコンバータが知られている。
【０００３】
図１８は、第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献１に記載のＤＣ／ＤＣコンバータに相当する。図１８のＤＣ／ＤＣコンバータは、トランジスタＴＲ１０１〜ＴＲ１０２、ダイオードＤ１０１〜Ｄ１０４、インダクタＬ１０１、キャパシタＣ１０１〜Ｃ１０２、抵抗Ｒ１０１〜Ｒ１０７、オペアンプＯＰ１０１〜ＯＰ１０２、コンパレータＣＭＰ１０１、発振器ＯＳＣ１０１、基準電圧源Ｅ１０１を備え、入力端子１０１に入力電圧ＶＩＮが印加されたとき、出力端子１０２に出力電圧ＶＯＵＴを発生する。図１８のＤＣ／ＤＣコンバータの出力電流を検出するために抵抗Ｒ１０５が使用され、オペアンプＯＰ１０１は電圧制御用の誤差比較器として使用され、オペアンプＯＰ１０２は電流制御用の誤差比較器として使用される。図１８のＤＣ／ＤＣコンバータは、抵抗Ｒ１０５に流れる電流により抵抗Ｒ１０５にわたって生じる電圧差Ｖｒ１０５を検出し、この電圧差Ｖｒ１０５に基づいて出力端子１０２における出力電流が一定になるように制御する。
【０００４】
図１９は、第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献２に記載のＤＣ／ＤＣコンバータに相当する。図１９のＤＣ／ＤＣコンバータは、トランジスタＴＲ１１１〜ＴＲ１１３、ダイオードＤ１１１、ツェナダイオード１１２、インダクタＬ１１１、キャパシタＣ１１１〜Ｃ１１４、抵抗Ｒ１１１〜Ｒ１１７、オペアンプＯＰ１１１〜ＯＰ１１４、インバータＩＮＶ１１１、パルス幅変調器ＰＷＭ１１１とを備える図１９のＤＣ／ＤＣコンバータは、整流サイクル時において、インダクタＬ１１１の両端に電圧差がある期間のみ、オペアンプＯＰ１１１（積分器）によりＶ＋端子電圧を積分することにより電流を検出し、この検出結果の信号に基づいて出力電流が一定になるように制御する。
【０００５】
一般に、ＤＣ／ＤＣコンバータは、そのインダクタを流れるインダクタ電流にリップル成分を含むが、このリップル成分は、インダクタ電流（例えば１００ｍＡ）の１０〜２０％程度であることが好ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１８のＤＣ／ＤＣコンバータでは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの条件に応じてインダクタＬ１０１を流れるインダクタ電流Ｉｌ１０１のリップル成分の大きさが変動するので、その結果、動作周波数によっては、出力電流の所定時間にわたる平均値を一定にできるだけであり、出力電流自体を一定にできない。
【０００７】
また、図１９のＤＣ／ＤＣコンバータでは、積分器を用いて電流を検出しているので、インダクタＬ１１１のインダクタンス及びパルス幅変調器ＰＷＭ１１１のＰＷＭ周波数が異なる場合には積分定数を変更する必要が生じる。図１９のＤＣ／ＤＣコンバータでは、さらに、図１８のＤＣ／ＤＣコンバータと同様に、インダクタＬ１１１を流れるインダクタ電流のリップル成分の大きさが変動するので、出力電流自体を一定にできない可能性がある。
【０００８】
このように、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の大きさの変動によって影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の大きさを一定にすることが必要とされる。
【０００９】
さらに、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の周波数の変動によっても影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の周波数を一定にすることが必要とされる。
【００１０】
本発明の目的は、以上の課題を解決し、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の態様に係るＤＣ／ＤＣコンバータの制御回路によれば、
第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記キャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
上記ＤＣ／ＤＣコンバータの制御回路は、
上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の基準電圧を生成する基準電圧生成回路と、
上記基準電圧と上記第３の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第１のコンパレータと、
上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図２】図１の基準電圧生成回路１１の構成を示すブロック図である。
【図３】図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。
【図４】図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。
【図５】図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。
【図６】図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。
【図７】図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図８】本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図９】本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１０】図９のコンパレータ１２Ａの構成を示すブロック図である。
【図１１】図９のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１２】本発明の第３の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１３】図１２の基準電圧生成回路１１Ａの構成を示すブロック図である。
【図１４】図１２のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１５】本発明の第４の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１６】図１５の基準電圧生成回路１１Ｂの構成を示すブロック図である。
【図１７】図１５のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１８】第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１９】第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施形態について説明する。各図面にわたって、同様の構成要素は同じ参照番号で示す。
【００１５】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にするように動作する。
【００１６】
図１において、ＤＣ／ＤＣコンバータは、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続された２つのスイッチング素子Ｍ１，Ｍ２と、スイッチング素子Ｍ１，Ｍ２のオン／オフを制御するコンバータ制御回路１と、スイッチング素子Ｍ１，Ｍ２間のノードＬＸに接続された一端を有するインダクタＬ１（出力インダクタ）と、インダクタＬ１の他端のノードＶＬと接地端子との間に接続されたキャパシタＣ１（出力キャパシタ）と、ノードＶＬとＤＣ／ＤＣコンバータの出力端子２との間に接続された電流検出用の抵抗Ｒ１とを備える。ＤＣ／ＤＣコンバータの出力端子２には、負荷３が接続される。スイッチング素子Ｍ１，Ｍ２のそれぞれは、例えばパワートランジスタであり、スイッチング素子Ｍ１はパワースイッチとして動作し、スイッチング素子Ｍ２は整流用スイッチとして動作する。
【００１７】
コンバータ制御回路１は、基準電圧生成回路１１、コンパレータ１２、ドライバ回路１３、帰還電流生成回路１４、リップル信号生成回路１５、及び合成回路１６を備える。帰還電流生成回路１４は、抵抗Ｒ１にわたる電位差を検出し、この電位差に対応する電流を帰還電流として合成回路１６に送る。合成回路１６は、抵抗Ｒ１１と、キャパシタＣ１１，Ｃ１２とを備える。抵抗Ｒ１１及びキャパシタＣ１１は一端で接地され、抵抗Ｒ１１は帰還電流を電圧に変換し、次いで、キャパシタＣ１１はこの電圧から高周波成分を除去して、第１の帰還電圧ＶＦＢ１を生成する。帰還電流生成回路１４、抵抗Ｒ１１及びキャパシタＣ１１は、第１の帰還電圧ＶＦＢ１を生成する帰還回路として協働して動作する。第１の帰還電圧ＶＦＢ１は、インダクタ電流ＩＬの直流成分に相当する。一方、リップル信号生成回路１５には、入力電圧ＶＩＮと、出力端子２における出力電圧ＶＯＵＴと、コンパレータ１２から出力される制御信号ＨＹＳＯ（後述）とが入力され、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電圧信号（リップル信号）である第２の帰還電圧ＶＦＢ２を生成する。第２の帰還電圧ＶＦＢ２は、インダクタ電流ＩＬの交流成分に相当する。第２の帰還電圧ＶＦＢ２を、合成回路１６のキャパシタＣ１２を介して第１の帰還電圧ＶＦＢ１と合成することで、合成後の第３の帰還電圧ＶＦＢ３が生成され、第３の帰還電圧ＶＦＢ３はコンパレータ１２の非反転入力端子に入力される。コンパレータ１２の反転入力端子には、基準電圧生成回路１１によって生成された基準電圧ＶＲＥＦが入力される。コンパレータ１２は、そのしきい値が基準電圧ＶＲＥＦを中心として所定の電圧幅ＶＨＹＳにわたって変化するヒステリシスコンパレータである。コンパレータ１２の出力信号は、コンバータ制御回路１において、コンバータ制御回路１全体の動作を制御する制御信号ＨＹＳＯとして使用される。制御信号ＨＹＳＯは、前述のようにリップル信号生成回路１５に入力されるとともに、ドライバ回路１３に入力される。ドライバ回路１３は、制御信号ＨＹＳＯに従って、スイッチング素子Ｍ１のオン／オフを制御する第１の駆動信号ＳＥＴ１と、スイッチング素子Ｍ２のオン／オフを制御する第２の駆動信号ＳＥＴ２とを生成する。制御信号ＨＹＳＯがローレベルであるとき、スイッチング素子Ｍ１はオンになり、スイッチング素子Ｍ２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき、スイッチング素子Ｍ１はオフになり、スイッチング素子Ｍ２はオンになる。
【００１８】
図２は、図１の基準電圧生成回路１１の構成を示すブロック図である。基準電圧生成回路１１は、電圧制御回路２１及びＤ／Ａコンバータ（ＤＡＣ）２２を備え、電圧制御回路２１は、外部からの設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させる。設定信号は、インダクタ電流ＩＬの所望の電流値を示し、基準電圧ＶＲＥＦは、この所望の電流値に対応する電圧として生成される。インダクタ電流ＩＬを増大させるときは、基準電圧ＶＲＥＦを大きくし、インダクタ電流ＩＬを減少させるときは、基準電圧ＶＲＥＦを小さくする。これにより、所望の電流値に応じてインダクタ電流ＩＬを変化させ、従って、所望に応じてＤＣ／ＤＣコンバータの出力電流を変化させることができる。
【００１９】
スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになるとき、インダクタ電流ＩＬは、実質的に、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの差に基づいて次式に応じて変化する。
【００２０】
［数１］
ｄＩＬ／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／Ｌ１
【００２１】
一方、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになるとき、インダクタ電流ＩＬは、実質的に、出力電圧ＶＯＵＴに基づいて次式に応じて変化する。
【００２２】
［数２］
ｄＩＬ／ｄｔ＝（−ＶＯＵＴ）／Ｌ１
【００２３】
従って、インダクタ電流ＩＬのリップル成分は、スイッチング素子Ｍ１，Ｍ２のオン／オフに応じて、数１及び数２で決まる波形を有する。リップル信号生成回路１５は、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づいて、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成する。
【００２４】
図３及び図４は、図１のリップル信号生成回路１５の構成を示すブロック図であり、図３は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図４は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５は、スイッチング素子Ｍ３１，Ｍ３２と、抵抗Ｒ３１，Ｒ３２と、インバータＩＮＶ３１とを備える。スイッチング素子Ｍ３１，Ｍ３２は、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続され、スイッチング素子Ｍ３１，Ｍ３２の間のノードと出力電圧ＶＯＵＴが入力される端子との間には抵抗Ｒ３１，Ｒ３２が直列接続され、抵抗Ｒ３１，Ｒ３２の間のノードＮ３１において第２の帰還電圧ＶＦＢ２が生成される。生成された第２の帰還電圧ＶＦＢ２は合成回路１６に送られる。スイッチング素子Ｍ３１のオン／オフは、制御信号ＨＹＳＯによって制御され、スイッチング素子Ｍ３２のオン／オフは、インバータＩＮＶ３１によって反転された制御信号ＨＹＳＯによって制御される。制御信号ＨＹＳＯがローレベルであるとき（図３）、スイッチング素子Ｍ３１はオンになり、スイッチング素子Ｍ３２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき（図４）、スイッチング素子Ｍ３１はオフになり、スイッチング素子Ｍ３２はオンになる。従って、スイッチング素子Ｍ３１はスイッチング素子Ｍ１に連動し、スイッチング素子Ｍ３２はスイッチング素子Ｍ２に連動する。
【００２５】
スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図３）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ１が流れ、ノードＮ３１において、この電流Ｉ１の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図４）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ２が流れ、ノードＮ３１において、この電流Ｉ２の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。
【００２６】
第１の帰還電圧ＶＦＢ１と第２の帰還電圧ＶＦＢ２とが合成された第３の帰還電圧ＶＦＢ３もまた、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する。第３の帰還電圧ＶＦＢ３の変動量は、制御信号ＨＹＳＯがローレベルであるとき、（ＶＩＮ−ＶＯＵＴ）に比例して増大し、制御信号ＨＹＳＯがハイレベルであるとき、（ＶＯＵＴ）に比例して減少する。
【００２７】
また、キャパシタＣ１１，Ｃ１２の容量は、第２の帰還電圧ＶＦＢ２及び第３の帰還電圧ＶＦＢ３の平均周波数ｆに対して、次式を満たすように選択される。
【００２８】
［数３］
ｆ＝ａ／Ｃ１１＋ｂ／Ｃ１２
【００２９】
ここで、ａ及びｂは、近似的に定数とみなされる所定の係数である。平均周波数ｆが増大するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を減少させ、平均周波数ｆが減少するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を増大させる。
【００３０】
図５及び図６は、図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、図５は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図６は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５Ａは、図３及び図４のリップル信号生成回路１５の抵抗Ｒ３２に代えて、キャパシタＣ３１を備えている。スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図５）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ３が流れ、ノードＮ３１において、この電流Ｉ３の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図６）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ４が流れ、ノードＮ３１において、この電流Ｉ４の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。なお、第２の帰還電圧ＶＦＢ２を第１の帰還電圧ＶＦＢ１と合成するために、キャパシタＣ１２，Ｃ３１の容量は、Ｃ３１≪Ｃ１２の関係を満たす。
【００３１】
以下、図７を参照して、図１のＤＣ／ＤＣコンバータの動作について説明する。図７は、図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。コンパレータ１２には、電圧幅ＶＨＹＳがヒステリシス電圧として設定されている。従って、コンパレータ１２は、基準電圧ＶＲＥＦよりも高い第１のしきい値ＶＲＥＦ＋ＶＨＹＳ／２と、基準電圧ＶＲＥＦよりも低い第２のしきい値ＶＲＥＦ−ＶＨＹＳ／２とを有する。制御電圧ＨＹＳＯがローレベルであるとき（例えば図７の時間区間ｔ０〜ｔ１）、第３の帰還電圧ＶＦＢ３が増大して「ＶＦＢ３＞ＶＲＥＦ＋ＶＨＹＳ／２」になると、コンパレータ１２は制御電圧ＨＹＳＯをハイレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになり、これにより、インダクタ電流ＩＬは接地端子からスイッチング素子Ｍ２を介してインダクタＬ１に流れ、時間が経過するにつれてインダクタ電流ＩＬは減少し、第３の帰還電圧ＶＦＢ３も減少する。制御電圧ＨＹＳＯがハイレベルであるとき（例えば図７の時間区間ｔ１〜ｔ２）、第３の帰還電圧ＶＦＢ３が減少して「ＶＦＢ３＜ＶＲＥＦ−ＶＨＹＳ／２」になると、コンパレータ１２は制御電圧ＨＹＳＯをローレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになり、これにより、入力電圧ＶＩＮがインダクタＬ１に印加され、時間が経過するにつれてインダクタ電流ＩＬは増大し、第３の帰還電圧ＶＦＢ３も増大する。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００３２】
第３の帰還電圧ＶＦＢ３は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有するので、インダクタ電流ＩＬのリップル成分の大きさの変動幅は、第３の帰還電圧ＶＦＢ３の変動幅に比例する。第３の帰還電圧ＶＦＢ３の変動幅は、コンパレータ１２によって電圧幅ＶＨＹＳ内に抑えられているので、インダクタ電流ＩＬのリップル成分の大きさの変動幅も所定範囲内に抑えられる（図７参照）。このように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の大きさを一定にするように動作し、これにより、出力電流の変動を抑圧することができる。従って、本実施形態のＤＣ／ＤＣコンバータは、ＤＣ／ＤＣコンバータの出力電流の負荷特性を良好に維持することができる。
【００３３】
なお、帰還電流生成回路１４によって取得される帰還電流の変動幅は、キャパシタＣ１に起因して、インダクタ電流ＩＬのリップル成分の変動幅よりも小さくなっている。しかしながら、本実施形態のＤＣ／ＤＣコンバータによれば、インダクタ電流ＩＬの直流成分及び直流成分を別個に取得し、直流成分及び交流成分を合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
【００３４】
図８は、本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。図８のコンバータ制御回路１Ａは、スイッチング素子Ｍ１がオフであり、スイッチング素子Ｍ２がオンであるとき、出力端子２からインダクタＬ１及びスイッチング素子Ｍ２を介して接地端子に逆流電流が流れる兆候を検出し、この逆流電流が流れることを阻止する。図８のコンバータ制御回路１Ａは、図１のコンバータ制御回路１の構成に加えて、逆流電流を検出するためのコンパレータ４１をさらに備えている。コンパレータ４１の反転入力端子はノードＬＸに接続され、非反転入力端子は接地されている。コンパレータ４１は、スイッチング素子Ｍ２がオンであるとき、ノードＬＸの電位と接地電位とを比較し、逆流電流に起因した電位差が生じているか否かを判断する。逆流電流が流れているとき、コンパレータ４１は逆流電流検出信号ＢＫＯをドライバ回路１３Ａに送る。図８のドライバ回路１３Ａは、図１のドライバ回路１３と同様に動作することに加えて、コンパレータ４１から逆流電流検出信号ＢＫＯを受信したとき、スイッチング素子Ｍ１，Ｍ２の両方をオフにする。コンパレータ４１が逆流電流を検出して、スイッチング素子Ｍ１，Ｍ２の両方がオフになった場合でも、リップル信号生成回路１５はインダクタ電流ＩＬのリップル成分と相似な第２の帰還電圧ＶＦＢ２を生成し続ける。このため、逆流電流が消えたとき、ドライバ回路１３Ａは、すぐに、制御信号ＨＹＳＯに従ってスイッチング素子Ｍ１，Ｍ２のオン／オフの制御を再開することができる。図８のＤＣ／ＤＣコンバータによれば、図１のＤＣ／ＤＣコンバータの効果に加えて、逆流電流の影響を受けることを防ぐことができる。
【００３５】
第２の実施形態．
図９は、本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にするように動作する。
【００３６】
図９において、コンバータ制御回路１Ｂは、図１のコンバータ制御回路１のコンパレータ１２に代えて、基準電圧ＶＲＥＦ及び第３の帰還電圧ＶＦＢ３に加えて、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯがさらに入力されるコンパレータ１２Ａを備えている。コンパレータ１２Ａは、帰還電圧がその増減に従って周期的に基準電圧ＶＲＥＦと交差するように、基準電圧ＶＲＥＦに対する帰還電圧の大きさ（ヒステリシス）を変化させる。図１０は、図９のコンパレータ１２Ａの構成を示すブロック図である。コンパレータ１２Ａは、可変電流源５１、コンパレータ５２、及び抵抗Ｒ５１を備える。コンパレータ５２は、ヒステリシスを持たない通常のコンパレータであり、その反転入力端子に基準電圧ＶＲＥＦが入力される。可変電流源５１は所定電流を生成し、この電流が抵抗Ｒ５１にわたって所定の電位差を生じ、この電位差が重畳されることで、第３の帰還電圧ＶＦＢ３が第４の帰還電圧ＶＦＢ４に変換される。第４の帰還電圧ＶＦＢ４はコンパレータ５２の非反転有力端子に入力され、コンパレータ５２は、基準電圧ＶＲＥＦ及び第４の帰還電圧ＶＦＢ４を比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。
【００３７】
以下、図１１を参照して、図９のＤＣ／ＤＣコンバータの動作について説明する。図１１は、図９のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。図１１に示すように、制御信号ＨＹＳＯがローレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に増大し、制御信号ＨＹＳＯがハイレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に減少する。コンパレータ１２Ａは、第３の帰還電圧ＶＦＢ３が次第に増大しているときは、所定の時間周期の最後に基準電圧ＶＲＥＦを超えるように、第３の帰還電圧ＶＦＢ３から所定電圧を減算した第４の帰還電圧ＶＦＢ４を生成する。このため、制御信号ＨＹＳＯの立ち下がり時（例えばｔ２）において、可変電流源５１は、（ＶＩＮ−ＶＯＵＴ）を取得し、このときの（ＶＩＮ−ＶＯＵＴ）に基づいて数１により所定の電流値を生成し、この電流値を制御信号ＨＹＳＯがローレベルである時間区間（例えばｔ２〜ｔ３）にわたって生成し続ける。第３の帰還電圧ＶＦＢ３はこの電流値に応じて減少して、基準電圧ＶＲＥＦより小さく、次第に増大する第４の帰還電圧ＶＦＢ４が生成される。制御信号ＨＹＳＯがローレベルである時間区間の最後（例えばｔ３）で、第４の帰還電圧ＶＦＢ４が基準電圧ＶＲＥＦを超えたとき、コンパレータ５２は制御信号ＨＹＳＯをハイレベルにする。コンパレータ１２Ａは、第３の帰還電圧ＶＦＢ３が次第に減少しているときは、同じ時間周期の最後に基準電圧ＶＲＥＦ未満になるように、第３の帰還電圧ＶＦＢ３に所定電圧を加算した第４の帰還電圧ＶＦＢ４を生成する。このため、制御信号ＨＹＳＯの立ち上がり時（例えばｔ３）において、可変電流源５１は、（ＶＯＵＴ）を取得し、このときの（ＶＯＵＴ）に基づいて数２により所定の電流値を生成し、この電流値を制御信号ＨＹＳＯがハイレベルである時間区間（例えばｔ３〜ｔ４）にわたって生成し続ける。第３の帰還電圧ＶＦＢ３はこの電流値に応じて増大して、基準電圧ＶＲＥＦより大きく、次第に減少する第４の帰還電圧ＶＦＢ４が生成される。制御信号ＨＹＳＯがハイレベルである時間区間の最後（例えばｔ４）で、第４の帰還電圧ＶＦＢ４が基準電圧ＶＲＥＦ未満になったとき、コンパレータ５２は制御信号ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００３８】
第１の実施形態で説明したように、インダクタ電流ＩＬは、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し（数１）、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する（数２）。第３の帰還電圧ＶＦＢ３もまた、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する。従って、第２の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき第３の帰還電圧ＶＦＢ３を（ＶＩＮ−ＶＯＵＴ）に応じて減少させ、制御信号ＨＹＳＯがハイレベルであるとき第３の帰還電圧ＶＦＢ３を（−ＶＯＵＴ）に応じて増大させ、これにより、第４の帰還電圧ＶＦＢ４を生成している。制御信号ＨＹＳＯがローレベルであるとき、第３の帰還電圧ＶＦＢ３に対する第４の帰還電圧ＶＦＢ４の減少量は、（ＶＩＮ−ＶＯＵＴ）に比例し、制御信号ＨＹＳＯがハイレベルであるとき、第３の帰還電圧ＶＦＢ３に対する第４の帰還電圧ＶＦＢ４の増大量は、（ＶＯＵＴ）に比例する。また、第３の帰還電圧ＶＦＢ３から第４の帰還電圧ＶＦＢ４への変換は、第３の帰還電圧ＶＦＢ３の勾配を考慮したものであり、従って、第４の帰還電圧ＶＦＢ４はその増減に従って周期的に基準電圧ＶＲＥＦと交差することになる。これにより、制御信号ＨＹＳＯの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ＩＬのリップル成分の周波数も一定になる。
【００３９】
キャパシタＣ１１，Ｃ１２の容量は、インダクタ電流ＩＬのリップル成分の周波数をｆとするとき、数３を満たすように選択される。
【００４０】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の周波数を一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００４１】
第３の実施形態．
図１２は、本発明の第３の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にするように動作する。
【００４２】
図１２のコンバータ制御回路１Ｃは、図１のコンバータ制御回路１のコンパレータ１２（ヒステリシスコンパレータ）に代えて、ヒステリシスを持たない通常のコンパレータ１２Ｂを備え、図１の基準電圧発生回路１１に代えて、制御信号ＨＹＳＯに従って動作し、ハイレベルとローレベルの基準電圧ＶＲＥＦを発生する基準電圧発生回路１１Ａを備える。図１２のコンバータ制御回路１Ｃは、第１及び第２の実施形態のように基準電圧ＶＲＥＦに対する第３の帰還電圧ＶＦＢ３の大きさ（ヒステリシス）をコンパレータ１２，１２Ａが変化させることに代えて、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさ（ヒステリシス）を基準電圧発生回路１１Ａが変化させる。
【００４３】
図１３は、図１２の基準電圧生成回路１１Ａの構成を示すブロック図である。基準電圧生成回路１１Ａは、図２の基準電圧発生回路１１の電圧制御回路２１に代えて、制御信号ＨＹＳＯに従って動作する電圧制御回路２１Ａを備える。電圧制御回路２１Ａは、図２の電圧制御回路２１と同様に設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させるとき、制御信号ＨＹＳＯがローレベルである場合、基準電圧ＶＲＥＦをハイレベルにする一方、制御信号ＨＹＳＯがハイレベルである場合、基準電圧ＶＲＥＦをローレベルにする。基準電圧発生回路１１Ａは、基準電圧ＶＲＥＦをハイレベルとローレベルとの間で所定の電圧幅ＶＨＹＳにわたって変化させ、これにより、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさを変化させる。
【００４４】
以下、図１４を参照して、図１２のＤＣ／ＤＣコンバータの動作について説明する。図１４は、図１２のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。制御電圧ＨＹＳＯがローレベルであるとき（例えば図１４の時間区間ｔ０〜ｔ１）、基準電圧発生回路１１Ａは基準電圧ＶＲＥＦをハイレベルにし、コンパレータ１２Ｂは、第３の帰還電圧ＶＦＢ３が増大してハイレベルの基準電圧ＶＲＥＦを超えると、制御電圧ＨＹＳＯをハイレベルにする。制御電圧ＨＹＳＯがハイレベルであるとき（例えば図１４の時間区間ｔ１〜ｔ２）、基準電圧発生回路１１Ａは基準電圧ＶＲＥＦをローレベルにし、コンパレータ１２Ｂは、第３の帰還電圧ＶＦＢ３が減少してローレベルの基準電圧ＶＲＥＦ未満になると、制御電圧ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００４５】
第３の帰還電圧ＶＦＢ３の変動幅は電圧幅ＶＨＹＳ内に抑えられているので、インダクタ電流ＩＬのリップル成分の大きさの変動幅も所定範囲内に抑えられる（図１４参照）。このように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の大きさを一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００４６】
第４の実施形態．
図１５は、本発明の第４の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にするように動作する。
【００４７】
図１５において、コンバータ制御回路１Ｄは、図１２のコンバータ制御回路１Ｃの基準電圧発生回路１１Ａに代えて、設定信号及び制御信号ＨＹＳＯに加えて、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴがさらに入力される基準電圧発生回路１１Ｂを備えている。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３がその増減に従って周期的に基準電圧ＶＲＥＦと交差するように、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさ（ヒステリシス）を変化させる。図１６は、図１５の基準電圧生成回路１１Ｂの構成を示すブロック図である。基準電圧発生回路１１Ｂは、図１３の基準電圧発生回路１１Ａの電圧制御回路２１Ａに代えて、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯに従って動作する電圧制御回路２１Ｂを備える。電圧制御回路２１Ｂは、図２の電圧制御回路２１と同様に設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させるとき、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさを変化させる。第３の実施形態の基準電圧発生回路１１Ａによって生成される基準電圧ＶＲＥＦは、ハイレベル及びローレベルの２値であったが、図１６の基準電圧発生回路１１Ｂによって生成される基準電圧ＶＲＥＦは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づいて可変な値を有する。
【００４８】
以下、図１７を参照して、図１５のＤＣ／ＤＣコンバータの動作について説明する。図１７は、図１５のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。図１７に示すように、制御信号ＨＹＳＯがローレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に増大し、制御信号ＨＹＳＯがハイレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に減少する。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３が次第に増大しているときは、所定の時間周期の最後に第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦを超えるように、基準電圧ＶＲＥＦを予め増大させておく。このため、制御信号ＨＹＳＯの立ち下がり時（例えばｔ２）において、電圧制御回路２１Ｂは、（ＶＩＮ−ＶＯＵＴ）を取得し、このときの（ＶＩＮ−ＶＯＵＴ）に基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値に加算した基準電圧ＶＲＥＦを生成する。制御信号ＨＹＳＯがローレベルである時間区間の最後（例えばｔ３）で、第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦを超えたとき、コンパレータ１２Ｂは制御信号ＨＹＳＯをハイレベルにする。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３が次第に減少しているときは、同じ時間周期の最後に基準電圧ＶＲＥＦ未満になるように、基準電圧ＶＲＥＦを予め減少させておく。このため、制御信号ＨＹＳＯの立ち上がり時（例えばｔ３）において、電圧制御回路２１Ｂは、（ＶＯＵＴ）を取得し、このときの（ＶＯＵＴ）に基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値から減算した基準電圧ＶＲＥＦを生成する。制御信号ＨＹＳＯがハイレベルである時間区間の最後（例えばｔ４）で、第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ未満になったとき、コンパレータ１２Ｂは制御信号ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００４９】
第２の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき第３の帰還電圧ＶＦＢ３を（ＶＩＮ−ＶＯＵＴ）に応じて減少させ、制御信号ＨＹＳＯがハイレベルであるとき第３の帰還電圧ＶＦＢ３を（−ＶＯＵＴ）に応じて増大させ、これにより、第４の帰還電圧ＶＦＢ４を生成している。一方、第４の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき基準電圧ＶＲＥＦを（ＶＩＮ−ＶＯＵＴ）に応じて増大させ、制御信号ＨＹＳＯがハイレベルであるとき基準電圧ＶＲＥＦを（−ＶＯＵＴ）に応じて減少させる。制御信号ＨＹＳＯがローレベルであるとき、基準電圧ＶＲＥＦの増大量は（ＶＩＮ−ＶＯＵＴ）に比例し、制御信号ＨＹＳＯがハイレベルであるとき、基準電圧ＶＲＥＦの減少量は（ＶＯＵＴ）に比例する。また、この基準電圧ＶＲＥＦの増減は、第３の帰還電圧ＶＦＢ３の勾配を考慮したものであり、従って、第３の帰還電圧ＶＦＢ４はその増減に従って周期的に基準電圧ＶＲＥＦと交差することになる。これにより、制御信号ＨＹＳＯの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ＩＬのリップル成分の周波数も一定になる。
【００５０】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の周波数を一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００５１】
コンバータ制御回路１，１Ａ〜１Ｄのそれぞれは、例えば集積回路として構成されてもよい。スイッチング素子Ｍ１，Ｍ２を、このようなコンバータ制御回路１，１Ａ〜１Ｄの集積回路の一部にしてもよい。
【００５２】
また、図５〜図６、図８を参照して説明した第１の実施形態の変形例と、第２〜第４の実施形態とを組み合わせてもよい。
【００５３】
本発明の各実施形態に係るＤＣ／ＤＣコンバータによれば、リップル信号生成回路１５が制御信号ＨＹＳＯに従って動作し、制御信号ＨＹＳＯがローレベルであるときは（ＶＩＮ−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成し、制御信号ＨＹＳＯがハイレベルであるときは（−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成する。従って、ＤＣ／ＤＣコンバータがＤＣＭ（discontinuous conduction mode）及びＣＣＭ（continuous conduction mode）のいずれのモードで動作するときであっても、インダクタ電流ＩＬのリップル成分（ＰＷＭ信号）の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を確実に生成することができる。インダクタ電流ＩＬの直流成分に相当する第１の帰還信号ＶＦＢ１と、インダクタ電流ＩＬの交流成分に相当する第２の帰還信号ＶＦＢ２とを別個に取得し、これらを合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
【００５４】
本発明の各実施形態によれば、リップル信号生成回路１５（第１〜第４の実施形態）、コンパレータ１２Ａ（第２の実施形態）、及び基準電圧発生回路１１Ｂ（第４の実施形態）が、（ＶＩＮ−ＶＯＵＴ）に従って動作するので、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの両方が変動した場合であっても、インダクタ電流のリップル成分の大きさ（第１及び第３の実施形態）又は周波数（第２及び第４の実施形態）を一定にするように動作可能である。本発明の各実施形態によれば、異なるインダクタンスのインダクタを用いた場合であっても、安定に動作可能である。
【００５５】
本発明の各実施形態によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明の各実施形態によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
【符号の説明】
【００５６】
１，１Ａ〜１Ｄ…コンバータ制御回路、
２…出力端子、
３…負荷、
１１，１１Ａ，１１Ｂ…基準電圧生成回路、
１２，１２Ａ，１２Ｂ，４１，５２…コンパレータ、
１３…ドライバ回路、
１４…帰還電流生成回路、
１５，１５Ａ…リップル信号生成回路、
１６…合成回路、
２１，２１Ａ，２１Ｂ…電圧制御回路、
２２…Ｄ／Ａコンバータ、
５１…可変電流源、
Ｍ１，Ｍ２，Ｍ３１，Ｍ３２…スイッチング素子、
Ｌ１…インダクタ、
Ｃ１，Ｃ１１，Ｃ１２，Ｃ３１…キャパシタ、
Ｒ１，Ｒ１１，Ｒ３１，Ｒ３２，Ｒ５１…抵抗、
ＩＮＶ３１…インバータ。
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特開２００７−００４９９５号公報
【特許文献２】特表２００６−５１７３７９号公報
【技術分野】
【０００１】
本発明は、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路に関し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、例えば特許文献１及び２に記載のように、一定の出力電流を発生するように動作するＤＣ／ＤＣコンバータが知られている。
【０００３】
図１８は、第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献１に記載のＤＣ／ＤＣコンバータに相当する。図１８のＤＣ／ＤＣコンバータは、トランジスタＴＲ１０１〜ＴＲ１０２、ダイオードＤ１０１〜Ｄ１０４、インダクタＬ１０１、キャパシタＣ１０１〜Ｃ１０２、抵抗Ｒ１０１〜Ｒ１０７、オペアンプＯＰ１０１〜ＯＰ１０２、コンパレータＣＭＰ１０１、発振器ＯＳＣ１０１、基準電圧源Ｅ１０１を備え、入力端子１０１に入力電圧ＶＩＮが印加されたとき、出力端子１０２に出力電圧ＶＯＵＴを発生する。図１８のＤＣ／ＤＣコンバータの出力電流を検出するために抵抗Ｒ１０５が使用され、オペアンプＯＰ１０１は電圧制御用の誤差比較器として使用され、オペアンプＯＰ１０２は電流制御用の誤差比較器として使用される。図１８のＤＣ／ＤＣコンバータは、抵抗Ｒ１０５に流れる電流により抵抗Ｒ１０５にわたって生じる電圧差Ｖｒ１０５を検出し、この電圧差Ｖｒ１０５に基づいて出力端子１０２における出力電流が一定になるように制御する。
【０００４】
図１９は、第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献２に記載のＤＣ／ＤＣコンバータに相当する。図１９のＤＣ／ＤＣコンバータは、トランジスタＴＲ１１１〜ＴＲ１１３、ダイオードＤ１１１、ツェナダイオード１１２、インダクタＬ１１１、キャパシタＣ１１１〜Ｃ１１４、抵抗Ｒ１１１〜Ｒ１１７、オペアンプＯＰ１１１〜ＯＰ１１４、インバータＩＮＶ１１１、パルス幅変調器ＰＷＭ１１１とを備える図１９のＤＣ／ＤＣコンバータは、整流サイクル時において、インダクタＬ１１１の両端に電圧差がある期間のみ、オペアンプＯＰ１１１（積分器）によりＶ＋端子電圧を積分することにより電流を検出し、この検出結果の信号に基づいて出力電流が一定になるように制御する。
【０００５】
一般に、ＤＣ／ＤＣコンバータは、そのインダクタを流れるインダクタ電流にリップル成分を含むが、このリップル成分は、インダクタ電流（例えば１００ｍＡ）の１０〜２０％程度であることが好ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１８のＤＣ／ＤＣコンバータでは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの条件に応じてインダクタＬ１０１を流れるインダクタ電流Ｉｌ１０１のリップル成分の大きさが変動するので、その結果、動作周波数によっては、出力電流の所定時間にわたる平均値を一定にできるだけであり、出力電流自体を一定にできない。
【０００７】
また、図１９のＤＣ／ＤＣコンバータでは、積分器を用いて電流を検出しているので、インダクタＬ１１１のインダクタンス及びパルス幅変調器ＰＷＭ１１１のＰＷＭ周波数が異なる場合には積分定数を変更する必要が生じる。図１９のＤＣ／ＤＣコンバータでは、さらに、図１８のＤＣ／ＤＣコンバータと同様に、インダクタＬ１１１を流れるインダクタ電流のリップル成分の大きさが変動するので、出力電流自体を一定にできない可能性がある。
【０００８】
このように、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の大きさの変動によって影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の大きさを一定にすることが必要とされる。
【０００９】
さらに、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の周波数の変動によっても影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の周波数を一定にすることが必要とされる。
【００１０】
本発明の目的は、以上の課題を解決し、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の態様に係るＤＣ／ＤＣコンバータの制御回路によれば、
第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記キャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
上記ＤＣ／ＤＣコンバータの制御回路は、
上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の基準電圧を生成する基準電圧生成回路と、
上記基準電圧と上記第３の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第１のコンパレータと、
上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図２】図１の基準電圧生成回路１１の構成を示すブロック図である。
【図３】図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。
【図４】図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。
【図５】図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。
【図６】図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。
【図７】図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図８】本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図９】本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１０】図９のコンパレータ１２Ａの構成を示すブロック図である。
【図１１】図９のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１２】本発明の第３の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１３】図１２の基準電圧生成回路１１Ａの構成を示すブロック図である。
【図１４】図１２のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１５】本発明の第４の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１６】図１５の基準電圧生成回路１１Ｂの構成を示すブロック図である。
【図１７】図１５のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。
【図１８】第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図１９】第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施形態について説明する。各図面にわたって、同様の構成要素は同じ参照番号で示す。
【００１５】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にするように動作する。
【００１６】
図１において、ＤＣ／ＤＣコンバータは、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続された２つのスイッチング素子Ｍ１，Ｍ２と、スイッチング素子Ｍ１，Ｍ２のオン／オフを制御するコンバータ制御回路１と、スイッチング素子Ｍ１，Ｍ２間のノードＬＸに接続された一端を有するインダクタＬ１（出力インダクタ）と、インダクタＬ１の他端のノードＶＬと接地端子との間に接続されたキャパシタＣ１（出力キャパシタ）と、ノードＶＬとＤＣ／ＤＣコンバータの出力端子２との間に接続された電流検出用の抵抗Ｒ１とを備える。ＤＣ／ＤＣコンバータの出力端子２には、負荷３が接続される。スイッチング素子Ｍ１，Ｍ２のそれぞれは、例えばパワートランジスタであり、スイッチング素子Ｍ１はパワースイッチとして動作し、スイッチング素子Ｍ２は整流用スイッチとして動作する。
【００１７】
コンバータ制御回路１は、基準電圧生成回路１１、コンパレータ１２、ドライバ回路１３、帰還電流生成回路１４、リップル信号生成回路１５、及び合成回路１６を備える。帰還電流生成回路１４は、抵抗Ｒ１にわたる電位差を検出し、この電位差に対応する電流を帰還電流として合成回路１６に送る。合成回路１６は、抵抗Ｒ１１と、キャパシタＣ１１，Ｃ１２とを備える。抵抗Ｒ１１及びキャパシタＣ１１は一端で接地され、抵抗Ｒ１１は帰還電流を電圧に変換し、次いで、キャパシタＣ１１はこの電圧から高周波成分を除去して、第１の帰還電圧ＶＦＢ１を生成する。帰還電流生成回路１４、抵抗Ｒ１１及びキャパシタＣ１１は、第１の帰還電圧ＶＦＢ１を生成する帰還回路として協働して動作する。第１の帰還電圧ＶＦＢ１は、インダクタ電流ＩＬの直流成分に相当する。一方、リップル信号生成回路１５には、入力電圧ＶＩＮと、出力端子２における出力電圧ＶＯＵＴと、コンパレータ１２から出力される制御信号ＨＹＳＯ（後述）とが入力され、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電圧信号（リップル信号）である第２の帰還電圧ＶＦＢ２を生成する。第２の帰還電圧ＶＦＢ２は、インダクタ電流ＩＬの交流成分に相当する。第２の帰還電圧ＶＦＢ２を、合成回路１６のキャパシタＣ１２を介して第１の帰還電圧ＶＦＢ１と合成することで、合成後の第３の帰還電圧ＶＦＢ３が生成され、第３の帰還電圧ＶＦＢ３はコンパレータ１２の非反転入力端子に入力される。コンパレータ１２の反転入力端子には、基準電圧生成回路１１によって生成された基準電圧ＶＲＥＦが入力される。コンパレータ１２は、そのしきい値が基準電圧ＶＲＥＦを中心として所定の電圧幅ＶＨＹＳにわたって変化するヒステリシスコンパレータである。コンパレータ１２の出力信号は、コンバータ制御回路１において、コンバータ制御回路１全体の動作を制御する制御信号ＨＹＳＯとして使用される。制御信号ＨＹＳＯは、前述のようにリップル信号生成回路１５に入力されるとともに、ドライバ回路１３に入力される。ドライバ回路１３は、制御信号ＨＹＳＯに従って、スイッチング素子Ｍ１のオン／オフを制御する第１の駆動信号ＳＥＴ１と、スイッチング素子Ｍ２のオン／オフを制御する第２の駆動信号ＳＥＴ２とを生成する。制御信号ＨＹＳＯがローレベルであるとき、スイッチング素子Ｍ１はオンになり、スイッチング素子Ｍ２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき、スイッチング素子Ｍ１はオフになり、スイッチング素子Ｍ２はオンになる。
【００１８】
図２は、図１の基準電圧生成回路１１の構成を示すブロック図である。基準電圧生成回路１１は、電圧制御回路２１及びＤ／Ａコンバータ（ＤＡＣ）２２を備え、電圧制御回路２１は、外部からの設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させる。設定信号は、インダクタ電流ＩＬの所望の電流値を示し、基準電圧ＶＲＥＦは、この所望の電流値に対応する電圧として生成される。インダクタ電流ＩＬを増大させるときは、基準電圧ＶＲＥＦを大きくし、インダクタ電流ＩＬを減少させるときは、基準電圧ＶＲＥＦを小さくする。これにより、所望の電流値に応じてインダクタ電流ＩＬを変化させ、従って、所望に応じてＤＣ／ＤＣコンバータの出力電流を変化させることができる。
【００１９】
スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになるとき、インダクタ電流ＩＬは、実質的に、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの差に基づいて次式に応じて変化する。
【００２０】
［数１］
ｄＩＬ／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／Ｌ１
【００２１】
一方、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになるとき、インダクタ電流ＩＬは、実質的に、出力電圧ＶＯＵＴに基づいて次式に応じて変化する。
【００２２】
［数２］
ｄＩＬ／ｄｔ＝（−ＶＯＵＴ）／Ｌ１
【００２３】
従って、インダクタ電流ＩＬのリップル成分は、スイッチング素子Ｍ１，Ｍ２のオン／オフに応じて、数１及び数２で決まる波形を有する。リップル信号生成回路１５は、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づいて、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成する。
【００２４】
図３及び図４は、図１のリップル信号生成回路１５の構成を示すブロック図であり、図３は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図４は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５は、スイッチング素子Ｍ３１，Ｍ３２と、抵抗Ｒ３１，Ｒ３２と、インバータＩＮＶ３１とを備える。スイッチング素子Ｍ３１，Ｍ３２は、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続され、スイッチング素子Ｍ３１，Ｍ３２の間のノードと出力電圧ＶＯＵＴが入力される端子との間には抵抗Ｒ３１，Ｒ３２が直列接続され、抵抗Ｒ３１，Ｒ３２の間のノードＮ３１において第２の帰還電圧ＶＦＢ２が生成される。生成された第２の帰還電圧ＶＦＢ２は合成回路１６に送られる。スイッチング素子Ｍ３１のオン／オフは、制御信号ＨＹＳＯによって制御され、スイッチング素子Ｍ３２のオン／オフは、インバータＩＮＶ３１によって反転された制御信号ＨＹＳＯによって制御される。制御信号ＨＹＳＯがローレベルであるとき（図３）、スイッチング素子Ｍ３１はオンになり、スイッチング素子Ｍ３２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき（図４）、スイッチング素子Ｍ３１はオフになり、スイッチング素子Ｍ３２はオンになる。従って、スイッチング素子Ｍ３１はスイッチング素子Ｍ１に連動し、スイッチング素子Ｍ３２はスイッチング素子Ｍ２に連動する。
【００２５】
スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図３）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ１が流れ、ノードＮ３１において、この電流Ｉ１の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図４）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ２が流れ、ノードＮ３１において、この電流Ｉ２の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。
【００２６】
第１の帰還電圧ＶＦＢ１と第２の帰還電圧ＶＦＢ２とが合成された第３の帰還電圧ＶＦＢ３もまた、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する。第３の帰還電圧ＶＦＢ３の変動量は、制御信号ＨＹＳＯがローレベルであるとき、（ＶＩＮ−ＶＯＵＴ）に比例して増大し、制御信号ＨＹＳＯがハイレベルであるとき、（ＶＯＵＴ）に比例して減少する。
【００２７】
また、キャパシタＣ１１，Ｃ１２の容量は、第２の帰還電圧ＶＦＢ２及び第３の帰還電圧ＶＦＢ３の平均周波数ｆに対して、次式を満たすように選択される。
【００２８】
［数３］
ｆ＝ａ／Ｃ１１＋ｂ／Ｃ１２
【００２９】
ここで、ａ及びｂは、近似的に定数とみなされる所定の係数である。平均周波数ｆが増大するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を減少させ、平均周波数ｆが減少するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を増大させる。
【００３０】
図５及び図６は、図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、図５は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図６は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５Ａは、図３及び図４のリップル信号生成回路１５の抵抗Ｒ３２に代えて、キャパシタＣ３１を備えている。スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図５）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ３が流れ、ノードＮ３１において、この電流Ｉ３の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図６）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ４が流れ、ノードＮ３１において、この電流Ｉ４の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。なお、第２の帰還電圧ＶＦＢ２を第１の帰還電圧ＶＦＢ１と合成するために、キャパシタＣ１２，Ｃ３１の容量は、Ｃ３１≪Ｃ１２の関係を満たす。
【００３１】
以下、図７を参照して、図１のＤＣ／ＤＣコンバータの動作について説明する。図７は、図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。コンパレータ１２には、電圧幅ＶＨＹＳがヒステリシス電圧として設定されている。従って、コンパレータ１２は、基準電圧ＶＲＥＦよりも高い第１のしきい値ＶＲＥＦ＋ＶＨＹＳ／２と、基準電圧ＶＲＥＦよりも低い第２のしきい値ＶＲＥＦ−ＶＨＹＳ／２とを有する。制御電圧ＨＹＳＯがローレベルであるとき（例えば図７の時間区間ｔ０〜ｔ１）、第３の帰還電圧ＶＦＢ３が増大して「ＶＦＢ３＞ＶＲＥＦ＋ＶＨＹＳ／２」になると、コンパレータ１２は制御電圧ＨＹＳＯをハイレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになり、これにより、インダクタ電流ＩＬは接地端子からスイッチング素子Ｍ２を介してインダクタＬ１に流れ、時間が経過するにつれてインダクタ電流ＩＬは減少し、第３の帰還電圧ＶＦＢ３も減少する。制御電圧ＨＹＳＯがハイレベルであるとき（例えば図７の時間区間ｔ１〜ｔ２）、第３の帰還電圧ＶＦＢ３が減少して「ＶＦＢ３＜ＶＲＥＦ−ＶＨＹＳ／２」になると、コンパレータ１２は制御電圧ＨＹＳＯをローレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになり、これにより、入力電圧ＶＩＮがインダクタＬ１に印加され、時間が経過するにつれてインダクタ電流ＩＬは増大し、第３の帰還電圧ＶＦＢ３も増大する。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００３２】
第３の帰還電圧ＶＦＢ３は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有するので、インダクタ電流ＩＬのリップル成分の大きさの変動幅は、第３の帰還電圧ＶＦＢ３の変動幅に比例する。第３の帰還電圧ＶＦＢ３の変動幅は、コンパレータ１２によって電圧幅ＶＨＹＳ内に抑えられているので、インダクタ電流ＩＬのリップル成分の大きさの変動幅も所定範囲内に抑えられる（図７参照）。このように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の大きさを一定にするように動作し、これにより、出力電流の変動を抑圧することができる。従って、本実施形態のＤＣ／ＤＣコンバータは、ＤＣ／ＤＣコンバータの出力電流の負荷特性を良好に維持することができる。
【００３３】
なお、帰還電流生成回路１４によって取得される帰還電流の変動幅は、キャパシタＣ１に起因して、インダクタ電流ＩＬのリップル成分の変動幅よりも小さくなっている。しかしながら、本実施形態のＤＣ／ＤＣコンバータによれば、インダクタ電流ＩＬの直流成分及び直流成分を別個に取得し、直流成分及び交流成分を合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
【００３４】
図８は、本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。図８のコンバータ制御回路１Ａは、スイッチング素子Ｍ１がオフであり、スイッチング素子Ｍ２がオンであるとき、出力端子２からインダクタＬ１及びスイッチング素子Ｍ２を介して接地端子に逆流電流が流れる兆候を検出し、この逆流電流が流れることを阻止する。図８のコンバータ制御回路１Ａは、図１のコンバータ制御回路１の構成に加えて、逆流電流を検出するためのコンパレータ４１をさらに備えている。コンパレータ４１の反転入力端子はノードＬＸに接続され、非反転入力端子は接地されている。コンパレータ４１は、スイッチング素子Ｍ２がオンであるとき、ノードＬＸの電位と接地電位とを比較し、逆流電流に起因した電位差が生じているか否かを判断する。逆流電流が流れているとき、コンパレータ４１は逆流電流検出信号ＢＫＯをドライバ回路１３Ａに送る。図８のドライバ回路１３Ａは、図１のドライバ回路１３と同様に動作することに加えて、コンパレータ４１から逆流電流検出信号ＢＫＯを受信したとき、スイッチング素子Ｍ１，Ｍ２の両方をオフにする。コンパレータ４１が逆流電流を検出して、スイッチング素子Ｍ１，Ｍ２の両方がオフになった場合でも、リップル信号生成回路１５はインダクタ電流ＩＬのリップル成分と相似な第２の帰還電圧ＶＦＢ２を生成し続ける。このため、逆流電流が消えたとき、ドライバ回路１３Ａは、すぐに、制御信号ＨＹＳＯに従ってスイッチング素子Ｍ１，Ｍ２のオン／オフの制御を再開することができる。図８のＤＣ／ＤＣコンバータによれば、図１のＤＣ／ＤＣコンバータの効果に加えて、逆流電流の影響を受けることを防ぐことができる。
【００３５】
第２の実施形態．
図９は、本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にするように動作する。
【００３６】
図９において、コンバータ制御回路１Ｂは、図１のコンバータ制御回路１のコンパレータ１２に代えて、基準電圧ＶＲＥＦ及び第３の帰還電圧ＶＦＢ３に加えて、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯがさらに入力されるコンパレータ１２Ａを備えている。コンパレータ１２Ａは、帰還電圧がその増減に従って周期的に基準電圧ＶＲＥＦと交差するように、基準電圧ＶＲＥＦに対する帰還電圧の大きさ（ヒステリシス）を変化させる。図１０は、図９のコンパレータ１２Ａの構成を示すブロック図である。コンパレータ１２Ａは、可変電流源５１、コンパレータ５２、及び抵抗Ｒ５１を備える。コンパレータ５２は、ヒステリシスを持たない通常のコンパレータであり、その反転入力端子に基準電圧ＶＲＥＦが入力される。可変電流源５１は所定電流を生成し、この電流が抵抗Ｒ５１にわたって所定の電位差を生じ、この電位差が重畳されることで、第３の帰還電圧ＶＦＢ３が第４の帰還電圧ＶＦＢ４に変換される。第４の帰還電圧ＶＦＢ４はコンパレータ５２の非反転有力端子に入力され、コンパレータ５２は、基準電圧ＶＲＥＦ及び第４の帰還電圧ＶＦＢ４を比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。
【００３７】
以下、図１１を参照して、図９のＤＣ／ＤＣコンバータの動作について説明する。図１１は、図９のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。図１１に示すように、制御信号ＨＹＳＯがローレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に増大し、制御信号ＨＹＳＯがハイレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に減少する。コンパレータ１２Ａは、第３の帰還電圧ＶＦＢ３が次第に増大しているときは、所定の時間周期の最後に基準電圧ＶＲＥＦを超えるように、第３の帰還電圧ＶＦＢ３から所定電圧を減算した第４の帰還電圧ＶＦＢ４を生成する。このため、制御信号ＨＹＳＯの立ち下がり時（例えばｔ２）において、可変電流源５１は、（ＶＩＮ−ＶＯＵＴ）を取得し、このときの（ＶＩＮ−ＶＯＵＴ）に基づいて数１により所定の電流値を生成し、この電流値を制御信号ＨＹＳＯがローレベルである時間区間（例えばｔ２〜ｔ３）にわたって生成し続ける。第３の帰還電圧ＶＦＢ３はこの電流値に応じて減少して、基準電圧ＶＲＥＦより小さく、次第に増大する第４の帰還電圧ＶＦＢ４が生成される。制御信号ＨＹＳＯがローレベルである時間区間の最後（例えばｔ３）で、第４の帰還電圧ＶＦＢ４が基準電圧ＶＲＥＦを超えたとき、コンパレータ５２は制御信号ＨＹＳＯをハイレベルにする。コンパレータ１２Ａは、第３の帰還電圧ＶＦＢ３が次第に減少しているときは、同じ時間周期の最後に基準電圧ＶＲＥＦ未満になるように、第３の帰還電圧ＶＦＢ３に所定電圧を加算した第４の帰還電圧ＶＦＢ４を生成する。このため、制御信号ＨＹＳＯの立ち上がり時（例えばｔ３）において、可変電流源５１は、（ＶＯＵＴ）を取得し、このときの（ＶＯＵＴ）に基づいて数２により所定の電流値を生成し、この電流値を制御信号ＨＹＳＯがハイレベルである時間区間（例えばｔ３〜ｔ４）にわたって生成し続ける。第３の帰還電圧ＶＦＢ３はこの電流値に応じて増大して、基準電圧ＶＲＥＦより大きく、次第に減少する第４の帰還電圧ＶＦＢ４が生成される。制御信号ＨＹＳＯがハイレベルである時間区間の最後（例えばｔ４）で、第４の帰還電圧ＶＦＢ４が基準電圧ＶＲＥＦ未満になったとき、コンパレータ５２は制御信号ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００３８】
第１の実施形態で説明したように、インダクタ電流ＩＬは、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し（数１）、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する（数２）。第３の帰還電圧ＶＦＢ３もまた、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する。従って、第２の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき第３の帰還電圧ＶＦＢ３を（ＶＩＮ−ＶＯＵＴ）に応じて減少させ、制御信号ＨＹＳＯがハイレベルであるとき第３の帰還電圧ＶＦＢ３を（−ＶＯＵＴ）に応じて増大させ、これにより、第４の帰還電圧ＶＦＢ４を生成している。制御信号ＨＹＳＯがローレベルであるとき、第３の帰還電圧ＶＦＢ３に対する第４の帰還電圧ＶＦＢ４の減少量は、（ＶＩＮ−ＶＯＵＴ）に比例し、制御信号ＨＹＳＯがハイレベルであるとき、第３の帰還電圧ＶＦＢ３に対する第４の帰還電圧ＶＦＢ４の増大量は、（ＶＯＵＴ）に比例する。また、第３の帰還電圧ＶＦＢ３から第４の帰還電圧ＶＦＢ４への変換は、第３の帰還電圧ＶＦＢ３の勾配を考慮したものであり、従って、第４の帰還電圧ＶＦＢ４はその増減に従って周期的に基準電圧ＶＲＥＦと交差することになる。これにより、制御信号ＨＹＳＯの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ＩＬのリップル成分の周波数も一定になる。
【００３９】
キャパシタＣ１１，Ｃ１２の容量は、インダクタ電流ＩＬのリップル成分の周波数をｆとするとき、数３を満たすように選択される。
【００４０】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の周波数を一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００４１】
第３の実施形態．
図１２は、本発明の第３の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にするように動作する。
【００４２】
図１２のコンバータ制御回路１Ｃは、図１のコンバータ制御回路１のコンパレータ１２（ヒステリシスコンパレータ）に代えて、ヒステリシスを持たない通常のコンパレータ１２Ｂを備え、図１の基準電圧発生回路１１に代えて、制御信号ＨＹＳＯに従って動作し、ハイレベルとローレベルの基準電圧ＶＲＥＦを発生する基準電圧発生回路１１Ａを備える。図１２のコンバータ制御回路１Ｃは、第１及び第２の実施形態のように基準電圧ＶＲＥＦに対する第３の帰還電圧ＶＦＢ３の大きさ（ヒステリシス）をコンパレータ１２，１２Ａが変化させることに代えて、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさ（ヒステリシス）を基準電圧発生回路１１Ａが変化させる。
【００４３】
図１３は、図１２の基準電圧生成回路１１Ａの構成を示すブロック図である。基準電圧生成回路１１Ａは、図２の基準電圧発生回路１１の電圧制御回路２１に代えて、制御信号ＨＹＳＯに従って動作する電圧制御回路２１Ａを備える。電圧制御回路２１Ａは、図２の電圧制御回路２１と同様に設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させるとき、制御信号ＨＹＳＯがローレベルである場合、基準電圧ＶＲＥＦをハイレベルにする一方、制御信号ＨＹＳＯがハイレベルである場合、基準電圧ＶＲＥＦをローレベルにする。基準電圧発生回路１１Ａは、基準電圧ＶＲＥＦをハイレベルとローレベルとの間で所定の電圧幅ＶＨＹＳにわたって変化させ、これにより、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさを変化させる。
【００４４】
以下、図１４を参照して、図１２のＤＣ／ＤＣコンバータの動作について説明する。図１４は、図１２のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ１２は、基準電圧ＶＲＥＦと第３の帰還電圧ＶＦＢ３とを比較し、この比較結果に応じて制御信号ＨＹＳＯを生成する。制御電圧ＨＹＳＯがローレベルであるとき（例えば図１４の時間区間ｔ０〜ｔ１）、基準電圧発生回路１１Ａは基準電圧ＶＲＥＦをハイレベルにし、コンパレータ１２Ｂは、第３の帰還電圧ＶＦＢ３が増大してハイレベルの基準電圧ＶＲＥＦを超えると、制御電圧ＨＹＳＯをハイレベルにする。制御電圧ＨＹＳＯがハイレベルであるとき（例えば図１４の時間区間ｔ１〜ｔ２）、基準電圧発生回路１１Ａは基準電圧ＶＲＥＦをローレベルにし、コンパレータ１２Ｂは、第３の帰還電圧ＶＦＢ３が減少してローレベルの基準電圧ＶＲＥＦ未満になると、制御電圧ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００４５】
第３の帰還電圧ＶＦＢ３の変動幅は電圧幅ＶＨＹＳ内に抑えられているので、インダクタ電流ＩＬのリップル成分の大きさの変動幅も所定範囲内に抑えられる（図１４参照）。このように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の大きさを一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００４６】
第４の実施形態．
図１５は、本発明の第４の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にするように動作する。
【００４７】
図１５において、コンバータ制御回路１Ｄは、図１２のコンバータ制御回路１Ｃの基準電圧発生回路１１Ａに代えて、設定信号及び制御信号ＨＹＳＯに加えて、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴがさらに入力される基準電圧発生回路１１Ｂを備えている。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３がその増減に従って周期的に基準電圧ＶＲＥＦと交差するように、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさ（ヒステリシス）を変化させる。図１６は、図１５の基準電圧生成回路１１Ｂの構成を示すブロック図である。基準電圧発生回路１１Ｂは、図１３の基準電圧発生回路１１Ａの電圧制御回路２１Ａに代えて、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯに従って動作する電圧制御回路２１Ｂを備える。電圧制御回路２１Ｂは、図２の電圧制御回路２１と同様に設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させるとき、第３の帰還電圧ＶＦＢ３に対する基準電圧ＶＲＥＦの大きさを変化させる。第３の実施形態の基準電圧発生回路１１Ａによって生成される基準電圧ＶＲＥＦは、ハイレベル及びローレベルの２値であったが、図１６の基準電圧発生回路１１Ｂによって生成される基準電圧ＶＲＥＦは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づいて可変な値を有する。
【００４８】
以下、図１７を参照して、図１５のＤＣ／ＤＣコンバータの動作について説明する。図１７は、図１５のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。図１７に示すように、制御信号ＨＹＳＯがローレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に増大し、制御信号ＨＹＳＯがハイレベルであるときは、インダクタ電流ＩＬ及び第３の帰還電圧ＶＦＢ３は次第に減少する。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３が次第に増大しているときは、所定の時間周期の最後に第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦを超えるように、基準電圧ＶＲＥＦを予め増大させておく。このため、制御信号ＨＹＳＯの立ち下がり時（例えばｔ２）において、電圧制御回路２１Ｂは、（ＶＩＮ−ＶＯＵＴ）を取得し、このときの（ＶＩＮ−ＶＯＵＴ）に基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値に加算した基準電圧ＶＲＥＦを生成する。制御信号ＨＹＳＯがローレベルである時間区間の最後（例えばｔ３）で、第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦを超えたとき、コンパレータ１２Ｂは制御信号ＨＹＳＯをハイレベルにする。基準電圧発生回路１１Ｂは、第３の帰還電圧ＶＦＢ３が次第に減少しているときは、同じ時間周期の最後に基準電圧ＶＲＥＦ未満になるように、基準電圧ＶＲＥＦを予め減少させておく。このため、制御信号ＨＹＳＯの立ち上がり時（例えばｔ３）において、電圧制御回路２１Ｂは、（ＶＯＵＴ）を取得し、このときの（ＶＯＵＴ）に基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値から減算した基準電圧ＶＲＥＦを生成する。制御信号ＨＹＳＯがハイレベルである時間区間の最後（例えばｔ４）で、第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ未満になったとき、コンパレータ１２Ｂは制御信号ＨＹＳＯをローレベルにする。以後、第３の帰還電圧ＶＦＢ３の増減に応じて、以上の動作を繰り返す。
【００４９】
第２の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき第３の帰還電圧ＶＦＢ３を（ＶＩＮ−ＶＯＵＴ）に応じて減少させ、制御信号ＨＹＳＯがハイレベルであるとき第３の帰還電圧ＶＦＢ３を（−ＶＯＵＴ）に応じて増大させ、これにより、第４の帰還電圧ＶＦＢ４を生成している。一方、第４の実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルであるとき基準電圧ＶＲＥＦを（ＶＩＮ−ＶＯＵＴ）に応じて増大させ、制御信号ＨＹＳＯがハイレベルであるとき基準電圧ＶＲＥＦを（−ＶＯＵＴ）に応じて減少させる。制御信号ＨＹＳＯがローレベルであるとき、基準電圧ＶＲＥＦの増大量は（ＶＩＮ−ＶＯＵＴ）に比例し、制御信号ＨＹＳＯがハイレベルであるとき、基準電圧ＶＲＥＦの減少量は（ＶＯＵＴ）に比例する。また、この基準電圧ＶＲＥＦの増減は、第３の帰還電圧ＶＦＢ３の勾配を考慮したものであり、従って、第３の帰還電圧ＶＦＢ４はその増減に従って周期的に基準電圧ＶＲＥＦと交差することになる。これにより、制御信号ＨＹＳＯの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ＩＬのリップル成分の周波数も一定になる。
【００５０】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の周波数を一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
【００５１】
コンバータ制御回路１，１Ａ〜１Ｄのそれぞれは、例えば集積回路として構成されてもよい。スイッチング素子Ｍ１，Ｍ２を、このようなコンバータ制御回路１，１Ａ〜１Ｄの集積回路の一部にしてもよい。
【００５２】
また、図５〜図６、図８を参照して説明した第１の実施形態の変形例と、第２〜第４の実施形態とを組み合わせてもよい。
【００５３】
本発明の各実施形態に係るＤＣ／ＤＣコンバータによれば、リップル信号生成回路１５が制御信号ＨＹＳＯに従って動作し、制御信号ＨＹＳＯがローレベルであるときは（ＶＩＮ−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成し、制御信号ＨＹＳＯがハイレベルであるときは（−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成する。従って、ＤＣ／ＤＣコンバータがＤＣＭ（discontinuous conduction mode）及びＣＣＭ（continuous conduction mode）のいずれのモードで動作するときであっても、インダクタ電流ＩＬのリップル成分（ＰＷＭ信号）の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を確実に生成することができる。インダクタ電流ＩＬの直流成分に相当する第１の帰還信号ＶＦＢ１と、インダクタ電流ＩＬの交流成分に相当する第２の帰還信号ＶＦＢ２とを別個に取得し、これらを合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
【００５４】
本発明の各実施形態によれば、リップル信号生成回路１５（第１〜第４の実施形態）、コンパレータ１２Ａ（第２の実施形態）、及び基準電圧発生回路１１Ｂ（第４の実施形態）が、（ＶＩＮ−ＶＯＵＴ）に従って動作するので、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの両方が変動した場合であっても、インダクタ電流のリップル成分の大きさ（第１及び第３の実施形態）又は周波数（第２及び第４の実施形態）を一定にするように動作可能である。本発明の各実施形態によれば、異なるインダクタンスのインダクタを用いた場合であっても、安定に動作可能である。
【００５５】
本発明の各実施形態によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明の各実施形態によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
【符号の説明】
【００５６】
１，１Ａ〜１Ｄ…コンバータ制御回路、
２…出力端子、
３…負荷、
１１，１１Ａ，１１Ｂ…基準電圧生成回路、
１２，１２Ａ，１２Ｂ，４１，５２…コンパレータ、
１３…ドライバ回路、
１４…帰還電流生成回路、
１５，１５Ａ…リップル信号生成回路、
１６…合成回路、
２１，２１Ａ，２１Ｂ…電圧制御回路、
２２…Ｄ／Ａコンバータ、
５１…可変電流源、
Ｍ１，Ｍ２，Ｍ３１，Ｍ３２…スイッチング素子、
Ｌ１…インダクタ、
Ｃ１，Ｃ１１，Ｃ１２，Ｃ３１…キャパシタ、
Ｒ１，Ｒ１１，Ｒ３１，Ｒ３２，Ｒ５１…抵抗、
ＩＮＶ３１…インバータ。
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特開２００７−００４９９５号公報
【特許文献２】特表２００６−５１７３７９号公報
【特許請求の範囲】
【請求項１】
第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記キャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
上記ＤＣ／ＤＣコンバータの制御回路は、
上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の基準電圧を生成する基準電圧生成回路と、
上記基準電圧と上記第３の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第１のコンパレータと、
上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成することを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項２】
上記第１のコンパレータは、
上記基準電圧よりも高い第１のしきい値と、上記基準電圧よりも低い第２のしきい値とを有するヒステリシスコンパレータであり、
上記第３の帰還電圧が上記第１のしきい値を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第３の帰還電圧が上記第２のしきい値未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項３】
上記第１のコンパレータは、
上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、
上記第３の帰還電圧から変換された第４の帰還電圧を生成し、
上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第４の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記第３の帰還電圧から減算して上記第４の帰還電圧を生成する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第４の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記第３の帰還電圧に加算して上記第４の帰還電圧を生成し、
上記第４の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第４の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項４】
上記基準電圧生成回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記基準電圧をハイレベルにする一方、上記制御信号がハイレベルであるとき、上記基準電圧をローレベルにし、
上記制御信号がローレベルであり、かつ、上記第３の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記制御信号がハイレベルであり、かつ、上記第３の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項５】
上記基準電圧生成回路は、
上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、
上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第３の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記基準電圧に加算する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第３の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記基準電圧から減算し、
上記第１のコンパレータは、上記第３の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第３の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項６】
上記第２の帰還回路は、
直列接続された第１及び第２の抵抗を含み、
上記制御信号がローレベルであるとき、上記直列接続された第１及び第２の抵抗の両端に上記入力電圧及び上記出力電圧がそれぞれ印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された第１及び第２の抵抗の一端に上記出力電圧が印加され、上記直列接続された第１及び第２の抵抗の他端は接地され、
上記第１及び第２の抵抗の間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１〜５のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項７】
上記第２の帰還回路は、
直列接続された抵抗及び第２のキャパシタを含み、
上記制御信号がローレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部に上記入力電圧が印加され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部が接地され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加され、
上記抵抗及び第２のキャパシタの間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１〜５のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項８】
上記ＤＣ／ＤＣコンバータの制御回路は、上記第２のスイッチング素子がオンであるとき、上記ＤＣ／ＤＣコンバータの出力端子から上記インダクタ及び上記第２のスイッチング素子を介して上記接地端子に流れる逆流電流の有無を検出する第２のコンパレータをさらに備え、
上記ドライバ回路は、上記逆流電流が存在するとき、上記第１及び第２のスイッチング素子の両方をオフにすることを特徴とする請求項１〜７のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項９】
請求項１〜８のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路と、上記第１及び第２のスイッチング素子と、上記インダクタと、上記第１のキャパシタとを備えたことを特徴とするＤＣ／ＤＣコンバータ。
【請求項１】
第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記キャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
上記ＤＣ／ＤＣコンバータの制御回路は、
上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の基準電圧を生成する基準電圧生成回路と、
上記基準電圧と上記第３の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第１のコンパレータと、
上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成することを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項２】
上記第１のコンパレータは、
上記基準電圧よりも高い第１のしきい値と、上記基準電圧よりも低い第２のしきい値とを有するヒステリシスコンパレータであり、
上記第３の帰還電圧が上記第１のしきい値を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第３の帰還電圧が上記第２のしきい値未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項３】
上記第１のコンパレータは、
上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、
上記第３の帰還電圧から変換された第４の帰還電圧を生成し、
上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第４の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記第３の帰還電圧から減算して上記第４の帰還電圧を生成する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第４の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記第３の帰還電圧に加算して上記第４の帰還電圧を生成し、
上記第４の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第４の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項４】
上記基準電圧生成回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記基準電圧をハイレベルにする一方、上記制御信号がハイレベルであるとき、上記基準電圧をローレベルにし、
上記制御信号がローレベルであり、かつ、上記第３の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記制御信号がハイレベルであり、かつ、上記第３の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項５】
上記基準電圧生成回路は、
上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、
上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第３の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記基準電圧に加算する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第３の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記基準電圧から減算し、
上記第１のコンパレータは、上記第３の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第３の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。
【請求項６】
上記第２の帰還回路は、
直列接続された第１及び第２の抵抗を含み、
上記制御信号がローレベルであるとき、上記直列接続された第１及び第２の抵抗の両端に上記入力電圧及び上記出力電圧がそれぞれ印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された第１及び第２の抵抗の一端に上記出力電圧が印加され、上記直列接続された第１及び第２の抵抗の他端は接地され、
上記第１及び第２の抵抗の間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１〜５のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項７】
上記第２の帰還回路は、
直列接続された抵抗及び第２のキャパシタを含み、
上記制御信号がローレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部に上記入力電圧が印加され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部が接地され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加され、
上記抵抗及び第２のキャパシタの間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１〜５のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項８】
上記ＤＣ／ＤＣコンバータの制御回路は、上記第２のスイッチング素子がオンであるとき、上記ＤＣ／ＤＣコンバータの出力端子から上記インダクタ及び上記第２のスイッチング素子を介して上記接地端子に流れる逆流電流の有無を検出する第２のコンパレータをさらに備え、
上記ドライバ回路は、上記逆流電流が存在するとき、上記第１及び第２のスイッチング素子の両方をオフにすることを特徴とする請求項１〜７のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
【請求項９】
請求項１〜８のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路と、上記第１及び第２のスイッチング素子と、上記インダクタと、上記第１のキャパシタとを備えたことを特徴とするＤＣ／ＤＣコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−６２９４３（Ｐ２０１３−６２９４３Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９５８７（Ｐ２０１１−１９９５８７）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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