ＳＮＲ改善回路、同期情報検出回路、通信装置、ＳＮＲ改善方法、および、同期情報検出方法
【課題】例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な技術を提供する。
【解決手段】入力信号のＳＮＲを改善するＳＮＲ改善回路４は、上記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部５０と、上記１つ以上の遅延信号と遅延前の上記入力信号とを加算する加算部６０とを含んでいる。上記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでいる。遅延部５０は、上記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て上記１つ以上の遅延信号を生成する。
【解決手段】入力信号のＳＮＲを改善するＳＮＲ改善回路４は、上記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部５０と、上記１つ以上の遅延信号と遅延前の上記入力信号とを加算する加算部６０とを含んでいる。上記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでいる。遅延部５０は、上記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て上記１つ以上の遅延信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＮＲ（Signal to Noise Ratio）改善回路、同期情報検出回路、通信装置、ＳＮＲ改善方法、および、同期情報検出方法に関する。
【背景技術】
【０００２】
一般に、パケット方式の通信では、受信側装置は、送信側装置がいつパケットを送信するのか、換言すればパケットがいつ受信側装置へ到来するのかを把握していない。このため、受信側装置は、パケットの到来に備えて待機し、待機中に受信する信号の中からパケットを検出する必要がある。また、受信したパケットに対する各種処理を適切に行うためには、パケット構成に同期して各種処理を行う必要がある。かかる同期は受信パケットごとに、換言すればパケットを検出するごとに行われる。
【０００３】
例えば特許文献１には、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調器用のシンボルタイミング検出回路が紹介されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１４５９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パケット通信では、受信側装置は、パケットを適切に受信できなければ、そのパケットは破棄し、次に到来するパケットを待つ。このため、パケットの検出率（パケットキャッチ率とも称される）が低いと通信効率が低くなってしまうので、パケットキャッチ率の向上が望まれている。
【０００６】
特に感度が低い場合、換言すればＳＮＲが低い場合、パケットキャッチ率は低くなる。
【０００７】
本発明は、例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な種々の技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係るＳＮＲ改善回路は、入力信号のＳＮＲを改善するＳＮＲ改善回路であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
【０００９】
また、第２の態様に係るＳＮＲ改善回路は、第１の態様に係るＳＮＲ改善回路であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部をさらに備え、前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている。
【００１０】
また、第３の態様に係るＳＮＲ改善回路は、第１または第２の態様に係るＳＮＲ改善回路であって、前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である。
【００１１】
また、第４の態様に係るＳＮＲ改善回路は、第２の態様を引用する場合の第３の態様に係るＳＮＲ改善回路であって、前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、前記α＝１の前記遅延信号に対して前記β＝４に設定されている。
【００１２】
また、第５の態様に係る同期情報検出回路は、第１ないし第４の態様のうちのいずれか１つに係るＳＮＲ改善回路と、前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路とを備える。
【００１３】
また、第６の態様に係る通信装置は、同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、第５の態様に係る同期情報検出回路を備え、前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する。
【００１４】
また、第７の態様に係るＳＮＲ改善方法は、入力信号のＳＮＲを改善するＳＮＲ改善方法であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
【００１５】
また、第８の態様に係るＳＮＲ改善方法は、第７の態様に係るＳＮＲ改善方法であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理をさらに備え、前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する。
【００１６】
また、第９の態様に係る同期情報検出方法は、第７または第８の態様に係るＳＮＲ改善方法の各処理と、前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理とを備える。
【発明の効果】
【００１７】
上記の第１の態様によれば、加算部からの出力信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
【００１８】
上記の第２の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
【００１９】
上記の第３の態様によれば、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２種類の遅延信号を生成すればよいので、遅延部の構成が簡単で済む。
【００２０】
上記の第４の態様によれば、１つの遅延信号に対してのみ振幅調整を行うので、振幅調整部の構成が簡単で済む。また、β＝４という設定によれば、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
【００２１】
上記の第５の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善回路を有さない構成に比べて高い検出精度を得ることができる。
【００２２】
上記の第６の態様によれば、高い検出精度で同期ヘッダーを検出できるので、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
【００２３】
上記の第７の態様によれば、加算処理後の信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができる。
【００２４】
上記の第８の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができる。
【００２５】
上記の第９の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善方法を採用しない場合に比べて高い検出精度を得ることができる。
【００２６】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施の形態について、通信装置を概説するブロック図である。
【図２】第１の実施の形態について、パケット構成を概説する図である。
【図３】第１の実施の形態について、タイミング検出処理回路とＳＮＲ改善回路の構成例を示すブロック図である。
【図４】第１の実施の形態について、ＳＮＲ改善回路が無い場合における相関演算結果を例示する波形図である。
【図５】第１の実施の形態について、ＳＮＲ改善回路を設けた場合における相関演算結果を例示する波形図である。
【図６】第２の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。
【図７】第２の実施の形態について、ＳＮＲ改善回路の他の構成例を示すブロック図である。
【図８】第３の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
＜第１の実施の形態＞
＜通信装置の概略＞
図１に、第１の実施の形態に係る通信装置１を概説するブロック図を示す。ここでは、通信装置１がＯＦＤＭに準拠した無線通信装置である場合を例示するが、この例に限定されるものではない。
【００２９】
通信装置１は、少なくとも受信機能を有している。すなわち、通信装置１は受信専用装置または送受信装置である。図１の例では、通信装置１は受信機能の一部を構成する同期タイミング検出回路（換言すれば同期情報検出回路）２を有し、同期タイミング検出回路２はタイミング検出処理回路（換言すれば同期情報検出処理回路）３と、ＳＮＲ改善回路４とを有している。
【００３０】
同期タイミング検出回路２は、受信信号に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出したタイミングを提供するための同期タイミング信号を生成して出力する。同期タイミング信号は受信パケットに対する各種処理（例えばＦＦＴ（Fast Fourier Transform）演算）に利用される。なお、同期タイミング検出回路２は、いわゆるＯＳＩ（Open System Interconnection）参照モデルの物理層（第１層）の一部を構成する。
【００３１】
なお、受信パケットに対する同期タイミングを検出することは、受信信号中からパケットを検出すること（換言すればパケットをキャッチすること）に他ならず、同期タイミングの検出とパケットの検出は同時に行われることになる。
【００３２】
同期タイミング検出回路２へ入力される信号はデジタルのＯＦＤＭベースバンド信号である。このベースバンド信号は例えば、アンテナで受信されたＲＦ（Radio Frequency）信号に対して、ＩＦ（Intermediate Frequency）信号への周波数変換と、アナログのベースバンド信号への変換と、Ａ／Ｄ（Analog to Digital）変換とを順次行うことによって得られる。受信ＲＦ信号からデジタルのベースバンド信号を生成する処理は、上記物理層の他の一部（図示略）によって行われる。
【００３３】
同期タイミング検出回路２の上記の本来機能は、当該回路２中のタイミング検出処理回路３によって実現される。すなわち、タイミング検出処理回路３は、受信信号（ここではデジタルのＯＦＤＭベースバンド信号）に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出結果を出力する。タイミング検出処理回路３の出力が、同期タイミング検出回路２の出力、すなわち同期タイミング信号となる。
【００３４】
従来の同期タイミング検出回路はタイミング検出処理回路３のみで構成されるのに対し、本実施の形態に係る同期タイミング検出回路２はタイミング検出処理回路３だけでなくＳＮＲ改善回路４をさらに有している。
【００３５】
ＳＮＲ改善回路４は、当該回路４へ入力された信号のＳＮＲを改善して出力する。特に、ＳＮＲ改善回路４はタイミング検出処理回路３の前段に設けられている。このため、同期タイミング検出回路２で処理対象となる信号は、ＳＮＲ改善回路４でＳＮＲが改善された後に、タイミング検出処理回路３へ入力される。
【００３６】
＜パケット構成＞
図２に、通信装置１で受信するパケットの構成の概略を示す。なお、図２のパケット構成はＩＥＥＥ８０２．１５．４ｇに準拠している。図２に示すパケット１０は、同期ヘッダー１１と、同期ヘッダー１１に続くＰＨＹ（物理層）ヘッダー１２と、ＰＨＹヘッダー１２に続くＰＨＹペイロード１３とを含んでいる。
【００３７】
同期ヘッダー１１は、連続する４つのショート・トレーニング・フィールド（ＳＴＦ）１４と、これらのＳＴＦ１４に続く２つのロング・トレーニング・フィールド（ＬＴＦ）１５とを含んでいる。４つのＳＴＦ１４は同じ内容であり、また、２つのＬＴＦ１５は同じ内容である。ＳＴＦ１４およびＬＴＦ１５のそれぞれに１ＯＦＤＭシンボル分のビット長が割り当てられる。
【００３８】
ＳＴＦ１４は、予め規定された固定パターンの信号１６が所定周期ｚで所定回数（ここでは１０回）繰り返された構成を有している。つまり、ＳＴＦ１４は周期性を有した信号（周期信号）である。
【００３９】
また、ＰＨＹペイロード１３は、ＭＡＣ（Media Access Control）ヘッダー１７と、ＭＡＣヘッダー１７に続くＭＡＣペイロード１８と、ＭＡＣペイロード１８に続くＭＡＣフッター１９とを含んでいる。
【００４０】
＜タイミング検出処理回路３の例＞
図３に、タイミング検出処理回路３の構成例を示す。図３にはＳＮＲ改善回路４の構成例も示しており、これについては後述する。
【００４１】
タイミング検出処理回路３は、図３の例では、相関演算部３０と、判定部４０とを有している。
【００４２】
相関演算部３０は、タイミング検出処理回路３への入力信号（ここではＳＮＲ改善回路４の出力）について自己相関を演算し、演算結果、いわゆる相関関数を出力する。相関演算部３０は、図３の例では、複素共役回路３１と、遅延回路３２と、乗算回路３３と、フィルタ３４とを有している。
【００４３】
相関演算部３０では、入力信号（ここではＳＮＲ改善回路４の出力）が複素共役回路３１と、遅延回路３２とに入力される。複素共役回路３１は、入力信号の複素共役信号を生成して出力する。遅延回路３２は、入力信号を所定時間Ｍ、遅延させて出力する。遅延時間ＭはＳＴＦ１４（図２参照）の周期ｚの自然数倍（但し同期ヘッダー１１中の固定パターン信号１６の総数以下）に設定可能であるが、Ｍの値が大きくなると遅延が大きくなってしまうので、一般的にはＭをｚの数倍に設定する。ここではＭ＝ｚとする。なお、ｚの設定値は既知であり、通信装置１に与えられている。複素共役回路３１の出力と遅延回路３２の出力は乗算回路３３によって乗算され、乗算結果はフィルタ３４へ入力される。フィルタ３４は、いわゆる移動平均演算回路（ＬＰＦの一種）であり、所定時間幅に関して入力信号（すなわち乗算回路３３の出力）の移動平均を演算し、演算結果を出力する。フィルタ３４の出力が相関演算部３０の出力にあたる。
【００４４】
ここで、相関演算部３０にはＳＮＲ改善回路４による処理後の受信信号が入力されるが、受信信号に含まれるパケット１０の構成自体はＳＮＲ改善回路４によって変更されない。このため、相関演算部３０での処理によれば、パケット１０中で周期性を有するＳＴＦ１４に関して強い相関を示す信号が出力される。
【００４５】
判定部４０は、相関演算部３０が生成した相関関数から受信パケット１０の同期タイミングを判定する。判定部４０は、図３の例では、絶対値回路４１と、比較回路４２と、判定回路４３とを有している。
【００４６】
絶対値回路４１は、相関演算部３０の出力信号の振幅絶対値またはそれに相当する値の信号を生成する。絶対値回路４１として例えば、入力信号を自乗して出力する自乗回路を用いることが可能である。比較回路４２は、絶対値回路４１の出力を予め設定されたしきい値と比較し、その比較結果を出力する。判定回路４３は、比較回路４２による比較結果から、絶対値回路４１の出力が上記しきい値を超えるピークを有するかを判定する。かかるピークは相関演算部３０が生成した相関関数におけるピークに対応し、パケット１０中でのＳＴＦ１４の存在に基づく。つまり、判定回路４３はＳＴＦ１４の発現タイミングを判定するのである。判定回路４３はＳＴＦ１４の発現タイミングを、同期タイミング信号を出力することによって、当該回路４３の外部へ通知する。
【００４７】
このように、例示のタイミング検出処理回路３は、ＳＴＦ１４の周期性を利用して同期ヘッダー１１を検出することにより、同期タイミングを検出する。
【００４８】
なお、タイミング検出処理回路３の構成はこの例に限定されるものではなく、受信信号から受信パケット１０の同期タイミングを検出可能な種々の構成を採用可能である。
【００４９】
＜ＳＮＲ改善回路４の例＞
ＳＮＲ改善回路４は、図３の例では、遅延部５０と、加算部６０とを有している。
【００５０】
遅延部５０は、ＳＮＲ改善回路４への入力信号である受信信号（ここではデジタルのＯＦＤＭベースバンド信号）を遅延させて２つの遅延信号を生成する。遅延部５０は、図３の例では、ＳＴＦ１４（図２参照）の１周期分の遅延時間（すなわちｚ）で以て受信信号を遅延させる遅延回路５１と、ＳＴＦ１４の２周期分の遅延時間（すなわち２×ｚ）で以て受信信号を遅延させる遅延回路５２とを有している。
【００５１】
加算部６０は、遅延部５０から出力される２つの遅延信号と、受信信号（すなわち遅延前の入力信号）とを加算する。加算部６０は加算回路で構成可能である。加算部６０による加算結果が、ＳＮＲ改善回路４の出力となり、タイミング検出処理回路３へ入力される。
【００５２】
ＳＮＲ改善回路４の動作原理を説明する。まず、２つの信号Ｙ1，Ｙ2を次式（１），（２）で定義する。
【００５３】
【数１】
【００５４】
式（１），（２）においてＳは信号成分、Ｎはホワイトノイズ成分である。信号Ｙ1，Ｙ2の加算信号（合成信号）Ｙは次式（３）で表される。
【００５５】
【数２】
【００５６】
また、加算前の信号Ｙ1，Ｙ2のＳＮＲをＳＮＲsingleとすると、ＳＮＲsingleは次式（４）で与えられる。なお、“Ｅ”は平均演算を表しており、ノイズのパワーを計算する際に一般に用いられる表記法である。
【００５７】
【数３】
【００５８】
また、ホワイトノイズの性質に関する次式（５），（６）を考慮すると、加算信号ＹのＳＮＲであるＳＮＲmrcは次式（７）で与えられる。
【００５９】
【数４】
【００６０】
【数５】
【００６１】
なお、式（７）に関し、ホワイトノイズ成分Ｎ1，Ｎ2は無相関であるため次式（８）が成り立ち、信号成分Ｓとホワイトノイズ成分Ｎとは無相関であるため次式（９）が成り立つ。
【００６２】
【数６】
【００６３】
【数７】
【００６４】
式（４），（７）からＳＮＲのゲインは次式（１０）で表される。
【００６５】
【数８】
【００６６】
ここで、式（１）において信号Ｙ1，Ｙ2は同じ信号成分Ｓを有していると仮定した。かかる信号成分Ｓは、例えば、ＳＮＲ改善回路４への入力信号におけるＳＴＦ１４の部分と、遅延回路５１の出力信号におけるＳＴＦ１４の部分に相当する。すなわち、ＳＮＲ改善回路４への入力信号と遅延回路５１の出力信号との間には遅延時間ｚのずれがあるものの、両信号はＳＴＦ１４の部分において同じ信号成分を有することになる。
【００６７】
このため、上記両信号を加算すると、信号成分Ｓは振幅が２倍になり（式（３）参照）、パワーが４倍になる。一方、ノイズ成分はランダムで無相関なので、加算後の信号において振幅は２倍にならないが（式（３）参照）、パワーは２倍になる。このため、ＳＮＲは３ｄＢ改善される（式（１０）参照）。
【００６８】
同様の議論から、遅延回路５２からの出力信号もさらに加算した場合、信号成分のパワーは９倍になり、ノイズ成分のパワーは３倍になるので、ＳＮＲのゲインは４．８ｄＢになる。次式（１１）参照。
【００６９】
【数９】
【００７０】
つまり、ＳＮＲ改善回路４によれば、ＳＮＲが改善された受信信号を、タイミング検出処理回路３へ提供することができる。
【００７１】
ここで、図４にＳＮＲ改善回路４が無い場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示し、図５にＳＮＲ改善回路４を設けた場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示する。図４および図５において、横軸は時間を示し、縦軸は信号レベル、すなわち相関レベルを示している。なお、図４と図５で縦軸の縮尺を揃えると図４の波形が小さくなってしまうので、図４は縦軸方向に拡大した波形を図示している。
【００７２】
ＳＮＲ改善回路４が無い場合、図４から分かるように、細かなピークが多数出現している。これに対し、ＳＮＲ改善回路４が在る場合、図５から分かるように、図４の波形と比べてピークが顕在化している。このため、例えば所定しきい値との比較手法によってピーク検出を行う場合、ＳＮＲ改善回路４の採用によって検出精度を向上させることができる。
【００７３】
このように、ＳＮＲ改善回路４によれば、加算部６０からの出力信号は、元の入力信号に比べて、周期信号であるＳＴＦ１４が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、ＳＴＦ１４のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路４を低コストで提供することができる。
【００７４】
上記例示のＳＮＲ改善回路４では、遅延部５０が２つの遅延信号を生成する。これに対し、遅延部５０が生成する遅延信号の数を１つまたは３つ以上にすることも可能である。この際、遅延信号の数が多いほどＳＮＲの改善効果は大きくなるが、上記例示の２つの遅延信号の利用によって、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２つの遅延信号の生成であれば、遅延部５０の構成が簡単で済む。
【００７５】
ここで、遅延部５０がＳＴＦ１４の周期ｚのα倍の遅延時間で以て１つ以上の遅延信号を生成することにより、ＳＮＲ改善効果が得られる。なお、αは自然数であり、２つ以上の遅延信号を生成する場合には各遅延信号に対しては異なる値が設定される。また、αの上限値は、同期ヘッダー１１中の固定パターン信号１６の総数以下に設定される。
【００７６】
また、ＳＮＲ改善回路４が設けられた同期タイミング検出回路２によれば、タイミング検出処理回路３が、ＳＮＲ改善回路４の出力に対してＳＴＦ１４のタイミング検出を行うので、高い検出精度を得ることができる。
【００７７】
また、そのような同期タイミング検出回路２が通信装置１に採用されているので、高い検出精度で同期ヘッダー１１を検出できる。したがって、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
【００７８】
＜第２の実施の形態＞
一般に、ある信号と、その信号を遅延させた信号とを加算した信号は、マルチパスで伝送された受信信号に似ている。このため、上記のＳＮＲ改善回路４の出力はマルチパスと同様の影響が生じる可能性がある。例えば、周波数シフト（換言すれば周波数誤差）が無い、あるいは小さい場合にはマルチパスの影響は無視できるが、そうでない場合は深いフェージングが生じる。
【００７９】
また、受信したＲＦ信号をベースバンド信号へダウンコンバージョンする際に、周波数シフトが生じる。かかる周波数シフトは、加算後の信号にフェージングを発生させる場合がある。上記周波数シフトをΔｆとし、ＳＮＲ改善回路４への入力信号をｓ(ｎ)ｅi2πΔfnと表すと、ＳＮＲ改善回路４の出力信号ｙ(ｎ)は次式（１２）で表される。なお、説明を簡単にするため、ここではノイズ成分は無視する。
【００８０】
【数１０】
【００８１】
式（１２）から分かるように、周波数シフトは、位相回転の他に、（１＋２cos(２πΔｆｚ)）の成分によってフェージングを発生させる。例えばcos(２πΔｆｚ)＝−０．５の場合、加算信号ｙ（ｎ）＝０になってしまう。
【００８２】
第２の実施の形態では、このようなフェージングを軽減可能な構成を説明する。
【００８３】
図６に、第２の実施の形態に係るＳＮＲ改善回路４Ｂを例示する。ＳＮＲ改善回路４Ｂは、上記ＳＮＲ改善回路４（図３参照）に、加算部６０へ入力される信号の振幅を調整する振幅調整部７０が追加された構成を有している。振幅調整部７０は、図６の例では、ＳＮＲ改善回路４Ｂへの入力信号（すなわち遅延されていない元の信号）の振幅をβ0倍する乗算回路７１と、遅延回路５１の出力信号の振幅をβ1倍する乗算回路７２と、遅延回路５２の出力信号の振幅をβ2倍する乗算回路７３とを有している。なお、乗算係数β0，β1，β2は正数であり、それぞれ予め設定される。ＳＮＲ改善回路４Ｂでは、乗算回路７１〜７３によって振幅調整された信号が、加算部６０で加算される。
【００８４】
ＳＮＲ改善回路４Ｂの動作は次式（１３）で説明される。
【００８５】
【数１１】
【００８６】
式（１３）から分かるように、係数β0，β1，β2を調整することによって、ｅ-i2πΔfzがどのような値になっても、（β0＋β1ｅ-i2πΔfz＋β2ｅ-i4πΔfz）の値を２以上にすることが可能である。例えばβ0＝１，β1＝４，β2＝１の場合、式（１３）は次式（１４）になる。
【００８７】
【数１２】
【００８８】
式（１４）において、cos(２πΔｆｚ)がとりうる最小値は−１であるので、（４＋２cos(２πΔｆｚ)）の最小値は２になる。つまり、加算後の信号のパワーは最小でも入力信号の４倍になる。したがって、フェージングを軽減することができる。
【００８９】
なお、β0＝１，β1＝４，β2＝１の場合のＳＮＲ改善回路４Ｂを、ＳＮＲ改善回路４Ｃとして図７に示す。このＳＮＲ改善回路４Ｃでは、振幅調整部７０が乗算回路７２のみで構成されている。特に係数β1を２のｎ乗の整数とすれば、乗算回路の代わりに、シフト回路を利用することができる。この点は係数β0，β2についても同様である。
【００９０】
このように振幅調整に関する係数β0，β1，β2の値を、加算部６０での加算結果におけるフェージングが振幅調整部７０を備えない構成に比べて軽減されるように設定することにより、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路４Ｂ，４Ｃを低コストで提供することができる。
【００９１】
ＳＮＲ改善回路４Ｂ，４Ｃの例から分かるように、加算部６０へ入力される３つの信号の全部について振幅を調整してもよいし、あるいは、加算部６０へ入力される３つの信号のうちの一部の信号についてだけ振幅を調整してもよい。この際、振幅調整をする信号の数が少ないほど、振幅調整部７０の構成が簡単で済む。かかる観点においては、１つの信号に対してのみ振幅調整を行うＳＮＲ改善回路４Ｃは好ましい。また、ＳＮＲ改善回路４Ｃではβ1＝４に設定されているので、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
【００９２】
＜第３の実施の形態＞
第３の実施の形態では、ＳＮＲ改善回路の遅延部の他の構成例を説明する。図８に、第３の実施の形態に係るＳＮＲ改善回路４Ｄを例示する。ＳＮＲ改善回路４Ｄは上記ＳＮＲ改善回路４Ｂ（図６参照）に対応する。
【００９３】
図８の例によれば、ＳＮＲ改善回路４Ｄの遅延部５０Ｄは、遅延時間がｚに設定された遅延回路５３，５４を有している。遅延回路５３，５４は直列接続されており、ＳＮＲ改善回路４Ｄへの入力信号（すなわち受信信号）が遅延回路５３へ入力され、遅延回路５３の出力が遅延回路５４へ入力される。かかる構成によれば、前段の遅延回路５３は受信信号を遅延時間ｚで以て遅延させた信号を出力し、後段の遅延回路５４は受信信号を遅延時間２×ｚで以て遅延させた信号を出力する。
【００９４】
ＳＮＲ改善回路４Ｄは、上記ＳＮＲ改善回路４Ｂと同様に動作し、上記各種効果を奏する。
【００９５】
なお、ＳＮＲ改善回路４Ｄにおいてβ0＝β1＝β2＝１とした構成、すなわち振幅調整部７０を省略した構成は、上記ＳＮＲ改善回路４（図３参照）と同様に動作する。また、ＳＮＲ改善回路４Ｄにおいてβ0＝１，β1＝４，β2＝１とした構成は、上記ＳＮＲ改善回路４Ｃ（図７参照）と同様に動作する。
【００９６】
＜変形例＞
上記ではＳＮＲ改善回路４，４Ｂ〜４Ｄが通信装置１に用いられる場合を例示したが、ＳＮＲ改善回路４，４Ｂ〜４Ｄの適用はこれに限定されるものではない。具体的には、ＳＮＲ改善回路４，４Ｂ〜４Ｄは、通信パケット１０に限らず、同じ信号が所定周期で所定回数繰り返された周期信号を含んだ信号に対して有用である。
【００９７】
また、上記では同期タイミング検出回路２が通信装置１においてパケット１０の同期タイミングを与えるために利用される場合を例示したが、同期タイミング検出回路２の適用はこれに限定されるものではない。
【００９８】
また、ＳＮＲ改善回路４，４Ｂ〜３Ｄの各部５０，５０Ｄ，６０，７０で行われる処理を、例えばソフトウェアによって実現することも可能である。より具体的には、各部５０，５０Ｄ，６０，７０での処理をプログラムに記述してメモリに格納し、そのプログラムをプロセッサ（換言すればコンピュータ）に実行させてもよい。
【００９９】
上記のプログラムおよびプロセッサはＳＮＲ改善回路に搭載されてもよいし、あるいは、例えば上記プログラムをパーソナルコンピュータで実行させる場合にはＳＮＲ改善のシミュレーションを行うことが可能である。
【０１００】
また、同期タイミング検出回路２で行われる処理も、例えばソフトウェアによって実現することが可能である。
【０１０１】
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０２】
１ 通信装置
２ 同期タイミング検出回路（同期情報検出回路）
３ タイミング検出処理回路（同期情報検出処理回路）
４，４Ｂ〜４Ｄ ＳＮＲ改善回路
１０ パケット
１１ 同期ヘッダー
１４ ＳＴＦ（周期信号）
１６ 固定パターン信号
５０，５０Ｄ 遅延部
５１〜５４ 遅延回路
６０ 加算部
７０ 振幅調整部
ｚ 周期
【技術分野】
【０００１】
本発明は、ＳＮＲ（Signal to Noise Ratio）改善回路、同期情報検出回路、通信装置、ＳＮＲ改善方法、および、同期情報検出方法に関する。
【背景技術】
【０００２】
一般に、パケット方式の通信では、受信側装置は、送信側装置がいつパケットを送信するのか、換言すればパケットがいつ受信側装置へ到来するのかを把握していない。このため、受信側装置は、パケットの到来に備えて待機し、待機中に受信する信号の中からパケットを検出する必要がある。また、受信したパケットに対する各種処理を適切に行うためには、パケット構成に同期して各種処理を行う必要がある。かかる同期は受信パケットごとに、換言すればパケットを検出するごとに行われる。
【０００３】
例えば特許文献１には、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調器用のシンボルタイミング検出回路が紹介されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１４５９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パケット通信では、受信側装置は、パケットを適切に受信できなければ、そのパケットは破棄し、次に到来するパケットを待つ。このため、パケットの検出率（パケットキャッチ率とも称される）が低いと通信効率が低くなってしまうので、パケットキャッチ率の向上が望まれている。
【０００６】
特に感度が低い場合、換言すればＳＮＲが低い場合、パケットキャッチ率は低くなる。
【０００７】
本発明は、例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な種々の技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係るＳＮＲ改善回路は、入力信号のＳＮＲを改善するＳＮＲ改善回路であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
【０００９】
また、第２の態様に係るＳＮＲ改善回路は、第１の態様に係るＳＮＲ改善回路であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部をさらに備え、前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている。
【００１０】
また、第３の態様に係るＳＮＲ改善回路は、第１または第２の態様に係るＳＮＲ改善回路であって、前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である。
【００１１】
また、第４の態様に係るＳＮＲ改善回路は、第２の態様を引用する場合の第３の態様に係るＳＮＲ改善回路であって、前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、前記α＝１の前記遅延信号に対して前記β＝４に設定されている。
【００１２】
また、第５の態様に係る同期情報検出回路は、第１ないし第４の態様のうちのいずれか１つに係るＳＮＲ改善回路と、前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路とを備える。
【００１３】
また、第６の態様に係る通信装置は、同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、第５の態様に係る同期情報検出回路を備え、前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する。
【００１４】
また、第７の態様に係るＳＮＲ改善方法は、入力信号のＳＮＲを改善するＳＮＲ改善方法であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
【００１５】
また、第８の態様に係るＳＮＲ改善方法は、第７の態様に係るＳＮＲ改善方法であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理をさらに備え、前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する。
【００１６】
また、第９の態様に係る同期情報検出方法は、第７または第８の態様に係るＳＮＲ改善方法の各処理と、前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理とを備える。
【発明の効果】
【００１７】
上記の第１の態様によれば、加算部からの出力信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
【００１８】
上記の第２の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
【００１９】
上記の第３の態様によれば、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２種類の遅延信号を生成すればよいので、遅延部の構成が簡単で済む。
【００２０】
上記の第４の態様によれば、１つの遅延信号に対してのみ振幅調整を行うので、振幅調整部の構成が簡単で済む。また、β＝４という設定によれば、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
【００２１】
上記の第５の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善回路を有さない構成に比べて高い検出精度を得ることができる。
【００２２】
上記の第６の態様によれば、高い検出精度で同期ヘッダーを検出できるので、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
【００２３】
上記の第７の態様によれば、加算処理後の信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができる。
【００２４】
上記の第８の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができる。
【００２５】
上記の第９の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善方法を採用しない場合に比べて高い検出精度を得ることができる。
【００２６】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施の形態について、通信装置を概説するブロック図である。
【図２】第１の実施の形態について、パケット構成を概説する図である。
【図３】第１の実施の形態について、タイミング検出処理回路とＳＮＲ改善回路の構成例を示すブロック図である。
【図４】第１の実施の形態について、ＳＮＲ改善回路が無い場合における相関演算結果を例示する波形図である。
【図５】第１の実施の形態について、ＳＮＲ改善回路を設けた場合における相関演算結果を例示する波形図である。
【図６】第２の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。
【図７】第２の実施の形態について、ＳＮＲ改善回路の他の構成例を示すブロック図である。
【図８】第３の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
＜第１の実施の形態＞
＜通信装置の概略＞
図１に、第１の実施の形態に係る通信装置１を概説するブロック図を示す。ここでは、通信装置１がＯＦＤＭに準拠した無線通信装置である場合を例示するが、この例に限定されるものではない。
【００２９】
通信装置１は、少なくとも受信機能を有している。すなわち、通信装置１は受信専用装置または送受信装置である。図１の例では、通信装置１は受信機能の一部を構成する同期タイミング検出回路（換言すれば同期情報検出回路）２を有し、同期タイミング検出回路２はタイミング検出処理回路（換言すれば同期情報検出処理回路）３と、ＳＮＲ改善回路４とを有している。
【００３０】
同期タイミング検出回路２は、受信信号に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出したタイミングを提供するための同期タイミング信号を生成して出力する。同期タイミング信号は受信パケットに対する各種処理（例えばＦＦＴ（Fast Fourier Transform）演算）に利用される。なお、同期タイミング検出回路２は、いわゆるＯＳＩ（Open System Interconnection）参照モデルの物理層（第１層）の一部を構成する。
【００３１】
なお、受信パケットに対する同期タイミングを検出することは、受信信号中からパケットを検出すること（換言すればパケットをキャッチすること）に他ならず、同期タイミングの検出とパケットの検出は同時に行われることになる。
【００３２】
同期タイミング検出回路２へ入力される信号はデジタルのＯＦＤＭベースバンド信号である。このベースバンド信号は例えば、アンテナで受信されたＲＦ（Radio Frequency）信号に対して、ＩＦ（Intermediate Frequency）信号への周波数変換と、アナログのベースバンド信号への変換と、Ａ／Ｄ（Analog to Digital）変換とを順次行うことによって得られる。受信ＲＦ信号からデジタルのベースバンド信号を生成する処理は、上記物理層の他の一部（図示略）によって行われる。
【００３３】
同期タイミング検出回路２の上記の本来機能は、当該回路２中のタイミング検出処理回路３によって実現される。すなわち、タイミング検出処理回路３は、受信信号（ここではデジタルのＯＦＤＭベースバンド信号）に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出結果を出力する。タイミング検出処理回路３の出力が、同期タイミング検出回路２の出力、すなわち同期タイミング信号となる。
【００３４】
従来の同期タイミング検出回路はタイミング検出処理回路３のみで構成されるのに対し、本実施の形態に係る同期タイミング検出回路２はタイミング検出処理回路３だけでなくＳＮＲ改善回路４をさらに有している。
【００３５】
ＳＮＲ改善回路４は、当該回路４へ入力された信号のＳＮＲを改善して出力する。特に、ＳＮＲ改善回路４はタイミング検出処理回路３の前段に設けられている。このため、同期タイミング検出回路２で処理対象となる信号は、ＳＮＲ改善回路４でＳＮＲが改善された後に、タイミング検出処理回路３へ入力される。
【００３６】
＜パケット構成＞
図２に、通信装置１で受信するパケットの構成の概略を示す。なお、図２のパケット構成はＩＥＥＥ８０２．１５．４ｇに準拠している。図２に示すパケット１０は、同期ヘッダー１１と、同期ヘッダー１１に続くＰＨＹ（物理層）ヘッダー１２と、ＰＨＹヘッダー１２に続くＰＨＹペイロード１３とを含んでいる。
【００３７】
同期ヘッダー１１は、連続する４つのショート・トレーニング・フィールド（ＳＴＦ）１４と、これらのＳＴＦ１４に続く２つのロング・トレーニング・フィールド（ＬＴＦ）１５とを含んでいる。４つのＳＴＦ１４は同じ内容であり、また、２つのＬＴＦ１５は同じ内容である。ＳＴＦ１４およびＬＴＦ１５のそれぞれに１ＯＦＤＭシンボル分のビット長が割り当てられる。
【００３８】
ＳＴＦ１４は、予め規定された固定パターンの信号１６が所定周期ｚで所定回数（ここでは１０回）繰り返された構成を有している。つまり、ＳＴＦ１４は周期性を有した信号（周期信号）である。
【００３９】
また、ＰＨＹペイロード１３は、ＭＡＣ（Media Access Control）ヘッダー１７と、ＭＡＣヘッダー１７に続くＭＡＣペイロード１８と、ＭＡＣペイロード１８に続くＭＡＣフッター１９とを含んでいる。
【００４０】
＜タイミング検出処理回路３の例＞
図３に、タイミング検出処理回路３の構成例を示す。図３にはＳＮＲ改善回路４の構成例も示しており、これについては後述する。
【００４１】
タイミング検出処理回路３は、図３の例では、相関演算部３０と、判定部４０とを有している。
【００４２】
相関演算部３０は、タイミング検出処理回路３への入力信号（ここではＳＮＲ改善回路４の出力）について自己相関を演算し、演算結果、いわゆる相関関数を出力する。相関演算部３０は、図３の例では、複素共役回路３１と、遅延回路３２と、乗算回路３３と、フィルタ３４とを有している。
【００４３】
相関演算部３０では、入力信号（ここではＳＮＲ改善回路４の出力）が複素共役回路３１と、遅延回路３２とに入力される。複素共役回路３１は、入力信号の複素共役信号を生成して出力する。遅延回路３２は、入力信号を所定時間Ｍ、遅延させて出力する。遅延時間ＭはＳＴＦ１４（図２参照）の周期ｚの自然数倍（但し同期ヘッダー１１中の固定パターン信号１６の総数以下）に設定可能であるが、Ｍの値が大きくなると遅延が大きくなってしまうので、一般的にはＭをｚの数倍に設定する。ここではＭ＝ｚとする。なお、ｚの設定値は既知であり、通信装置１に与えられている。複素共役回路３１の出力と遅延回路３２の出力は乗算回路３３によって乗算され、乗算結果はフィルタ３４へ入力される。フィルタ３４は、いわゆる移動平均演算回路（ＬＰＦの一種）であり、所定時間幅に関して入力信号（すなわち乗算回路３３の出力）の移動平均を演算し、演算結果を出力する。フィルタ３４の出力が相関演算部３０の出力にあたる。
【００４４】
ここで、相関演算部３０にはＳＮＲ改善回路４による処理後の受信信号が入力されるが、受信信号に含まれるパケット１０の構成自体はＳＮＲ改善回路４によって変更されない。このため、相関演算部３０での処理によれば、パケット１０中で周期性を有するＳＴＦ１４に関して強い相関を示す信号が出力される。
【００４５】
判定部４０は、相関演算部３０が生成した相関関数から受信パケット１０の同期タイミングを判定する。判定部４０は、図３の例では、絶対値回路４１と、比較回路４２と、判定回路４３とを有している。
【００４６】
絶対値回路４１は、相関演算部３０の出力信号の振幅絶対値またはそれに相当する値の信号を生成する。絶対値回路４１として例えば、入力信号を自乗して出力する自乗回路を用いることが可能である。比較回路４２は、絶対値回路４１の出力を予め設定されたしきい値と比較し、その比較結果を出力する。判定回路４３は、比較回路４２による比較結果から、絶対値回路４１の出力が上記しきい値を超えるピークを有するかを判定する。かかるピークは相関演算部３０が生成した相関関数におけるピークに対応し、パケット１０中でのＳＴＦ１４の存在に基づく。つまり、判定回路４３はＳＴＦ１４の発現タイミングを判定するのである。判定回路４３はＳＴＦ１４の発現タイミングを、同期タイミング信号を出力することによって、当該回路４３の外部へ通知する。
【００４７】
このように、例示のタイミング検出処理回路３は、ＳＴＦ１４の周期性を利用して同期ヘッダー１１を検出することにより、同期タイミングを検出する。
【００４８】
なお、タイミング検出処理回路３の構成はこの例に限定されるものではなく、受信信号から受信パケット１０の同期タイミングを検出可能な種々の構成を採用可能である。
【００４９】
＜ＳＮＲ改善回路４の例＞
ＳＮＲ改善回路４は、図３の例では、遅延部５０と、加算部６０とを有している。
【００５０】
遅延部５０は、ＳＮＲ改善回路４への入力信号である受信信号（ここではデジタルのＯＦＤＭベースバンド信号）を遅延させて２つの遅延信号を生成する。遅延部５０は、図３の例では、ＳＴＦ１４（図２参照）の１周期分の遅延時間（すなわちｚ）で以て受信信号を遅延させる遅延回路５１と、ＳＴＦ１４の２周期分の遅延時間（すなわち２×ｚ）で以て受信信号を遅延させる遅延回路５２とを有している。
【００５１】
加算部６０は、遅延部５０から出力される２つの遅延信号と、受信信号（すなわち遅延前の入力信号）とを加算する。加算部６０は加算回路で構成可能である。加算部６０による加算結果が、ＳＮＲ改善回路４の出力となり、タイミング検出処理回路３へ入力される。
【００５２】
ＳＮＲ改善回路４の動作原理を説明する。まず、２つの信号Ｙ1，Ｙ2を次式（１），（２）で定義する。
【００５３】
【数１】
【００５４】
式（１），（２）においてＳは信号成分、Ｎはホワイトノイズ成分である。信号Ｙ1，Ｙ2の加算信号（合成信号）Ｙは次式（３）で表される。
【００５５】
【数２】
【００５６】
また、加算前の信号Ｙ1，Ｙ2のＳＮＲをＳＮＲsingleとすると、ＳＮＲsingleは次式（４）で与えられる。なお、“Ｅ”は平均演算を表しており、ノイズのパワーを計算する際に一般に用いられる表記法である。
【００５７】
【数３】
【００５８】
また、ホワイトノイズの性質に関する次式（５），（６）を考慮すると、加算信号ＹのＳＮＲであるＳＮＲmrcは次式（７）で与えられる。
【００５９】
【数４】
【００６０】
【数５】
【００６１】
なお、式（７）に関し、ホワイトノイズ成分Ｎ1，Ｎ2は無相関であるため次式（８）が成り立ち、信号成分Ｓとホワイトノイズ成分Ｎとは無相関であるため次式（９）が成り立つ。
【００６２】
【数６】
【００６３】
【数７】
【００６４】
式（４），（７）からＳＮＲのゲインは次式（１０）で表される。
【００６５】
【数８】
【００６６】
ここで、式（１）において信号Ｙ1，Ｙ2は同じ信号成分Ｓを有していると仮定した。かかる信号成分Ｓは、例えば、ＳＮＲ改善回路４への入力信号におけるＳＴＦ１４の部分と、遅延回路５１の出力信号におけるＳＴＦ１４の部分に相当する。すなわち、ＳＮＲ改善回路４への入力信号と遅延回路５１の出力信号との間には遅延時間ｚのずれがあるものの、両信号はＳＴＦ１４の部分において同じ信号成分を有することになる。
【００６７】
このため、上記両信号を加算すると、信号成分Ｓは振幅が２倍になり（式（３）参照）、パワーが４倍になる。一方、ノイズ成分はランダムで無相関なので、加算後の信号において振幅は２倍にならないが（式（３）参照）、パワーは２倍になる。このため、ＳＮＲは３ｄＢ改善される（式（１０）参照）。
【００６８】
同様の議論から、遅延回路５２からの出力信号もさらに加算した場合、信号成分のパワーは９倍になり、ノイズ成分のパワーは３倍になるので、ＳＮＲのゲインは４．８ｄＢになる。次式（１１）参照。
【００６９】
【数９】
【００７０】
つまり、ＳＮＲ改善回路４によれば、ＳＮＲが改善された受信信号を、タイミング検出処理回路３へ提供することができる。
【００７１】
ここで、図４にＳＮＲ改善回路４が無い場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示し、図５にＳＮＲ改善回路４を設けた場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示する。図４および図５において、横軸は時間を示し、縦軸は信号レベル、すなわち相関レベルを示している。なお、図４と図５で縦軸の縮尺を揃えると図４の波形が小さくなってしまうので、図４は縦軸方向に拡大した波形を図示している。
【００７２】
ＳＮＲ改善回路４が無い場合、図４から分かるように、細かなピークが多数出現している。これに対し、ＳＮＲ改善回路４が在る場合、図５から分かるように、図４の波形と比べてピークが顕在化している。このため、例えば所定しきい値との比較手法によってピーク検出を行う場合、ＳＮＲ改善回路４の採用によって検出精度を向上させることができる。
【００７３】
このように、ＳＮＲ改善回路４によれば、加算部６０からの出力信号は、元の入力信号に比べて、周期信号であるＳＴＦ１４が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、ＳＴＦ１４のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路４を低コストで提供することができる。
【００７４】
上記例示のＳＮＲ改善回路４では、遅延部５０が２つの遅延信号を生成する。これに対し、遅延部５０が生成する遅延信号の数を１つまたは３つ以上にすることも可能である。この際、遅延信号の数が多いほどＳＮＲの改善効果は大きくなるが、上記例示の２つの遅延信号の利用によって、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２つの遅延信号の生成であれば、遅延部５０の構成が簡単で済む。
【００７５】
ここで、遅延部５０がＳＴＦ１４の周期ｚのα倍の遅延時間で以て１つ以上の遅延信号を生成することにより、ＳＮＲ改善効果が得られる。なお、αは自然数であり、２つ以上の遅延信号を生成する場合には各遅延信号に対しては異なる値が設定される。また、αの上限値は、同期ヘッダー１１中の固定パターン信号１６の総数以下に設定される。
【００７６】
また、ＳＮＲ改善回路４が設けられた同期タイミング検出回路２によれば、タイミング検出処理回路３が、ＳＮＲ改善回路４の出力に対してＳＴＦ１４のタイミング検出を行うので、高い検出精度を得ることができる。
【００７７】
また、そのような同期タイミング検出回路２が通信装置１に採用されているので、高い検出精度で同期ヘッダー１１を検出できる。したがって、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
【００７８】
＜第２の実施の形態＞
一般に、ある信号と、その信号を遅延させた信号とを加算した信号は、マルチパスで伝送された受信信号に似ている。このため、上記のＳＮＲ改善回路４の出力はマルチパスと同様の影響が生じる可能性がある。例えば、周波数シフト（換言すれば周波数誤差）が無い、あるいは小さい場合にはマルチパスの影響は無視できるが、そうでない場合は深いフェージングが生じる。
【００７９】
また、受信したＲＦ信号をベースバンド信号へダウンコンバージョンする際に、周波数シフトが生じる。かかる周波数シフトは、加算後の信号にフェージングを発生させる場合がある。上記周波数シフトをΔｆとし、ＳＮＲ改善回路４への入力信号をｓ(ｎ)ｅi2πΔfnと表すと、ＳＮＲ改善回路４の出力信号ｙ(ｎ)は次式（１２）で表される。なお、説明を簡単にするため、ここではノイズ成分は無視する。
【００８０】
【数１０】
【００８１】
式（１２）から分かるように、周波数シフトは、位相回転の他に、（１＋２cos(２πΔｆｚ)）の成分によってフェージングを発生させる。例えばcos(２πΔｆｚ)＝−０．５の場合、加算信号ｙ（ｎ）＝０になってしまう。
【００８２】
第２の実施の形態では、このようなフェージングを軽減可能な構成を説明する。
【００８３】
図６に、第２の実施の形態に係るＳＮＲ改善回路４Ｂを例示する。ＳＮＲ改善回路４Ｂは、上記ＳＮＲ改善回路４（図３参照）に、加算部６０へ入力される信号の振幅を調整する振幅調整部７０が追加された構成を有している。振幅調整部７０は、図６の例では、ＳＮＲ改善回路４Ｂへの入力信号（すなわち遅延されていない元の信号）の振幅をβ0倍する乗算回路７１と、遅延回路５１の出力信号の振幅をβ1倍する乗算回路７２と、遅延回路５２の出力信号の振幅をβ2倍する乗算回路７３とを有している。なお、乗算係数β0，β1，β2は正数であり、それぞれ予め設定される。ＳＮＲ改善回路４Ｂでは、乗算回路７１〜７３によって振幅調整された信号が、加算部６０で加算される。
【００８４】
ＳＮＲ改善回路４Ｂの動作は次式（１３）で説明される。
【００８５】
【数１１】
【００８６】
式（１３）から分かるように、係数β0，β1，β2を調整することによって、ｅ-i2πΔfzがどのような値になっても、（β0＋β1ｅ-i2πΔfz＋β2ｅ-i4πΔfz）の値を２以上にすることが可能である。例えばβ0＝１，β1＝４，β2＝１の場合、式（１３）は次式（１４）になる。
【００８７】
【数１２】
【００８８】
式（１４）において、cos(２πΔｆｚ)がとりうる最小値は−１であるので、（４＋２cos(２πΔｆｚ)）の最小値は２になる。つまり、加算後の信号のパワーは最小でも入力信号の４倍になる。したがって、フェージングを軽減することができる。
【００８９】
なお、β0＝１，β1＝４，β2＝１の場合のＳＮＲ改善回路４Ｂを、ＳＮＲ改善回路４Ｃとして図７に示す。このＳＮＲ改善回路４Ｃでは、振幅調整部７０が乗算回路７２のみで構成されている。特に係数β1を２のｎ乗の整数とすれば、乗算回路の代わりに、シフト回路を利用することができる。この点は係数β0，β2についても同様である。
【００９０】
このように振幅調整に関する係数β0，β1，β2の値を、加算部６０での加算結果におけるフェージングが振幅調整部７０を備えない構成に比べて軽減されるように設定することにより、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路４Ｂ，４Ｃを低コストで提供することができる。
【００９１】
ＳＮＲ改善回路４Ｂ，４Ｃの例から分かるように、加算部６０へ入力される３つの信号の全部について振幅を調整してもよいし、あるいは、加算部６０へ入力される３つの信号のうちの一部の信号についてだけ振幅を調整してもよい。この際、振幅調整をする信号の数が少ないほど、振幅調整部７０の構成が簡単で済む。かかる観点においては、１つの信号に対してのみ振幅調整を行うＳＮＲ改善回路４Ｃは好ましい。また、ＳＮＲ改善回路４Ｃではβ1＝４に設定されているので、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
【００９２】
＜第３の実施の形態＞
第３の実施の形態では、ＳＮＲ改善回路の遅延部の他の構成例を説明する。図８に、第３の実施の形態に係るＳＮＲ改善回路４Ｄを例示する。ＳＮＲ改善回路４Ｄは上記ＳＮＲ改善回路４Ｂ（図６参照）に対応する。
【００９３】
図８の例によれば、ＳＮＲ改善回路４Ｄの遅延部５０Ｄは、遅延時間がｚに設定された遅延回路５３，５４を有している。遅延回路５３，５４は直列接続されており、ＳＮＲ改善回路４Ｄへの入力信号（すなわち受信信号）が遅延回路５３へ入力され、遅延回路５３の出力が遅延回路５４へ入力される。かかる構成によれば、前段の遅延回路５３は受信信号を遅延時間ｚで以て遅延させた信号を出力し、後段の遅延回路５４は受信信号を遅延時間２×ｚで以て遅延させた信号を出力する。
【００９４】
ＳＮＲ改善回路４Ｄは、上記ＳＮＲ改善回路４Ｂと同様に動作し、上記各種効果を奏する。
【００９５】
なお、ＳＮＲ改善回路４Ｄにおいてβ0＝β1＝β2＝１とした構成、すなわち振幅調整部７０を省略した構成は、上記ＳＮＲ改善回路４（図３参照）と同様に動作する。また、ＳＮＲ改善回路４Ｄにおいてβ0＝１，β1＝４，β2＝１とした構成は、上記ＳＮＲ改善回路４Ｃ（図７参照）と同様に動作する。
【００９６】
＜変形例＞
上記ではＳＮＲ改善回路４，４Ｂ〜４Ｄが通信装置１に用いられる場合を例示したが、ＳＮＲ改善回路４，４Ｂ〜４Ｄの適用はこれに限定されるものではない。具体的には、ＳＮＲ改善回路４，４Ｂ〜４Ｄは、通信パケット１０に限らず、同じ信号が所定周期で所定回数繰り返された周期信号を含んだ信号に対して有用である。
【００９７】
また、上記では同期タイミング検出回路２が通信装置１においてパケット１０の同期タイミングを与えるために利用される場合を例示したが、同期タイミング検出回路２の適用はこれに限定されるものではない。
【００９８】
また、ＳＮＲ改善回路４，４Ｂ〜３Ｄの各部５０，５０Ｄ，６０，７０で行われる処理を、例えばソフトウェアによって実現することも可能である。より具体的には、各部５０，５０Ｄ，６０，７０での処理をプログラムに記述してメモリに格納し、そのプログラムをプロセッサ（換言すればコンピュータ）に実行させてもよい。
【００９９】
上記のプログラムおよびプロセッサはＳＮＲ改善回路に搭載されてもよいし、あるいは、例えば上記プログラムをパーソナルコンピュータで実行させる場合にはＳＮＲ改善のシミュレーションを行うことが可能である。
【０１００】
また、同期タイミング検出回路２で行われる処理も、例えばソフトウェアによって実現することが可能である。
【０１０１】
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０２】
１ 通信装置
２ 同期タイミング検出回路（同期情報検出回路）
３ タイミング検出処理回路（同期情報検出処理回路）
４，４Ｂ〜４Ｄ ＳＮＲ改善回路
１０ パケット
１１ 同期ヘッダー
１４ ＳＴＦ（周期信号）
１６ 固定パターン信号
５０，５０Ｄ 遅延部
５１〜５４ 遅延回路
６０ 加算部
７０ 振幅調整部
ｚ 周期
【特許請求の範囲】
【請求項１】
入力信号のＳＮＲを改善するＳＮＲ改善回路であって、
前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部と、
前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部と
を備え、
前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、
前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
ＳＮＲ改善回路。
【請求項２】
請求項１に記載のＳＮＲ改善回路であって、
遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部
をさらに備え、
前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、
前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている、
ＳＮＲ改善回路。
【請求項３】
請求項１または請求項２に記載のＳＮＲ改善回路であって、
前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である、
ＳＮＲ改善回路。
【請求項４】
請求項２を引用する請求項３に記載のＳＮＲ改善回路であって、
前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、
前記α＝１の前記遅延信号に対して前記β＝４に設定されている、
ＳＮＲ改善回路。
【請求項５】
請求項１ないし請求項４のうちのいずれか１項に記載のＳＮＲ改善回路と、
前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路と
を備える、同期情報検出回路。
【請求項６】
同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、
請求項５に記載の同期情報検出回路を備え、
前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、
前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する、
通信装置。
【請求項７】
入力信号のＳＮＲを改善するＳＮＲ改善方法であって、
前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理と、
前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理と
を備え、
前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、
前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
ＳＮＲ改善方法。
【請求項８】
請求項７に記載のＳＮＲ改善方法であって、
遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理
をさらに備え、
前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、
前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する、
ＳＮＲ改善方法。
【請求項９】
請求項７または請求項８に記載のＳＮＲ改善方法の各処理と、
前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理と
を備える、同期情報検出方法。
【請求項１】
入力信号のＳＮＲを改善するＳＮＲ改善回路であって、
前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部と、
前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部と
を備え、
前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、
前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
ＳＮＲ改善回路。
【請求項２】
請求項１に記載のＳＮＲ改善回路であって、
遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部
をさらに備え、
前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、
前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている、
ＳＮＲ改善回路。
【請求項３】
請求項１または請求項２に記載のＳＮＲ改善回路であって、
前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である、
ＳＮＲ改善回路。
【請求項４】
請求項２を引用する請求項３に記載のＳＮＲ改善回路であって、
前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、
前記α＝１の前記遅延信号に対して前記β＝４に設定されている、
ＳＮＲ改善回路。
【請求項５】
請求項１ないし請求項４のうちのいずれか１項に記載のＳＮＲ改善回路と、
前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路と
を備える、同期情報検出回路。
【請求項６】
同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、
請求項５に記載の同期情報検出回路を備え、
前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、
前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する、
通信装置。
【請求項７】
入力信号のＳＮＲを改善するＳＮＲ改善方法であって、
前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理と、
前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理と
を備え、
前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、
前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
ＳＮＲ改善方法。
【請求項８】
請求項７に記載のＳＮＲ改善方法であって、
遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理
をさらに備え、
前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、
前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する、
ＳＮＲ改善方法。
【請求項９】
請求項７または請求項８に記載のＳＮＲ改善方法の各処理と、
前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理と
を備える、同期情報検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１６５３２０（Ｐ２０１２−１６５３２０Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２６０１３（Ｐ２０１１−２６０１３）
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【Ｆターム（参考）】
[ Back to top ]