【課題】本発明は、外部接続用パッド又は外部接続端子に対してフリップチップ接続される半導体チップと、アンダーフィル樹脂とを備えた半導体装置に関し、大型化することなく、アンダーフィル樹脂に起因する反りを低減することのできる半導体装置を提供することを課題とする。
【解決手段】半導体チップ１４の側面１４Ｃを囲む枠体２４と、複数の電極パッド３８が設けられた側の半導体チップ１４の面１４Ａと対向する底板２３とを備えた半導体チップ収容体１１を設けると共に、半導体チップ１４と底板２３との間隔Ｂを電極パッド３８とはんだ１７との間隔Ｃよりも狭くして、半導体チップ１４と底板２３との間、及び電極パッド３８とはんだ１７との間にアンダーフィル樹脂１８を充填した。 （もっと読む）

【課題】小型化された積層型半導体装置と、当該半導体装置の製造方法を提供する。
【解決手段】第１の半導体チップと、前記第１の半導体チップ上に形成された、該第１の半導体チップに接続される多層配線と、前記多層配線を介して前記第１の半導体チップに接続される第２の半導体チップと前記第２の半導体チップを封止する封止材料と、前記多層配線に接続される突起状のプラグと、を有することを特徴とする半導体装置。 （もっと読む）

【課題】電子部品とアンテナが実装されてなる電子装置を小型化する。
【解決手段】基板と、前記基板に実装された電子部品と、前記基板に実装されたアンテナと、誘電率調整材料が添加された、前記電子部品および前記アンテナを封止する樹脂材料と、を有することを特徴とする電子装置。 （もっと読む）

【課題】所望の静電容量が得られるキャパシタを薄膜プロセスによって安定して形成できるキャパシタの製造方法を提供する。
【解決手段】外面に金属層１２ａが形成された基板１０を用意する工程と、誘電体パターン層１４が配置される領域に開口部２０ｘが設けられた絶縁層２０を金属層１２ａの上に形成する工程と、絶縁層２０の開口部内２０ｘに誘電体を埋め込むことにより、誘電体パターン層１４を形成する工程と、誘電体パターン層１４の上に上部電極１６を形成すると共に、絶縁層２０を除去する工程と、金属層１２ａをパターニングすることにより、誘電体パターン層１４の下に下部電極１２を形成する工程とを含む。 （もっと読む）

【課題】本発明は、平面視した状態で半導体チップと略同じ大きさであり、半導体チップが配線パターンにフリップチップ接続された半導体装置の製造方法に関し、工程数を削減して、製造コストの低減を図ることのできる半導体装置の製造方法を提供することを課題とする。
【解決手段】複数の内部接続端子１２が設けられた側の複数の半導体チップ１１と複数の内部接続端子１２とを覆うように絶縁樹脂１３を形成し、次いで、絶縁樹脂１３上に配線パターンとなる金属層３３を形成し、この金属層３３を押圧して、金属層３３と複数の内部接続端子１２とを圧着させる。 （もっと読む）

【課題】ベースプレートを被覆する電極層の電極と電源とを接続する給電部との電気的接続を確実に保持することができ、耐久性にすぐれる静電チャックを提供する。
【解決手段】ベースプレート１２と、ベースプレート１２の表面を被覆する可撓性を有する電極層１１と、該電極層を電源側に電気的に接続する給電部とを備えた静電チャックにおいて、前記給電部が、前記電極層１１の側縁から、該電極層の電極１４ａに接続する配線１４１が形成されて延出する接続片１６０と、前記ベースプレート１２の側面に折り返された前記接続片１６０を、前記配線１４１と電気的に接続して前記ベースプレートに１２固定する、前記電源側との接続に用いられる導電部品２０ａ、２０ｂとを備えている。 （もっと読む）

【課題】本発明は、封止樹脂により封止された半導体チップを備えた半導体装置及びその製造方法に関し、小型化を図ることのできる半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体チップ１５と、半導体チップ１５と電気的に接続される外部接続端子用パッド１８と、半導体チップ１５を封止する封止樹脂１６と、を備え、半導体チップ１５と外部接続端子用パッド１８との間に、外部接続端子用パッド１８が形成される配線パターン１２を設け、半導体チップ１５を配線パターン１２に対してフリップチップ接続させた。 （もっと読む）

【課題】本発明は反り防止用の補強手段が設けられた多層配線基板に関し、薄型化を図りつつ反りの発生を抑制することを課題とする。
【解決手段】配線層１０５，１０８，１１０と絶縁層１０４，１０６，１０７とを複数層積層形成してなる多層配線基板において、積層される複数の絶縁層１０４，１０６，１０７の内、積層方向に対し積層中心に位置する絶縁層１０６を補強材を含む補強材入り絶縁層とする。 （もっと読む）

【課題】誘電体層と上部電極との接触面積の設計値からのずれが抑制されて所望の静電容量が得られると共に、静電容量を小さく設定する場合であってもレーザビアプロセスを使用して容易に配線基板に内蔵させることができるキャパシタ部品を提供する。
【解決手段】基板１０ａと、基板１０ａの上に形成された下部電極１４と、下部電極１４上にパターン化されて形成された誘電体層１６と、誘電体層１６の内側から外側にかけて形成され、誘電体層１６の領域内に開口部２０ｘが設けられた保護絶縁層２０と、開口部２０ｘ内から保護絶縁層２０の上面にかけて形成された上部電極１８とを含み、保護絶縁層２０の開口部２０ｘによって誘電体層１６と上部電極１８との接触面積が画定されている。 （もっと読む）

【課題】基板上に複数のダイが三次元的に配置される３次元実装基板の効率的な設計を実現することができる設計支援装置および設計支援方法を実現する。
【解決手段】基板上に複数のダイが３次元的に配置される３次元実装基板の設計を支援するための設計支援装置１は、各ダイおよび各ダイにおける配線端子に関する配置規則を設定する規則設定手段２と、設定した配置規則を満たすダイ配置の候補を計算する候補計算手段３と、これら各候補についてのコストを計算するコスト計算手段４と、コスト計算手段４が計算した各候補についてのコストを比較して最適なダイ配置を決定する配置決定手段５と、を備える。 （もっと読む）