【課題】 外部クロックを用いずにディレイ部を動作することができ、極端に長いパルス幅が必要なときでも回路規模を大きくすることなく構成可能な半導体装置を提供する。
【解決手段】 ディレイパルス発生トリガ信号（ＤＰＴ）を起点にして、所望のパルス幅の時間内に中間キャリー（ＣＡＲＲＹ０，１，２）信号とディレイ出力信号の終期を決定するための最終キャリー信号（ＣＡＲＲＹ ＥＮＤ）を出力するカウンタ５と、カウンタ５からの中間キャリー信号に基づく信号とＤＰＴに基づいてカウンタ５をカウントアップさせるためのカウントアップ信号（ＣＯＵＮＴ ＵＰ）を出力するディレイ回路４を備え、外部クロックを用いずにディレイ出力が得られるようにする。 （もっと読む）

【課題】 機能マクロの電源配線のレイアウト又は位置が多少変わっても、新たに設計し直すことなく、機能マクロの電源配線と半導体集積回路の電源配線とを接続する。
【解決手段】 電源配線２は、複数の低電位側電源配線２Ｇと複数の高電位側電源配線２Ｖとからなり、電源配線５は、複数の低電位側電源配線５Ｇと複数の高電位側電源配線５Ｖとからなる。電源端子３１は、複数がそれぞれ等間隔に配置されるとともに、低電位側電源配線２Ｇと低電位側電源配線５Ｇとを接続する矩形状の低電位側電源端子３１Ｇと、高電位側配線２Ｖと高電位側電源配線５Ｖとを接続する矩形状の高電位側電源端子３１Ｖとからなる。低電位側電源端子３１Ｇと高電位側電源端子３１Ｖとは、互いに隣接するように配置されている。 （もっと読む）

【課題】シールドによる配線容量の増加を抑え、シールド効果も補償できる多層配線構造を提供する。
【解決手段】半導体基板１００上の酸化膜４上に所定の間隔で平行に配置された下層メタル配線３と、下層メタル配線３上の層間絶縁膜５上に下層メタル配線３と平行でかつ下層メタル配線３間に位置するように配置されたシールド用の配線メタル配線１と、メタル配線１上の層間絶縁膜６上に下層メタル配線３と重なるように配置された上層メタル配線２とから多層配線を構成し、シールド効果と同時に上層メタル配線２の全容量値の低減を図る。 （もっと読む）

【課題】 アプリケーションプログラムのデバッグにおけるリンク処理に要する処理時間を削減して、作業工程を効率化する。
【解決手段】 外部記憶装置１０、リンカ１１，ＲＡＭ１２、メモリ１３、入出力表示処理１３及び中央演算処理装置１５を有し、外部記憶装置１０からメモリ１３に読み込んで格納したオブジェクトモジュールファイル中のデータにポインタ方式を適用して管理する。この際、１回目のリンク処理でオブジェクトモジュールファイルの内容をメモリ１３に書き込んで、リンカを待機状態に設定して、オブジェクトモジュールファイルをメモリ１３に残し、２回目以降のリンク処理で、１回目に書き込んだメモリ１３の内容を使用する。 （もっと読む）

【課題】チップサイズを増大させることなく特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセル領域５０と周辺回路領域との間に配置されたセル形状の書込動作補助回路２を有し、書込動作補助回路２は、書込開始時にデジット線のディスチャージ動作を行い、書込終了時にデジット線のプリチャージ動作を行う第１の回路４と、デジット線のディスチャージ動作及びデジット線のプリチャージ動作の切替を行う第２の回路５とを有する。 （もっと読む）

【課題】 電源電圧を降圧しその電圧を負荷回路へ供給する電源回路において、電源ノイズ等の外的要因による負荷回路のハングアップを回避できる。
【解決手段】 主電源ＶＤＤ１をレギュレータ回路１にて降圧した電圧Ｖ１と、主電源ＶＤＤ１をボルテージハーバ回路にて降圧した電圧Ｖ２を、コンパレータ３にて比較し、高い電圧側を負荷回路４に供給することで、電源ノイズ等に見られる電圧降下に起因する負荷回路４のハングアップを回避することが出来る。 （もっと読む）