【課題】 サブワードデコーダの動作不良を簡易かつ短時間で検出する。
【解決手段】 各サブワード線は、メモリセルのトランスファトランジスタのゲートに接続されている。サブワードデコーダの第１スイッチは、メインワード線が活性化レベルのときにサブワード線を高レベル電圧線に接続する。第２スイッチは、メインワード線が非活性化レベルのときにサブワード線を低レベル電圧線に接続する。第３スイッチは、ワードリセット信号線が活性化レベルのときにサブワード線を低レベル電圧線に接続する。リセット制御回路は、テストモード中に第２または第３スイッチがオンすることを禁止するために、メインワード線の非活性化またはワードリセット信号線の活性化を禁止する。第２および第３スイッチの一方を強制的にオフすることで、サブワードデコーダの動作不良を簡易かつ短時間で検出できる。 （もっと読む）

【課題】バーイン加速試験で内部回路の動作に支障を与えず不良を顕在化することができる参照電圧生成回路を提供する。
【解決手段】参照電圧に基づいて内部電圧を生成する内部電源回路は，通常動作時に第１の電位を有する外部電源が印加されバーイン加速試験時に第１の電位より高い第２の電位を有する外部電源が印加される外部電源端子と，外部電源から参照電圧を生成する参照電圧生成ユニットと，参照電圧に基づいて内部電圧を生成する内部電圧生成ユニットとを有する。そして，参照電圧生成ユニットは，通常動作時において，外部電源の電位に依存しない通常参照電圧を生成し，バーイン加速試験時において，外部電源の電位に依存する第１のバーイン参照電圧と通常参照電圧と同じ電位を有する第２のバーイン参照電圧とを生成する。 （もっと読む）

【課題】電源起動時間を短縮し無駄な電力消費を回避した内部電源回路を提供する。
【解決手段】供給電源から内部電源を生成する内部電源回路において，供給電源Vddから第１の内部降圧電源Viiを生成する第１の内部降圧電源生成部と，電源起動時に第１の内部降圧電源Viiから第２の内部降圧電源Vpr/Vcpを生成する起動用第２の内部降圧電源生成部と，電源起動後の通常動作時に第１の内部降圧電源Viiから第２の内部降圧電源Vpr/Vcpを生成する通常用第２の内部降圧電源生成部と，電源起動時に，第１の内部降圧電源生成部と起動用第２の内部降圧電源生成部とを並行して動作させ，電源起動後に，起動用第２の内部降圧電源生成部から通常用第２の内部降圧電源生成部に第２の内部降圧電源の生成動作を切り換える。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数種のトランジスタを形成する場合であっても、良好な電気的特性を実現し得るフラッシュメモリ等の半導体装置及びその製造方法を提供する。
【解決手段】第１の領域６内に形成された第１の素子分離領域１４ｃと、第２の領域８内に形成された第２の素子分離領域１４ｄと、第１の素子領域１６ｃ上に第１のゲート絶縁膜５８を介して形成された第１のゲート電極２４ｃを有する第１のトランジスタ６６と、第２の素子領域１６ｄ上に、第１のゲート絶縁膜５８より膜厚の薄い第２のゲート絶縁膜６８を介して形成され、第１のゲート電極２４ｃよりゲート長が短い第２のゲート電極２４ｄを有する第２のトランジスタ７６とを有し、第２の素子分離領域１４ｄの上面の高さは、第１の素子分離領域１４ｃの上面の高さより高い。 （もっと読む）

【課題】 テスト効率を向上し、テストコストを削減する。
【解決手段】 アドレス切替回路は、第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受ける。また、アドレス切替回路は、第２動作モード中に、第２アドレス端子群に供給されるロウアドレス信号を受け、その後、第２アドレス端子群に供給されるコラムアドレス信号を受ける。受けたロウアドレス信号およびコラムアドレス信号は、ロウデコーダおよびコラムデコーダに供給される。半導体メモリの動作テストを第２動作モードで実施することで、一度にテストできる半導体メモリの数を増やすことができる。他の半導体メモリのテスト資産を用いて、半導体メモリをテストすることが可能になる。この結果、テスト効率を向上でき、テストコストを削減できる。 （もっと読む）

【課題】本発明は、無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を維持できる半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、アクセス対象のメモリブロックを選択するブロック選択回路と、複数のメモリブロックを順番に１つずつ選択する順次選択回路を含み、ブロック選択回路により選択されたメモリブロックのメインワード線を第３の電位に設定し、メインワード線をアクセスの後に第３の電位に維持し、順次選択回路により選択されているメモリブロックのメインワード線を周期信号の指示するタイミングで第２の電位に設定するようメインワードデコーダを制御する。 （もっと読む）

【課題】 チップサイズを増加せず、メモリブロックの不良を検出し、救済する。
【解決手段】 各プログラム回路は、プログラム状態に応じて第１または第２動作仕様を示す動作仕様信号を出力する。各仕様変更回路は、対応するブロック選択信号によりセットされ、第２動作仕様を示す動作仕様信号を出力する。各タイミング制御回路は、動作仕様信号に応じて、ビット線用のプリチャージ制御信号の出力タイミングを変更する。仕様変更回路からの動作仕様信号により、プログラム回路のプログラム前にメモリブロック毎に不良を検出できる。その後、プログラム回路により不良を救済できる。プリチャージ制御信号の出力タイミングは、各仕様変更回路をセットするための専用の信号線を配線することなく、ブロック選択信号によりメモリブロック毎に設定できる。このため、チップサイズの増加を最小限にできる。 （もっと読む）

【課題】強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】配線より厚いＡｌ₂Ｏ₃膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ₂Ｏ₃膜４１を研磨する。つまり、Ａｌ₂Ｏ₃膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ₂Ｏ₃膜２０を形成する。更に、Ａｌ₂Ｏ₃膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ₂Ｏ₃膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。 （もっと読む）

【課題】マルチウィンドウの操作性を向上させることのできるウィンドウ表示制御装置、ウィンドウ表示制御方法及びプログラムの提供を目的とする。
【解決手段】ポインティングデバイスによる選択に応じて、表示装置において少なくとも一部が重なって表示されている複数のウィンドウのうち、表示されている周囲の所定の範囲内に選択位置が含まれる第一のウィンドウを検索する第一の検索手段と、前記第一のウィンドウの表示順を、当該第一のウィンドウより下に表示されている少なくとも一つのウィンドウより下に移動させる表示順序変更手段とを有することにより上記課題を解決する。 （もっと読む）

【課題】素子領域を耐酸化膜で覆い、ドレイン領域をレジストマスクで覆ってイオン注入し、チャネルストッパ及び素子領域に低濃度チャネルストッパを形成すると、チャネル領域に低濃度チャネルストッパが形成され、しきい値のばらつきを生ずる。
【解決手段】ソース領域４を素子領域２より狭幅にする。そして、ドレイン領域３、チャネル領域３５及びソース領域４を覆う凸字形パターンのレジストマスクを用いてイオン注入し、チャネルストッパ７を形成する。このとき、チャネルストッパ７とソース領域４の間に、チャネル３５の中間地点（線分３０）まで延在する低濃度チャネルストッパ８が形成される。このため、素子領域周辺に形成される寄生トランジスタのしきい値が高くなる。一方、残りのチャネル領域内には低濃度チャネルストッパが形成されないので、電界効果トランジスタのしきい値が安定する。 （もっと読む）