【課題】プログラミング電流パルスの供給時間、あるいは、プログラミング電流パルスが供給される形態を調節でき、また、互いに異なるプログラミング特性を有する複数のメモリセルを安定してプログラミングでき、プログラミング電流パルスが反復的に供給される区間の数を調節できる半導体メモリ装置を提供する。
【解決手段】プログラミング検証フラッグ及びプログラミングイネーブル信号に応答して複数の区間の間、各区間ごとに互いに異なる周期で更新される第１書込み制御コードを生成し、反復回数設定コードのコード値によって複数の区間の区間数を決定して、初期設定コードのコード値によって複数の区間のうち、最初の区間の第１書込み制御コードの更新周期を決定する第１書込み制御コード発生部と、更新される第１書込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力するデータ書込み部とを備える。 （もっと読む）

【課題】本発明は、低速クロックを受信して高速のテスト特性を確認することができる半導体メモリ装置を提供することにある。
【解決手段】本発明の半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びイネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部を含む。 （もっと読む）

【課題】 本発明は、高速で正確に動作できるセンスアンプ及びこれを含む半導体装置を提供する。
【解決手段】 センスアンプは第１データ入出力ラインのデータを第２データ入出力ラインに転送したり、前記第２データ入出力ラインのデータを前記第１データ入出力ラインに転送する。前記第１データ入出力ラインは実質的にアクティブ動作の間、引き続いて前記第２データ入出力ラインと連結される。 （もっと読む）

【課題】複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備する半導体集積回路装置を提供すること。
【解決手段】複数のメモリセルブロックを有するメモリセルアレイと、複数のメモリセルブロックに該当する複数のワードライン選択部と、複数のメモリセルブロックを駆動させるために、複数のワードライン選択部に駆動信号を提供するブロック選択部と、それぞれのワードライン選択部のうち一つに対応され、該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループとを備える半導体集積回路装置を提供する。 （もっと読む）

【課題】多重位相信号の位相差を目標値で正確に補正できるようにした位相補正回路を提供する。
【解決手段】多重位相信号を比較して第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、第１スキュー検出信号と前記第２スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、多重位相信号を前記複数の位相制御信号に相応する遅延時間だけ各々遅延させることによって、多重位相信号を調整するように構成された位相調整部とを含む。 （もっと読む）

【課題】ワードラインをディスチャージさせるのに必要な時間を短縮させ、ワードラインをディスチャージさせるのに消費される電流を減少させ、ワードラインがディスチャージされるスルーレートを調整することができる半導体メモリ装置を提供すること。
【解決手段】第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、第１の動作期間と第２の動作期間との間のディスチャージ期間で接地電圧より高く、第１のワードライン制御電圧及び第２のワードライン制御電圧より低い電圧レベルでワードラインをディスチャージするワードラインディスチャージ部とを備えることを特徴とする。 （もっと読む）

【課題】本発明の一態様は回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することにある。
【解決手段】半導体装置のアドレス出力タイミング制御回路は、動作規格情報をデコーディングした結果によって、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える。 （もっと読む）

【課題】効率的にリペアアドレスをプログラミングすることができる半導体メモリ装置のリペア回路及びリペア方法を提供すること。
【解決手段】メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納するリペアアドレス検出部と、リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。 （もっと読む）

【課題】位相差が減少された差動信号を生成するようにした差動信号生成回路を提供する。
【解決手段】入力信号を順次反転させて複数の遅延信号を生成するように構成されたインバータアレイと、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号とを予め設定された混合比で混合して第１の差動信号を生成するように構成された位相混合器とを備え、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号との中間に該当する遅延時間を持つ第３の遅延信号を第２の差動信号として生成するように構成されることを特徴とする。 （もっと読む）

【課題】 不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。
【解決手段】 第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。 （もっと読む）