【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量および良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供する。
【解決手段】キャパシタ形成方法は、ストレージ電極６５を形成するステップと、ストレージ電極６５の表面をプラズマ窒化６６Ａ処理するステップと、該表面がプラズマ窒化６６Ａ処理されたストレージ電極６５上にＺｒＯ_２薄膜６７を蒸着するステップと、ＺｒＯ_２薄膜６７の表面をプラズマ窒化処理して、表面が窒化６６ＢされたＺｒＯ_２薄膜を形成するステップと、窒化６６Ｂされた前記ＺｒＯ_２薄膜上にプレート電極６８を形成するステップとを含む。 （もっと読む）

【課題】電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供する。
【解決手段】第１コラム選択信号と、遅延された当該第１コラム選択信号とを論理和演算し、遅延時間によってパルス幅が増加するようにして、当該第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段と
を含む。 （もっと読む）

【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】本発明は単極性スイッチング特性を有する抵抗性メモリセルを含む半導体メモリ装置及びその駆動方法を提供する。
【解決手段】半導体メモリ装置は、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセル２０と、抵抗性メモリセル２０の一端Ｎ０と他端Ｎ１との間に接続されて抵抗性メモリセル２０を通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって抵抗性メモリセル２０が通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、複数種類のコマンド電圧パルスによって目標レベルを調節するフィードバック部４０を備える。 （もっと読む）

【課題】本発明の実施形態は、非揮発性メモリ装置に関するものであって、読出し動作で発生し得る誤動作を防止し、動作の信頼性を高めることができるようにする技術を開示する。
【解決手段】このような本発明の実施形態は、抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、アクセスされる単位セルの位置に従いグローバル基準電流のレベルを異に制御するグローバル基準電流生成回路とを含む。 （もっと読む）

【課題】ダブルパターニング技術を適用して三重キーの方法を利用する場合、下部の第１オーバーレイバーニアパターンと、上部の第２オーバーレイバーニアパターンとが正常に形成されるようにする半導体素子のオーバーレイバーニアマスクパターンとその形成方法を提供する
【解決手段】半導体素子のオーバーレイバーニアマスクパターンは、基板上の被エッチング層上で、被エッチング層の第１領域を露出させる第１開口部２１１、及び第１領域から離隔する第２領域を露出させる第２開口部２１２を有する第１オーバーレイバーニアマスクパターン２１０と、第１オーバーレイバーニアマスクパターン及び被エッチング層の上に配置され、第２開口部を露出させ、かつ第１領域内の被エッチング層の一部を露出させる開口部を有する第２オーバーレイバーニアマスクパターン２２０とを含む。 （もっと読む）

【課題】１つの入／出力回路に連結された複数のメモリセルを同時にプログラムし、プログラム時間を最小化する非揮発性メモリを提供する。
【解決手段】非揮発性メモリ装置のプログラム方法において、プログラムするメモリセル等の中で同一のビットラインに連結されるメモリセル等に相応するビットライン書込みセル等に対し、プログラムアドレスに基づき、同時にプログラムを行うことができるよう同時書込み電流が生成される。前記ビットライン書込みセル等は同時に活性化され前記同時書込み電流の提供を受ける。 （もっと読む）

【課題】データ入出力マージンを向上させ、低い電力消耗量でデータを安定的に出力できる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供する。
【解決手段】半導体システム１００は、クロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号をメモリ装置へ伝送するコントローラ１１０及びコントローラ１１０から伝送されるクロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号に応答して、第２ストローブ信号に同期されたデータをコントローラへ提供するメモリ装置１２０を含む。 （もっと読む）

【課題】最小限の面積でリペアのために必要な不良セルに関するすべての情報を保存可能にする不良アドレス保存装置及び不良アドレス保存方法を提供すること。
【解決手段】本不良アドレス保存装置は、各々１つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリＰＭ＿０〜ＰＭ＿Ｘと、自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリＣＭ＿０〜ＣＭ＿Ｙとを備え、複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、および、カラムリペアが必ず必要であるか否かに関する情報を保存する。 （もっと読む）

【課題】メモリ内で発見された不良セルに対する情報を利用してリペア解を算出するリペア分析装置および方法を提供する。
【解決手段】リペア分析装置は選択部６１０および分析部６２０を備え、選択部６１０は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択し、分析部６２０は、複数のノンスペアピボット不良セルのローアドレスが選択部６１０によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが選択部６１０によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する。 （もっと読む）