半導体装置の製造方法
【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する要素のうち、金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）は、金属配線と、金属配線の下部に形成された構造物（例えば、ゲート、ビットライン、キャパシタの上部電極など）との間を連結するためのコンタクトであって、主に、セル領域を除いた周辺領域に形成するようになる。
【０００３】
一方、半導体装置が高集積化するに伴い、それぞれの構成要素が占める面積も次第に減少している。特に、ＤＲＡＭでは、キャパシタが占める面積が減少するにつれて、十分な静電容量を確保するために、キャパシタの高さを益々増加させている。このため、周辺領域に形成される金属コンタクトの高さが増加し、金属コンタクトを形成するためのコンタクトホールの形成工程時、コンタクトナットオープン（ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）が生じたり、金属コンタクトの抵抗が増加するという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、金属コンタクトを安定に形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
そこで、上記の目的を達成するための本発明に係る半導体装置の製造方法は、基板のセル領域にストレージノードコンタクトプラグを形成するステップと、前記基板上に第１の層間絶縁膜を形成するステップと、前記周辺領域の第１の層間絶縁膜上に第１のビットラインを形成するステップと、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、前記周辺領域の第２の層間絶縁膜上に前記第１のビットラインと電気的に接続された第２のビットラインを形成するステップと、前記第２の層間絶縁膜をエッチングして前記セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、前記セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、前記キャパシタが形成された基板の前面に第３の層間絶縁膜を形成するステップと、前記周辺領域の第３の層間絶縁膜を貫通して前記第２のビットラインに接する金属コンタクトを形成するステップと、前記第３の層間絶縁膜上に前記金属コンタクトと接する金属配線を形成するステップとを含むことを特徴とする。
【発明の効果】
【０００６】
上述した課題解決手段に基づく本発明は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットラインで形成することにより、金属コンタクトの高さを減少させることができる。また、制限された面積内で半導体装置が求める静電容量を確保するために、キャパシタの高さ（すなわち、ストレージノードの高さ）を増加させても第１の層間絶縁膜及び第２の層間絶縁膜の高さを調節する方法によって金属コンタクトの高さを減少させることができる。これにより、本発明は、金属コンタクトのためのコンタクトホールの形成工程時、コンタクトナットオープンが生じたり、金属コンタクトの抵抗が増加することを防止できるという効果がある。さらに、コンタクトホールの形成工程に対する工程難易度を減少させ、工程マージンを増加させることができるという効果がある。
【０００７】
なお、本発明は、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても、周辺領域のビットラインを容易に実現できるという効果がある。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｅ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｆ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。後述する本発明は、金属配線と、その下部構造物とを連結する金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）を安定に形成できる半導体装置の製造方法を提供する。
【００１０】
図１Ａ〜図１Ｆは、本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【００１１】
図１Ａに示すように、セル領域と周辺領域を有して所定の構造物（例えば、素子分離膜、埋め込みゲートなど）が形成された基板１１のセル領域にストレージノードコンタクトプラグ１２を形成し、周辺領域には、周辺ゲート１６を形成する。周辺ゲート１６は、周辺ゲート絶縁膜１３、周辺ゲート電極１４、及び周辺ゲートハードマスク膜１５が順次積層された積層構造物で形成することができる。
【００１２】
次に、基板１１の前面にストレージノードコンタクトプラグ１２及び周辺ゲート１６を覆う第１の層間絶縁膜１７を形成する。第１の層間絶縁膜１７は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００１３】
次いで、周辺領域の第１の層間絶縁膜１７及び周辺ゲートハードマスク膜１５を選択的にエッチングして周辺ゲート電極１４を露出させる第１のコンタクトホール１８を形成した後、第１のコンタクトホール１８に導電物質を埋め込んで第１のビットラインコンタクトプラグ１９を形成する。
【００１４】
続いて、第１の層間絶縁膜１７上に第１のビットラインコンタクトプラグ１９と接する第１のビットライン２０を形成する。
【００１５】
図１Ｂに示すように、第１のビットライン２０を備える構造物の表面に沿って第１のエッチング停止膜２１を形成する。第１のエッチング停止膜２１は、第１の層間絶縁膜１７に対してエッチング選択比を有する物質で形成する。一例として、第１の層間絶縁膜１７を酸化膜で形成した場合、第１のエッチング停止膜２１は窒化膜で形成する。両者のエッチングレートは異なる。
【００１６】
次に、第１のエッチング停止膜２１上に第２の層間絶縁膜２２を形成する。第２の層間絶縁膜２２は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができ、第１のエッチング停止膜２１に対してエッチング選択比を有する物質で形成する。一例として、第１のエッチング停止膜２１を窒化膜で形成した場合、第２の層間絶縁膜２２は酸化膜で形成する。
【００１７】
次いで、周辺領域の第２の層間絶縁膜２２及び第１のエッチング停止膜２１を選択的にエッチングして第１のビットライン２０を露出させる第２のコンタクトホール２３を形成した後、第２のコンタクトホール２３に導電物質を埋め込んで第２のビットラインコンタクトプラグ２４を形成する。
【００１８】
続いて、第２の層間絶縁膜２２上に第２のビットラインコンタクトプラグ２４と接する第２のビットライン２５を形成する。
【００１９】
図１Ｃに示すように、第２の層間絶縁膜２２上に周辺領域を覆い、セル領域を露出するハードマスクパターン３５を形成する。ハードマスクパターン３５は、セルオープンマスク（ｃｅｌｌ ｏｐｅｎ ｍａｓｋ）を用いて形成することができる。ハードマスクパターンは、アモルファス炭素膜（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ）またはシリコンリーチカーボン膜（Ｓｉ−ｒｉｃｈ ｃａｒｂｏｎ）とシリコン酸化窒化膜（ＳｉＯＮ）とが積層された積層膜で形成することができる。このとき、シリコン酸化窒化膜は、反射防止膜として作用する。
【００２０】
次に、ハードマスクパターン３５をエッチングバリアとしてセル領域の第２の層間絶縁膜２２、第１のエッチング停止膜２１、及び第１の層間絶縁膜１７の一部をエッチングし、ストレージノードコンタクトプラグ１２の上面を露出させる。このとき、エッチング工程は、第１のエッチング停止膜２１でエッチングが止まるようにオーバーエッチングを十分に行った後、第１のエッチング停止膜２１及び第１の層間絶縁膜１７の一部をエッチングしてストレージノードコンタクトプラグ１２を露出させる。
【００２１】
エッチング工程は、ドライエッチング法またはウェットエッチング法を利用して行うか、またはドライエッチング法とウェットエッチング法とを混用して行うことができる。ドライエッチング法を利用する場合には、フッ化炭素ガス（ＣｘＦｙ、１≦ｘ≧５、１≦ｙ≧８）またはフッ化メタンガス（ＣｘＨｙＦｚ、１≦ｘ≧３、１≦ｙ≧４、０≦ｚ≧５）を用いて行うことができ、エッチング特性（エッチング比、エッチング速度など）を調節するために、フッ化炭素ガスまたはフッ化メタンガスにＡｒ、Ｈｅ、Ｘｅ、Ｏ２、ＣＯ、ＣＯＳ、Ｎ２、Ｈ２、ＨＢｒ、Ｃｌ２、ＳｉＣｌ４、ＳＦ６、及びＮＦ３からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。ウェットエッチング法を利用する場合には、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液またはフッ酸（ＨＦ）溶液を用いて行うことができる。
【００２２】
次に、ハードマスクパターン３５を除去する。
【００２３】
図１Ｄに示すように、構造物の表面に沿って第２のエッチング停止膜２６を形成した後、第２のエッチング停止膜２６上にモールド膜２７を形成する。モールド膜２７は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができ、第２のエッチング停止膜２６に対してエッチング選択比を有する物質で形成する。モールド膜２７は、セル領域と周辺領域との間の段差を考慮して、流動性絶縁膜で形成することが好ましい。流動性絶縁膜としては、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）、シリコンリーチカーボン膜などを用いることができる。
【００２４】
次いで、第２のビットライン２５上の第２のエッチング停止膜２６が露出するまで平坦化工程を行う。このとき、平坦化工程を化学的機械的研磨法を利用して行うことができる。
【００２５】
続いて、セル領域のモールド膜２７及び第２のエッチング停止膜２６を選択的にエッチングしてストレージノードコンタクトプラグ１２を露出させるストレージノードホール２８を形成する。ストレージノードホール２８を形成するためのエッチング工程は、ストレージノードホール２８の側壁が垂直なプロファイルを有するように、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８のようなフッ化炭素ガス（ＣｘＦｙ、ｘは３〜５、ｙは５〜８）をメインエッチングガスとして用い、ＣＨ２Ｆ２、ＣＨ３ＦなどのＣＨｘＦｙガス（ｘは１〜５、ｙは１〜８）、ＣＯＳ、Ｏ２、ＳｉＣｌ４及びＣＨ４からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。また、プラズマを安定化させると同時に、エッチング選択比を増加させるために、Ａｒ、Ｘｅ、Ｈｅ等の不活性ガスをさらに添加して行うことができる。
【００２６】
一方、ストレージノードホール２８の高さによってストレージノードの高さが決定されるところ、モールド膜２７に対する平坦化工程を行った後、モールド膜２７上に絶縁膜をさらに形成してストレージノードホール２８の高さを増加させることもできる。
【００２７】
図１Ｅに示すように、ストレージノードホール２８の内部にストレージノード２９を形成する。ストレージノード２９は、図面に示されているように、シリンダー型で形成するか、またはピラー型で形成することができる。
【００２８】
次に、ウェットディップアウト（ｗｅｔ ｄｉｐ ｏｕｔ）工程を行ってモールド膜２７を除去する。ウェットディップアウトは、ＢＯＥ溶液またはフッ酸溶液を用いて行うことができる。ウェットディップアウトを行う過程で第２のエッチング停止膜２６によって下部構造物が損傷することを防止することができる。
【００２９】
図１Ｆに示すように、ストレージノード２９の表面に誘電膜（図示せず）を形成した後、ストレージノード２９を覆うプレート電極３０を形成する。これにより、セル領域にキャパシタが形成される。
【００３０】
次に、プレート電極３０が形成された基板１１の前面に第３の層間絶縁膜３１を形成する。第３の層間絶縁膜３１は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００３１】
次いで、周辺領域の第３の層間絶縁膜３１及び第２のエッチング停止膜２６を選択的にエッチングして第２のビットライン２５を露出させる第３のコンタクトホール３２を形成した後、第３のコンタクトホール３２に導電物質を埋め込んで金属コンタクト３３を形成する。
【００３２】
続いて、第３の層間絶縁膜３１上に金属コンタクト３３と接する金属配線３４を形成する。
【００３３】
上述した本発明の第１の実施形態に係る半導体装置の製造方法は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットライン２０、２５で形成することにより、金属コンタクト３３のための第３のコンタクトホール３２の高さを減少させてコンタクトナットオープンが生じたり、金属コンタクト３３の抵抗が増加することを防止することができる。また、第３のコンタクトホール３２の形成工程に対する工程難易度を減少させ、工程マージンを増加させることができる。参考までに、従来にはストレージノード２９の高さの分だけの層間絶縁膜を一度にエッチングして金属コンタクト３３のためのコンタクトホールを形成するため、コンタクトナットオープンが生じたり、金属コンタクトの抵抗が増加するという問題が生じ、コンタクトホールが高縦横比を有するため、工程難易度が高く、工程マージンを確保するのが難しかった。
【００３４】
また、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても、周辺領域のビットラインを容易に実現することができる。
【００３５】
図２Ａ〜図２Ｄは、本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【００３６】
図２Ａに示すように、本発明の第１の実施形態の図１Ａ〜図１Ｄに示されたものと同様な方法によってセル領域と周辺領域を有し、所定の構造物（例えば、素子分離膜、埋め込みゲートなど）が形成された基板６１のセル領域にストレージノードコンタクトプラグ６２、第１のモールド膜７７、及び第１のストレージノードホール７８を形成し、周辺領域に周辺ゲート６６、第１のビットライン７０、第２のビットライン７５を形成する。
【００３７】
ここで、図示していない図面符号「６３」は周辺ゲート絶縁膜、「６４」は周辺ゲート電極、「６５」は周辺ゲートハードマスク膜、「６７」は第１の層間絶縁膜、「６８」は第１のコンタクトホール、「６９」は第１のビットラインコンタクトプラグ、「７１」は第１のエッチング停止膜、「７２」は第２の層間絶縁膜、「７３」は第２のコンタクトホール、「７４」は第２のビットラインコンタクトプラグ、「７６」は第２のエッチング停止膜を示す。
【００３８】
図２Ｂに示すように、第１のストレージノードホール７８の内部に第１のストレージノード７９を形成する。このとき、第１のストレージノード７９はピラー型で形成する。
【００３９】
次に、第１のモールド膜７７上に第２のモールド膜８０を形成する。第２のモールド膜８０は、第１のモールド膜７７と同じ物質で形成することができる。
【００４０】
次いで、セル領域の第２のモールド膜８０を選択的にエッチングして第１のストレージノード７９を露出させる第２のストレージノードホール８１を形成した後、第２のストレージノードホール８１の内部に第２のストレージノード８２を形成する。このとき、第２のストレージノード８２は、ピラー型で形成するか、またはシリンダー型で形成することができる。
【００４１】
第２のストレージノードホール８１を形成するためのエッチング工程は、第２のストレージノードホール８１の側壁が垂直なプロファイルを有するように、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８のようなフッ化炭素ガス（ＣｘＦｙ、ｘは３〜５、ｙは５〜８）をメインエッチングガスとして用い、ＣＨ２Ｆ２、ＣＨ３ＦなどのＣＨｘＦｙガス（ｘは１〜５、ｙは１〜８）、ＣＯＳ、Ｏ２、ＳｉＣｌ４及びＣＨ４からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。また、プラズマを安定化させると同時に、エッチング選択比を増加させるために、Ａｒ、Ｘｅ、Ｈｅなどの不活性ガスをさらに添加して行うことができる。
【００４２】
図２Ｃに示すように、ウェットディップアウト（ｗｅｔ ｄｉｐ ｏｕｔ）工程を行って第１のモールド膜及び第２のモールド膜７７、８０を同時に除去する。ウェットディップアウトは、ＢＯＥ溶液またはフッ酸溶液を用いて行うことができる。ウェットディップアウトを行う過程において第２のエッチング停止膜７６によって下部構造物が損傷することを防止することができる。
【００４３】
図２Ｄに示すように、第１のストレージノード及び第２のストレージノード７９、８２の表面に誘電膜（図示せず）を形成した後、第１のストレージノード及び第２のストレージノード７９、８２を覆うプレート電極８４を形成する。これにより、セル領域に本発明の第１の実施形態よりさらに大きい静電容量を有するキャパシタが形成される。
【００４４】
次に、プレート電極８４が形成された基板６１の前面に第３の層間絶縁膜８５を形成する。第３の層間絶縁膜８５は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００４５】
次いで、周辺領域の第３の層間絶縁膜８５及び第２のエッチング停止膜７６を選択的にエッチングして第２のビットライン７５を露出させる第３のコンタクトホール８６を形成した後、第３のコンタクトホール８６に導電物質を埋め込んで金属コンタクト８７を形成する。
【００４６】
続いて、第３の層間絶縁膜８５上に金属コンタクト８７と接する金属配線８８を形成する。
【００４７】
上述した本発明の第２の実施形態に係る半導体装置の製造方法は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットライン７０、７５で形成することにより、金属コンタクト８７のための第３のコンタクトホール８６の高さを減少させることができる。また、制限された面積内で半導体装置が求める静電容量を確保するために、ストレージノードを第１のストレージノード及び第２のストレージノード７９、８２で形成して、高さを増加させても第１の層間絶縁膜及び第２の層間絶縁膜６７、７２の高さを調節する方法によって金属コンタクト８７のための第３のコンタクトホール８６の高さを減少させることができる。これにより、第３のコンタクトホール８６の形成工程時、コンタクトナットオープンが生じたり、金属コンタクト８７の抵抗が増加することを防止することができる。さらに、第３のコンタクトホール６８の形成工程に対する工程難易度を減少させ、工程マージンを増加させることができる。
【００４８】
また、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても周辺領域のビットラインを容易に実現することができる。
【００４９】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記の実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００５０】
１１ 基板
１２ ストレージノードコンタクトプラグ
１３ 周辺ゲート絶縁膜
１４ 周辺ゲート電極
１５ 周辺ゲートハードマスク膜
１６ 周辺ゲート
１７ 第１の層間絶縁膜
１８ 第１のコンタクトホール
１９ 第１のビットラインコンタクトプラグ
２０ 第１のビットライン
２１ 第１のエッチング停止膜
２２ 第２の層間絶縁膜
２３ 第２のコンタクトホール
２４ 第２のビットラインコンタクトプラグ
２５ 第２のビットライン
２６ 第２のエッチング停止膜
２７ モールド膜
２８ ストレージノードホール
２９ ストレージノード
３０ プレート電極
３１ 第３の層間絶縁膜
３２ 第３のコンタクトホール
３３ 金属コンタクト
３４ ビットライン
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する要素のうち、金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）は、金属配線と、金属配線の下部に形成された構造物（例えば、ゲート、ビットライン、キャパシタの上部電極など）との間を連結するためのコンタクトであって、主に、セル領域を除いた周辺領域に形成するようになる。
【０００３】
一方、半導体装置が高集積化するに伴い、それぞれの構成要素が占める面積も次第に減少している。特に、ＤＲＡＭでは、キャパシタが占める面積が減少するにつれて、十分な静電容量を確保するために、キャパシタの高さを益々増加させている。このため、周辺領域に形成される金属コンタクトの高さが増加し、金属コンタクトを形成するためのコンタクトホールの形成工程時、コンタクトナットオープン（ｃｏｎｔａｃｔ ｎｏｔ ｏｐｅｎ）が生じたり、金属コンタクトの抵抗が増加するという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、金属コンタクトを安定に形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
そこで、上記の目的を達成するための本発明に係る半導体装置の製造方法は、基板のセル領域にストレージノードコンタクトプラグを形成するステップと、前記基板上に第１の層間絶縁膜を形成するステップと、前記周辺領域の第１の層間絶縁膜上に第１のビットラインを形成するステップと、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、前記周辺領域の第２の層間絶縁膜上に前記第１のビットラインと電気的に接続された第２のビットラインを形成するステップと、前記第２の層間絶縁膜をエッチングして前記セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、前記セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、前記キャパシタが形成された基板の前面に第３の層間絶縁膜を形成するステップと、前記周辺領域の第３の層間絶縁膜を貫通して前記第２のビットラインに接する金属コンタクトを形成するステップと、前記第３の層間絶縁膜上に前記金属コンタクトと接する金属配線を形成するステップとを含むことを特徴とする。
【発明の効果】
【０００６】
上述した課題解決手段に基づく本発明は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットラインで形成することにより、金属コンタクトの高さを減少させることができる。また、制限された面積内で半導体装置が求める静電容量を確保するために、キャパシタの高さ（すなわち、ストレージノードの高さ）を増加させても第１の層間絶縁膜及び第２の層間絶縁膜の高さを調節する方法によって金属コンタクトの高さを減少させることができる。これにより、本発明は、金属コンタクトのためのコンタクトホールの形成工程時、コンタクトナットオープンが生じたり、金属コンタクトの抵抗が増加することを防止できるという効果がある。さらに、コンタクトホールの形成工程に対する工程難易度を減少させ、工程マージンを増加させることができるという効果がある。
【０００７】
なお、本発明は、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても、周辺領域のビットラインを容易に実現できるという効果がある。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｅ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図１Ｆ】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【図２Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。後述する本発明は、金属配線と、その下部構造物とを連結する金属コンタクト（Ｍｅｔａｌ ｃｏｎｔａｃｔ）を安定に形成できる半導体装置の製造方法を提供する。
【００１０】
図１Ａ〜図１Ｆは、本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【００１１】
図１Ａに示すように、セル領域と周辺領域を有して所定の構造物（例えば、素子分離膜、埋め込みゲートなど）が形成された基板１１のセル領域にストレージノードコンタクトプラグ１２を形成し、周辺領域には、周辺ゲート１６を形成する。周辺ゲート１６は、周辺ゲート絶縁膜１３、周辺ゲート電極１４、及び周辺ゲートハードマスク膜１５が順次積層された積層構造物で形成することができる。
【００１２】
次に、基板１１の前面にストレージノードコンタクトプラグ１２及び周辺ゲート１６を覆う第１の層間絶縁膜１７を形成する。第１の層間絶縁膜１７は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００１３】
次いで、周辺領域の第１の層間絶縁膜１７及び周辺ゲートハードマスク膜１５を選択的にエッチングして周辺ゲート電極１４を露出させる第１のコンタクトホール１８を形成した後、第１のコンタクトホール１８に導電物質を埋め込んで第１のビットラインコンタクトプラグ１９を形成する。
【００１４】
続いて、第１の層間絶縁膜１７上に第１のビットラインコンタクトプラグ１９と接する第１のビットライン２０を形成する。
【００１５】
図１Ｂに示すように、第１のビットライン２０を備える構造物の表面に沿って第１のエッチング停止膜２１を形成する。第１のエッチング停止膜２１は、第１の層間絶縁膜１７に対してエッチング選択比を有する物質で形成する。一例として、第１の層間絶縁膜１７を酸化膜で形成した場合、第１のエッチング停止膜２１は窒化膜で形成する。両者のエッチングレートは異なる。
【００１６】
次に、第１のエッチング停止膜２１上に第２の層間絶縁膜２２を形成する。第２の層間絶縁膜２２は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができ、第１のエッチング停止膜２１に対してエッチング選択比を有する物質で形成する。一例として、第１のエッチング停止膜２１を窒化膜で形成した場合、第２の層間絶縁膜２２は酸化膜で形成する。
【００１７】
次いで、周辺領域の第２の層間絶縁膜２２及び第１のエッチング停止膜２１を選択的にエッチングして第１のビットライン２０を露出させる第２のコンタクトホール２３を形成した後、第２のコンタクトホール２３に導電物質を埋め込んで第２のビットラインコンタクトプラグ２４を形成する。
【００１８】
続いて、第２の層間絶縁膜２２上に第２のビットラインコンタクトプラグ２４と接する第２のビットライン２５を形成する。
【００１９】
図１Ｃに示すように、第２の層間絶縁膜２２上に周辺領域を覆い、セル領域を露出するハードマスクパターン３５を形成する。ハードマスクパターン３５は、セルオープンマスク（ｃｅｌｌ ｏｐｅｎ ｍａｓｋ）を用いて形成することができる。ハードマスクパターンは、アモルファス炭素膜（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ）またはシリコンリーチカーボン膜（Ｓｉ−ｒｉｃｈ ｃａｒｂｏｎ）とシリコン酸化窒化膜（ＳｉＯＮ）とが積層された積層膜で形成することができる。このとき、シリコン酸化窒化膜は、反射防止膜として作用する。
【００２０】
次に、ハードマスクパターン３５をエッチングバリアとしてセル領域の第２の層間絶縁膜２２、第１のエッチング停止膜２１、及び第１の層間絶縁膜１７の一部をエッチングし、ストレージノードコンタクトプラグ１２の上面を露出させる。このとき、エッチング工程は、第１のエッチング停止膜２１でエッチングが止まるようにオーバーエッチングを十分に行った後、第１のエッチング停止膜２１及び第１の層間絶縁膜１７の一部をエッチングしてストレージノードコンタクトプラグ１２を露出させる。
【００２１】
エッチング工程は、ドライエッチング法またはウェットエッチング法を利用して行うか、またはドライエッチング法とウェットエッチング法とを混用して行うことができる。ドライエッチング法を利用する場合には、フッ化炭素ガス（ＣｘＦｙ、１≦ｘ≧５、１≦ｙ≧８）またはフッ化メタンガス（ＣｘＨｙＦｚ、１≦ｘ≧３、１≦ｙ≧４、０≦ｚ≧５）を用いて行うことができ、エッチング特性（エッチング比、エッチング速度など）を調節するために、フッ化炭素ガスまたはフッ化メタンガスにＡｒ、Ｈｅ、Ｘｅ、Ｏ２、ＣＯ、ＣＯＳ、Ｎ２、Ｈ２、ＨＢｒ、Ｃｌ２、ＳｉＣｌ４、ＳＦ６、及びＮＦ３からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。ウェットエッチング法を利用する場合には、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液またはフッ酸（ＨＦ）溶液を用いて行うことができる。
【００２２】
次に、ハードマスクパターン３５を除去する。
【００２３】
図１Ｄに示すように、構造物の表面に沿って第２のエッチング停止膜２６を形成した後、第２のエッチング停止膜２６上にモールド膜２７を形成する。モールド膜２７は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができ、第２のエッチング停止膜２６に対してエッチング選択比を有する物質で形成する。モールド膜２７は、セル領域と周辺領域との間の段差を考慮して、流動性絶縁膜で形成することが好ましい。流動性絶縁膜としては、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）、シリコンリーチカーボン膜などを用いることができる。
【００２４】
次いで、第２のビットライン２５上の第２のエッチング停止膜２６が露出するまで平坦化工程を行う。このとき、平坦化工程を化学的機械的研磨法を利用して行うことができる。
【００２５】
続いて、セル領域のモールド膜２７及び第２のエッチング停止膜２６を選択的にエッチングしてストレージノードコンタクトプラグ１２を露出させるストレージノードホール２８を形成する。ストレージノードホール２８を形成するためのエッチング工程は、ストレージノードホール２８の側壁が垂直なプロファイルを有するように、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８のようなフッ化炭素ガス（ＣｘＦｙ、ｘは３〜５、ｙは５〜８）をメインエッチングガスとして用い、ＣＨ２Ｆ２、ＣＨ３ＦなどのＣＨｘＦｙガス（ｘは１〜５、ｙは１〜８）、ＣＯＳ、Ｏ２、ＳｉＣｌ４及びＣＨ４からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。また、プラズマを安定化させると同時に、エッチング選択比を増加させるために、Ａｒ、Ｘｅ、Ｈｅ等の不活性ガスをさらに添加して行うことができる。
【００２６】
一方、ストレージノードホール２８の高さによってストレージノードの高さが決定されるところ、モールド膜２７に対する平坦化工程を行った後、モールド膜２７上に絶縁膜をさらに形成してストレージノードホール２８の高さを増加させることもできる。
【００２７】
図１Ｅに示すように、ストレージノードホール２８の内部にストレージノード２９を形成する。ストレージノード２９は、図面に示されているように、シリンダー型で形成するか、またはピラー型で形成することができる。
【００２８】
次に、ウェットディップアウト（ｗｅｔ ｄｉｐ ｏｕｔ）工程を行ってモールド膜２７を除去する。ウェットディップアウトは、ＢＯＥ溶液またはフッ酸溶液を用いて行うことができる。ウェットディップアウトを行う過程で第２のエッチング停止膜２６によって下部構造物が損傷することを防止することができる。
【００２９】
図１Ｆに示すように、ストレージノード２９の表面に誘電膜（図示せず）を形成した後、ストレージノード２９を覆うプレート電極３０を形成する。これにより、セル領域にキャパシタが形成される。
【００３０】
次に、プレート電極３０が形成された基板１１の前面に第３の層間絶縁膜３１を形成する。第３の層間絶縁膜３１は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００３１】
次いで、周辺領域の第３の層間絶縁膜３１及び第２のエッチング停止膜２６を選択的にエッチングして第２のビットライン２５を露出させる第３のコンタクトホール３２を形成した後、第３のコンタクトホール３２に導電物質を埋め込んで金属コンタクト３３を形成する。
【００３２】
続いて、第３の層間絶縁膜３１上に金属コンタクト３３と接する金属配線３４を形成する。
【００３３】
上述した本発明の第１の実施形態に係る半導体装置の製造方法は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットライン２０、２５で形成することにより、金属コンタクト３３のための第３のコンタクトホール３２の高さを減少させてコンタクトナットオープンが生じたり、金属コンタクト３３の抵抗が増加することを防止することができる。また、第３のコンタクトホール３２の形成工程に対する工程難易度を減少させ、工程マージンを増加させることができる。参考までに、従来にはストレージノード２９の高さの分だけの層間絶縁膜を一度にエッチングして金属コンタクト３３のためのコンタクトホールを形成するため、コンタクトナットオープンが生じたり、金属コンタクトの抵抗が増加するという問題が生じ、コンタクトホールが高縦横比を有するため、工程難易度が高く、工程マージンを確保するのが難しかった。
【００３４】
また、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても、周辺領域のビットラインを容易に実現することができる。
【００３５】
図２Ａ〜図２Ｄは、本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【００３６】
図２Ａに示すように、本発明の第１の実施形態の図１Ａ〜図１Ｄに示されたものと同様な方法によってセル領域と周辺領域を有し、所定の構造物（例えば、素子分離膜、埋め込みゲートなど）が形成された基板６１のセル領域にストレージノードコンタクトプラグ６２、第１のモールド膜７７、及び第１のストレージノードホール７８を形成し、周辺領域に周辺ゲート６６、第１のビットライン７０、第２のビットライン７５を形成する。
【００３７】
ここで、図示していない図面符号「６３」は周辺ゲート絶縁膜、「６４」は周辺ゲート電極、「６５」は周辺ゲートハードマスク膜、「６７」は第１の層間絶縁膜、「６８」は第１のコンタクトホール、「６９」は第１のビットラインコンタクトプラグ、「７１」は第１のエッチング停止膜、「７２」は第２の層間絶縁膜、「７３」は第２のコンタクトホール、「７４」は第２のビットラインコンタクトプラグ、「７６」は第２のエッチング停止膜を示す。
【００３８】
図２Ｂに示すように、第１のストレージノードホール７８の内部に第１のストレージノード７９を形成する。このとき、第１のストレージノード７９はピラー型で形成する。
【００３９】
次に、第１のモールド膜７７上に第２のモールド膜８０を形成する。第２のモールド膜８０は、第１のモールド膜７７と同じ物質で形成することができる。
【００４０】
次いで、セル領域の第２のモールド膜８０を選択的にエッチングして第１のストレージノード７９を露出させる第２のストレージノードホール８１を形成した後、第２のストレージノードホール８１の内部に第２のストレージノード８２を形成する。このとき、第２のストレージノード８２は、ピラー型で形成するか、またはシリンダー型で形成することができる。
【００４１】
第２のストレージノードホール８１を形成するためのエッチング工程は、第２のストレージノードホール８１の側壁が垂直なプロファイルを有するように、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８のようなフッ化炭素ガス（ＣｘＦｙ、ｘは３〜５、ｙは５〜８）をメインエッチングガスとして用い、ＣＨ２Ｆ２、ＣＨ３ＦなどのＣＨｘＦｙガス（ｘは１〜５、ｙは１〜８）、ＣＯＳ、Ｏ２、ＳｉＣｌ４及びＣＨ４からなる群より選ばれたいずれか１つまたは２つ以上を添加して行うことができる。また、プラズマを安定化させると同時に、エッチング選択比を増加させるために、Ａｒ、Ｘｅ、Ｈｅなどの不活性ガスをさらに添加して行うことができる。
【００４２】
図２Ｃに示すように、ウェットディップアウト（ｗｅｔ ｄｉｐ ｏｕｔ）工程を行って第１のモールド膜及び第２のモールド膜７７、８０を同時に除去する。ウェットディップアウトは、ＢＯＥ溶液またはフッ酸溶液を用いて行うことができる。ウェットディップアウトを行う過程において第２のエッチング停止膜７６によって下部構造物が損傷することを防止することができる。
【００４３】
図２Ｄに示すように、第１のストレージノード及び第２のストレージノード７９、８２の表面に誘電膜（図示せず）を形成した後、第１のストレージノード及び第２のストレージノード７９、８２を覆うプレート電極８４を形成する。これにより、セル領域に本発明の第１の実施形態よりさらに大きい静電容量を有するキャパシタが形成される。
【００４４】
次に、プレート電極８４が形成された基板６１の前面に第３の層間絶縁膜８５を形成する。第３の層間絶縁膜８５は、酸化膜、窒化膜、及び酸化窒化膜からなる群より選ばれたいずれかで形成することができる。
【００４５】
次いで、周辺領域の第３の層間絶縁膜８５及び第２のエッチング停止膜７６を選択的にエッチングして第２のビットライン７５を露出させる第３のコンタクトホール８６を形成した後、第３のコンタクトホール８６に導電物質を埋め込んで金属コンタクト８７を形成する。
【００４６】
続いて、第３の層間絶縁膜８５上に金属コンタクト８７と接する金属配線８８を形成する。
【００４７】
上述した本発明の第２の実施形態に係る半導体装置の製造方法は、周辺領域のビットラインが複層構造を有するように、第１のビットライン及び第２のビットライン７０、７５で形成することにより、金属コンタクト８７のための第３のコンタクトホール８６の高さを減少させることができる。また、制限された面積内で半導体装置が求める静電容量を確保するために、ストレージノードを第１のストレージノード及び第２のストレージノード７９、８２で形成して、高さを増加させても第１の層間絶縁膜及び第２の層間絶縁膜６７、７２の高さを調節する方法によって金属コンタクト８７のための第３のコンタクトホール８６の高さを減少させることができる。これにより、第３のコンタクトホール８６の形成工程時、コンタクトナットオープンが生じたり、金属コンタクト８７の抵抗が増加することを防止することができる。さらに、第３のコンタクトホール６８の形成工程に対する工程難易度を減少させ、工程マージンを増加させることができる。
【００４８】
また、周辺領域のビットラインが複層構造を有するので、半導体装置の集積度が増加するにつれてビットラインが形成される空間が減少しても周辺領域のビットラインを容易に実現することができる。
【００４９】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記の実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００５０】
１１ 基板
１２ ストレージノードコンタクトプラグ
１３ 周辺ゲート絶縁膜
１４ 周辺ゲート電極
１５ 周辺ゲートハードマスク膜
１６ 周辺ゲート
１７ 第１の層間絶縁膜
１８ 第１のコンタクトホール
１９ 第１のビットラインコンタクトプラグ
２０ 第１のビットライン
２１ 第１のエッチング停止膜
２２ 第２の層間絶縁膜
２３ 第２のコンタクトホール
２４ 第２のビットラインコンタクトプラグ
２５ 第２のビットライン
２６ 第２のエッチング停止膜
２７ モールド膜
２８ ストレージノードホール
２９ ストレージノード
３０ プレート電極
３１ 第３の層間絶縁膜
３２ 第３のコンタクトホール
３３ 金属コンタクト
３４ ビットライン
【特許請求の範囲】
【請求項１】
基板のセル領域にストレージノードコンタクトプラグを形成するステップと、
前記基板上に第１の層間絶縁膜を形成するステップと、
前記周辺領域の第１の層間絶縁膜上に第１のビットラインを形成するステップと、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、
前記周辺領域の第２の層間絶縁膜上に前記第１のビットラインと電気的に接続された第２のビットラインを形成するステップと、
前記第２の層間絶縁膜をエッチングして前記セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、
前記セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、
前記キャパシタが形成された基板の前面に第３の層間絶縁膜を形成するステップと、
前記周辺領域の第３の層間絶縁膜を貫通して前記第２のビットラインに接する金属コンタクトを形成するステップと、
前記第３の層間絶縁膜上に前記金属コンタクトと接する金属配線を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属コンタクトを形成するステップが、
前記周辺領域の第３の層間絶縁膜を選択的にエッチングして第２のビットラインを露出するコンタクトホールを形成するステップと、
前記コンタクトホールに導電物質を埋め込んで金属コンタクトを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のビットラインを形成するステップが、
前記第２の層間絶縁膜を貫通して前記第１のビットラインと接するビットラインコンタクトプラグを形成するステップと、
前記第２の層間絶縁膜上に前記ビットラインコンタクトと接する第２のビットラインを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ストレージノードコンタクトホールの上面を露出させるステップが、
ドライエッチング法またはウェットエッチング法を単独で用いて行われるか、またはドライエッチング法とウェットエッチング法とを混用して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタを形成するステップが、
前記セル領域にストレージノードコンタクトプラグを備える基板の前面にエッチング停止膜を形成するステップと、
前記エッチング停止膜上にモールド膜を形成するステップと、
前記エッチング停止膜が露出するまで平坦化工程を行うステップと、
前記モールド膜及び前記エッチング停止膜を選択的にエッチングして前記ストレージノードコンタクトプラグを露出するストレージノードホールを形成するステップと、
前記ストレージノードホールの内部にストレージノードを形成するステップと、
前記モールド膜を除去するステップと、
前記ストレージノードの表面に沿って誘電膜を形成するステップと、
前記ストレージノードを覆うプレート電極を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
ストレージノードホールを形成するステップで使用される選択的エッチングが、フッ化炭素ガスを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記選択的エッチングが、フッ化炭素ガスの他に、フッ化メタンガスにＡｒ、Ｈｅ、Ｘｅ、Ｏ２、ＣＯ、ＣＯＳ、Ｎ２、Ｈ２、ＨＢｒ、Ｃｌ２、ＳｉＣｌ４、ＳＦ６、及びＮＦ３からなる群より選ばれたいずれか１つまたは２つ以上を添加して行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記選択的エッチングが、不活性気体をさらに用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ストレージノードが、シリンダー型またはピラー型で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記モールド膜が、流動性絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタを形成するステップが、
前記セル領域にストレージノードコンタクトプラグを備える基板の前面にエッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１のモールド膜を形成するステップと、
前記エッチング停止膜の一部が露出するまで平坦化工程を行うステップと、
前記第１のモールド膜及び前記エッチング停止膜を選択的にエッチングして前記ストレージノードコンタクトプラグの上面を露出する第１のストレージノードホールを形成するステップと、
前記ストレージノードホールの内部に第１のストレージノードを形成するステップと、
前記第１のモールド膜上に第２のモールド膜を形成するステップと、
前記第２のモールド膜を選択的にエッチングして前記第１のストレージノードの上面を露出する第２のストレージノードホールを形成するステップと、
前記第２のストレージノードホールの内部に第２のストレージノードを形成するステップと、
前記第１のモールド膜及び第２のモールド膜を除去するステップと、
前記第１のストレージノード及び第２のストレージノードの表面に沿って誘電膜を形成するステップと、
前記第１のストレージノード及び第２のストレージノードを覆うプレート電極を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第１のストレージノードが、ピラー型で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のストレージノードが、ピラー型またはシリンダー型で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１のモールド膜及び第２のモールド膜が、互いに同じ物質で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第１のモールド膜及び第２のモールド膜が、流動性絶縁膜を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】
第１の層間絶縁膜を形成するステップと第２の層間絶縁膜を形成するステップとの間に、第１のエッチング停止膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１７】
前記第２の層間絶縁膜をエッチングするステップが、
前記周辺領域にマスクを形成するステップと、
前記第２の層間絶縁膜をエッチングするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１８】
前記マスクが、前記周辺領域の第２のビットラインが第２の層間絶縁膜のエッチング過程で損傷することを防止することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
基板の周辺領域上に周辺ゲートを形成するステップと、
第１のビットラインコンタクトを形成するステップと、
をさらに含み、
前記周辺ゲートが、前記第１のビットラインコンタクトを介して第１のビットラインと接続されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
基板のセル領域にストレージノードコンタクトプラグを形成するステップと、
前記基板上に第１の層間絶縁膜を形成するステップと、
前記周辺領域の第１の層間絶縁膜上に第１のビットラインを形成するステップと、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、
前記周辺領域の第２の層間絶縁膜上に前記第１のビットラインと電気的に接続された第２のビットラインを形成するステップと、
前記第２の層間絶縁膜をエッチングして前記セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、
前記セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、
前記キャパシタが形成された基板の前面に第３の層間絶縁膜を形成するステップと、
前記周辺領域の第３の層間絶縁膜を貫通して前記第２のビットラインに接する金属コンタクトを形成するステップと、
前記第３の層間絶縁膜上に前記金属コンタクトと接する金属配線を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属コンタクトを形成するステップが、
前記周辺領域の第３の層間絶縁膜を選択的にエッチングして第２のビットラインを露出するコンタクトホールを形成するステップと、
前記コンタクトホールに導電物質を埋め込んで金属コンタクトを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のビットラインを形成するステップが、
前記第２の層間絶縁膜を貫通して前記第１のビットラインと接するビットラインコンタクトプラグを形成するステップと、
前記第２の層間絶縁膜上に前記ビットラインコンタクトと接する第２のビットラインを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ストレージノードコンタクトホールの上面を露出させるステップが、
ドライエッチング法またはウェットエッチング法を単独で用いて行われるか、またはドライエッチング法とウェットエッチング法とを混用して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタを形成するステップが、
前記セル領域にストレージノードコンタクトプラグを備える基板の前面にエッチング停止膜を形成するステップと、
前記エッチング停止膜上にモールド膜を形成するステップと、
前記エッチング停止膜が露出するまで平坦化工程を行うステップと、
前記モールド膜及び前記エッチング停止膜を選択的にエッチングして前記ストレージノードコンタクトプラグを露出するストレージノードホールを形成するステップと、
前記ストレージノードホールの内部にストレージノードを形成するステップと、
前記モールド膜を除去するステップと、
前記ストレージノードの表面に沿って誘電膜を形成するステップと、
前記ストレージノードを覆うプレート電極を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
ストレージノードホールを形成するステップで使用される選択的エッチングが、フッ化炭素ガスを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記選択的エッチングが、フッ化炭素ガスの他に、フッ化メタンガスにＡｒ、Ｈｅ、Ｘｅ、Ｏ２、ＣＯ、ＣＯＳ、Ｎ２、Ｈ２、ＨＢｒ、Ｃｌ２、ＳｉＣｌ４、ＳＦ６、及びＮＦ３からなる群より選ばれたいずれか１つまたは２つ以上を添加して行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記選択的エッチングが、不活性気体をさらに用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ストレージノードが、シリンダー型またはピラー型で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記モールド膜が、流動性絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１１】
前記キャパシタを形成するステップが、
前記セル領域にストレージノードコンタクトプラグを備える基板の前面にエッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１のモールド膜を形成するステップと、
前記エッチング停止膜の一部が露出するまで平坦化工程を行うステップと、
前記第１のモールド膜及び前記エッチング停止膜を選択的にエッチングして前記ストレージノードコンタクトプラグの上面を露出する第１のストレージノードホールを形成するステップと、
前記ストレージノードホールの内部に第１のストレージノードを形成するステップと、
前記第１のモールド膜上に第２のモールド膜を形成するステップと、
前記第２のモールド膜を選択的にエッチングして前記第１のストレージノードの上面を露出する第２のストレージノードホールを形成するステップと、
前記第２のストレージノードホールの内部に第２のストレージノードを形成するステップと、
前記第１のモールド膜及び第２のモールド膜を除去するステップと、
前記第１のストレージノード及び第２のストレージノードの表面に沿って誘電膜を形成するステップと、
前記第１のストレージノード及び第２のストレージノードを覆うプレート電極を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第１のストレージノードが、ピラー型で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のストレージノードが、ピラー型またはシリンダー型で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１のモールド膜及び第２のモールド膜が、互いに同じ物質で形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第１のモールド膜及び第２のモールド膜が、流動性絶縁膜を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】
第１の層間絶縁膜を形成するステップと第２の層間絶縁膜を形成するステップとの間に、第１のエッチング停止膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１７】
前記第２の層間絶縁膜をエッチングするステップが、
前記周辺領域にマスクを形成するステップと、
前記第２の層間絶縁膜をエッチングするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１８】
前記マスクが、前記周辺領域の第２のビットラインが第２の層間絶縁膜のエッチング過程で損傷することを防止することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
基板の周辺領域上に周辺ゲートを形成するステップと、
第１のビットラインコンタクトを形成するステップと、
をさらに含み、
前記周辺ゲートが、前記第１のビットラインコンタクトを介して第１のビットラインと接続されることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【公開番号】特開２０１２−１３４４５４（Ｐ２０１２−１３４４５４Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１１−２２７０７１（Ｐ２０１１−２２７０７１）
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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