【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】３次元集積回路スタッキング用システム及び方法を提供する。
【解決手段】複数の集積回路を積み上げ、位置合わせするシステムと方法を提供する。本方法は、少なくとも一つの漏斗状ソケットを有する第一集積回路を与えるステップと、第二集積回路を与え、前記第二集積回路上の少なくとも一つの突起を、少なくとも一つの漏斗状ソケットと位置合わせするステップと、第一集積回路と第二集積回路を結合するステップと、からなる。本システムは、少なくとも一つの漏斗状ソケットを有する第一集積回路と、漏斗状ソケットの内部に配置された金属化拡散バリアと、第二集積回路と、からなる。少なくとも一つの漏斗状ソケットは、第二集積回路の一部を収容するよう構成される。 （もっと読む）

【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。
【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 （もっと読む）

【課題】 シリコン貫通ビアを有する半導体デバイスを提供する。
【解決手段】 回路面と前記回路面とは逆の背面を有する半導体基板、前記半導体基板を穿通して延伸するシリコン貫通ビア、及び前記シリコン貫通ビアと前記半導体基板の間に設置され、前記半導体基板の前記背面の表面の少なくとも一部の上に延伸する誘電体層を含む半導体デバイス。 （もっと読む）

【課題】全体的なパッケージサイズを減少すること。
【解決手段】マイクロ部品のサブマウントであって、前記サブマウントは、半導体基板であって、前記マイクロ部品を実装する前記基板の前側に規定されたキャビティ、前記キャビティの底部の薄いシリコン膜部、及び前記キャビティの側壁に隣接する厚いフレーム部を有する半導体基板、及び、基板の背面から延伸し、厚いシリコンフレーム部を少なくとも部分的に通過して、フィードスルー接続部とキャビティの表面上の導電層との間の電気接触がキャビティの側壁を少なくとも部分的に通過して達成される導電性フィードスルー接続部を含むマイクロ部品のサブマウント。 （もっと読む）

【課題】 半導体デバイスのダイ、スタック構造、及びシステムを提供する。
【解決手段】 基板の下方にあり、少なくとも１つの基板領域の周りにあるシールリング構造、及び前記シールリング構造に結合され、前記基板領域内へのイオンの拡散を実質的に防ぐ少なくとも１つの手段を含むダイ。 （もっと読む）

【課題】 スカロップ状側壁を有するシリコン貫通ビアを提供する。
【解決手段】 基板、前記基板を覆う、１つ以上の誘電体層、及び前記基板を穿通して延伸し、スカロップ状の表面の側壁を有し、前記側壁に沿ったスカロップは約０.０１μｍより大きい深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

【課題】得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンＦＥＴの駆動電流を高め、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供する。
【解決手段】集積回路構造の製造方法は、半導体基板２０を準備する工程と、半導体基板２０の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、互いに隣接した第１の絶縁領域と第２の絶縁領域との間に設けられた底部と、半導体基板２０に接触した底面と、を有する水平プレート４２と、水平プレート４２に隣接するように上方に設けられたフィン４０とを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、フィン４０の頂面及び側壁の頂部にゲート誘電体４６を形成する工程と、ゲート誘電体４６の上にゲート電極４８を形成する工程と、を含む。 （もっと読む）

【課題】ゲートストリップを二回のカット工程によって端部を改善する製造方法の提供。
【解決手段】第１アクティブ領域４０と、第２アクティブ領域４２とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第１ゲートストリップ６０と、第１ゲートストリップに実質的に平行する第２ゲートストリップ６２と、第１アクティブ領域と第２アクティブ領域の間に位置して、第１ゲートストリップと第２ゲートストリップに平行していないが、互いに接続する犠牲ストリップ６６とを残すように、ゲート電極層をエッチングするステップと、第１ゲートストリップと第２ゲートストリップの一部を覆い、犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部をエッチングするステップを含む。 （もっと読む）