二回のカット工程によって多結晶シリコンのライン端部短縮の問題を解決する方法
【課題】ゲートストリップを二回のカット工程によって端部を改善する製造方法の提供。
【解決手段】第1アクティブ領域40と、第2アクティブ領域42とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第1ゲートストリップ60と、第1ゲートストリップに実質的に平行する第2ゲートストリップ62と、第1アクティブ領域と第2アクティブ領域の間に位置して、第1ゲートストリップと第2ゲートストリップに平行していないが、互いに接続する犠牲ストリップ66とを残すように、ゲート電極層をエッチングするステップと、第1ゲートストリップと第2ゲートストリップの一部を覆い、犠牲ストリップ及び第1ゲートストリップと第2ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第1ゲートストリップと第2ゲートストリップの一部をエッチングするステップを含む。
【解決手段】第1アクティブ領域40と、第2アクティブ領域42とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第1ゲートストリップ60と、第1ゲートストリップに実質的に平行する第2ゲートストリップ62と、第1アクティブ領域と第2アクティブ領域の間に位置して、第1ゲートストリップと第2ゲートストリップに平行していないが、互いに接続する犠牲ストリップ66とを残すように、ゲート電極層をエッチングするステップと、第1ゲートストリップと第2ゲートストリップの一部を覆い、犠牲ストリップ及び第1ゲートストリップと第2ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第1ゲートストリップと第2ゲートストリップの一部をエッチングするステップを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路構造の製造方法に関するものであり、特にゲートストリップを二回のカット工程によって端部を改善する製造方法に関するものである。
【背景技術】
【0002】
リソグラフィー技術は、集積回路の製造において重要な鍵を握っている技術である。リソグラフィー工程において、まず、ウエハーにフォトレジストを塗布して、パターン化されたマスクをウエハー上に設置して、マスクの開口部から露出されたフォトレジストを露光する。次に、露光されたフォトレジストを現像して、露光された(又は露光されなかった)フォトレジストを除去して、マスクにあるパターンをフォトレジストに写す。
【0003】
フォトレジストを露光する工程において、ウエハー上で二つの素子が近すぎる場合は、光学近接効果が発生してしまう。光学近接効果とは、加工寸法が微細化すると、光の回折及び干渉によって、マスクパターンのラインの幅が隣接パターンの影響によって、マスクパターンを忠実にウエハー上に露光できなくなる現象である。
【0004】
この光学近接効果によって、ゲートの製造工程が影響され、更に端部短縮の問題に至る。図1は、二つのMOS素子を含む従来の集積回路構造を示す図である。ゲート102とアクティブ領域106によって第1MOS素子108が形成され、ゲート104とアクティブ領域107によって第2MOS素子105が形成される。ゲート102と、ゲート104は、アクティブ領域106と、アクティブ領域107を超えて延伸するそれぞれの端部109と、端部111を有する。マイクロローディング効果及び/又は光学近接効果の影響で、端部109及び端部111が予定より長くまたは短かく設定される場合があって、端部109及び端部111が予定より長く設定される場合は、ゲート102とゲート104がショートして、素子を故障させる恐れがあって、逆に、端部109及び端部111が予定より短く設定される(ライン端部短縮と言う)場合、図2に示すように、端部109または端部111がアクティブ領域106または107のように凹んだ場合は、それぞれのMOS素子108及びMOS素子105のチャンネルを効果的に制御して閉鎖することができなくなって、MOS素子108及びMOS素子105のソースとドレーンの間に大量の電流が漏れてしまう問題が発生する。
【0005】
前記問題を解決するために、ゲートの製造工程において、二回のカット工程が用いられる。図3に示すように、まず、互いに近接したアクティブ領域202とアクティブ領域204が形成されて、その上に、全面的にゲート電極層が形成されて、1回目のカット工程によって、アクティブ領域202の上方からアクティブ領域204の上方まで延伸するように、ゲートストリップ206とゲートストリップ208が形成される。次に、アクティブ領域202と、アクティブ領域204とを覆うマスクを製作する。ゲートストリップ206及びゲートストリップ208の一部が直接にアクティブ領域202及びアクティブ領域204の上方に位置する。マスクに開口部210が形成され、開口部210によってゲートストリップ206及びゲートストリップ208の一部が露光される。次に、開口部210によって露光されたゲートストリップ206及びゲートストリップ208を除去する二回目のカット工程が行われる。前記解決方法は、二回目のカット工程が始まる時に、ラインの端部が露出されないので、実質的にライン端部短縮の問題を解決することができるメリットがある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、図3に示す解決方法は、アクティブ領域202の上方に位置する多数のゲートとアクティブ領域204の上方に位置する多数のゲートが同じピッチを有する場合にしか応用できない。ピッチが異なる場合に応用する時は、図4に示すように、前記解決方法は効果を奏しない。図4は、アクティブ領域202の上方のゲートのピッチPとアクティブ領域204の上方のゲートのピッチP’が異なる例を示す。この例において、ゲートストリップ206はアクティブ領域202の上方からアクティブ領域204の上方まで延伸し、ゲートストリップ230とゲートストリップ232は、一列に整列されておらず、一つのゲートストリップになっていない。このため、二回目のカット工程を実施する前に、端部220及び端部222が既に露出されてしまう。二回目のカット工程において、ゲートストリップ206によって形成されるゲートよりも端部220及び端部222の方が多くエッチングされるため、ライン端部が短縮する恐れがある。したがって、他の解決方法が求められている。
【課題を解決するための手段】
【0007】
本発明の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域とを有する基板を提供するステップと、前記基板にゲート電極層を形成するステップと、第1ゲートストリップと、前記第1ゲートストリップに実質的に平行して、前記第1ゲートストリップの第1延伸方向に実質的に平行するが一列に整列されていない第2延伸方向を有する第2ゲートストリップと、前記第1延伸方向及び前記第2延伸方向に平行していない延伸方向を有し、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1ゲートストリップと前記第2ゲートストリップに互いに接続する犠牲ストリップとを含む複数の部分が残るように、前記ゲート電極層をエッチングするステップと、前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップと、前記犠牲ストリップに接続する前記第1ゲートストリップと前記第2ゲートストリップの複数の接続部とを開口部に露出させる遮蔽部を形成するステップと、前記開口部に露出される前記犠牲ストリップと、前記第1ゲートストリップと前記第2ゲートストリップの前記接続部とをエッチングするステップと、を含む集積回路構造の製造方法が提供される。
【0008】
また、本発明の他の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、互いに平行して、一部が前記絶縁領域に延伸する前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1アクティブ領域に位置する第2ゲートストリップと、前記第2アクティブ領域に位置する第3ゲートストリップと、前記第2アクティブ領域に位置する第4ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第1ゲートストリップの延伸方向に直交する延伸方向を有し、前記第1ゲートストリップと前記第3ゲートストリップとを互いに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの直接に前記第1アクティブ領域と前記第2アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、前記開口部に通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法が提供される。
【0009】
また、本発明の他の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域との間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、第1延伸方向を有し、前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1延伸方向と実質的に一列に整列されている第2延伸方向を有し、幅が前記第1ゲートストリップの幅と異なり、前記第2アクティブ領域に位置する第2ゲートストリップと、直接に前記絶縁領域に位置し、前記第1延伸方向に直交する第3延伸方向を有し、前記第1ゲートストリップと前記第2ゲートストリップとを互いに接続して、前記第1ゲートストリップの第1幅及び前記第2ゲートストリップの第2幅より大きい長さを有する犠牲ストリップと、を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、前記第1アクティブ領域、前記第2アクティブ領域、及び前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分をエッチングするステップと、前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法が提供される。
【発明の効果】
【0010】
本発明によれば、他の工程を増やすことなく、一回目のカット工程において発生するゲートストリップのばらつきによるライン端部短縮の問題を解消することができる。
【0011】
下記図面の簡単な説明は、本発明のメリット、実施形態をより分かりやすくするためのものである。
【図面の簡単な説明】
【0012】
【図1】ライン端部が短縮する恐れのある従来の集積回路構造の例を示す図。
【図2】ライン端部が短縮する恐れのある従来の集積回路構造の他の例を示す図。
【図3】二回のカット工程によってライン端部短縮の問題を解決する従来のゲート電極の形成方法を示す図。
【図4】二回のカット工程によってもライン端部短縮の問題が解決できない例を示す図。
【図5A】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の断面図。
【図5B】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図6A】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図6B】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図7】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図8】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図9】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図10】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【発明を実施するための形態】
【0013】
本発明は多様の形態によって実施されることができるが、よりわかり易くするために、図面および以下の説明に挙げられた例は、本発明の好適な実施形態であり、決して本発明を限定するものではない。
【0014】
本発明の好適な実施形態は図5Aないし図8に示しており、本発明の各図及び各実施形態において、同じ部材に同じ符号を標記する。以下は好適な実施形態について説明する。
【0015】
図5Aは、周知の半導体、例えば、シリコンやシリコン−ゲルマニウムからなる基板10を含む最初の構造を示す断面図である。基板10は、アクティブ領域20と、アクティブ領域22(図5Aに図示せず、図5Bを参照)と、アクティブ領域40と、アクティブ領域42を含み、基板10に多数のMOS素子が形成される。アクティブ領域20、22、40、及び42には、n型またはp型の不純物がドーピングされて、多数の井戸領域(図示せず)が形成される。また、アクティブ領域20とアクティブ領域22は、同じ導電型でも、異なる導電型でもよく、アクティブ領域40とアクティブ領域42は、同じ導電型でも、異なる導電型でもよい。アクティブ領域の縁は絶縁領域24によって定義される。前記絶縁領域24はシャロートレンチアイソレーションであってもよい。また、アクティブ領域20とアクティブ領域22が近接するように設置され、アクティブ領域40とアクティブ領域42が近接するように設置される。
【0016】
次に、基板10、アクティブ領域20、22、40、及び42の上にゲート誘電層26を形成する。ゲート誘電層26の製造において、熱酸化法や堆積法が用いられるので、ゲート誘電層26に酸化ケイ素を含むことができ、また、酸化ケイ素の代わりに、窒素−酸素化合物、窒素化合物、高誘電係数の材料及び/又は他の材料を含んでもよい。次に、ゲート誘電層26の上にゲート電極層28を形成する。ゲート電極層28の材料は多結晶シリコンであってもよく、または、例えば、チタン、タングステン、コバルト、アルミニウム、ニッケル及び/又はこれらの結合を含む金属や金属化合物であってもよい。
【0017】
図5Bは図5Aに示す構造の平面図であり、図5Aは図5Bに描かれた断面線5A−5Aで示す断面図である。アクティブ領域20とアクティブ領域22の断面図が図示していないが、図5Aに類似している。ゲート電極層28によってアクティブ領域20、22、40、及び42が形成される半導体チップを完全に覆うことができる。
【0018】
図6Aに示すように、ゲート電極層28及びゲート誘電層26をパターン化して、ゲートストリップ50、52、60、62、及び63を形成する。パターン化の工程は、全工程において、一回目のカット工程と呼ぶ。より分かり易くするために、一回目のカット工程に用いられるフォトレジストを図示していない。ゲートストリップ50及びゲートストリップ52は、実質的に互いに平行しており、アクティブ領域20の上からアクティブ領域22まで延伸する。ゲートストリップ50の幅W1とゲートストリップ52の幅W2は同じでも異なってもよい。また、ダミーゲートストリップ54をゲートストリップ50及びゲートストリップ52に近接するように形成してもよい。
【0019】
また、ゲートストリップ60、62、及び63が実質的に互いに平行するようにアクティブ領域40及びアクティブ領域42の上方に形成される。ゲートストリップ60は、アクティブ領域40の上方からアクティブ領域42の上方まで延伸する。ゲートストリップ62とゲートストリップ63は、実質的に互いに平行しているが、一列に整列されていない。ゲートストリップ60とゲートストリップ62の間に第1ピッチP1を有し、ゲートストリップ60とゲートストリップ63の間に第1ピッチP1と異なる第2ピッチP2を有する。ゲートストリップ60、62、及び63の幅W3、W4、及びW5は互いに同じでも異なってもよい。また、ダミーゲートストリップ64をゲートストリップ60、62及び63に近接するように形成してもよい。
【0020】
ピッチP1とピッチP2が異なるので、ゲートストリップ62とゲートストリップ63は、明らかに、一つのゲートストリップとなるよう、隙間なく接合することができない。このため、犠牲ストリップ66を形成して、これによって、ゲートストリップ62とゲートストリップ63が接続される。図6Aに示すように、犠牲ストリップ66は、実質的にゲートストリップ62及びゲートストリップ63の延伸方向に直交する延伸方向を有することが好ましい。本明細書において、延伸方向とは、ゲートストリップの長方向をいう。また、犠牲ストリップ66は、延伸方向において、ゲートストリップ62及びゲートストリップ63を超えて、幅W4及び幅W5より長い長さを有する。また、犠牲ストリップ66は、ゲートストリップ60までに接続するための長さを有し、ゲートストリップ60を超える長さを有してもよい。また、図6Bに示すように、犠牲ストリップ66は、ゲートストリップ62からゲートストリップ63までの間に位置する。また、犠牲ストリップ66の幅W6は実質的に幅W3、幅W4、及び幅W5と同じことが好ましいが、本実施例において、幅W3、幅W4、及び幅W5は互いに異なって、幅W6は、幅W3、幅W4、及び幅W5の中間値であってもよく、他の数値を用いてもよい。犠牲ストリップが、アクティブ領域20とアクティブ領域22の間に残らずに、ゲートストリップ50及びゲートストリップ52を接続してもよく、また、このような犠牲ストリップを形成してもよい。
【0021】
図7に示すように、例えば、フォトレジストを用いて、アクティブ領域20、22、40、及び42と、ゲートストリップ50、52、60、62、及び63の一部とを覆う遮蔽部70を形成する。遮蔽部70は、アクティブ領域20とアクティブ領域22の間のゲートストリップ50と、ゲートストリップ52、及びアクティブ領域40とアクティブ領域42の間のゲートストリップ60と、ゲートストリップ62と、ゲートストリップ63を露出させるための開口部72と開口部74が形成される。開口部72と開口部74によって、ダミーゲートストリップ54とダミーゲートストリップ64の一部を露出してもよい。また、全ての犠牲ストリップ66を開口部74によって露出させることが好ましい。また、犠牲ストリップ66は、ゲートストリップ60、62、及び63に接続する一部を露出させて、露出していない部分を有してもよい。これによって、下記のように、犠牲ストリップ66の露出していない部分は二回目のカット工程が行われた後にダミーパターンになる。
【0022】
次に、図8に示すように、ゲートストリップ50、52、60、62、63、及び犠牲ストリップ66の露出された部分をエッチングしてから、遮蔽部70を除去する。これによってできた構造を図8に示す。前記構造において、ゲートストリップ50、52、60、62、及び63の残る部分と、それらの下方にあるアクティブ領域20、22、40、及び42が、それぞれMOS素子を形成する。犠牲ストリップ66を形成することによって、二回目のカット工程において、ゲートストリップ62及びゲートストリップ63(例えば、ゲートストリップ62及びゲートストリップ63の端部)がエッチングされすぎることが防止され、実質的に端部76及び端部78のライン端部短縮の問題が解決される。
【0023】
図9と図10は、本発明を応用するの他の実施形態を示す図である。図9に示すように、ゲートストリップ360とゲートストリップ362のピッチP3は、実質的にゲートストリップ364とゲートストリップ366のピッチP4と同じであるが、ゲートストリップ360の幅W7とゲートストリップ364の幅W8は異なる。ゲートストリップ362の幅W7’とゲートストリップ366の幅W8’は、同じでも異なってもよい。本実施形態において、犠牲ストリップ66によってゲートストリップ360とゲートストリップ364を接続してもよく、また、特にゲートストリップ362とゲートストリップ366の幅が異なる場合は、犠牲ストリップ66によってゲートストリップ362とゲートストリップ366を接続してもよい。また、幅W7(幅W7’)と幅W8(幅W8’)が実質的に異なる場合は、犠牲ストリップ66が形成されないと、ゲートストリップ360(またはゲートストリップ362)端部が大幅に露出されてしまうので、このような場合、犠牲ストリップ66を形成することが好ましい。
【0024】
図10は、他の実施例を示す図である。図10において、ゲートストリップ460とゲートストリップ462のピッチP5は、実質的にゲートストリップ464とゲートストリップ466のピッチP6と同じであって、ゲートストリップ460とゲートストリップ462の幅W9は、実質的にゲートストリップ464とゲートストリップ466の幅W10と同じである。しかし、ゲートストリップ460とゲートストリップ464は、実質的に一列に整列されておらず、ゲートストリップ462とゲートストリップ466も、実質的に一列に整列されていない。この場合、犠牲ストリップ66を増設して、ゲートストリップ460とゲートストリップ464及び/又はゲートストリップ462とゲートストリップ466を互いに接続する。図10に示すように、自由度の高いMOS素子の配置方式が提供されるので、これらのMOS素子のゲートが一列に整列されていなくても、ライン端部短縮の問題が回避できる。
【0025】
図9と図10に示す各実施形態において、犠牲ストリップ66は全てのゲートストリップを接続している連続的な犠牲ストリップであるが、連続しない犠牲ストリップ66を形成してもよい。例えば、図7において、一回目のカット工程によって点線枠500に囲まれた犠牲ストリップ66の一部を除去してよく、これによって、一部の犠牲ストリップ66が点線枠500の左右に残され、互いに接続する部分が点線枠500中に残らずに除去される。
【0026】
本発明の好ましい実施形態により、ライン端部短縮の問題が起こることなく自由度の高い集積回路の配置方法が提供されるので、ゲートがアクティブ領域外部に延伸する部分に対し、余白を増設する必要なく、チップの面積をコンパクトにすることができる。また、図8に示すように、改めて多数の接触部84を、二回目のカット工程が施される所に隣接するように形成することによって、余白は不要である。また、リソグラフィーマスクを製造する光学近接補正(OPC)ツールや、CADツール、及び/又は論理演算によって本発明の犠牲ストリップを製造することができ、他の工程やリソグラフィー工程を増加する必要はない。
【0027】
本発明では好適な実施形態及びメリットを前述の通り開示したが、特許請求の範囲で規定される本発明の精神と領域を離脱しない範囲内で、多様の変動や置換、修正を加えることができる。また、本明細書において、工程、機械、工作、物質成分、手段、方法及び手順を特定する実施形態が記載されているが、これらは決して特許請求の範囲を限定するものではない。当該分野の技術において通常の知識を有するものであれば、本発明の開示により、既存または後日に開発される、前記実施形態と同じ効果または実質的に同じ結果を奏する工程、機械、工作、物質成分、手段、方法及び手順を簡単に本発明に応用することができる。従って、これらの工程、機械、工作、物質成分、手段、方法及び手順も本発明の特許請求の範囲に含まれるべきである。
【符号の説明】
【0028】
10:基板
20:アクティブ領域
22:アクティブ領域
24:絶縁領域
26:ゲート誘電層
28:ゲート電極層
40:アクティブ領域
42:アクティブ領域
50:ゲートストリップ
52:ゲートストリップ
54:ゲートストリップ
60:ゲートストリップ
62:ゲートストリップ
63:ゲートストリップ
64:ゲートストリップ
66:犠牲ストリップ
70:遮蔽部
72:開口部
74:開口部
76:端部
78:端部
84:接触部
102:ゲート
104:ゲート
105:MOS素子
106:アクティブ領域
107:アクティブ領域
108:MOS素子
109:端部
111:端部
202:アクティブ領域
204:アクティブ領域
206:ゲートストリップ
208:ゲートストリップ
210:開口部
220:端部
222:端部
230:ゲートストリップ
232:ゲートストリップ
360:ゲートストリップ
362:ゲートストリップ
364:ゲートストリップ
366:ゲートストリップ
460:ゲートストリップ
462:ゲートストリップ
464:ゲートストリップ
466:ゲートストリップ
500:点線枠
P:ピッチ
P’:ピッチ
P1:ピッチ
P2:ピッチ
P3:ピッチ
P4:ピッチ
P5:ピッチ
P6:ピッチ
W1:幅
W2:幅
W3:幅
W4:幅
W5:幅
W6:幅
W7:幅
W7’:幅
W8:幅
W8’:幅
W9:幅
W10:幅
【技術分野】
【0001】
本発明は、集積回路構造の製造方法に関するものであり、特にゲートストリップを二回のカット工程によって端部を改善する製造方法に関するものである。
【背景技術】
【0002】
リソグラフィー技術は、集積回路の製造において重要な鍵を握っている技術である。リソグラフィー工程において、まず、ウエハーにフォトレジストを塗布して、パターン化されたマスクをウエハー上に設置して、マスクの開口部から露出されたフォトレジストを露光する。次に、露光されたフォトレジストを現像して、露光された(又は露光されなかった)フォトレジストを除去して、マスクにあるパターンをフォトレジストに写す。
【0003】
フォトレジストを露光する工程において、ウエハー上で二つの素子が近すぎる場合は、光学近接効果が発生してしまう。光学近接効果とは、加工寸法が微細化すると、光の回折及び干渉によって、マスクパターンのラインの幅が隣接パターンの影響によって、マスクパターンを忠実にウエハー上に露光できなくなる現象である。
【0004】
この光学近接効果によって、ゲートの製造工程が影響され、更に端部短縮の問題に至る。図1は、二つのMOS素子を含む従来の集積回路構造を示す図である。ゲート102とアクティブ領域106によって第1MOS素子108が形成され、ゲート104とアクティブ領域107によって第2MOS素子105が形成される。ゲート102と、ゲート104は、アクティブ領域106と、アクティブ領域107を超えて延伸するそれぞれの端部109と、端部111を有する。マイクロローディング効果及び/又は光学近接効果の影響で、端部109及び端部111が予定より長くまたは短かく設定される場合があって、端部109及び端部111が予定より長く設定される場合は、ゲート102とゲート104がショートして、素子を故障させる恐れがあって、逆に、端部109及び端部111が予定より短く設定される(ライン端部短縮と言う)場合、図2に示すように、端部109または端部111がアクティブ領域106または107のように凹んだ場合は、それぞれのMOS素子108及びMOS素子105のチャンネルを効果的に制御して閉鎖することができなくなって、MOS素子108及びMOS素子105のソースとドレーンの間に大量の電流が漏れてしまう問題が発生する。
【0005】
前記問題を解決するために、ゲートの製造工程において、二回のカット工程が用いられる。図3に示すように、まず、互いに近接したアクティブ領域202とアクティブ領域204が形成されて、その上に、全面的にゲート電極層が形成されて、1回目のカット工程によって、アクティブ領域202の上方からアクティブ領域204の上方まで延伸するように、ゲートストリップ206とゲートストリップ208が形成される。次に、アクティブ領域202と、アクティブ領域204とを覆うマスクを製作する。ゲートストリップ206及びゲートストリップ208の一部が直接にアクティブ領域202及びアクティブ領域204の上方に位置する。マスクに開口部210が形成され、開口部210によってゲートストリップ206及びゲートストリップ208の一部が露光される。次に、開口部210によって露光されたゲートストリップ206及びゲートストリップ208を除去する二回目のカット工程が行われる。前記解決方法は、二回目のカット工程が始まる時に、ラインの端部が露出されないので、実質的にライン端部短縮の問題を解決することができるメリットがある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、図3に示す解決方法は、アクティブ領域202の上方に位置する多数のゲートとアクティブ領域204の上方に位置する多数のゲートが同じピッチを有する場合にしか応用できない。ピッチが異なる場合に応用する時は、図4に示すように、前記解決方法は効果を奏しない。図4は、アクティブ領域202の上方のゲートのピッチPとアクティブ領域204の上方のゲートのピッチP’が異なる例を示す。この例において、ゲートストリップ206はアクティブ領域202の上方からアクティブ領域204の上方まで延伸し、ゲートストリップ230とゲートストリップ232は、一列に整列されておらず、一つのゲートストリップになっていない。このため、二回目のカット工程を実施する前に、端部220及び端部222が既に露出されてしまう。二回目のカット工程において、ゲートストリップ206によって形成されるゲートよりも端部220及び端部222の方が多くエッチングされるため、ライン端部が短縮する恐れがある。したがって、他の解決方法が求められている。
【課題を解決するための手段】
【0007】
本発明の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域とを有する基板を提供するステップと、前記基板にゲート電極層を形成するステップと、第1ゲートストリップと、前記第1ゲートストリップに実質的に平行して、前記第1ゲートストリップの第1延伸方向に実質的に平行するが一列に整列されていない第2延伸方向を有する第2ゲートストリップと、前記第1延伸方向及び前記第2延伸方向に平行していない延伸方向を有し、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1ゲートストリップと前記第2ゲートストリップに互いに接続する犠牲ストリップとを含む複数の部分が残るように、前記ゲート電極層をエッチングするステップと、前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップと、前記犠牲ストリップに接続する前記第1ゲートストリップと前記第2ゲートストリップの複数の接続部とを開口部に露出させる遮蔽部を形成するステップと、前記開口部に露出される前記犠牲ストリップと、前記第1ゲートストリップと前記第2ゲートストリップの前記接続部とをエッチングするステップと、を含む集積回路構造の製造方法が提供される。
【0008】
また、本発明の他の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、互いに平行して、一部が前記絶縁領域に延伸する前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1アクティブ領域に位置する第2ゲートストリップと、前記第2アクティブ領域に位置する第3ゲートストリップと、前記第2アクティブ領域に位置する第4ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第1ゲートストリップの延伸方向に直交する延伸方向を有し、前記第1ゲートストリップと前記第3ゲートストリップとを互いに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの直接に前記第1アクティブ領域と前記第2アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、前記開口部に通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法が提供される。
【0009】
また、本発明の他の実施形態によれば、集積回路構造の製造方法であって、少なくとも第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域との間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、前記基板にゲート誘電層を形成するステップと、前記ゲート誘電層にゲート電極層を形成するステップと、第1延伸方向を有し、前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1延伸方向と実質的に一列に整列されている第2延伸方向を有し、幅が前記第1ゲートストリップの幅と異なり、前記第2アクティブ領域に位置する第2ゲートストリップと、直接に前記絶縁領域に位置し、前記第1延伸方向に直交する第3延伸方向を有し、前記第1ゲートストリップと前記第2ゲートストリップとを互いに接続して、前記第1ゲートストリップの第1幅及び前記第2ゲートストリップの第2幅より大きい長さを有する犠牲ストリップと、を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、前記第1アクティブ領域、前記第2アクティブ領域、及び前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分をエッチングするステップと、前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法が提供される。
【発明の効果】
【0010】
本発明によれば、他の工程を増やすことなく、一回目のカット工程において発生するゲートストリップのばらつきによるライン端部短縮の問題を解消することができる。
【0011】
下記図面の簡単な説明は、本発明のメリット、実施形態をより分かりやすくするためのものである。
【図面の簡単な説明】
【0012】
【図1】ライン端部が短縮する恐れのある従来の集積回路構造の例を示す図。
【図2】ライン端部が短縮する恐れのある従来の集積回路構造の他の例を示す図。
【図3】二回のカット工程によってライン端部短縮の問題を解決する従来のゲート電極の形成方法を示す図。
【図4】二回のカット工程によってもライン端部短縮の問題が解決できない例を示す図。
【図5A】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の断面図。
【図5B】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図6A】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図6B】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図7】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図8】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図9】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【図10】犠牲ゲート電極を形成してゲートストリップを互いに接続する本発明の実施形態の平面図。
【発明を実施するための形態】
【0013】
本発明は多様の形態によって実施されることができるが、よりわかり易くするために、図面および以下の説明に挙げられた例は、本発明の好適な実施形態であり、決して本発明を限定するものではない。
【0014】
本発明の好適な実施形態は図5Aないし図8に示しており、本発明の各図及び各実施形態において、同じ部材に同じ符号を標記する。以下は好適な実施形態について説明する。
【0015】
図5Aは、周知の半導体、例えば、シリコンやシリコン−ゲルマニウムからなる基板10を含む最初の構造を示す断面図である。基板10は、アクティブ領域20と、アクティブ領域22(図5Aに図示せず、図5Bを参照)と、アクティブ領域40と、アクティブ領域42を含み、基板10に多数のMOS素子が形成される。アクティブ領域20、22、40、及び42には、n型またはp型の不純物がドーピングされて、多数の井戸領域(図示せず)が形成される。また、アクティブ領域20とアクティブ領域22は、同じ導電型でも、異なる導電型でもよく、アクティブ領域40とアクティブ領域42は、同じ導電型でも、異なる導電型でもよい。アクティブ領域の縁は絶縁領域24によって定義される。前記絶縁領域24はシャロートレンチアイソレーションであってもよい。また、アクティブ領域20とアクティブ領域22が近接するように設置され、アクティブ領域40とアクティブ領域42が近接するように設置される。
【0016】
次に、基板10、アクティブ領域20、22、40、及び42の上にゲート誘電層26を形成する。ゲート誘電層26の製造において、熱酸化法や堆積法が用いられるので、ゲート誘電層26に酸化ケイ素を含むことができ、また、酸化ケイ素の代わりに、窒素−酸素化合物、窒素化合物、高誘電係数の材料及び/又は他の材料を含んでもよい。次に、ゲート誘電層26の上にゲート電極層28を形成する。ゲート電極層28の材料は多結晶シリコンであってもよく、または、例えば、チタン、タングステン、コバルト、アルミニウム、ニッケル及び/又はこれらの結合を含む金属や金属化合物であってもよい。
【0017】
図5Bは図5Aに示す構造の平面図であり、図5Aは図5Bに描かれた断面線5A−5Aで示す断面図である。アクティブ領域20とアクティブ領域22の断面図が図示していないが、図5Aに類似している。ゲート電極層28によってアクティブ領域20、22、40、及び42が形成される半導体チップを完全に覆うことができる。
【0018】
図6Aに示すように、ゲート電極層28及びゲート誘電層26をパターン化して、ゲートストリップ50、52、60、62、及び63を形成する。パターン化の工程は、全工程において、一回目のカット工程と呼ぶ。より分かり易くするために、一回目のカット工程に用いられるフォトレジストを図示していない。ゲートストリップ50及びゲートストリップ52は、実質的に互いに平行しており、アクティブ領域20の上からアクティブ領域22まで延伸する。ゲートストリップ50の幅W1とゲートストリップ52の幅W2は同じでも異なってもよい。また、ダミーゲートストリップ54をゲートストリップ50及びゲートストリップ52に近接するように形成してもよい。
【0019】
また、ゲートストリップ60、62、及び63が実質的に互いに平行するようにアクティブ領域40及びアクティブ領域42の上方に形成される。ゲートストリップ60は、アクティブ領域40の上方からアクティブ領域42の上方まで延伸する。ゲートストリップ62とゲートストリップ63は、実質的に互いに平行しているが、一列に整列されていない。ゲートストリップ60とゲートストリップ62の間に第1ピッチP1を有し、ゲートストリップ60とゲートストリップ63の間に第1ピッチP1と異なる第2ピッチP2を有する。ゲートストリップ60、62、及び63の幅W3、W4、及びW5は互いに同じでも異なってもよい。また、ダミーゲートストリップ64をゲートストリップ60、62及び63に近接するように形成してもよい。
【0020】
ピッチP1とピッチP2が異なるので、ゲートストリップ62とゲートストリップ63は、明らかに、一つのゲートストリップとなるよう、隙間なく接合することができない。このため、犠牲ストリップ66を形成して、これによって、ゲートストリップ62とゲートストリップ63が接続される。図6Aに示すように、犠牲ストリップ66は、実質的にゲートストリップ62及びゲートストリップ63の延伸方向に直交する延伸方向を有することが好ましい。本明細書において、延伸方向とは、ゲートストリップの長方向をいう。また、犠牲ストリップ66は、延伸方向において、ゲートストリップ62及びゲートストリップ63を超えて、幅W4及び幅W5より長い長さを有する。また、犠牲ストリップ66は、ゲートストリップ60までに接続するための長さを有し、ゲートストリップ60を超える長さを有してもよい。また、図6Bに示すように、犠牲ストリップ66は、ゲートストリップ62からゲートストリップ63までの間に位置する。また、犠牲ストリップ66の幅W6は実質的に幅W3、幅W4、及び幅W5と同じことが好ましいが、本実施例において、幅W3、幅W4、及び幅W5は互いに異なって、幅W6は、幅W3、幅W4、及び幅W5の中間値であってもよく、他の数値を用いてもよい。犠牲ストリップが、アクティブ領域20とアクティブ領域22の間に残らずに、ゲートストリップ50及びゲートストリップ52を接続してもよく、また、このような犠牲ストリップを形成してもよい。
【0021】
図7に示すように、例えば、フォトレジストを用いて、アクティブ領域20、22、40、及び42と、ゲートストリップ50、52、60、62、及び63の一部とを覆う遮蔽部70を形成する。遮蔽部70は、アクティブ領域20とアクティブ領域22の間のゲートストリップ50と、ゲートストリップ52、及びアクティブ領域40とアクティブ領域42の間のゲートストリップ60と、ゲートストリップ62と、ゲートストリップ63を露出させるための開口部72と開口部74が形成される。開口部72と開口部74によって、ダミーゲートストリップ54とダミーゲートストリップ64の一部を露出してもよい。また、全ての犠牲ストリップ66を開口部74によって露出させることが好ましい。また、犠牲ストリップ66は、ゲートストリップ60、62、及び63に接続する一部を露出させて、露出していない部分を有してもよい。これによって、下記のように、犠牲ストリップ66の露出していない部分は二回目のカット工程が行われた後にダミーパターンになる。
【0022】
次に、図8に示すように、ゲートストリップ50、52、60、62、63、及び犠牲ストリップ66の露出された部分をエッチングしてから、遮蔽部70を除去する。これによってできた構造を図8に示す。前記構造において、ゲートストリップ50、52、60、62、及び63の残る部分と、それらの下方にあるアクティブ領域20、22、40、及び42が、それぞれMOS素子を形成する。犠牲ストリップ66を形成することによって、二回目のカット工程において、ゲートストリップ62及びゲートストリップ63(例えば、ゲートストリップ62及びゲートストリップ63の端部)がエッチングされすぎることが防止され、実質的に端部76及び端部78のライン端部短縮の問題が解決される。
【0023】
図9と図10は、本発明を応用するの他の実施形態を示す図である。図9に示すように、ゲートストリップ360とゲートストリップ362のピッチP3は、実質的にゲートストリップ364とゲートストリップ366のピッチP4と同じであるが、ゲートストリップ360の幅W7とゲートストリップ364の幅W8は異なる。ゲートストリップ362の幅W7’とゲートストリップ366の幅W8’は、同じでも異なってもよい。本実施形態において、犠牲ストリップ66によってゲートストリップ360とゲートストリップ364を接続してもよく、また、特にゲートストリップ362とゲートストリップ366の幅が異なる場合は、犠牲ストリップ66によってゲートストリップ362とゲートストリップ366を接続してもよい。また、幅W7(幅W7’)と幅W8(幅W8’)が実質的に異なる場合は、犠牲ストリップ66が形成されないと、ゲートストリップ360(またはゲートストリップ362)端部が大幅に露出されてしまうので、このような場合、犠牲ストリップ66を形成することが好ましい。
【0024】
図10は、他の実施例を示す図である。図10において、ゲートストリップ460とゲートストリップ462のピッチP5は、実質的にゲートストリップ464とゲートストリップ466のピッチP6と同じであって、ゲートストリップ460とゲートストリップ462の幅W9は、実質的にゲートストリップ464とゲートストリップ466の幅W10と同じである。しかし、ゲートストリップ460とゲートストリップ464は、実質的に一列に整列されておらず、ゲートストリップ462とゲートストリップ466も、実質的に一列に整列されていない。この場合、犠牲ストリップ66を増設して、ゲートストリップ460とゲートストリップ464及び/又はゲートストリップ462とゲートストリップ466を互いに接続する。図10に示すように、自由度の高いMOS素子の配置方式が提供されるので、これらのMOS素子のゲートが一列に整列されていなくても、ライン端部短縮の問題が回避できる。
【0025】
図9と図10に示す各実施形態において、犠牲ストリップ66は全てのゲートストリップを接続している連続的な犠牲ストリップであるが、連続しない犠牲ストリップ66を形成してもよい。例えば、図7において、一回目のカット工程によって点線枠500に囲まれた犠牲ストリップ66の一部を除去してよく、これによって、一部の犠牲ストリップ66が点線枠500の左右に残され、互いに接続する部分が点線枠500中に残らずに除去される。
【0026】
本発明の好ましい実施形態により、ライン端部短縮の問題が起こることなく自由度の高い集積回路の配置方法が提供されるので、ゲートがアクティブ領域外部に延伸する部分に対し、余白を増設する必要なく、チップの面積をコンパクトにすることができる。また、図8に示すように、改めて多数の接触部84を、二回目のカット工程が施される所に隣接するように形成することによって、余白は不要である。また、リソグラフィーマスクを製造する光学近接補正(OPC)ツールや、CADツール、及び/又は論理演算によって本発明の犠牲ストリップを製造することができ、他の工程やリソグラフィー工程を増加する必要はない。
【0027】
本発明では好適な実施形態及びメリットを前述の通り開示したが、特許請求の範囲で規定される本発明の精神と領域を離脱しない範囲内で、多様の変動や置換、修正を加えることができる。また、本明細書において、工程、機械、工作、物質成分、手段、方法及び手順を特定する実施形態が記載されているが、これらは決して特許請求の範囲を限定するものではない。当該分野の技術において通常の知識を有するものであれば、本発明の開示により、既存または後日に開発される、前記実施形態と同じ効果または実質的に同じ結果を奏する工程、機械、工作、物質成分、手段、方法及び手順を簡単に本発明に応用することができる。従って、これらの工程、機械、工作、物質成分、手段、方法及び手順も本発明の特許請求の範囲に含まれるべきである。
【符号の説明】
【0028】
10:基板
20:アクティブ領域
22:アクティブ領域
24:絶縁領域
26:ゲート誘電層
28:ゲート電極層
40:アクティブ領域
42:アクティブ領域
50:ゲートストリップ
52:ゲートストリップ
54:ゲートストリップ
60:ゲートストリップ
62:ゲートストリップ
63:ゲートストリップ
64:ゲートストリップ
66:犠牲ストリップ
70:遮蔽部
72:開口部
74:開口部
76:端部
78:端部
84:接触部
102:ゲート
104:ゲート
105:MOS素子
106:アクティブ領域
107:アクティブ領域
108:MOS素子
109:端部
111:端部
202:アクティブ領域
204:アクティブ領域
206:ゲートストリップ
208:ゲートストリップ
210:開口部
220:端部
222:端部
230:ゲートストリップ
232:ゲートストリップ
360:ゲートストリップ
362:ゲートストリップ
364:ゲートストリップ
366:ゲートストリップ
460:ゲートストリップ
462:ゲートストリップ
464:ゲートストリップ
466:ゲートストリップ
500:点線枠
P:ピッチ
P’:ピッチ
P1:ピッチ
P2:ピッチ
P3:ピッチ
P4:ピッチ
P5:ピッチ
P6:ピッチ
W1:幅
W2:幅
W3:幅
W4:幅
W5:幅
W6:幅
W7:幅
W7’:幅
W8:幅
W8’:幅
W9:幅
W10:幅
【特許請求の範囲】
【請求項1】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域とを有する基板を提供するステップと、
前記基板にゲート電極層を形成するステップと、
第1ゲートストリップと、
前記第1ゲートストリップに実質的に平行して、前記第1ゲートストリップの第1延伸方向に実質的に平行するが一列に整列されていない第2延伸方向を有する第2ゲートストリップと、
前記第1延伸方向及び前記第2延伸方向に平行していない延伸方向を有し、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1ゲートストリップと前記第2ゲートストリップに互いに接続する犠牲ストリップと、
を含む複数の部分が残るように、前記ゲート電極層をエッチングするステップと、
前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップと、前記犠牲ストリップに接続する前記第1ゲートストリップと前記第2ゲートストリップの複数の接続部とを開口部に露出させる遮蔽部を形成するステップと、
前記開口部に露出される前記犠牲ストリップと、前記第1ゲートストリップと前記第2ゲートストリップの前記接続部とをエッチングするステップと、を含む集積回路構造の製造方法。
【請求項2】
前記犠牲ストリップは、前記第1ゲートストリップに接続する第1端部と、前記第2ゲートストリップに接続する第2端部とを有する請求項1に記載の集積回路構造の製造方法。
【請求項3】
前記ゲート電極層をエッチングするステップと前記犠牲ストリップをエッチングするステップとの間に、実質的に前記第1ゲートストリップと前記第2ゲートストリップに平行して、前記犠牲ストリップに接続する第3ゲートストリップを、前記ゲート電極層に残す請求項1に記載の集積回路構造の製造方法。
【請求項4】
前記基板は、更に第3アクティブ領域と、前記第3アクティブ領域に近接する第4アクティブ領域を含み、
前記ゲート電極層をエッチングするステップと前記犠牲ストリップをエッチングするステップとの間に、前記第3アクティブ領域の上方から第4アクティブ領域の上方に延伸する他のゲートストリップとを前記ゲート電極層に残して、前記第3アクティブ領域と第4アクティブ領域の間の領域には、前記他のゲートストリップに接続する犠牲ストリップがなく、前記第3アクティブ領域と第4アクティブ領域との間の前記他のゲートストリップの一部が前記遮蔽部に露出される請求項1に記載の集積回路構造の製造方法。
【請求項5】
前記犠牲ストリップの前記延伸方向は、実質的に前記第1延伸方向と前記第2延伸方向に直交する請求項1に記載の集積回路構造の製造方法。
【請求項6】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、
前記基板にゲート誘電層を形成するステップと、
前記ゲート誘電層にゲート電極層を形成するステップと、
互いに平行して、一部が前記絶縁領域に延伸する前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1アクティブ領域に位置する第2ゲートストリップと、前記第2アクティブ領域に位置する第3ゲートストリップと、前記第2アクティブ領域に位置する第4ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第1ゲートストリップの延伸方向に直交する延伸方向を有し、前記第1ゲートストリップと前記第3ゲートストリップとを互いに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、
前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの直接に前記第1アクティブ領域と前記第2アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、
前記開口部に通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法。
【請求項7】
前記犠牲ストリップをエッチングするステップにおいて、前記開口部に露出された前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの複数の他の部分を直接にエッチングする請求項6に記載の集積回路構造の製造方法。
【請求項8】
前記第1ゲートストリップと前記第3ゲートストリップは、前記第1ゲートストリップと前記第3ゲートストリップの延伸方向において、一列に整列されていない請求項6に記載の集積回路構造の製造方法。
【請求項9】
前記犠牲ストリップをエッチングするステップの前に、前記犠牲ストリップは、更に実質的に一列に整列されていて、直線状のストリップを形成する前記第2ゲートストリップ及び前記第4ゲートストリップに接続する請求項8に記載の集積回路構造の製造方法。
【請求項10】
前記第1ゲートストリップと前記第3ゲートストリップは、実質的に一列に整列されており、異なる幅を有する請求項6に記載の集積回路構造の製造方法。
【請求項11】
前記犠牲ストリップをエッチングするステップの前に、前記犠牲ストリップは、更に実質的に一列に整列されていて、異なる幅を有する前記第2ゲートストリップ及び前記第4ゲートストリップに接続する請求項10に記載の集積回路構造の製造方法。
【請求項12】
前記第1ゲートストリップと前記第3ゲートストリップの間の第1ピッチと、前記第2ゲートストリップと前記第4ゲートストリップの間の第2ピッチは、実質的に同じ距離である請求項6に記載の集積回路構造の製造方法。
【請求項13】
前記第1ゲートストリップと前記第3ゲートストリップの間の第1ピッチと、前記第2ゲートストリップと前記第4ゲートストリップの間の第2ピッチは、実質的に異なる距離である請求項6に記載の集積回路構造の製造方法。
【請求項14】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域との間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、
前記基板にゲート誘電層を形成するステップと、
前記ゲート誘電層にゲート電極層を形成するステップと、
第1延伸方向を有し、前記第1アクティブ領域に位置する第1ゲートストリップと、
前記第1延伸方向と実質的に一列に整列されている第2延伸方向を有し、幅が前記第1ゲートストリップの幅と異なり、前記第2アクティブ領域に位置する第2ゲートストリップと、
直接に前記絶縁領域に位置し、前記第1延伸方向に直交する第3延伸方向を有し、前記第1ゲートストリップと前記第2ゲートストリップとを互いに接続して、前記第1ゲートストリップの第1幅及び前記第2ゲートストリップの第2幅より大きい長さを有する犠牲ストリップと、
を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、
前記第1アクティブ領域、前記第2アクティブ領域、及び前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、
前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分をエッチングするステップと、
前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法。
【請求項15】
前記犠牲ストリップは、前記第1ゲートストリップと前記第2ゲートストリップで、幅が小さい方より小さくない幅を有する請求項14に記載の集積回路構造の製造方法。
【請求項16】
前記犠牲ストリップは、更に一部が直接に前記第1アクティブ領域に位置し、前記第1ゲートストリップと前記第2ゲートストリップに平行する第3ゲートストリップに接続する請求項14に記載の集積回路構造の製造方法。
【請求項1】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域とを有する基板を提供するステップと、
前記基板にゲート電極層を形成するステップと、
第1ゲートストリップと、
前記第1ゲートストリップに実質的に平行して、前記第1ゲートストリップの第1延伸方向に実質的に平行するが一列に整列されていない第2延伸方向を有する第2ゲートストリップと、
前記第1延伸方向及び前記第2延伸方向に平行していない延伸方向を有し、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1ゲートストリップと前記第2ゲートストリップに互いに接続する犠牲ストリップと、
を含む複数の部分が残るように、前記ゲート電極層をエッチングするステップと、
前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップと、前記犠牲ストリップに接続する前記第1ゲートストリップと前記第2ゲートストリップの複数の接続部とを開口部に露出させる遮蔽部を形成するステップと、
前記開口部に露出される前記犠牲ストリップと、前記第1ゲートストリップと前記第2ゲートストリップの前記接続部とをエッチングするステップと、を含む集積回路構造の製造方法。
【請求項2】
前記犠牲ストリップは、前記第1ゲートストリップに接続する第1端部と、前記第2ゲートストリップに接続する第2端部とを有する請求項1に記載の集積回路構造の製造方法。
【請求項3】
前記ゲート電極層をエッチングするステップと前記犠牲ストリップをエッチングするステップとの間に、実質的に前記第1ゲートストリップと前記第2ゲートストリップに平行して、前記犠牲ストリップに接続する第3ゲートストリップを、前記ゲート電極層に残す請求項1に記載の集積回路構造の製造方法。
【請求項4】
前記基板は、更に第3アクティブ領域と、前記第3アクティブ領域に近接する第4アクティブ領域を含み、
前記ゲート電極層をエッチングするステップと前記犠牲ストリップをエッチングするステップとの間に、前記第3アクティブ領域の上方から第4アクティブ領域の上方に延伸する他のゲートストリップとを前記ゲート電極層に残して、前記第3アクティブ領域と第4アクティブ領域の間の領域には、前記他のゲートストリップに接続する犠牲ストリップがなく、前記第3アクティブ領域と第4アクティブ領域との間の前記他のゲートストリップの一部が前記遮蔽部に露出される請求項1に記載の集積回路構造の製造方法。
【請求項5】
前記犠牲ストリップの前記延伸方向は、実質的に前記第1延伸方向と前記第2延伸方向に直交する請求項1に記載の集積回路構造の製造方法。
【請求項6】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域の間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、
前記基板にゲート誘電層を形成するステップと、
前記ゲート誘電層にゲート電極層を形成するステップと、
互いに平行して、一部が前記絶縁領域に延伸する前記第1アクティブ領域に位置する第1ゲートストリップと、前記第1アクティブ領域に位置する第2ゲートストリップと、前記第2アクティブ領域に位置する第3ゲートストリップと、前記第2アクティブ領域に位置する第4ゲートストリップとを前記ゲート電極層に残して、また、実質的に前記第1ゲートストリップの延伸方向に直交する延伸方向を有し、前記第1ゲートストリップと前記第3ゲートストリップとを互いに接続する犠牲ストリップとを前記ゲート電極層に残すように、前記ゲート電極層をエッチングするステップと、
前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの直接に前記第1アクティブ領域と前記第2アクティブ領域に位置する複数の部分を覆い、前記犠牲ストリップを開口部に露出させる遮蔽部を形成するステップと、
前記開口部に通して前記犠牲ストリップをエッチングするステップと、を含む集積回路構造の製造方法。
【請求項7】
前記犠牲ストリップをエッチングするステップにおいて、前記開口部に露出された前記第1ゲートストリップ、前記第2ゲートストリップ、前記第3ゲートストリップ、及び前記第4ゲートストリップの複数の他の部分を直接にエッチングする請求項6に記載の集積回路構造の製造方法。
【請求項8】
前記第1ゲートストリップと前記第3ゲートストリップは、前記第1ゲートストリップと前記第3ゲートストリップの延伸方向において、一列に整列されていない請求項6に記載の集積回路構造の製造方法。
【請求項9】
前記犠牲ストリップをエッチングするステップの前に、前記犠牲ストリップは、更に実質的に一列に整列されていて、直線状のストリップを形成する前記第2ゲートストリップ及び前記第4ゲートストリップに接続する請求項8に記載の集積回路構造の製造方法。
【請求項10】
前記第1ゲートストリップと前記第3ゲートストリップは、実質的に一列に整列されており、異なる幅を有する請求項6に記載の集積回路構造の製造方法。
【請求項11】
前記犠牲ストリップをエッチングするステップの前に、前記犠牲ストリップは、更に実質的に一列に整列されていて、異なる幅を有する前記第2ゲートストリップ及び前記第4ゲートストリップに接続する請求項10に記載の集積回路構造の製造方法。
【請求項12】
前記第1ゲートストリップと前記第3ゲートストリップの間の第1ピッチと、前記第2ゲートストリップと前記第4ゲートストリップの間の第2ピッチは、実質的に同じ距離である請求項6に記載の集積回路構造の製造方法。
【請求項13】
前記第1ゲートストリップと前記第3ゲートストリップの間の第1ピッチと、前記第2ゲートストリップと前記第4ゲートストリップの間の第2ピッチは、実質的に異なる距離である請求項6に記載の集積回路構造の製造方法。
【請求項14】
集積回路構造の製造方法であって、少なくとも
第1アクティブ領域と、前記第1アクティブ領域に近接する第2アクティブ領域と、前記第1アクティブ領域と前記第2アクティブ領域との間に位置して、前記第1アクティブ領域と前記第2アクティブ領域に隣接する絶縁領域とを有する基板を提供するステップと、
前記基板にゲート誘電層を形成するステップと、
前記ゲート誘電層にゲート電極層を形成するステップと、
第1延伸方向を有し、前記第1アクティブ領域に位置する第1ゲートストリップと、
前記第1延伸方向と実質的に一列に整列されている第2延伸方向を有し、幅が前記第1ゲートストリップの幅と異なり、前記第2アクティブ領域に位置する第2ゲートストリップと、
直接に前記絶縁領域に位置し、前記第1延伸方向に直交する第3延伸方向を有し、前記第1ゲートストリップと前記第2ゲートストリップとを互いに接続して、前記第1ゲートストリップの第1幅及び前記第2ゲートストリップの第2幅より大きい長さを有する犠牲ストリップと、
を前記ゲート電極層に残すように、前記ゲート電極層に対して第一パターン化するステップと、
前記第1アクティブ領域、前記第2アクティブ領域、及び前記第1ゲートストリップと前記第2ゲートストリップの複数の部分を覆い、前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分を露出させる開口部を有するフォトレジストを形成するステップと、
前記犠牲ストリップ、及び前記第1ゲートストリップと前記第2ゲートストリップの他の複数の部分をエッチングするステップと、
前記フォトレジストを除去するステップと、を含む集積回路構造の製造方法。
【請求項15】
前記犠牲ストリップは、前記第1ゲートストリップと前記第2ゲートストリップで、幅が小さい方より小さくない幅を有する請求項14に記載の集積回路構造の製造方法。
【請求項16】
前記犠牲ストリップは、更に一部が直接に前記第1アクティブ領域に位置し、前記第1ゲートストリップと前記第2ゲートストリップに平行する第3ゲートストリップに接続する請求項14に記載の集積回路構造の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2010−153862(P2010−153862A)
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願番号】特願2009−286487(P2009−286487)
【出願日】平成21年12月17日(2009.12.17)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願日】平成21年12月17日(2009.12.17)
【出願人】(500262038)台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】8,Li−Hsin Rd.6,Hsinchu Science Park,Hsinchu,Taiwan 300−77,R.O.C.
【Fターム(参考)】
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