【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭの切換回路１０ａ，１０ｂは、対応の列選択線ＣＳＬ０が「Ｈ」レベルにされ、かつメモリアレイ１が選択されると、比較回路３１，３２の入力ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＡ０，ＢＬＡ０；ＢＬＢ０，ＢＬＢ１６；ＢＬＡ１６，ＢＬＡ１６；ＢＬＢ０，ＢＬＢ１６を接続し、対応の列選択線ＣＳＬ０が「Ｈ」レベルにされ、かつメモリアレイ２が選択されると、ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＡ０，ＢＬＡ１６；ＢＬＢ０，ＢＬＢ０；ＢＬＡ０，ＢＬＡ１６；ＢＬＢ１６，ＢＬＢ１６を接続する。したがって、比較回路３１，３２の入力ノードＮ１〜Ｎ４の寄生容量を等しくすることができる。 （もっと読む）

【課題】ダイボンド材の流出を防いで半導体装置の品質・信頼性を向上させる。
【解決手段】タブ１ｂと、タブ１ｂの周囲に配置された複数のリード１ａと、タブ１ｂのチップ支持面１ｃ上に配置された銀ペースト６と、タブ１ｂ上に銀ペースト６を介して搭載された半導体チップ２とを有している。さらに、半導体チップ２のパッド２ａとリード１ａとを電気的に接続する複数のワイヤ４と、半導体チップ２と複数のワイヤ４を樹脂封止する封止体３とを有しており、タブ１ｂのチップ支持面１ｃの周縁部にチップ支持面１ｃより高さの低い段差部１ｅが形成されていることにより、タブ１ｂからはみ出した銀ペースト６をこの段差部１ｅに留めることができ、その結果、銀ペースト６の封止体３の裏面３ａへの流出を防ぐことができる。 （もっと読む）

【課題】ウェハのダイシングを行う際、ブレードの目詰まりを抑えながら、チッピングのサイズを小さくする。
【解決手段】ウェハ３４を切削する際、粒度が＃３０００以上の砥粒を含み、先端部がＶ字形状のメタルボンドブレード３１を用いて、Ｖ字形状の肩の部分がウェハ３４の表面よりも下側（基板表面からの深さＺ_２）に入り込むようにして切削する。このように加工することにより、切削抵抗が上昇し、ブレードの目詰まりを防止することができる。これにより、ブレードの目詰まりを防止しながら、チッピングのサイズを小さく抑えることができる。 （もっと読む）

【課題】高電圧時にも高精度な検出かつ電力の低損失を実現可能な電源回路、および、その電源回路を搭載した半導体装置などを提供する。
【解決手段】電源回路において、負荷電流を供給する主電源３と、負荷電流を調整するメイントランジスタ４と、メイントランジスタ４と特性が相似なセンストランジスタ５と、センストランジスタ５に接続される電流検出抵抗９を有し、主回路１に含まれる主電源３の基準電位に接続される、電流検出回路２に含まれる補助電源１０を用いてセンストランジスタ５に必要な電流を供給するように構成する。 （もっと読む）

【課題】相変化メモリの記憶層を構成する相変化膜と層間絶縁膜との剥がれを防止すると共に、層間絶縁膜と相変化膜との間に介在する接着層の構成原子が相変化膜内に拡散して相変化膜の特性を変動させる不具合を防止する。
【解決手段】層間絶縁膜２０上には抵抗素子ＲＭ１、ＲＭ２が形成されている。抵抗素子ＲＭ１、ＲＭ２のそれぞれは、プラグ２３（下部電極）と、その上部に積層された接着層２４、記憶層２５および上部電極２６によって構成されている。接着層２４は、記憶層２５と層間絶縁膜２０との界面剥離を防止するために設けられているが、プラグ２３（下部電極）の上面には、接着層２４が設けられていない。 （もっと読む）

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、マルチポートメモリを有しており、行列状に配置された複数のメモリセルＭＣと、第１ポート１３ａに接続された複数の第１のワード線ＷＬＡ０〜ＷＬＡｎと、第２ポート１３ｂに接続された複数の第２のワード線ＷＬＢ０〜ＷＬＢｎとを備えている。複数の第１のワード線ＷＬＡ０〜ＷＬＡｎの各々と複数の第２のワード線ＷＬＢ０〜ＷＬＢｎの各々とが平面レイアウトにおいて交互に配置されている。 （もっと読む）

【課題】本発明は、複数の回路ブロックから１つの回路ブロックへと配線される半導体装置において、回路ブロックのレイアウト縮小が可能な半導体装置を提供することを目的とする。
【解決手段】本発明は、複数の第１回路ブロック（ＣＡＮブロック２）と、各々の第１回路ブロックから出力された信号が入力される後段の第２回路ブロック（Ｇａｔｅｗａｙブロック１）と、各々の第１回路ブロックの出力端子をまとめて、第２回路ブロックの入力端子に接続する配線とを備える半導体装置である。そして、本発明の第２回路ブロックは、各々の第１回路ブロックから出力する信号のタイミングを制御する選択信号を生成する選択信号生成回路（ＣＡＮブロック選択信号生成回路５）を有する。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】中央処理装置がフェッチした特定の命令、割り込み処理プログラム又は初期化プログラムが中央処理装置によって正常に実行されたか否かを監視すること。
【解決手段】中央処理装置（１０）がフェッチして解読した命令を前記中央処理装置の外部で解読し、解読した特定の命令の実行に要するクロック信号のクロックサイクル数を判別する。前記特定の命令の実行を終了したとき、命令の実行に要したクロックサイクル数が判別されたクロックサイクル数と異なると前記中央処理装置の動作が停止される。また、割り込み処理プログラムを実行中にプログラムカウンタの値が対応する割り込み処理プログラムのアドレス領域を逸脱すると中央処理装置（２１）の動作が停止される。また、リセット解除後、特定回路モジュールの初期化中に、プログラムカウンタの値が初期化プログラムのアドレス領域を逸脱すると中央処理装置（３０）の動作が停止される。 （もっと読む）