【課題】チップサイズを低減し得る加速度センサ用ユニットを提供すること。
【解決手段】センサユニット１０は、Ｘ，Ｙ，Ｚ軸方向にそれぞれ沿った加速度値Ａｘ，Ａｙ，Ａｚを検出する加速度センサ１に接続されている。センサユニット１０は、加速度値Ａｘ，Ａｙ，Ａｚをそれぞれ補正するための温度係数値ＴＣｘ，ＴＣｙ，ＴＣｚを順次生成するＴＣＯ回路１２と、それら温度係数値ＴＣｘ，ＴＣｙ，ＴＣｚのうちの対応する１つを用いて加速度値Ａｘ，Ａｙ，Ａｚを順次補正して、加速度信号Ｘｏｕｔ，Ｙｏｕｔ，Ｚｏｕｔを生成する出力回路１４とを含む。 （もっと読む）

集積回路(10)上のメモリ(14)のための電力供給電圧は、メモリを作動する間、動的に調整される。メモリを作動することは、供給電圧（V_DD1）でメモリに給電することを含む。メモリの作動中、集積回路のテストメモリ(16)は並行して電力を供給される。テストメモリおよびメモリは、各々第１のビットセル構成タイプのビットセルを含む。テストメモリのテストに基づいてメモリを作動させながら、供給電圧の電圧レベルが、調整される（30）。電圧レベルが、メモリの失敗した作動を保証しないだけでなく、供給電圧を正確に最小化した値とみなすように、外部の変化によって調整される。システム及び方法は、いかなる種類ものメモリでも実装されうる。メモリ(14)およびテストメモリ(16)は、分離されるか、または、集積回路上に散在して物理的に実装されうる。
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ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を提供する。ＨＦＥＴは、第１のコンタクトと第２のコンタクトとヘテロ接合構造とを含む。ヘテロ接合構造は、第１の半導体材料から作られた第１の層と、第２の半導体材料から作られた第２の層とを含む。第１の層と第２の層とが互いに接触する界面が設けられ、第１のコンタクトから第２のコンタクトへ、又は、その逆へ電気信号を伝播する２次元電子ガス（２ＤＥＧ）がかかる界面に直接隣接する第１の層の一部に形成される。トランジスタは更に、チャネルのコンダクタンスを制御するためのゲート構造と、基板半導体材料から作られた基板層と、基板層から第１の層を分離する誘電層とを包含する。第２のコンタクトは、基板層と第１の層との間に電気的接続を包含する。電気的接続は、第１の層に電気的に接続された伝導材料で満たされ、誘電層を通る通路を含む。
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方法は、第１ウェル領域（１６）と第２ウェル領域（１８）を有する半導体層（１３）上に、第１ゲート誘電体層（２６）を形成することと；第１ゲート誘電体層上に第１メタルゲート電極層（２８）を形成することと；第１メタルゲート電極層上と、第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに、側壁保護層（３６）を形成することと；第２ウェル領域上にチャネル領域層（４０）を形成することと；チャネル領域層上に第２ゲート誘電体層（４２）を形成することと；第２ゲート電極層（４４）を形成することと；第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層それぞれの一部を含む第１ゲートスタック（５８）を形成することと；チャネル領域層上と第２ウェル領域上に、第２ゲート誘電体層と第２メタルゲート電極層それぞれの一部を含む第２ゲートスタック（６６）を形成することとを含む。
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半導体構造（１０）の形成方法は、第１および第２ウェル領域（１６、１８）を含む半導体層上にチャネル領域層（４０）を形成すること、チャネル領域層上に保護層（８０）を形成すること、第１ウェル領域上に第１ゲート誘電体層（２６）を形成すること、第１ゲート誘電体上に第１メタルゲート電極層（２８）を形成すること、保護層を除去すること、チャネル領域層上に第２ゲート誘電体層（４２）を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタック（５８）を形成し、チャネル領域層上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタック（６６）を形成することを含む。
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【課題】良好な線形性を有する温度補償回路、複数の温度勾配を備えたトリミング回路及び、使用可能な温度範囲を広くすることができる加速度検出装置を提供する。
【解決手段】電源電圧ラインと接地電圧ラインとの間には、それぞれ直列に接続された抵抗素子Ｒ１〜Ｒ４、Ｒ５〜Ｒ８、Ｒ２１〜Ｒ２４、Ｒ２５〜Ｒ２８が配置されている。接続ノードＮ１，Ｎ３の間には抵抗素子Ｒ９〜Ｒ１４が直列に接続され、接続ノードＮ２，Ｎ４の間には、抵抗素子Ｒ２９〜Ｒ３４が直列に接続されている。抵抗素子Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ７〜Ｒ１４，Ｒ２４，Ｒ２５は、負の温度係数を有する抵抗素子、抵抗素子Ｒ３，Ｒ６，Ｒ２１〜Ｒ２３，Ｒ２６〜Ｒ３４は正の温度係数を有する抵抗素子から構成される。抵抗素子Ｒ１３，Ｒ１４の接続ノードと、抵抗素子Ｒ３０，Ｒ２９の接続ノードとが接続されて、出力端子ＮT5となる。 （もっと読む）

【課題】キャッシュメモリを効率的にキャッシュフラッシュすることにより、データ処理速度の向上を図るための情報処理装置、キャッシュフラッシュ制御方法及び情報処理制御装置を提供する。
【解決手段】ＣＰＵ２０は、ロード／ストアユニット２２、フラッシュ制御部２３を備えている。そして、ＣＰＵ２０は、キャッシュコントローラ３１を介してキャッシュ３２に格納されたデータを制御する。フラッシュ制御部２３が、「.ｆ」信号を検知した場合、
１キャッシュライン分のアクセスを待機する。そして、１キャッシュライン分のアクセスを検知した場合、フラッシュ制御部２３は、キャッシュコントローラ３１に対してキャッシュフラッシュ命令を発行する。 （もっと読む）

【課題】スイッチングレギュレータ起動時の出力ノイズを低減し得るレギュレータ回路を提供すること。
【解決手段】レギュレータ回路１００は、リニアレギュレータ１１０とスイッチングレギュレータ１２０とを含む。リニアレギュレータ１１０は、第１帰還ループＦＢ１を用いて入力電圧ＶＩＮから第１レギュレータ電圧ＯＵＴ１を生成する。スイッチングレギュレータ１２０は、第１帰還ループＦＢ１に接続された第２帰還ループＦＢ２を用いて入力電圧ＶＩＮから第２レギュレータ電圧ＯＵＴ２を生成する。第１帰還ループＦＢ１にはループ制御回路１３０が接続されている。ループ制御回路１３０は、スイッチングレギュレータ１２０が活性化されるとき、リニアレギュレータ１１０により生成すべき第１レギュレータ電圧ＯＵＴ１、すなわちリニアレギュレータ１１０のターゲット電圧を引き下げる。 （もっと読む）

製造後に検出された１つまたは複数の不良メモリ・セルを取り換えるための冗長メモリ・セルを有するリペアブル・メモリ・アレイ（３０１）を具備するシステム。システムは、１つまたは複数の動作パラメータ、たとえば動作電流、動作電圧、抵抗、キャパシタンス、タイミング特性、および動作モードを調整可能な回路を含む非メモリ・アレイ回路を備える。ワン・タイム・プログラマブル素子（１０５）の組を用いて、動作パラメータを変更するための情報と、不良メモリ・セルを冗長メモリ・セルと取り換えるための情報とを選択的に記憶することができる。 （もっと読む）

半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック（16,18）は、半導体層の上にわたって形成され、第1の伝導層（22）及び、第１の層の上の第２層（24）を有する。第１の層は、より伝導性であり、第２の層よりインプラントに対して停止力を提供する。種（46）が、第２の層内にインプラントされる。ソース/ドレイン領域（52）は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
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