ゲート・ストレッサ及び半導体デバイスを特徴とする半導体デバイスの製造方法
半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック（16,18）は、半導体層の上にわたって形成され、第1の伝導層（22）及び、第１の層の上の第２層（24）を有する。第１の層は、より伝導性であり、第２の層よりインプラントに対して停止力を提供する。種（46）が、第２の層内にインプラントされる。ソース/ドレイン領域（52）は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、一般に半導体デバイスに、そして、より詳しくはゲート・ストレッサおよび半導体デバイスを特徴とする半導体デバイスを形成する方法に関する。
【背景技術】
【０００２】
張力エッチング停止層（ESL）または埋め込みシリコン・カーボン（eSiC）のような現在のNMOSプロセス誘導されたストレッサは、(i)比較的弱くて小さいピッチにスケーラブルできず、または、(ii)いずれにしても容易に製造できない。加えて、現在のNMOSプロセス誘導ストレッサは、例えば不揮発性メモリ（NVM）、パワーまたはアナログデバイスのような、より長いチャネルデバイスに著しい応力を誘導する。
【０００３】
したがって、上記のように従来技術における問題を克服するために、改良された方法および装置の必要性がある。
【図面の簡単な説明】
【０００４】
【図１】製造中のある段階における、半導体デバイスの一部の部分断面図であり、デバイスは本発明のある実施形態による金属ゲート・ストレッサを特徴とする。
【図２】図１の半導体デバイスの一部分の平面図である。
【図３】製造中の別の段階における、図１の半導体デバイスの一部の部分断面図である。
【図４】製造中の更に別の段階における、図３の半導体デバイスの一部の部分断面図である。
【図５】図４の半導体デバイスの一部の平面図である。
【図６】製造中のインプラント段階における、図４および５の半導体デバイスの一部の部分断面図である。
【図７】製造中のアニール段階における、図６の半導体デバイスの一部の部分断面図である。
【図８】製造中の更に別の段階の図７の半導体デバイスの一部の部分断面図であり、半導体デバイスは、本発明のある実施形態による金属ゲート・ストレッサを特徴とする。
【図９】本発明の別の実施形態による製造における図１の半導体デバイスの一部の部分断面図である。
【発明を実施するための形態】
【０００５】
ここに記載するようなゲート・ストレッサを特徴とする半導体デバイスは、NMOS金属ゲートデバイスに関して強い、製造可能なストレッサを都合よく提供する。短いものと長いものの両方のチャネルデバイスのために、ゲート・ストレッサは、例えば、サブミクロン・ピッチのオーダーの小さいピッチに、都合よくスケーラブルである。加えて、応力は対応する金属ゲートを薄くすることによって、より高いレベルにさえ拡大・縮小されることができる。さらに、現在の開示の実施形態によるゲート・ストレッサは、現在の張力エッチング停止層（ESL）および埋設ストレッサと一緒に付加的に都合よく使われることができる。ある実施形態によれば、構造および方法は、金属ゲートより上の領域の酸化を使用して、NMOS機能の強化を提供する。例えば、金属ゲートの上の酸化は、デバイスのNFETチャネルに対して、大きな、移動度増大（mobility-enhancing）応力を誘導するために用いることができる。更に、酸素インプラント中、インプラントブロックでのゲートコンタクトパッドのマスキングは、ゲート・コンタクト・パッドに、いかなる望ましくない、または、逆のインパクトをも有効に低減させる。
【０００６】
本開示の実施形態によるゲート・ストレッサにより提供されるNMOS移動度の増大のソースの例は、１またはそれ以上の(1)チャネルにおける垂直圧縮、(ii)チャネルの横方向の張力、および、(iii)チャネルの幅張力を含む。NMOS移動度増大に加えて、これらの応力は、金属ゲートデバイスの性能のために典型的に有利である、しきい値電圧（Vt）を減らす傾向がある。
【０００７】
図１は、製造中のある段階における、半導体デバイス１０の一部の部分断面図であり、デバイス１０は、本開示のある実施形態による金属ゲート・ストレッサを特徴づける。半導体デバイス１０の一部の部分断面図に包含されるのは、半導体層１２である。ある実施形態では、半導体層12は、いかなる半導体材料、または、例えば、ガリウム砒素、シリコン・ゲルマニウム、シリコン−オン−絶縁物（SOI）、シリコン、単結晶シリコン等のような材料もしくはそれらの組合せから成ってもよい。半導体デバイス10もまた、一つ以上の絶縁領域14（１つの領域だけは、図１に示す）を含む。例えば、絶縁領域14は所望の活性化した半導体デバイス領域28（図2）を画定する浅いトレンチ絶縁を有する。絶縁領域14は、適当な技術を使用して形成される。
【０００８】
半導体デバイス10は、ゲート・スタック16および18を更に含む。ある実施形態では、ゲート・スタック16および18は、ゲート誘電体20、ゲート金属22および多結晶半導体24を含む金属ゲート・スタックから成る。ゲート誘電層20、ゲート金属22および多結晶半導体24の特定の組成、厚みおよびの特性は、各々所望の半導体デバイスアプリケーションの与えられたゲート・スタックの必要条件によって選ばれて、本願明細書においては更なる議論はしない。ある実施形態では、ゲート誘電体２０は、8g/cm3のオーダーの密度を有するハフニウム酸化ジルコニウム（HfZrOx）から成り、ゲート金属２２は、14g/cm3のオーダーの密度を有するタンタル・カーボン（TaC）からなり、多結晶半導体24は、ポリシリコンからなっても良い。更に、図１は、参照番号26で例示される、ゲートと絶縁体との間の間隔または寸法を示す。ゲートと絶縁体との間の間隔は、更に本願明細書において、議論されるように、ゲート・スタックの端から、隣接した絶縁領域の端までの距離を表す。
【０００９】
図２は、図１の半導体デバイス10の一部の平面図である。参照番号28により示される、活性化したデバイス領域の境界が、図２において例示される。更に、ゲート・スタック16および18に対応するゲート・コンタクト・パッド30および32が、例示されている。ゲート・コンタクト・パッド30および32がアクティブ領域28の境界の外側で位置する点に注意すべきである。その後形成されるデバイス・コンタクト（図示せず）は、ゲート・コンタクト・パッド30および32の領域に対応するゲート・スタック16または18の一部にそれぞれ接触する。図1の半導体デバイス10の一部の断面図は、図2の線1-1に沿っている。
【００１０】
図３は、製造中の別の段階における、図１の半導体デバイス10の一部の部分断面図である。図３は、ゲート・スタック16および18の側壁に沿って形成される側壁ゼロ・スペーサ34を例示する。ある実施形態では、側壁ゼロ・スペーサ34は、次の処理ステップの間、ゲート・スタック16および18のゲート金属およびゲート誘電体に保護を提供する窒化物スペーサから成る。図３は、ゲート金属およびゲート誘電体の側壁を保護するためのスペーサを例示するが、スペーサは、スペーサの下でゲート誘電体の対応する部分を有する金属ゲートの側壁だけに沿って形成されうる。側壁スペーサはまた、窒化物に加えて、または、窒化物以外のいかなる適当な材料からも成ることができる。更に、保護ライナー36は、構造体の上に横たわって形成され、保護ライナーは、次の処理ステップまたは引き続いての複数のステップの間、横たわる層（またはそれらの複数の層）に関して一定レベルの保護を提供する。ある実施形態では、保護ライナー36は、酸化物ライナーから成る。さらに、図３は、インプラントブロック38を例示し、インプラントブロックは、（更に本願明細書において、以下で議論するような）ストレッサ種をインプラントするための次のインプラントステップから、ひとつの横たわる層または複数の横たわる層の保護を提供する。ある実施形態では、インプラントブロック38は、SiNおよびTiNから成るグループから選択される少なくともひとつからなる。図示するように、インプラントブロック38は、例えば、側壁スペーサの形成のための周知技術の適切な技術を使用して、大きなスペーサとして形成される。ある実施形態では、インプラントブロックの適用範囲が、(i)ゲート・ピッチと等しいかそれより大きく、(ii)ゲートから絶縁体の間隔２６と等しいか、それより大きい、ようにインプラントブロック３８が形成される。ゲート・ピッチは、隣接したゲート・スタック間の中央線間隔として画定される。
【００１１】
図４は、製造中のさらなる段階での、図３の半導体デバイス１０の一部の部分断面図である。特にある実施形態では、図３の構造は、各々のゲート・スタック16および18のための多結晶半導体24の頂部表面40をさらすために適当なエッチングを使用して処理される。例えば、エッチングは、適当なドライ又はウエット・エッチングをも含みうる。更に、エッチングは、参照番号42によって示された、絶縁領域14の一部をさらす。別の実施形態では、図３の構造は、エッチングを使用して処理されないが、しかし、それに対する処理の進行は、図5に関して以下で議論する。
【００１２】
多結晶半導体24の頂部表面40をさらすことに続き、ゲート・コンタクト・パッド領域30および32は、適当なマスキング技術を使用して、マスキングされる。図５は、図４の半導体デバイスの一部の平面図であり、ゲート・コンタクト・パッド領域30および32のマスキングを例示し、マスキングは、インプラント・ブロッキング・マスク４４を形成することを含む。例えば、ゲート・コンタクト・パッド領域30および32は、修正された良好なマスクを使用してマスキング（マスクアウト）されることができる。ゲート・コンタクト・パッド領域30および32のマスキングは、ストレッサ種を（更に本願明細書において、以下で議論するような）ゲート・スタック16および18のマスキングされていない部分にインプラントするための次のインプラントステップの間、ゲート・コンタクト・パッド領域30および32に、適当なインプラントブロックを都合よく提供する。図５に例示するように、活性化したデバイス領域２８の領域の上に横たわるゲート・スタック16および18の一部の露出した表面４０は、ストレッサ種をインプラントする次のステップのために準備される。更に、活性化デバイス領域28の一部は、インプラントブロック38を経て保護される。
【００１３】
図６は、製造のインプラント段階中の、図４および５の半導体デバイス１０の一部の部分断面図である。ある実施形態では、更に後述するように、図6の半導体デバイス10の一部は、高いドーズ酸素インプラント46で処理される。高いドーズ酸素インプラントは、ゲート・スタック16および18のゲート金属22で止まり、ゲート金属22のより高い停止力のために、参照番号48によって示された対応する領域の中でパイルアップする。その結果、各々の領域48は、対応するゲート・スタックの所望の場所で、次の酸化物フォーメーションのための条件を提供する。さらに、インプラントブロック38は半導体層12の下に横たわる領域を都合よく保護し、インプラントブロック38は、インプラント種が半導体層12に着くのを妨げるのに十分なインプラント停止力によって特徴づけられる。特に、インプラントブロック38は、インプラント種が下に横たわる活性化半導体領域28（図5）に届くのを防止し、その一方で、要求されるにつれて、ゲート・スタック16および18内で、インプラント種の配置を可能にする。更に、すでに、形成されているか、または、まだ形成されていない、ソース/ドレイン領域は、インプラントブロック38によって保護される。さらに、インプラント・ブロック・マスク44は、対応するゲート・コンタクト・パッド領域30および32をインプラント種によりインプラントされることから都合よく保護する。さらに、インプラント・ブロック・マスク44はまた、インプラントブロック38によって保護されない活性化デバイス領域28の半導体層12の他の部分に保護を提供でする。
【００１４】
本開示の実施形態によれば、インプラントエネルチ及び密度を含むインプラント条件は、
高ドーズ酸素インプラントが、形成されているデバイスの下に横たわるチャネル領域内に尾を引く酸素の著しい量にも、結果としてならないように選択される。換言すればインプラントエネルギは、所定の厚さの金属ゲートに関して酸素のテーリングを効果的に除去するのに十分であり、その一方で、ポリシリコンと、ゲート・スタックの金属ゲートとの間の界面に充分な密度の酸素を依然として提供する。例えば、厚さ10ナノメートルのTaCゲート金属を含むポリシリコン/TaCゲート・スタックでは、インプラント条件は、25-35keVで１×１０18／ｃｍ3の酸素インプラントを含むことができ、その一方で、ポリシリコン/TaC界面で、例えば、約１×１０23cm-3を超えるオーダーの充分な密度の酸素を提供する。
【００１５】
他のインプラント条件も、可能である。インプラントプロファイルの幅/深さ条件のレンジは、強いチャネル応力、および、例えば、酸素テーリングをアドレスする条件を含む、Ｉｄsat強化のような対応する機能強化を提供するのに用いることができる。このように、本願明細書においても議論したように、ゲート・スタックのための構造および方法もまた、更に酸素テーリングを減らすように、インプラント最適化と一緒に、または単独で用いられる。ある実施形態では、より短いゲート・スタックは、更に酸素テーリングの制御を向上させるより低いエネルギー・インプラントの使用ができるようにする。別の実施形態では、より厚い金属ゲート（例えばTaC）は、ゲート・スタックにおいて、止まっている酸素を増やす。別の実施形態では、多結晶半導体堆積の前に、金属ゲートの上の活性化領域に高い停止力材料を置くことができる。さらに別の態様では、ゲートの頂部部分をアモルファス化する多結晶半導体堆積の前び、活性化領域へのキセノン（Xe）プレ-アモルファス化インプラント（PAI）は、停止力を増やすことができる。
【００１６】
図７は、製造中のアニーリング段階における、図６の半導体デバイス１０の一部の部分断面図である。ある実施形態では、半導体デバイス10の一部が高温アニールで処理され、高温アニールは、ゲート・スタック16および18のインプラント領域48（図6）にストレッサ50を形成する。ある実施形態では、ポリシリコン半導体24は、ポリシリコン、シリコン・ゲルマニウムおよびシリコン・カーボンから選ばれるものからなり、ストレッサ50は、高温アニールを使用した酸化物インプラント領域48から形成された酸素物からなる。更に、高温アニールは、適当なレーザー/スパイク・アニールを含む。引き続いてのアニール段階では、インプラントブロック38は、適当な技術も使用して除去される。例えば、インプラントブロック38は、例えば、（SiNのための）ホット・リン・エッチング、または、（TiNのための）ピラニア・エッチングのような適当なエッチングにより除去されることができる。更に、プラントブロック38は、引き続いてのインプラント段階まで、そして、アニール段階の前に、除去されうる。
【００１７】
図８は、更なる製造プロセス中の、図７の半導体デバイス１０の一部の部分断面図であり、半導体デバイスは、本開示のある実施形態よるストレッサ50を特徴づける。更なる処理は、同様の形成のための適当な技術を用いて、ソース/ドレイン領域52、側壁スペーサ54、シリサイド領域56の形成を含む。インプラントは、インプラント・ブロック・マスク44を経たゲート・コンタクト・パッド領域30および32において禁止されているので、対応するゲート・スタック16および18のゲート・コンタクト・パッド領域30および32の上に横たわっているシリサイドに対する電気的コンタクトが、ゲート・スタックの他の部分の金属ゲート・ストレッサの存在によって、悪影響を受けていない点に注意する。
【００１８】
図９は、他の実施形態による製造における、図１の半導体デバイスの一部の部分断面図である。特に、図９は、ゲート・スタック16および18の側壁に沿って形成される側壁ゼロ-スペーサ34を図示する。ある実施形態では、側壁ゼロ-スペーサ34は、次の処理ステップの間、ゲート・スタック16および18のゲート金属およびゲート誘電体に保護を提供する窒化物スペーサから成る。更に、保護ライナー36が構造体の上に横たわって形成され、保護ライナーは、次の処理ステップまたは次からの複数のステップの間、あるレベルの保護を下に横たわる一つの層（または複数の層）に提供する。ある実施形態では、保護ライナー36は、酸化物ライナーから成る。さらに、図９はインプラントブロック380を図示し、インプラント・ブロックは、（更に本願明細書において、下で議論されるような）ストレッサ種をインプラントするために次のインプラントステップから、下に横たわるひとつの層または複数の層の保護を提供する。ある実施形態では、インプラントブロック380は、SiNおよびTiNから成るグループから選択される少なくともひとつのものからなる。示したように、インプラントブロック380は、例えば、公知技術の適当な堆積および平坦化技術を使用して、エッチングバックおよびブランケット堆積によって形成される。ある実施形態では、インプラントブロック380は、(i)ゲート・ピッチ以上の範囲、および、(ii)ゲートと絶縁体との間の間隔26以上の範囲を含むインプラントブロック範囲を提供する。上述したように、ゲート・ピッチは、隣接したゲート・スタック間の中央線間隔として定義される。インプラントブロック380の平坦化もまた、表面400を形成することを含む。図示するように、表面400は、ライナー36の露出部を含む。別の実施形態では、表面400は、ゲート・スタック16および18の多結晶半導体24の頂部表面を含む。図５乃至８に関して、本願明細書において上で議論したように、次の処理は更に続き、インプラントブロック380は、インプラントブロック38と置換される。
【００１９】
本開示の実施形態によれば、方法は、酸素が半導体デバイスのソース/ドレイン領域に望ましくなく入るのを防止するように提供され、半導体デバイスは、大きなゲートから絶縁体領域の間隔寸法を有することとして特徴づけられる。ここで議論されるストレッサのインプラントは、デバイスレイアウトの一部に依存する。例えば、大きなゲートから絶縁体領域までの間隔を補償して、結果として生じるダミーのゲートから絶縁体領域までの間隔を最小化するプロセスの間、ダミー・ゲートが用いられ、それによって、対応するスペーサ・マスキングを共通化する。このように、この種のダミー・ゲートがない場合、単独で広いゲートから絶縁領域間隔デバイスは、酸素が対応するソース/ドレイン領域に入るのを防止することに適していない。最も高性能な論理CMOSデバイスが、最小限の許容可能なゲートから絶縁体領域のスペースの近くで使用するので、本開示の実施形態による方法は、非常に適用できる。
【００２０】
別の実施形態では、方法は、大きなゲートから絶縁体領域のスペースを使用するアプリケーションに適しており、方法は、酸素インプラントステップの前の、化学機械的平坦化に続いて、窒化物の堆積を含む。この実施形態は、窒化物堆積が窒化物スペーサだけの使用がされた半導体デバイス実施の大きいゲートから絶縁体領域のスペースをカバーするには不十分である大きいゲートから絶縁体領域のスペースをカバーするのに十分であるという点で、窒化物スペーサを使用している実施形態と異なる。
【００２１】
ある実施形態では、半導体デバイスは、NMOSデバイス性能を全方向に強化するために正しい応力を提供し、応力は、垂直圧縮と同様に、横方向および幅の張力を提供することを含む。（100）<110>の方位に関して、NMOS半導体デバイスは、それぞれ1.9および0.2のオーダーの横方向および幅の張力に対する短いチャネルＩｄSat反応を有するように特徴付けられる。更に、垂直圧縮に対するNMOS半導体デバイスの短いチャネルＩｄSat反応は、2.1のオーダーである。さらに、単位は、デバイスは短いチャネルデバイスに関して、100MPaにつきパーセンテージＩｄSatの変化である。
【００２２】
ある実施形態では、構造および方法は、大きな移動度増大応力をNFETチャネルに誘導するために、金属ゲートの上に酸化物を使用する。この実施形態は、強くて、スケーラブルで、製造可能なストレッサをNMOSに提供する。更に、ストレッサは、スケーラブル（例えば、より薄い金属ゲート）で、（例えば、NVM、パワーまたはアナログデバイスのための）より長いチャネルデバイスのために作用する。さらに、この実施形態は、従来のESLストレッサと、そして、eSiCで、追加的に使うことができる。
【００２３】
本願発明のある態様では、半導体層に、および、半導体層の上に半導体デバイスを形成する方法は、第１の伝導層と、前記第１の伝導層の上の第２の層を包含する半導体層の上にゲート・スタックを形成するステップであって、前記第１の層がより伝導性であり、第２の層よりもインプラントに対して大きな停止力を提供することを特徴とする、ステップと、前記第２の層内に種をインプラントするステップと、前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、ゲート・スタックがゲート・スタック下の領域の半導体層で応力を働かせるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱させるステップと、を有することを特徴とする。前記ゲート・スタックを形成するステップは、前記第１の伝導層が金属から成ることによって更に特徴付けられる。前記ゲート・スタックを形成するステップは、前記第２の層がポリシリコンから成ることによって更に特徴づけられる。前記インプラントするステップが、種が酸素を有することによって更に特徴づけられる。前記加熱するステップは、前記ソース／ドレイン領域を形成するステップの前であることを特徴とする。前記加熱するステップは、前記ソース／ドレイン領域を形成するステップの後であることを特徴とする。
【００２４】
ある実施形態では、前記ゲート・スタックを形成するステップは、前記ゲート・スタックが、前記ソース・ドレイン領域の間のチャネルの上で、前記半導体層と前記第１の伝導層との間にゲート誘電体からなることによって更に特徴づけられる。前記ゲート・スタックを形成するステップは、前記ゲート・スタックが、前記半導体層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに対する拡張を備えることにより更に特徴付けられ、前記インプラントするステップの間、前記活性化領域の上にわたって前記ゲート・スタックを露出する間、前記ゲート・コンタクト・パッドをマスキングするステップを更に有することを特徴とする。前記加熱するステップは、前記応力が、張力の横方向の応力および圧縮垂直応力から成ることによって更に特徴づけられる。
【００２５】
別の実施形態では、前記インプラントするステップの前に、前記ゲート・スタックの周りに第１の側壁スペーサを形成するステップと、前記インプラントするステップの後で、前記ソース／ドレイン領域を形成するステップの前に、前記第１の側壁スペーサを除去するステップと、を更に有することを特徴とする。前記ゲート・スタックの上および周りにフィルタ層を堆積するステップと、前記インプラントするステップの前に、前記フィルタ層の上を化学機械的研磨を実行するステップと、を更に有することを特徴とする。前記インプラントするステップは更に、前記種の最大濃度が、前記第１の層の１０ナノメートル内にあるようにさせるエネルギを備えたことを特徴とする。
【００２６】
更に別の実施形態ででは、半導体層に、および、半導体層の上に半導体デバイスを形成する方法は、前記半導体層のチャネル領域の上にわたってゲート・スタックを形成するステップであって、前記ゲート・スタックが、前記半導体層の上にゲート誘電体と、前記ゲート誘電体の上に金属層と、前記金属層の上にポリシリコン層とを備えることを特徴とする、ステップと、前記ゲート・スタック内に酸素をインプラントするステップであって、前記インプラントからの酸素の最大濃度が、第２の層にあり、前記金属層の１０ナノメートル内にあることを特徴とする、ステップと、前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、前記酸素が前記ポリシリコン層と反応することができるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱するステップと、を有することを特徴とする。前記インプラントするステップの前に、前記ゲート・スタックの周りに側壁スペーサを形成するステップと、前記ソース／ドレイン領域を形成するステップの前に、前記側壁スペーサを除去するステップと、を更に有することを特徴とする。前記ゲート・スタックを形成するステップは、前記金属層がタンタルおよび炭素を有することによって更に特徴付けられる。前記ゲート・スタックを形成するステップが、前記ゲート・スタックが基板層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに拡張を有することによって更に特徴付けられ、前記インプラントするステップ中に、前記活性化領域の上にわたって前記ゲート・スタックを露出させる間、前記ゲート・コンタクト・パッドをマスキングするステップと、を更に有することを特徴とする。
【００２７】
更に別の実施形態では、半導体デバイスは、
半導体層と、
前記半導体層の上に第１の伝導層と、
前記第１の層の上に第２の層と、
前記第１の伝導層の１０ナノメートル内に第２の層に配置されたストレッサと、
を備えた、基板の上のゲート・スタックであって、前記第１の層が、より伝導性であり、前記第２の層よりもインプラントに対してより大きな停止力を提供することを特徴とする、ゲート・スタックと、
前記ゲート・スタックに対抗する側の半導体層にソース／ドレイン領域と、
を有することを特徴とする。
【００２８】
前記ストレッサは、前記第１の導電層に隣接することを特徴とする。前記第１の導電層は金属からなり、前記第２の層はポリシリコンからなり、前記ストレッサは酸化物からなることを特徴とする。前記ストレッサは、前記ゲート・スタックの下で、前記ソース／ドレイン領域の間で、前記半導体層のチャネル領域に、横方向の張力の応力を生成することを特徴とする。
【００２９】
本発明は、特定の伝導タイプまたは極性に関して記載してきたが、当業者はその伝導タイプおよび極性を変換できることは明らかであろう。
さらに、特許請求の範囲における「前」、「後」、「頂部」、「底部」、「上」、「下」および同様の記載は、記述的な目的のために用いられるものであり、永久的な相対位置を記載する目的ではない。本願明細書において、記載されている本発明の実施形態が、例えば、例示されるか、または本願明細書において、記載されているそれらより別の方位で動作ができるように、使用される条件が適当な状況の下で交換可能である。
【００３０】
このように、本願明細書において、表されるアーキテクチャは、単に典型的なだけである。そして、同じ機能性を成し遂げる多くの他のアーキテクチャが実装されることができると理解されよう。抽象的であるが、意味を確定できる、同じ機能が達成されうるコンポーネントの配置は、所望の機能が達成されるように効果的に「関連する」。それゆえ、ここで、特定の機能を達成するように結合された２つのコンポーネントは、互いに「関連する」ようにみえ、アーキテクチャまたは中間のコンポーネントに関係なく、所望の機能が達成される。同様に、関連する２つのコンポーネントはまた、所望の機能を達成するために互いに「作用的に接続」され、または、「作用的に結合」されるように見えうる。
【００３１】
さらに、当業者は、上述した機能的な作動の間の境界は、単なる例示であることを認識するであろう。機能的な複数の作動は、単一の作動に結合され、及び／又は、機能的な単一の作動は、追加の作動に分配されうる。更に、別の実施形態では、特定の作動の複数の例を含み、作動の順序は種々の他の実施形態において、変更可能である。
【００３２】
本発明を特定の実施形態に関して本願明細書において、記載してきたが、以下の特許請求の範囲に規定した本発明の範囲を逸脱することなく、種々の変更及び変形をすることができる。例えば、ゲート誘電体は、誘電体材料のスタックであってもよく、金属ゲートは、金属のスタックであってもよく、酸化物スペーサを、窒化物スペーサの代わりに用いることができる、などである。したがって、明細書及び図面は、限定的な意味ではなく、単なる例示であり、かかる全ての変形は、本発明の範囲内に含まれる。
【００３３】
ここで用いられる用語「結合」は、直接結合すること、または、機械的な結合に限定されるものではない。
「第１」および「第２」のような用語は、記載した用語のようなエレメントの間を任意に区別するのに用いられているものである。かくして、これらの用語は、一時的または、これらのエレメントの他の優先順位を示すことを目的とするというわけではない。
【技術分野】
【０００１】
この開示は、一般に半導体デバイスに、そして、より詳しくはゲート・ストレッサおよび半導体デバイスを特徴とする半導体デバイスを形成する方法に関する。
【背景技術】
【０００２】
張力エッチング停止層（ESL）または埋め込みシリコン・カーボン（eSiC）のような現在のNMOSプロセス誘導されたストレッサは、(i)比較的弱くて小さいピッチにスケーラブルできず、または、(ii)いずれにしても容易に製造できない。加えて、現在のNMOSプロセス誘導ストレッサは、例えば不揮発性メモリ（NVM）、パワーまたはアナログデバイスのような、より長いチャネルデバイスに著しい応力を誘導する。
【０００３】
したがって、上記のように従来技術における問題を克服するために、改良された方法および装置の必要性がある。
【図面の簡単な説明】
【０００４】
【図１】製造中のある段階における、半導体デバイスの一部の部分断面図であり、デバイスは本発明のある実施形態による金属ゲート・ストレッサを特徴とする。
【図２】図１の半導体デバイスの一部分の平面図である。
【図３】製造中の別の段階における、図１の半導体デバイスの一部の部分断面図である。
【図４】製造中の更に別の段階における、図３の半導体デバイスの一部の部分断面図である。
【図５】図４の半導体デバイスの一部の平面図である。
【図６】製造中のインプラント段階における、図４および５の半導体デバイスの一部の部分断面図である。
【図７】製造中のアニール段階における、図６の半導体デバイスの一部の部分断面図である。
【図８】製造中の更に別の段階の図７の半導体デバイスの一部の部分断面図であり、半導体デバイスは、本発明のある実施形態による金属ゲート・ストレッサを特徴とする。
【図９】本発明の別の実施形態による製造における図１の半導体デバイスの一部の部分断面図である。
【発明を実施するための形態】
【０００５】
ここに記載するようなゲート・ストレッサを特徴とする半導体デバイスは、NMOS金属ゲートデバイスに関して強い、製造可能なストレッサを都合よく提供する。短いものと長いものの両方のチャネルデバイスのために、ゲート・ストレッサは、例えば、サブミクロン・ピッチのオーダーの小さいピッチに、都合よくスケーラブルである。加えて、応力は対応する金属ゲートを薄くすることによって、より高いレベルにさえ拡大・縮小されることができる。さらに、現在の開示の実施形態によるゲート・ストレッサは、現在の張力エッチング停止層（ESL）および埋設ストレッサと一緒に付加的に都合よく使われることができる。ある実施形態によれば、構造および方法は、金属ゲートより上の領域の酸化を使用して、NMOS機能の強化を提供する。例えば、金属ゲートの上の酸化は、デバイスのNFETチャネルに対して、大きな、移動度増大（mobility-enhancing）応力を誘導するために用いることができる。更に、酸素インプラント中、インプラントブロックでのゲートコンタクトパッドのマスキングは、ゲート・コンタクト・パッドに、いかなる望ましくない、または、逆のインパクトをも有効に低減させる。
【０００６】
本開示の実施形態によるゲート・ストレッサにより提供されるNMOS移動度の増大のソースの例は、１またはそれ以上の(1)チャネルにおける垂直圧縮、(ii)チャネルの横方向の張力、および、(iii)チャネルの幅張力を含む。NMOS移動度増大に加えて、これらの応力は、金属ゲートデバイスの性能のために典型的に有利である、しきい値電圧（Vt）を減らす傾向がある。
【０００７】
図１は、製造中のある段階における、半導体デバイス１０の一部の部分断面図であり、デバイス１０は、本開示のある実施形態による金属ゲート・ストレッサを特徴づける。半導体デバイス１０の一部の部分断面図に包含されるのは、半導体層１２である。ある実施形態では、半導体層12は、いかなる半導体材料、または、例えば、ガリウム砒素、シリコン・ゲルマニウム、シリコン−オン−絶縁物（SOI）、シリコン、単結晶シリコン等のような材料もしくはそれらの組合せから成ってもよい。半導体デバイス10もまた、一つ以上の絶縁領域14（１つの領域だけは、図１に示す）を含む。例えば、絶縁領域14は所望の活性化した半導体デバイス領域28（図2）を画定する浅いトレンチ絶縁を有する。絶縁領域14は、適当な技術を使用して形成される。
【０００８】
半導体デバイス10は、ゲート・スタック16および18を更に含む。ある実施形態では、ゲート・スタック16および18は、ゲート誘電体20、ゲート金属22および多結晶半導体24を含む金属ゲート・スタックから成る。ゲート誘電層20、ゲート金属22および多結晶半導体24の特定の組成、厚みおよびの特性は、各々所望の半導体デバイスアプリケーションの与えられたゲート・スタックの必要条件によって選ばれて、本願明細書においては更なる議論はしない。ある実施形態では、ゲート誘電体２０は、8g/cm3のオーダーの密度を有するハフニウム酸化ジルコニウム（HfZrOx）から成り、ゲート金属２２は、14g/cm3のオーダーの密度を有するタンタル・カーボン（TaC）からなり、多結晶半導体24は、ポリシリコンからなっても良い。更に、図１は、参照番号26で例示される、ゲートと絶縁体との間の間隔または寸法を示す。ゲートと絶縁体との間の間隔は、更に本願明細書において、議論されるように、ゲート・スタックの端から、隣接した絶縁領域の端までの距離を表す。
【０００９】
図２は、図１の半導体デバイス10の一部の平面図である。参照番号28により示される、活性化したデバイス領域の境界が、図２において例示される。更に、ゲート・スタック16および18に対応するゲート・コンタクト・パッド30および32が、例示されている。ゲート・コンタクト・パッド30および32がアクティブ領域28の境界の外側で位置する点に注意すべきである。その後形成されるデバイス・コンタクト（図示せず）は、ゲート・コンタクト・パッド30および32の領域に対応するゲート・スタック16または18の一部にそれぞれ接触する。図1の半導体デバイス10の一部の断面図は、図2の線1-1に沿っている。
【００１０】
図３は、製造中の別の段階における、図１の半導体デバイス10の一部の部分断面図である。図３は、ゲート・スタック16および18の側壁に沿って形成される側壁ゼロ・スペーサ34を例示する。ある実施形態では、側壁ゼロ・スペーサ34は、次の処理ステップの間、ゲート・スタック16および18のゲート金属およびゲート誘電体に保護を提供する窒化物スペーサから成る。図３は、ゲート金属およびゲート誘電体の側壁を保護するためのスペーサを例示するが、スペーサは、スペーサの下でゲート誘電体の対応する部分を有する金属ゲートの側壁だけに沿って形成されうる。側壁スペーサはまた、窒化物に加えて、または、窒化物以外のいかなる適当な材料からも成ることができる。更に、保護ライナー36は、構造体の上に横たわって形成され、保護ライナーは、次の処理ステップまたは引き続いての複数のステップの間、横たわる層（またはそれらの複数の層）に関して一定レベルの保護を提供する。ある実施形態では、保護ライナー36は、酸化物ライナーから成る。さらに、図３は、インプラントブロック38を例示し、インプラントブロックは、（更に本願明細書において、以下で議論するような）ストレッサ種をインプラントするための次のインプラントステップから、ひとつの横たわる層または複数の横たわる層の保護を提供する。ある実施形態では、インプラントブロック38は、SiNおよびTiNから成るグループから選択される少なくともひとつからなる。図示するように、インプラントブロック38は、例えば、側壁スペーサの形成のための周知技術の適切な技術を使用して、大きなスペーサとして形成される。ある実施形態では、インプラントブロックの適用範囲が、(i)ゲート・ピッチと等しいかそれより大きく、(ii)ゲートから絶縁体の間隔２６と等しいか、それより大きい、ようにインプラントブロック３８が形成される。ゲート・ピッチは、隣接したゲート・スタック間の中央線間隔として画定される。
【００１１】
図４は、製造中のさらなる段階での、図３の半導体デバイス１０の一部の部分断面図である。特にある実施形態では、図３の構造は、各々のゲート・スタック16および18のための多結晶半導体24の頂部表面40をさらすために適当なエッチングを使用して処理される。例えば、エッチングは、適当なドライ又はウエット・エッチングをも含みうる。更に、エッチングは、参照番号42によって示された、絶縁領域14の一部をさらす。別の実施形態では、図３の構造は、エッチングを使用して処理されないが、しかし、それに対する処理の進行は、図5に関して以下で議論する。
【００１２】
多結晶半導体24の頂部表面40をさらすことに続き、ゲート・コンタクト・パッド領域30および32は、適当なマスキング技術を使用して、マスキングされる。図５は、図４の半導体デバイスの一部の平面図であり、ゲート・コンタクト・パッド領域30および32のマスキングを例示し、マスキングは、インプラント・ブロッキング・マスク４４を形成することを含む。例えば、ゲート・コンタクト・パッド領域30および32は、修正された良好なマスクを使用してマスキング（マスクアウト）されることができる。ゲート・コンタクト・パッド領域30および32のマスキングは、ストレッサ種を（更に本願明細書において、以下で議論するような）ゲート・スタック16および18のマスキングされていない部分にインプラントするための次のインプラントステップの間、ゲート・コンタクト・パッド領域30および32に、適当なインプラントブロックを都合よく提供する。図５に例示するように、活性化したデバイス領域２８の領域の上に横たわるゲート・スタック16および18の一部の露出した表面４０は、ストレッサ種をインプラントする次のステップのために準備される。更に、活性化デバイス領域28の一部は、インプラントブロック38を経て保護される。
【００１３】
図６は、製造のインプラント段階中の、図４および５の半導体デバイス１０の一部の部分断面図である。ある実施形態では、更に後述するように、図6の半導体デバイス10の一部は、高いドーズ酸素インプラント46で処理される。高いドーズ酸素インプラントは、ゲート・スタック16および18のゲート金属22で止まり、ゲート金属22のより高い停止力のために、参照番号48によって示された対応する領域の中でパイルアップする。その結果、各々の領域48は、対応するゲート・スタックの所望の場所で、次の酸化物フォーメーションのための条件を提供する。さらに、インプラントブロック38は半導体層12の下に横たわる領域を都合よく保護し、インプラントブロック38は、インプラント種が半導体層12に着くのを妨げるのに十分なインプラント停止力によって特徴づけられる。特に、インプラントブロック38は、インプラント種が下に横たわる活性化半導体領域28（図5）に届くのを防止し、その一方で、要求されるにつれて、ゲート・スタック16および18内で、インプラント種の配置を可能にする。更に、すでに、形成されているか、または、まだ形成されていない、ソース/ドレイン領域は、インプラントブロック38によって保護される。さらに、インプラント・ブロック・マスク44は、対応するゲート・コンタクト・パッド領域30および32をインプラント種によりインプラントされることから都合よく保護する。さらに、インプラント・ブロック・マスク44はまた、インプラントブロック38によって保護されない活性化デバイス領域28の半導体層12の他の部分に保護を提供でする。
【００１４】
本開示の実施形態によれば、インプラントエネルチ及び密度を含むインプラント条件は、
高ドーズ酸素インプラントが、形成されているデバイスの下に横たわるチャネル領域内に尾を引く酸素の著しい量にも、結果としてならないように選択される。換言すればインプラントエネルギは、所定の厚さの金属ゲートに関して酸素のテーリングを効果的に除去するのに十分であり、その一方で、ポリシリコンと、ゲート・スタックの金属ゲートとの間の界面に充分な密度の酸素を依然として提供する。例えば、厚さ10ナノメートルのTaCゲート金属を含むポリシリコン/TaCゲート・スタックでは、インプラント条件は、25-35keVで１×１０18／ｃｍ3の酸素インプラントを含むことができ、その一方で、ポリシリコン/TaC界面で、例えば、約１×１０23cm-3を超えるオーダーの充分な密度の酸素を提供する。
【００１５】
他のインプラント条件も、可能である。インプラントプロファイルの幅/深さ条件のレンジは、強いチャネル応力、および、例えば、酸素テーリングをアドレスする条件を含む、Ｉｄsat強化のような対応する機能強化を提供するのに用いることができる。このように、本願明細書においても議論したように、ゲート・スタックのための構造および方法もまた、更に酸素テーリングを減らすように、インプラント最適化と一緒に、または単独で用いられる。ある実施形態では、より短いゲート・スタックは、更に酸素テーリングの制御を向上させるより低いエネルギー・インプラントの使用ができるようにする。別の実施形態では、より厚い金属ゲート（例えばTaC）は、ゲート・スタックにおいて、止まっている酸素を増やす。別の実施形態では、多結晶半導体堆積の前に、金属ゲートの上の活性化領域に高い停止力材料を置くことができる。さらに別の態様では、ゲートの頂部部分をアモルファス化する多結晶半導体堆積の前び、活性化領域へのキセノン（Xe）プレ-アモルファス化インプラント（PAI）は、停止力を増やすことができる。
【００１６】
図７は、製造中のアニーリング段階における、図６の半導体デバイス１０の一部の部分断面図である。ある実施形態では、半導体デバイス10の一部が高温アニールで処理され、高温アニールは、ゲート・スタック16および18のインプラント領域48（図6）にストレッサ50を形成する。ある実施形態では、ポリシリコン半導体24は、ポリシリコン、シリコン・ゲルマニウムおよびシリコン・カーボンから選ばれるものからなり、ストレッサ50は、高温アニールを使用した酸化物インプラント領域48から形成された酸素物からなる。更に、高温アニールは、適当なレーザー/スパイク・アニールを含む。引き続いてのアニール段階では、インプラントブロック38は、適当な技術も使用して除去される。例えば、インプラントブロック38は、例えば、（SiNのための）ホット・リン・エッチング、または、（TiNのための）ピラニア・エッチングのような適当なエッチングにより除去されることができる。更に、プラントブロック38は、引き続いてのインプラント段階まで、そして、アニール段階の前に、除去されうる。
【００１７】
図８は、更なる製造プロセス中の、図７の半導体デバイス１０の一部の部分断面図であり、半導体デバイスは、本開示のある実施形態よるストレッサ50を特徴づける。更なる処理は、同様の形成のための適当な技術を用いて、ソース/ドレイン領域52、側壁スペーサ54、シリサイド領域56の形成を含む。インプラントは、インプラント・ブロック・マスク44を経たゲート・コンタクト・パッド領域30および32において禁止されているので、対応するゲート・スタック16および18のゲート・コンタクト・パッド領域30および32の上に横たわっているシリサイドに対する電気的コンタクトが、ゲート・スタックの他の部分の金属ゲート・ストレッサの存在によって、悪影響を受けていない点に注意する。
【００１８】
図９は、他の実施形態による製造における、図１の半導体デバイスの一部の部分断面図である。特に、図９は、ゲート・スタック16および18の側壁に沿って形成される側壁ゼロ-スペーサ34を図示する。ある実施形態では、側壁ゼロ-スペーサ34は、次の処理ステップの間、ゲート・スタック16および18のゲート金属およびゲート誘電体に保護を提供する窒化物スペーサから成る。更に、保護ライナー36が構造体の上に横たわって形成され、保護ライナーは、次の処理ステップまたは次からの複数のステップの間、あるレベルの保護を下に横たわる一つの層（または複数の層）に提供する。ある実施形態では、保護ライナー36は、酸化物ライナーから成る。さらに、図９はインプラントブロック380を図示し、インプラント・ブロックは、（更に本願明細書において、下で議論されるような）ストレッサ種をインプラントするために次のインプラントステップから、下に横たわるひとつの層または複数の層の保護を提供する。ある実施形態では、インプラントブロック380は、SiNおよびTiNから成るグループから選択される少なくともひとつのものからなる。示したように、インプラントブロック380は、例えば、公知技術の適当な堆積および平坦化技術を使用して、エッチングバックおよびブランケット堆積によって形成される。ある実施形態では、インプラントブロック380は、(i)ゲート・ピッチ以上の範囲、および、(ii)ゲートと絶縁体との間の間隔26以上の範囲を含むインプラントブロック範囲を提供する。上述したように、ゲート・ピッチは、隣接したゲート・スタック間の中央線間隔として定義される。インプラントブロック380の平坦化もまた、表面400を形成することを含む。図示するように、表面400は、ライナー36の露出部を含む。別の実施形態では、表面400は、ゲート・スタック16および18の多結晶半導体24の頂部表面を含む。図５乃至８に関して、本願明細書において上で議論したように、次の処理は更に続き、インプラントブロック380は、インプラントブロック38と置換される。
【００１９】
本開示の実施形態によれば、方法は、酸素が半導体デバイスのソース/ドレイン領域に望ましくなく入るのを防止するように提供され、半導体デバイスは、大きなゲートから絶縁体領域の間隔寸法を有することとして特徴づけられる。ここで議論されるストレッサのインプラントは、デバイスレイアウトの一部に依存する。例えば、大きなゲートから絶縁体領域までの間隔を補償して、結果として生じるダミーのゲートから絶縁体領域までの間隔を最小化するプロセスの間、ダミー・ゲートが用いられ、それによって、対応するスペーサ・マスキングを共通化する。このように、この種のダミー・ゲートがない場合、単独で広いゲートから絶縁領域間隔デバイスは、酸素が対応するソース/ドレイン領域に入るのを防止することに適していない。最も高性能な論理CMOSデバイスが、最小限の許容可能なゲートから絶縁体領域のスペースの近くで使用するので、本開示の実施形態による方法は、非常に適用できる。
【００２０】
別の実施形態では、方法は、大きなゲートから絶縁体領域のスペースを使用するアプリケーションに適しており、方法は、酸素インプラントステップの前の、化学機械的平坦化に続いて、窒化物の堆積を含む。この実施形態は、窒化物堆積が窒化物スペーサだけの使用がされた半導体デバイス実施の大きいゲートから絶縁体領域のスペースをカバーするには不十分である大きいゲートから絶縁体領域のスペースをカバーするのに十分であるという点で、窒化物スペーサを使用している実施形態と異なる。
【００２１】
ある実施形態では、半導体デバイスは、NMOSデバイス性能を全方向に強化するために正しい応力を提供し、応力は、垂直圧縮と同様に、横方向および幅の張力を提供することを含む。（100）<110>の方位に関して、NMOS半導体デバイスは、それぞれ1.9および0.2のオーダーの横方向および幅の張力に対する短いチャネルＩｄSat反応を有するように特徴付けられる。更に、垂直圧縮に対するNMOS半導体デバイスの短いチャネルＩｄSat反応は、2.1のオーダーである。さらに、単位は、デバイスは短いチャネルデバイスに関して、100MPaにつきパーセンテージＩｄSatの変化である。
【００２２】
ある実施形態では、構造および方法は、大きな移動度増大応力をNFETチャネルに誘導するために、金属ゲートの上に酸化物を使用する。この実施形態は、強くて、スケーラブルで、製造可能なストレッサをNMOSに提供する。更に、ストレッサは、スケーラブル（例えば、より薄い金属ゲート）で、（例えば、NVM、パワーまたはアナログデバイスのための）より長いチャネルデバイスのために作用する。さらに、この実施形態は、従来のESLストレッサと、そして、eSiCで、追加的に使うことができる。
【００２３】
本願発明のある態様では、半導体層に、および、半導体層の上に半導体デバイスを形成する方法は、第１の伝導層と、前記第１の伝導層の上の第２の層を包含する半導体層の上にゲート・スタックを形成するステップであって、前記第１の層がより伝導性であり、第２の層よりもインプラントに対して大きな停止力を提供することを特徴とする、ステップと、前記第２の層内に種をインプラントするステップと、前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、ゲート・スタックがゲート・スタック下の領域の半導体層で応力を働かせるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱させるステップと、を有することを特徴とする。前記ゲート・スタックを形成するステップは、前記第１の伝導層が金属から成ることによって更に特徴付けられる。前記ゲート・スタックを形成するステップは、前記第２の層がポリシリコンから成ることによって更に特徴づけられる。前記インプラントするステップが、種が酸素を有することによって更に特徴づけられる。前記加熱するステップは、前記ソース／ドレイン領域を形成するステップの前であることを特徴とする。前記加熱するステップは、前記ソース／ドレイン領域を形成するステップの後であることを特徴とする。
【００２４】
ある実施形態では、前記ゲート・スタックを形成するステップは、前記ゲート・スタックが、前記ソース・ドレイン領域の間のチャネルの上で、前記半導体層と前記第１の伝導層との間にゲート誘電体からなることによって更に特徴づけられる。前記ゲート・スタックを形成するステップは、前記ゲート・スタックが、前記半導体層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに対する拡張を備えることにより更に特徴付けられ、前記インプラントするステップの間、前記活性化領域の上にわたって前記ゲート・スタックを露出する間、前記ゲート・コンタクト・パッドをマスキングするステップを更に有することを特徴とする。前記加熱するステップは、前記応力が、張力の横方向の応力および圧縮垂直応力から成ることによって更に特徴づけられる。
【００２５】
別の実施形態では、前記インプラントするステップの前に、前記ゲート・スタックの周りに第１の側壁スペーサを形成するステップと、前記インプラントするステップの後で、前記ソース／ドレイン領域を形成するステップの前に、前記第１の側壁スペーサを除去するステップと、を更に有することを特徴とする。前記ゲート・スタックの上および周りにフィルタ層を堆積するステップと、前記インプラントするステップの前に、前記フィルタ層の上を化学機械的研磨を実行するステップと、を更に有することを特徴とする。前記インプラントするステップは更に、前記種の最大濃度が、前記第１の層の１０ナノメートル内にあるようにさせるエネルギを備えたことを特徴とする。
【００２６】
更に別の実施形態ででは、半導体層に、および、半導体層の上に半導体デバイスを形成する方法は、前記半導体層のチャネル領域の上にわたってゲート・スタックを形成するステップであって、前記ゲート・スタックが、前記半導体層の上にゲート誘電体と、前記ゲート誘電体の上に金属層と、前記金属層の上にポリシリコン層とを備えることを特徴とする、ステップと、前記ゲート・スタック内に酸素をインプラントするステップであって、前記インプラントからの酸素の最大濃度が、第２の層にあり、前記金属層の１０ナノメートル内にあることを特徴とする、ステップと、前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、前記酸素が前記ポリシリコン層と反応することができるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱するステップと、を有することを特徴とする。前記インプラントするステップの前に、前記ゲート・スタックの周りに側壁スペーサを形成するステップと、前記ソース／ドレイン領域を形成するステップの前に、前記側壁スペーサを除去するステップと、を更に有することを特徴とする。前記ゲート・スタックを形成するステップは、前記金属層がタンタルおよび炭素を有することによって更に特徴付けられる。前記ゲート・スタックを形成するステップが、前記ゲート・スタックが基板層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに拡張を有することによって更に特徴付けられ、前記インプラントするステップ中に、前記活性化領域の上にわたって前記ゲート・スタックを露出させる間、前記ゲート・コンタクト・パッドをマスキングするステップと、を更に有することを特徴とする。
【００２７】
更に別の実施形態では、半導体デバイスは、
半導体層と、
前記半導体層の上に第１の伝導層と、
前記第１の層の上に第２の層と、
前記第１の伝導層の１０ナノメートル内に第２の層に配置されたストレッサと、
を備えた、基板の上のゲート・スタックであって、前記第１の層が、より伝導性であり、前記第２の層よりもインプラントに対してより大きな停止力を提供することを特徴とする、ゲート・スタックと、
前記ゲート・スタックに対抗する側の半導体層にソース／ドレイン領域と、
を有することを特徴とする。
【００２８】
前記ストレッサは、前記第１の導電層に隣接することを特徴とする。前記第１の導電層は金属からなり、前記第２の層はポリシリコンからなり、前記ストレッサは酸化物からなることを特徴とする。前記ストレッサは、前記ゲート・スタックの下で、前記ソース／ドレイン領域の間で、前記半導体層のチャネル領域に、横方向の張力の応力を生成することを特徴とする。
【００２９】
本発明は、特定の伝導タイプまたは極性に関して記載してきたが、当業者はその伝導タイプおよび極性を変換できることは明らかであろう。
さらに、特許請求の範囲における「前」、「後」、「頂部」、「底部」、「上」、「下」および同様の記載は、記述的な目的のために用いられるものであり、永久的な相対位置を記載する目的ではない。本願明細書において、記載されている本発明の実施形態が、例えば、例示されるか、または本願明細書において、記載されているそれらより別の方位で動作ができるように、使用される条件が適当な状況の下で交換可能である。
【００３０】
このように、本願明細書において、表されるアーキテクチャは、単に典型的なだけである。そして、同じ機能性を成し遂げる多くの他のアーキテクチャが実装されることができると理解されよう。抽象的であるが、意味を確定できる、同じ機能が達成されうるコンポーネントの配置は、所望の機能が達成されるように効果的に「関連する」。それゆえ、ここで、特定の機能を達成するように結合された２つのコンポーネントは、互いに「関連する」ようにみえ、アーキテクチャまたは中間のコンポーネントに関係なく、所望の機能が達成される。同様に、関連する２つのコンポーネントはまた、所望の機能を達成するために互いに「作用的に接続」され、または、「作用的に結合」されるように見えうる。
【００３１】
さらに、当業者は、上述した機能的な作動の間の境界は、単なる例示であることを認識するであろう。機能的な複数の作動は、単一の作動に結合され、及び／又は、機能的な単一の作動は、追加の作動に分配されうる。更に、別の実施形態では、特定の作動の複数の例を含み、作動の順序は種々の他の実施形態において、変更可能である。
【００３２】
本発明を特定の実施形態に関して本願明細書において、記載してきたが、以下の特許請求の範囲に規定した本発明の範囲を逸脱することなく、種々の変更及び変形をすることができる。例えば、ゲート誘電体は、誘電体材料のスタックであってもよく、金属ゲートは、金属のスタックであってもよく、酸化物スペーサを、窒化物スペーサの代わりに用いることができる、などである。したがって、明細書及び図面は、限定的な意味ではなく、単なる例示であり、かかる全ての変形は、本発明の範囲内に含まれる。
【００３３】
ここで用いられる用語「結合」は、直接結合すること、または、機械的な結合に限定されるものではない。
「第１」および「第２」のような用語は、記載した用語のようなエレメントの間を任意に区別するのに用いられているものである。かくして、これらの用語は、一時的または、これらのエレメントの他の優先順位を示すことを目的とするというわけではない。
【特許請求の範囲】
【請求項１】
半導体層に、および、半導体層の上に半導体デバイスを形成する方法であって、
第１の伝導層と、前記第１の伝導層の上の第２の層を包含する半導体層の上にゲート・スタックを形成するステップであって、前記第１の層がより伝導性であり、第２の層よりもインプラントに対して大きな停止力を提供することを特徴とする、ステップと、
前記第２の層内に種をインプラントするステップと、
前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、
ゲート・スタックがゲート・スタック下の領域の半導体層で応力を働かせるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱させるステップと、
を有することを特徴とする方法。
【請求項２】
前記ゲート・スタックを形成するステップが、前記第１の伝導層が金属から成ることによって更に特徴付けられる請求項１に記載の方法。
【請求項３】
前記ゲート・スタックを形成するステップが、前記第２の層がポリシリコンから成ることによって更に特徴づけられる請求項２に記載の方法。
【請求項４】
前記インプラントするステップが、種が酸素を有することによって更に特徴づけられる請求項３に記載の方法。
【請求項５】
前記加熱するステップが、前記ソース／ドレイン領域を形成するステップの前であることを特徴とする請求項４に記載の方法。
【請求項６】
前記加熱するステップが、前記ソース／ドレイン領域を形成するステップの後であることを特徴とする請求項４に記載の方法。
【請求項７】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが、前記ソース・ドレイン領域の間のチャネルの上で、前記半導体層と前記第１の伝導層との間にゲート誘電体からなることによって更に特徴づけられる請求項１に記載の方法。
【請求項８】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが、前記半導体層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに対する拡張を備えることにより更に特徴付けられ、
前記インプラントするステップの間、前記活性化領域の上にわたって前記ゲート・スタックを露出する間、前記ゲート・コンタクト・パッドをマスキングするステップを更に有することを特徴とする請求項１に記載の方法。
【請求項９】
前記加熱するステップが、前記応力が、張力の横方向の応力および圧縮垂直応力から成ることによって更に特徴づけられる請求項１に記載の方法。
【請求項１０】
前記インプラントするステップの前に、前記ゲート・スタックの周りに第１の側壁スペーサを形成するステップと、
前記インプラントするステップの後で、前記ソース／ドレイン領域を形成するステップの前に、前記第１の側壁スペーサを除去するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項１１】
前記ゲート・スタックの上および周りにフィルタ層を堆積するステップと、
前記インプラントするステップの前に、前記フィルタ層の上を化学機械的研磨を実行するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項１２】
前記インプラントするステップが更に、前記種の最大濃度が、前記第１の層の１０ナノメートル内にあるようにさせるエネルギを備えたことを特徴とする請求項１に記載の方法。
【請求項１３】
半導体層に、および、半導体層の上に半導体デバイスを形成する方法であって、
前記半導体層のチャネル領域の上にわたってゲート・スタックを形成するステップであって、前記ゲート・スタックが、前記半導体層の上にゲート誘電体と、前記ゲート誘電体の上に金属層と、前記金属層の上にポリシリコン層とを備えることを特徴とする、ステップと、
前記ゲート・スタック内に酸素をインプラントするステップであって、前記インプラントからの酸素の最大濃度が、第２の層にあり、前記金属層の１０ナノメートル内にあることを特徴とする、ステップと、
前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、
前記酸素が前記ポリシリコン層と反応することができるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱するステップと、
を有することを特徴とする方法。
【請求項１４】
前記インプラントするステップの前に、前記ゲート・スタックの周りに側壁スペーサを形成するステップと、
前記ソース／ドレイン領域を形成するステップの前に、前記側壁スペーサを除去するステップと、
を更に有することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ゲート・スタックを形成するステップが、前記金属層がタンタルおよび炭素を有することによって更に特徴付けられる請求項１４に記載の方法。
【請求項１６】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが基板層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに拡張を有することによって更に特徴付けられ、
前記インプラントするステップ中に、前記活性化領域の上にわたって前記ゲート・スタックを露出させる間、前記ゲート・コンタクト・パッドをマスキングするステップと、を更に有することを特徴とする請求項１３に記載の方法。
【請求項１７】
半導体層と、
前記半導体層の上に第１の伝導層と、
前記第１の層の上に第２の層と、
前記第１の伝導層の１０ナノメートル内に第２の層に配置されたストレッサと、
を備えた、基板の上のゲート・スタックであって、前記第１の層が、より伝導性であり、前記第２の層よりもインプラントに対してより大きな停止力を提供することを特徴とする、ゲート・スタックと、
前記ゲート・スタックに対抗する側の半導体層にソース／ドレイン領域と、
を有することを特徴とする半導体デバイス。
【請求項１８】
前記ストレッサが、前記第１の導電層に隣接することを特徴とする請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１の導電層が金属からなり、前記第２の層がポリシリコンからなり、前記ストレッサが酸化物からなることを特徴とする請求項１７に記載の半導体デバイス。
【請求項２０】
前記ストレッサが、前記ゲート・スタックの下で、前記ソース／ドレイン領域の間で、前記半導体層のチャネル領域に、横方向の張力の応力を生成することを特徴とする請求項１７に記載の半導体デバイス。
【請求項１】
半導体層に、および、半導体層の上に半導体デバイスを形成する方法であって、
第１の伝導層と、前記第１の伝導層の上の第２の層を包含する半導体層の上にゲート・スタックを形成するステップであって、前記第１の層がより伝導性であり、第２の層よりもインプラントに対して大きな停止力を提供することを特徴とする、ステップと、
前記第２の層内に種をインプラントするステップと、
前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、
ゲート・スタックがゲート・スタック下の領域の半導体層で応力を働かせるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱させるステップと、
を有することを特徴とする方法。
【請求項２】
前記ゲート・スタックを形成するステップが、前記第１の伝導層が金属から成ることによって更に特徴付けられる請求項１に記載の方法。
【請求項３】
前記ゲート・スタックを形成するステップが、前記第２の層がポリシリコンから成ることによって更に特徴づけられる請求項２に記載の方法。
【請求項４】
前記インプラントするステップが、種が酸素を有することによって更に特徴づけられる請求項３に記載の方法。
【請求項５】
前記加熱するステップが、前記ソース／ドレイン領域を形成するステップの前であることを特徴とする請求項４に記載の方法。
【請求項６】
前記加熱するステップが、前記ソース／ドレイン領域を形成するステップの後であることを特徴とする請求項４に記載の方法。
【請求項７】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが、前記ソース・ドレイン領域の間のチャネルの上で、前記半導体層と前記第１の伝導層との間にゲート誘電体からなることによって更に特徴づけられる請求項１に記載の方法。
【請求項８】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが、前記半導体層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに対する拡張を備えることにより更に特徴付けられ、
前記インプラントするステップの間、前記活性化領域の上にわたって前記ゲート・スタックを露出する間、前記ゲート・コンタクト・パッドをマスキングするステップを更に有することを特徴とする請求項１に記載の方法。
【請求項９】
前記加熱するステップが、前記応力が、張力の横方向の応力および圧縮垂直応力から成ることによって更に特徴づけられる請求項１に記載の方法。
【請求項１０】
前記インプラントするステップの前に、前記ゲート・スタックの周りに第１の側壁スペーサを形成するステップと、
前記インプラントするステップの後で、前記ソース／ドレイン領域を形成するステップの前に、前記第１の側壁スペーサを除去するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項１１】
前記ゲート・スタックの上および周りにフィルタ層を堆積するステップと、
前記インプラントするステップの前に、前記フィルタ層の上を化学機械的研磨を実行するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項１２】
前記インプラントするステップが更に、前記種の最大濃度が、前記第１の層の１０ナノメートル内にあるようにさせるエネルギを備えたことを特徴とする請求項１に記載の方法。
【請求項１３】
半導体層に、および、半導体層の上に半導体デバイスを形成する方法であって、
前記半導体層のチャネル領域の上にわたってゲート・スタックを形成するステップであって、前記ゲート・スタックが、前記半導体層の上にゲート誘電体と、前記ゲート誘電体の上に金属層と、前記金属層の上にポリシリコン層とを備えることを特徴とする、ステップと、
前記ゲート・スタック内に酸素をインプラントするステップであって、前記インプラントからの酸素の最大濃度が、第２の層にあり、前記金属層の１０ナノメートル内にあることを特徴とする、ステップと、
前記ゲート・スタックの対抗する側の半導体層にソース／ドレイン領域を形成するステップと、
前記酸素が前記ポリシリコン層と反応することができるように、前記インプラントするステップの後に、前記ゲート・スタックを過熱するステップと、
を有することを特徴とする方法。
【請求項１４】
前記インプラントするステップの前に、前記ゲート・スタックの周りに側壁スペーサを形成するステップと、
前記ソース／ドレイン領域を形成するステップの前に、前記側壁スペーサを除去するステップと、
を更に有することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ゲート・スタックを形成するステップが、前記金属層がタンタルおよび炭素を有することによって更に特徴付けられる請求項１４に記載の方法。
【請求項１６】
前記ゲート・スタックを形成するステップが、前記ゲート・スタックが基板層の活性化領域の上にわたってあり、前記活性化領域の外側のゲート・コンタクト・パッドに拡張を有することによって更に特徴付けられ、
前記インプラントするステップ中に、前記活性化領域の上にわたって前記ゲート・スタックを露出させる間、前記ゲート・コンタクト・パッドをマスキングするステップと、を更に有することを特徴とする請求項１３に記載の方法。
【請求項１７】
半導体層と、
前記半導体層の上に第１の伝導層と、
前記第１の層の上に第２の層と、
前記第１の伝導層の１０ナノメートル内に第２の層に配置されたストレッサと、
を備えた、基板の上のゲート・スタックであって、前記第１の層が、より伝導性であり、前記第２の層よりもインプラントに対してより大きな停止力を提供することを特徴とする、ゲート・スタックと、
前記ゲート・スタックに対抗する側の半導体層にソース／ドレイン領域と、
を有することを特徴とする半導体デバイス。
【請求項１８】
前記ストレッサが、前記第１の導電層に隣接することを特徴とする請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１の導電層が金属からなり、前記第２の層がポリシリコンからなり、前記ストレッサが酸化物からなることを特徴とする請求項１７に記載の半導体デバイス。
【請求項２０】
前記ストレッサが、前記ゲート・スタックの下で、前記ソース／ドレイン領域の間で、前記半導体層のチャネル領域に、横方向の張力の応力を生成することを特徴とする請求項１７に記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１０−５２９６５４（Ｐ２０１０−５２９６５４Ａ）
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−５１０４１７（Ｐ２０１０−５１０４１７）
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４１０５
【国際公開番号】ＷＯ２００８／１５０６８４
【国際公開日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２０年５月１９日（２００８．５．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６４１０５
【国際公開番号】ＷＯ２００８／１５０６８４
【国際公開日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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