ある実施形態では、半導体デバイス10は、絶縁領域(34,16及び13)を使用するダイオードと、半導体基板(12)内に注入される寄生電流を制限するように使用されうる複数のドーパント濃度(30,20,24及び26)とを有する。絶縁領域(34,16及び13)の種々のバイアスは、半導体デバイス(10)の振る舞いに影響するように使用されうる。更に、伝導層(28)は、アノード(42)とカソード(40)との間の接合の上に横たわるように形成されうる。この伝導層(28)は、カソード(40)に適用されうる最大電圧を増大させるために選択された領域に電解を低減させる。
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現在のリアルタイム・デバッグ・システムにおいて、デバッグ・メッセージが、制限された帯域幅のポート（１８）を介して集積回路（１０）から外部の開発システム（２５）へ送信される。メッセージを発生することが可能である多重バス・マスタ（１１，１２）及び／又は多重バス（１６）が集積回路（１０）に更に一層高密度に詰め込まれるようになるにつれ、当該制限された帯域幅ポート（１８）が集積回路（１０）から外部の開発システム（２５）へ送信されることになるデバッグ・メッセージの量を十分にサポートすることが益々難しくなりつつある。帯域幅を著しく改善するため、複数のマスク（７０，８０，９０，１００，１１０，１２０，１３０，１４０，１５０）及びマスキング回路（３６）を用いて、デバッグ・メッセージ（４０，５０）の一部（４１−４５，５１−５５）を選択的にマスキングする。
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半導体形成プロセスでは、ゲート電極（１０）を基板（１０８）の上に形成する。第１シリコン窒化膜スペーサ（１２２）をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ（１３０）をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ（１３０）の境界によって画定される隆起ソース／ドレイン構造（１３２）をエピタキシャル成長により形成する。次に、使い捨てスペーサ（１３０）を除去して、ゲート電極（１１０）の近位に位置する基板を露出させ、そしてハロイオン注入（１４０）及びエクステンションイオン注入（１４２）のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ（１３６）を、使い捨てスペーサ（１３０）が形成されていた領域とほぼ同じ領域に形成し、そしてソース／ドレインイオン注入（１４０）を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレイン（１３２）に形成する。ゲート電極（１１０）は被覆窒化シリコンキャップ層（１４４）を含むことができ、そして第１シリコン窒化膜スペーサ（１２２）はキャップ層（１４４）とコンタクトしてポリシリコンゲート電極（１１０）を窒化シリコンで取り囲むことができる。
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分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

箔シート（３０）を供給するステップと、箔シートの第１の面上に半田（３２）の層を形成するステップとを含む集積回路ダイ（１２）を実装するための方法。集積回路ダイの第１の面は箔シート上の半田に取り付けられる。ダイの第１の面は、その上に金属層（３４）を有し、ダイの対向する第２の面はボンディング・パッド（１４）を含む。ボンディング・パッドは、ワイヤ（１６）により箔シート上の半田に電気的に接続している。ダイ、電気接続、および箔シートの第１の面は、モールド・コンパウンド（２０）により封止される。箔シートは、ダイおよびワイヤから分離され、それによりパッケージ集積回路（１０）が形成される。
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半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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消費電力は、電力ゲート制御を用いて低減し得るが、この場合、漏れ電流を低減するために、電力が回路ブロック又は回路ブロックの一部から除去される。一実施形態では、電力が回路から除去又は部分的に除去される場合、状態を保持することが可能な改良型状態保持フリップフロップを用いる。他の実施形態では、電力が回路から除去又は部分的に除去される場合、状態を保持することが可能な改良型状態保持バッファを用いる。状態保持フリップフロップ及びバッファは、漏れ電流を低減しながらも状態保持を可能にするために用い得る。また、例えば、状態保持フリップフロップ及びバッファを用いて、電力を低減し状態を保持する様々な方法を開示する。例えば、ソフトウェア、ハードウェア、又はソフトウェア及びハードウェアの組合せによる方法を用いて、状態を保持しつつディープスリープ又はアイドルモードに入り得る。
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マルチバーストメモリアクセスを処理するプロトコルはハードウェアレベルで実現することができる、またはハードウェア設計の間に評価して選択することができる。適切なバーストプロトコルは、バーストタイプ（３０）及び現在のバスマスター（１２または１４）の識別情報のようなバースト特性に基づいて選択することができる。これによって、例えばスレーブは複数のエラープロトコルをマルチマスターシステムオンチップ（ＳｏＣ）においてサポートすることができる。または、異なるバースト処理プロトコルを使用する種々のマスターとのインターフェース接続を行なう機能を備えるスレーブを設計することができる。プログラム可能な制御レジスタのような入力、コンフィグレーションピンまたはコンフィグレーション変数をスレーブまたはスレーブインターフェースブロック（例えば、メモリコントローラ（３６））の一部分に供給して、別のバーストプロトコルの実行を容易にすることができる。バーストリクエストをマスターから受信すると、リクエストされたバーストに対応するバースト特性を求め、複数のバーストエラープロトコルの一つをバースト特性に基づいて選択する。次に、選択されたバーストエラープロトコルに従ってバーストリクエストを処理する。
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一実施形態で、トーン割込み検出器（１８）が、まず、トーンの存在が入力信号で通知されるかどうかを判定し、次に、この判定に基づいて、トーンが入力信号で検出されたかどうかを選択的に判定する。たとえば、一実施形態で、トーン検出は、トーンの存在がまず示される場合に限って実行され、トーンの存在が示されない場合には、トーン検出を実行する必要がない。これは、トーン割込み検出器の複雑性を低減するのに役立つかもしれない。なぜならば、単純化された方法を使用して、トーンの存在を通知してもよく、トーン検出用のより複雑な演算手順を、必要な時に限って有効化してよいからである。また、一実施形態で、トーンの検出に、検出されたトーンに対応する１つまたは複数のトーン特性を生成することが含まれ、その後、これらのトーン特性を使用して、検出されたトーンが有効なトーン割込みに対応するかどうかを判定してよい。
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