金属からなるゲート電極を形成するための方法
一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体処理に関し、特に例えばデュアルメタルゲート積層構造に使用することができる金属を有するゲート電極の形成に関する。
【背景技術】
【０００２】
半導体技術が進歩するにつれて、半導体素子のサイズが益々小さくなるので、素子を小さくすることができることが望ましい。素子を適切に小さくすることができるためには、閾値電圧を素子縮小に応じて調整することができることが必要となる。しかしながら、ポリシリコンゲートの場合、必要な駆動電流を維持しながら閾値電圧を適切に調整することは難しい、または不可能である。従って、この技術分野では、所望の閾値電圧レベルの縮小素子を実現するためにポリシリコンではなく、金属の使用を模索し始めている。金属を素子のゲート電極積層構造の内部のゲート誘電体の上に直接設けることにより、仕事関数差に応じた特性を向上させることができる。すなわち、ゲート誘電体と直接コンタクトする異なる金属を使用することにより異なる仕事関数が得られる。従って、異なる仕事関数を持つゲート電極を必要とするＰＭＯＳ素子及びＮＭＯＳ素子は共に、それぞれのゲート誘電体と直接コンタクトする異なる金属を使用して形成する必要がある。しかしながら、このデュアルメタルゲート積層構造を実現するためには問題が生じる。
【０００３】
例えば、今日知られているデュアルメタルゲート積層構造を実現するための一のアプローチでは、第１金属層を、ゲート誘電体の上にブランケット堆積法により堆積させる（この場合、この第１金属層を使用して、例えばＰＭＯＳ素子のような第１タイプの素子の金属材料ゲート電極積層構造を形成することができる）。しかしながら、次にこの第１金属層を、ゲート誘電体の内、金属材料ゲート電極積層構造内部のゲート誘電体とコンタクトする異なる金属層を必要とする、例えばＮＭＯＳ素子のような第２タイプの素子を形成するために使用される部分から除去する必要がある。従って、第１金属層をゲート誘電体層の一部分から除去した後、第２金属層を形成する必要がある（この場合、第２金属層を使用して、第２タイプの素子の金属材料ゲート電極積層構造を形成することができる）。
【０００４】
この先行技術による問題解決法では、第１金属層の一部分は従来のフォトリソグラフィ法を使用するドライエッチングまたはウェットエッチングのいずれかによって除去する。しかしながら、第１金属層を堆積させ、そして続いてゲート誘電体の一部分から除去することによって、多くの問題が生じて素子の特性を劣化させる。例えば、エッチングによって第１金属層のエッチング不足が生じて第１金属層の残渣材料がゲート誘電体の上に残り、この残渣材料が、結果として得られる素子の仕事関数に悪影響を及ぼす。別の方法として、第１金属層を続いてエッチングすると、下地のゲート誘電体のオーバーエッチングが生じて、第２金属電極が形成される予定の領域のゲート誘電体の膜厚が薄くなるので望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、金属材料ゲート電極の金属層が下地のゲート誘電体と直接コンタクトする構成の金属材料ゲート電極を有するトランジスタを形成することができることが望ましい。これによって、例えばスケーラビリティが高くなり、かつ仕事関数差に応じた特性を向上させることができる。更に、異なるタイプの素子（例えば、ＰＭＯＳ素子及びＮＭＯＳ素子のような）では通常、異なる金属層が、これらの素子の該当するゲート電極積層構造の内部の下地ゲート誘電体とコンタクトして、所望の仕事関数を実現する必要がある。
【課題を解決するための手段】
【０００６】
従って、本発明の一の実施形態では、ゲート誘電体層を形成し、次に第１金属層を、ゲート誘電体層の内、素子が第１金属層を使用して形成されることになる部分の上に選択的に堆積させる。第１金属層を選択的に堆積させた後、第１金属層とは異なる第２金属層を、ゲート誘電体層の内、素子が第２金属層を使用して形成されることになる残りの露出部分の上に選択的に形成することができる。一の実施形態では、第１金属層を選択的に堆積させる処理は阻止層を使用して行なわれ、この阻止層をゲート誘電体層の上に選択的に形成して、第１金属層を、ゲート誘電体層の内、阻止層によって覆われない部分の上にのみ選択的に堆積させることができるようにする。
【発明を実施するための最良の形態】
【０００７】
本発明の実施形態について、図１〜８を参照しながら以下に更に詳細に記載する。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００８】
図１は、本発明の一の実施形態による半導体構造１１を示している。ここで、一の実施形態では、半導体１１は半導体ウェハの一部分とすることができることに留意されたい。図１の半導体構造１１は基板１０を含み、この基板は、絶縁領域１６と、基板１０及び絶縁領域１６を覆うゲート誘電体層１８と、を有する。ここで、別の実施形態では、ゲート誘電体層１８は絶縁領域１６を覆う必要はないことに留意されたい。図１の半導体構造１１は２つの領域、すなわち第１素子領域１２及び第２素子領域１４に分割される。素子領域１２及び１４は、基板１０の内、異なるタイプの素子が形成されることになる領域を画定する。例えば、一の実施形態では、素子領域１２はＮＭＯＳ素子が形成されることになるＮＭＯＳ素子領域に対応し、そして素子領域１４はＰＭＯＳ素子が形成されることになるＰＭＯＳ素子領域に対応する。しかしながら、別の実施形態では、素子領域１２はＰＭＯＳ素子領域に対応することができ、そして素子領域１４はＮＭＯＳ素子領域に対応することができることに留意されたい。更に別の実施形態では、素子領域１２及び１４は、異なる素子が形成されることになるいずれかのタイプの領域とすることができる。また、半導体構造１１は、異なるタイプの素子が形成されることになるどのような数の素子領域も、必要に応じて含むことができることに留意されたい。
【０００９】
一の実施形態では、基板１０は、例えばシリコン基板、砒化ガリウム基板、シリコンゲルマニウム基板、ゲルマニウム基板などのような半導体基板である。一の実施形態では、基板１０はバルク基板を含むが、別の実施形態では、基板１０は、例えば埋め込み酸化膜のような絶縁物を覆ういずれかのタイプの半導体材料（例えば、シリコン、砒化ガリウム、シリコンゲルマニウム、ゲルマニウムなどのような）を有するシリコンオンインシュレータ（ＳＯＩ）基板を含むことができる。ゲート誘電体層１８は、例えば酸化ハフニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸窒化シリコンなどのようないずれかのタイプのゲート誘電体材料を含むことができる。ゲート誘電体層１８は従来の方法を使用して形成することができる。図示の実施形態では、ゲート誘電体層１８は領域１２及び１４の両方を覆うように形成されるが、別の実施形態では、領域１２及び１４の各々が異なるタイプのゲート誘電体材料を含んで、第１ゲート誘電体層が基板１０を領域１２において覆い、そして第１ゲート誘電体層とは異なる第２ゲート誘電体層が基板１０を領域１４において覆うようにすることができることに留意されたい。また、基板１０は、素子を形成するためのウェル注入層（図示せず）を必要に応じて含むこともできることに留意されたい。これらのウェル注入層は、この技術分野で公知の従来のイオン注入法を使用して形成することができる。
【００１０】
図２は、基板１０の上に位置合わせされる刻印マスク２０を備える半導体構造１１を示している。刻印マスク２０は、刻印マスク２０の内、刻印マスク２０の表面２１を超える隆起部分（ｐｒｏｕｄ ｐｏｒｔｉｏｎ）２３を覆う阻止材料２２を含む。刻印マスク２０の隆起部分または複数の隆起部分は、基板の表面に押し付けたときに、刻印マスク２０の残りの部分（隆起していない部分）が基板の表面にコンタクトしない状態で基板にコンタクトする部分に対応する。従って、隆起部分上の材料はコンタクトすると、基板の表面に型押しされる、または印刷される。一の実施形態では、刻印マスク２０は弾性材料により作製される。
【００１１】
従って、図２によれば、刻印マスク２０は隆起部分２３を含み、この隆起部分は基板１０に適切に位置合わせされると、半導体構造１１の素子領域１２に対応するように位置して、阻止材料２２が、当該材料を押し付けたときに、領域１２に塗布されるが領域１４には塗布されないようになる。ここで、阻止材料２２は種々の方法により刻印マスク２０の隆起部分の上に配置することができることに留意されたい。例えば、一の実施形態では、刻印マスク２０は、一塊の阻止材料に浸漬して、刻印マスク２０の隆起部分のみが阻止材料に接触するようにすることができる（このようにして、表面２１のような残りの表面には阻止材料が全く付着しない）。別の方法として、阻止材料を刻印マスク２０に、例えばローラを使用して押し付けることができ、このローラは、阻止材料を刻印マスク２０の隆起部分に転写するが、表面２１のような刻印マスク２０の残りの表面に阻止材料を転写することはない。
【００１２】
図３は、刻印マスク２０を使用して押し付けた後の半導体構造１１を示している。すなわち、刻印マスク２０を半導体構造１１に押し付けて、隆起部分２３（表面２１ではなく）がゲート誘電体層１８にコンタクトするようにする。刻印マスク２０を持ち上げた後、阻止材料２２の全て、または一部分が領域１２のゲート誘電体層１８の上に残るので、阻止層２４が半導体構造１１の領域１４内ではなく、領域１２内のゲート誘電体層１８の上に形成されることに注目されたい。すなわち、刻印マスク２０を使用することによって、阻止層２４をゲート誘電体層１８の一部分（この場合、例えばこれらの部分は図３の領域１２に対応する）の上に選択的に形成することができる。一の実施形態では、阻止層２４は、例えば有機シラン及び自己組織化単分子層（ＳＡＭｓ）のようなメチル基を含む。また、一の実施形態では、阻止層２４は、この層がメチル基を含む表面部分または表面層を含む限り、どのような数の材料、及びどのようなタイプの材料も含むことができる。一の実施形態では、十分な阻止材料２２を使用して、ゲート誘電体１８上に形成される阻止層２４を十分に厚くして、領域１２の全ての核形成サイトを確実に少なくとも一つの阻止材料単分子層で覆うようにする。別の実施形態では、阻止層２４はゲート誘電体層１８の一部分の上に、従来のフォトリソグラフィ法を使用して選択的に形成することができる。更に別の実施形態では、阻止層２４は感光性ポリマーである。この実施形態では、感光性ポリマーはメタクリレート系ポリマーとすることができる。
【００１３】
図４は、第１金属層２６を領域１４のゲート誘電体層１８の上に形成した後の半導体構造１１を示している。図４に示すように、第１金属層２６をゲート誘電体層１８の上に、例えば原子層堆積法（ＡＬＤ）を使用して選択的に堆積させる。阻止層２４によって、第１金属層２６が領域１２内部のゲート誘電体層２６の上に形成されることがないようにする。従って、第１金属層２６は領域１４内のゲート誘電体層１８と直接コンタクトするが、阻止層２４が形成される位置には形成されないことに注目されたい。これは、阻止層２４が領域１２内のゲート誘電体層１８の核形成サイトを覆って（そして核形成サイトの形成を阻止する）、金属層が第１金属層２６をＡＬＤにより形成している間に領域１２内に形成されることがないようにしているからでる。ここで、別の実施形態では、選択化学気相成長（ＣＶＤ）プロセスを使用して第１金属層２６を領域１４に形成することができることに注目されたい。選択ＣＶＤを用いる場合、阻止層２４によって、第１金属層２６が領域１２内に形成されるのを防止することもできる、というのは、阻止層２４が核形成サイトの形成を阻止するからである。
【００１４】
図５は、阻止層２４を除去した、または無効（ｎｅｕｔｒａｌｉｚａｔｉｏｎ）にした後の半導体構造１１を示している。一の実施形態では、阻止層２４はアニールプロセスを使用して除去する。例えば、少なくとも１００℃、または好適には約１００〜９００℃の範囲の温度のアニールを使用することができる。このアニールによって、阻止層２４を脱離させる、または昇華させることができる。別の方法として、例えばプラズマ処理、プラズマエッチング、または紫外線（ＵＶ）照射のような他の方法を使用して阻止層２４を除去することができる。
【００１５】
図６は、第２金属層２８をゲート誘電体１８の露出部分、及び第１金属層２６の上に形成した後の半導体構造１１を示している。一の実施形態では、第２金属層２８はブランケット堆積法により形成される。しかしながら、別の実施形態では、第２金属層２８は異なる方法で形成することができる。例えば、別の実施形態では、第２金属層２８は、当該金属層がゲート誘電体層１８の露出部分の上（すなわち、領域１２内）に形成され、かつ領域１４の第１金属層２６の上には形成されない、または領域１４の第１金属層２６の一部分の上にのみ形成されるように形成することができる。ここで、第２金属層２８は領域１２のゲート誘電体層１８と直接コンタクトすることに注目されたい。従って、領域１２では、第２金属層２８がゲート誘電体層１８と直接コンタクトし、そして領域１４では、第１金属層２６がゲート誘電体層１８と直接コンタクトする。従ってこれにより、異なる仕事関数を領域１２及び１４の各々に形成される素子において実現することができる。
【００１６】
更に図６によれば、第２金属層２８を形成した後に、ポリシリコンゲート層３０（多結晶シリコンゲート層３０とも呼ぶ）が第２金属層２８を覆って形成される。ポリシリコンゲート層３０を形成した後、反射防止コーティング（ＡＲＣ）層がポリシリコンゲート層３０を覆って形成される。ここで、別の実施形態では、上に示す例よりも多い、少ない、または上に示す例とは異なる層を、第２金属層２８を覆って形成することができることに留意されたい。例えば、どのような数の異なる層も、ポリシリコン層３０の代わりに、またはポリシリコン層３０の他に使用することができる。また、ＡＲＣ層３２を設けるかどうかは任意であり、使用する後続のフォトリソグラフィプロセスによって変わる。ポリシリコンゲート層３０及びＡＲＣ層３２（または、第２金属材料ゲート層２８を覆う所望の他のいずれかの層）を形成した後、パターニング済みマスク層３４をＡＲＣ層３２の上に形成する（この場合、パターニング済みマスク層３４は従来のプロセスを使用して形成することができる）。図示の実施形態では、パターニング済みマスク層３４は第１素子のゲート電極積層構造を領域１２に、そして第２素子のゲート電極積層構造を領域１４に画定するように機能する。ここで、別の実施形態では、パターニング済みマスク層３４を使用してどのような数のゲート積層構造も画定することができ、いずれの数のゲート電極積層構造とするかは、希望する素子の数によって変わる。また、別の実施形態では、ポリシリコン層３０及びＡＲＣ層３２を設けずに、パターニング済みマスク層３４が第２金属材料層２８の上に直接形成されるようにすることができることに注目されたい。第２金属材料層２８が第１金属層２６の上には形成されない更に別の実施形態では、パターニング済みマスク層３４は領域１２の第２金属層２８の上に、かつ領域１４の第１金属層２６の上に直接形成することができる。
【００１７】
図示の実施形態では、領域１２のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＰＭＯＳタイプのゲート電極積層構造に対応し、そして領域１４のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＮＭＯＳタイプのゲート電極積層構造に対応する。従って、一の実施形態では、第１金属層２６は、例えば窒化チタン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化タンタルなどを含むことができ、そして第２金属層２８は、例えばタンタルシリコン窒化物、炭化タンタル、金属ホウ化物、金属シリコン窒化物、金属炭化物などを含むことができる。しかしながら、別の実施形態では、異なる金属、または複数の金属の組み合わせを第１金属層２６及び第２金属層２８の内部に使用することができ、いずれの金属を使用するかは、形成する素子によって変わることに留意されたい。例えば、領域１２のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＮＭＯＳ素子に対応し、そして領域１４のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＰＭＯＳ素子に対応することができ、更に第１及び第２金属層の材料はそれに従って選択することができる。一の実施形態では、第１金属層２６及び第２金属層２８の膜厚は、約３０オングストローム〜５００オングストロームの範囲である。
【００１８】
図７は、ゲート電極積層構造３６を領域１２のゲート誘電体層１８の上に、そしてゲート電極積層構造４０を領域１４のゲート誘電体層１８の上に形成した後の半導体構造１１を示している。従って、パターニング済みマスク層３４を形成した後、従来のエッチングプロセスを使用してゲート電極積層構造３６及び４０を形成することができる。次に、パターニング済みマスク層３４を除去する。図７に示すように、ゲート電極積層構造３６は、第２金属層２８により構成される第１金属層３８、ポリシリコンゲート層３０により構成されるポリシリコンゲート層４１、及びＡＲＣ層３２により構成されるＡＲＣ層４３を含む。ゲート電極積層構造４０は、第１金属層２６により構成される第１金属層４２、第２金属層２８により構成される第２金属層４４、ポリシリコンゲート層３０により構成されるポリシリコンゲート層４６、及びＡＲＣ層３２により構成されるＡＲＣ層４８を含む。従って、ゲート電極積層構造３６及び４０の各々は、ゲート誘電体層１８と領域１２及び１４のそれぞれにおいて直接コンタクトする異なる金属層（それぞれ３８及び４２）を含むので、異なる仕事関数が実現することに注目されたい。（層３８，４１，４３，４２，４４，４６，及び４８は構造３８，４１，４３，４２，４４，４６，及び４８とそれぞれ呼ぶこともできることに留意されたい）。
【００１９】
ここで、別の実施形態では、ゲート電極積層構造３６及び４０はどのような数の層を含むこともでき、この場合、図示の実施形態はゲート積層構造３６及び４０のほんの一例を提示しているに過ぎないことに留意されたい。例えば、一の実施形態では、ゲート電極積層構造３６及び４０の各々は、ゲート層を１つだけ含む（例えば、ゲート層４１，４３，４４，４６，及び４８を含まないで、ゲート層３８及びゲート層４２だけを含む構造のような）ことができる、またはゲート電極積層構造３６及び４０の各々はどのような数のゲート層を含むこともできる。別の構成として、他のタイプのゲート電極積層構造を形成することができる。
【００２０】
図８は、ほぼ完成した素子６６を領域１２に、そしてほぼ完成した素子６８を領域１４に形成した後の半導体構造１１を示し、この場合、後続の処理は従来の方法を使用して実行することができる。（素子６６及び６８はトランジスタ６６及び６８と呼ぶことができることに注目されたい）。素子６６は、ゲート電極積層構造３６の側壁に隣接するサイドウォールスペーサ５０、及び基板１０の内部で横方向に延在し、かつゲート誘電体５２（ゲート誘電体１８により構成される）の一部分の下に位置するソース／ドレイン領域５４及び５６を含む。ここで、スペーサ５０、及びソース／ドレイン領域５４及び５６は従来のプロセスを使用して形成することができることに留意されたい。例えば、スペーサ５０は材料を１つだけ含むことができる、または複数の材料を含むことができる。図示の実施形態では、ソース／ドレイン領域５４及び５６はエクステンション領域及びディープ注入領域を含むが、別の実施形態では、異なるタイプのソース／ドレイン領域を形成することができる。領域１４の素子６８は、ゲート電極積層構造４０の側壁に隣接するサイドウォールスペーサ５８、及び基板１０の内部で横方向に延在し、かつゲート誘電体６０（ゲート誘電体１８により構成される）の一部分の下に位置するソース／ドレイン領域６２及び６４を含む。ここで、スペーサ５８、及びソース／ドレイン領域６２及び６４は従来のプロセスを使用して形成することができることに留意されたい。例えば、スペーサ５８は材料を１つだけ含むことができる、または複数の材料を含むことができる。図示の実施形態では、ソース／ドレイン領域６２及び６４はエクステンション領域及びディープ注入領域を含むが、別の実施形態では、異なるタイプのソース／ドレイン領域を形成することができる。別の実施形態では、素子６６及び６８は、結果として異なる構造を有するように、図８を参照しながら例示し、そして記載した方法とは異なる方法を使用するが、上述の第１金属層２６の選択的堆積は使用するようにして形成することができる。
【００２１】
従って、第１金属層２６を、阻止層２４（この層は選択的に形成することができる）を使用して選択的に形成することにより、先行技術による方法が示す問題を回避しながら、どのようにしてデュアルメタルゲート積層構造を実現することができるかが理解できる。すなわち、上に記載した先行技術による問題解決法とは異なり、第１金属層２６を選択的に形成することにより、金属材料ゲート層の内、ゲート誘電体層１８を覆う部分をエッチング除去する必要を無くすことができる。これにより、ゲート誘電体層１８をオーバーエッチングする危険を無くすことができる。また、金属層の一部分をエッチング除去する必要が無いので、金属層のエッチングに起因する金属層からの残渣材料を発生させる危険も無くすことができる。従って、本明細書に記載する実施形態によってデュアルメタルゲート積層構造を改善することができ、ゲート誘電体層と直接コンタクトする異なる金属を必要とする素子を形成することができる。
【００２２】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。従って、明細書及び図は本発明を制限するのではなく、単なる例示として捉えられるべきであり、このような変形は全て、本発明の技術範囲に含まれるべきものである。
【００２３】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法は、更には効果、利点、または問題解決法をもたらし、またはさらに顕著にし得るいかなる要素（群）も、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２４】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
【図１】本発明の一の実施形態による基板の断面図を示し、この基板は、当該基板を覆うゲート誘電体層を有する。
【図２】本発明の一の実施形態による図１の基板、及び基板の上に位置合わせされる刻印マスクの断面図。
【図３】本発明の一の実施形態による、刻印マスクを押圧した後の図２の基板、及び基板の或る領域の上に形成される、結果として得られる阻止層の断面図。
【図４】本発明の一の実施形態による、第１金属層を選択的に堆積させた後の図３の基板の断面図。
【図５】本発明の一の実施形態による、阻止層を除去した後の図４の基板の断面図。
【図６】本発明の一の実施形態による、第２金属材料ゲート層、ポリシリコンゲート層、反射防止コーティング（ＡＲＣ）層、及びパターニング済みマスク層を形成した後の図５の基板の断面図。
【図７】本発明の一の実施形態による、ゲート電極積層構造をパターニング済みマスク層を使用して形成した後の、かつパターニング済みマスク層を除去した後の図６の基板の断面図。
【図８】本発明の一の実施形態による、２つのほぼ完成した素子を基板の異なる領域の内部に形成した後の図７の基板の断面図。
【技術分野】
【０００１】
本発明は概して半導体処理に関し、特に例えばデュアルメタルゲート積層構造に使用することができる金属を有するゲート電極の形成に関する。
【背景技術】
【０００２】
半導体技術が進歩するにつれて、半導体素子のサイズが益々小さくなるので、素子を小さくすることができることが望ましい。素子を適切に小さくすることができるためには、閾値電圧を素子縮小に応じて調整することができることが必要となる。しかしながら、ポリシリコンゲートの場合、必要な駆動電流を維持しながら閾値電圧を適切に調整することは難しい、または不可能である。従って、この技術分野では、所望の閾値電圧レベルの縮小素子を実現するためにポリシリコンではなく、金属の使用を模索し始めている。金属を素子のゲート電極積層構造の内部のゲート誘電体の上に直接設けることにより、仕事関数差に応じた特性を向上させることができる。すなわち、ゲート誘電体と直接コンタクトする異なる金属を使用することにより異なる仕事関数が得られる。従って、異なる仕事関数を持つゲート電極を必要とするＰＭＯＳ素子及びＮＭＯＳ素子は共に、それぞれのゲート誘電体と直接コンタクトする異なる金属を使用して形成する必要がある。しかしながら、このデュアルメタルゲート積層構造を実現するためには問題が生じる。
【０００３】
例えば、今日知られているデュアルメタルゲート積層構造を実現するための一のアプローチでは、第１金属層を、ゲート誘電体の上にブランケット堆積法により堆積させる（この場合、この第１金属層を使用して、例えばＰＭＯＳ素子のような第１タイプの素子の金属材料ゲート電極積層構造を形成することができる）。しかしながら、次にこの第１金属層を、ゲート誘電体の内、金属材料ゲート電極積層構造内部のゲート誘電体とコンタクトする異なる金属層を必要とする、例えばＮＭＯＳ素子のような第２タイプの素子を形成するために使用される部分から除去する必要がある。従って、第１金属層をゲート誘電体層の一部分から除去した後、第２金属層を形成する必要がある（この場合、第２金属層を使用して、第２タイプの素子の金属材料ゲート電極積層構造を形成することができる）。
【０００４】
この先行技術による問題解決法では、第１金属層の一部分は従来のフォトリソグラフィ法を使用するドライエッチングまたはウェットエッチングのいずれかによって除去する。しかしながら、第１金属層を堆積させ、そして続いてゲート誘電体の一部分から除去することによって、多くの問題が生じて素子の特性を劣化させる。例えば、エッチングによって第１金属層のエッチング不足が生じて第１金属層の残渣材料がゲート誘電体の上に残り、この残渣材料が、結果として得られる素子の仕事関数に悪影響を及ぼす。別の方法として、第１金属層を続いてエッチングすると、下地のゲート誘電体のオーバーエッチングが生じて、第２金属電極が形成される予定の領域のゲート誘電体の膜厚が薄くなるので望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、金属材料ゲート電極の金属層が下地のゲート誘電体と直接コンタクトする構成の金属材料ゲート電極を有するトランジスタを形成することができることが望ましい。これによって、例えばスケーラビリティが高くなり、かつ仕事関数差に応じた特性を向上させることができる。更に、異なるタイプの素子（例えば、ＰＭＯＳ素子及びＮＭＯＳ素子のような）では通常、異なる金属層が、これらの素子の該当するゲート電極積層構造の内部の下地ゲート誘電体とコンタクトして、所望の仕事関数を実現する必要がある。
【課題を解決するための手段】
【０００６】
従って、本発明の一の実施形態では、ゲート誘電体層を形成し、次に第１金属層を、ゲート誘電体層の内、素子が第１金属層を使用して形成されることになる部分の上に選択的に堆積させる。第１金属層を選択的に堆積させた後、第１金属層とは異なる第２金属層を、ゲート誘電体層の内、素子が第２金属層を使用して形成されることになる残りの露出部分の上に選択的に形成することができる。一の実施形態では、第１金属層を選択的に堆積させる処理は阻止層を使用して行なわれ、この阻止層をゲート誘電体層の上に選択的に形成して、第１金属層を、ゲート誘電体層の内、阻止層によって覆われない部分の上にのみ選択的に堆積させることができるようにする。
【発明を実施するための最良の形態】
【０００７】
本発明の実施形態について、図１〜８を参照しながら以下に更に詳細に記載する。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００８】
図１は、本発明の一の実施形態による半導体構造１１を示している。ここで、一の実施形態では、半導体１１は半導体ウェハの一部分とすることができることに留意されたい。図１の半導体構造１１は基板１０を含み、この基板は、絶縁領域１６と、基板１０及び絶縁領域１６を覆うゲート誘電体層１８と、を有する。ここで、別の実施形態では、ゲート誘電体層１８は絶縁領域１６を覆う必要はないことに留意されたい。図１の半導体構造１１は２つの領域、すなわち第１素子領域１２及び第２素子領域１４に分割される。素子領域１２及び１４は、基板１０の内、異なるタイプの素子が形成されることになる領域を画定する。例えば、一の実施形態では、素子領域１２はＮＭＯＳ素子が形成されることになるＮＭＯＳ素子領域に対応し、そして素子領域１４はＰＭＯＳ素子が形成されることになるＰＭＯＳ素子領域に対応する。しかしながら、別の実施形態では、素子領域１２はＰＭＯＳ素子領域に対応することができ、そして素子領域１４はＮＭＯＳ素子領域に対応することができることに留意されたい。更に別の実施形態では、素子領域１２及び１４は、異なる素子が形成されることになるいずれかのタイプの領域とすることができる。また、半導体構造１１は、異なるタイプの素子が形成されることになるどのような数の素子領域も、必要に応じて含むことができることに留意されたい。
【０００９】
一の実施形態では、基板１０は、例えばシリコン基板、砒化ガリウム基板、シリコンゲルマニウム基板、ゲルマニウム基板などのような半導体基板である。一の実施形態では、基板１０はバルク基板を含むが、別の実施形態では、基板１０は、例えば埋め込み酸化膜のような絶縁物を覆ういずれかのタイプの半導体材料（例えば、シリコン、砒化ガリウム、シリコンゲルマニウム、ゲルマニウムなどのような）を有するシリコンオンインシュレータ（ＳＯＩ）基板を含むことができる。ゲート誘電体層１８は、例えば酸化ハフニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸窒化シリコンなどのようないずれかのタイプのゲート誘電体材料を含むことができる。ゲート誘電体層１８は従来の方法を使用して形成することができる。図示の実施形態では、ゲート誘電体層１８は領域１２及び１４の両方を覆うように形成されるが、別の実施形態では、領域１２及び１４の各々が異なるタイプのゲート誘電体材料を含んで、第１ゲート誘電体層が基板１０を領域１２において覆い、そして第１ゲート誘電体層とは異なる第２ゲート誘電体層が基板１０を領域１４において覆うようにすることができることに留意されたい。また、基板１０は、素子を形成するためのウェル注入層（図示せず）を必要に応じて含むこともできることに留意されたい。これらのウェル注入層は、この技術分野で公知の従来のイオン注入法を使用して形成することができる。
【００１０】
図２は、基板１０の上に位置合わせされる刻印マスク２０を備える半導体構造１１を示している。刻印マスク２０は、刻印マスク２０の内、刻印マスク２０の表面２１を超える隆起部分（ｐｒｏｕｄ ｐｏｒｔｉｏｎ）２３を覆う阻止材料２２を含む。刻印マスク２０の隆起部分または複数の隆起部分は、基板の表面に押し付けたときに、刻印マスク２０の残りの部分（隆起していない部分）が基板の表面にコンタクトしない状態で基板にコンタクトする部分に対応する。従って、隆起部分上の材料はコンタクトすると、基板の表面に型押しされる、または印刷される。一の実施形態では、刻印マスク２０は弾性材料により作製される。
【００１１】
従って、図２によれば、刻印マスク２０は隆起部分２３を含み、この隆起部分は基板１０に適切に位置合わせされると、半導体構造１１の素子領域１２に対応するように位置して、阻止材料２２が、当該材料を押し付けたときに、領域１２に塗布されるが領域１４には塗布されないようになる。ここで、阻止材料２２は種々の方法により刻印マスク２０の隆起部分の上に配置することができることに留意されたい。例えば、一の実施形態では、刻印マスク２０は、一塊の阻止材料に浸漬して、刻印マスク２０の隆起部分のみが阻止材料に接触するようにすることができる（このようにして、表面２１のような残りの表面には阻止材料が全く付着しない）。別の方法として、阻止材料を刻印マスク２０に、例えばローラを使用して押し付けることができ、このローラは、阻止材料を刻印マスク２０の隆起部分に転写するが、表面２１のような刻印マスク２０の残りの表面に阻止材料を転写することはない。
【００１２】
図３は、刻印マスク２０を使用して押し付けた後の半導体構造１１を示している。すなわち、刻印マスク２０を半導体構造１１に押し付けて、隆起部分２３（表面２１ではなく）がゲート誘電体層１８にコンタクトするようにする。刻印マスク２０を持ち上げた後、阻止材料２２の全て、または一部分が領域１２のゲート誘電体層１８の上に残るので、阻止層２４が半導体構造１１の領域１４内ではなく、領域１２内のゲート誘電体層１８の上に形成されることに注目されたい。すなわち、刻印マスク２０を使用することによって、阻止層２４をゲート誘電体層１８の一部分（この場合、例えばこれらの部分は図３の領域１２に対応する）の上に選択的に形成することができる。一の実施形態では、阻止層２４は、例えば有機シラン及び自己組織化単分子層（ＳＡＭｓ）のようなメチル基を含む。また、一の実施形態では、阻止層２４は、この層がメチル基を含む表面部分または表面層を含む限り、どのような数の材料、及びどのようなタイプの材料も含むことができる。一の実施形態では、十分な阻止材料２２を使用して、ゲート誘電体１８上に形成される阻止層２４を十分に厚くして、領域１２の全ての核形成サイトを確実に少なくとも一つの阻止材料単分子層で覆うようにする。別の実施形態では、阻止層２４はゲート誘電体層１８の一部分の上に、従来のフォトリソグラフィ法を使用して選択的に形成することができる。更に別の実施形態では、阻止層２４は感光性ポリマーである。この実施形態では、感光性ポリマーはメタクリレート系ポリマーとすることができる。
【００１３】
図４は、第１金属層２６を領域１４のゲート誘電体層１８の上に形成した後の半導体構造１１を示している。図４に示すように、第１金属層２６をゲート誘電体層１８の上に、例えば原子層堆積法（ＡＬＤ）を使用して選択的に堆積させる。阻止層２４によって、第１金属層２６が領域１２内部のゲート誘電体層２６の上に形成されることがないようにする。従って、第１金属層２６は領域１４内のゲート誘電体層１８と直接コンタクトするが、阻止層２４が形成される位置には形成されないことに注目されたい。これは、阻止層２４が領域１２内のゲート誘電体層１８の核形成サイトを覆って（そして核形成サイトの形成を阻止する）、金属層が第１金属層２６をＡＬＤにより形成している間に領域１２内に形成されることがないようにしているからでる。ここで、別の実施形態では、選択化学気相成長（ＣＶＤ）プロセスを使用して第１金属層２６を領域１４に形成することができることに注目されたい。選択ＣＶＤを用いる場合、阻止層２４によって、第１金属層２６が領域１２内に形成されるのを防止することもできる、というのは、阻止層２４が核形成サイトの形成を阻止するからである。
【００１４】
図５は、阻止層２４を除去した、または無効（ｎｅｕｔｒａｌｉｚａｔｉｏｎ）にした後の半導体構造１１を示している。一の実施形態では、阻止層２４はアニールプロセスを使用して除去する。例えば、少なくとも１００℃、または好適には約１００〜９００℃の範囲の温度のアニールを使用することができる。このアニールによって、阻止層２４を脱離させる、または昇華させることができる。別の方法として、例えばプラズマ処理、プラズマエッチング、または紫外線（ＵＶ）照射のような他の方法を使用して阻止層２４を除去することができる。
【００１５】
図６は、第２金属層２８をゲート誘電体１８の露出部分、及び第１金属層２６の上に形成した後の半導体構造１１を示している。一の実施形態では、第２金属層２８はブランケット堆積法により形成される。しかしながら、別の実施形態では、第２金属層２８は異なる方法で形成することができる。例えば、別の実施形態では、第２金属層２８は、当該金属層がゲート誘電体層１８の露出部分の上（すなわち、領域１２内）に形成され、かつ領域１４の第１金属層２６の上には形成されない、または領域１４の第１金属層２６の一部分の上にのみ形成されるように形成することができる。ここで、第２金属層２８は領域１２のゲート誘電体層１８と直接コンタクトすることに注目されたい。従って、領域１２では、第２金属層２８がゲート誘電体層１８と直接コンタクトし、そして領域１４では、第１金属層２６がゲート誘電体層１８と直接コンタクトする。従ってこれにより、異なる仕事関数を領域１２及び１４の各々に形成される素子において実現することができる。
【００１６】
更に図６によれば、第２金属層２８を形成した後に、ポリシリコンゲート層３０（多結晶シリコンゲート層３０とも呼ぶ）が第２金属層２８を覆って形成される。ポリシリコンゲート層３０を形成した後、反射防止コーティング（ＡＲＣ）層がポリシリコンゲート層３０を覆って形成される。ここで、別の実施形態では、上に示す例よりも多い、少ない、または上に示す例とは異なる層を、第２金属層２８を覆って形成することができることに留意されたい。例えば、どのような数の異なる層も、ポリシリコン層３０の代わりに、またはポリシリコン層３０の他に使用することができる。また、ＡＲＣ層３２を設けるかどうかは任意であり、使用する後続のフォトリソグラフィプロセスによって変わる。ポリシリコンゲート層３０及びＡＲＣ層３２（または、第２金属材料ゲート層２８を覆う所望の他のいずれかの層）を形成した後、パターニング済みマスク層３４をＡＲＣ層３２の上に形成する（この場合、パターニング済みマスク層３４は従来のプロセスを使用して形成することができる）。図示の実施形態では、パターニング済みマスク層３４は第１素子のゲート電極積層構造を領域１２に、そして第２素子のゲート電極積層構造を領域１４に画定するように機能する。ここで、別の実施形態では、パターニング済みマスク層３４を使用してどのような数のゲート積層構造も画定することができ、いずれの数のゲート電極積層構造とするかは、希望する素子の数によって変わる。また、別の実施形態では、ポリシリコン層３０及びＡＲＣ層３２を設けずに、パターニング済みマスク層３４が第２金属材料層２８の上に直接形成されるようにすることができることに注目されたい。第２金属材料層２８が第１金属層２６の上には形成されない更に別の実施形態では、パターニング済みマスク層３４は領域１２の第２金属層２８の上に、かつ領域１４の第１金属層２６の上に直接形成することができる。
【００１７】
図示の実施形態では、領域１２のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＰＭＯＳタイプのゲート電極積層構造に対応し、そして領域１４のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＮＭＯＳタイプのゲート電極積層構造に対応する。従って、一の実施形態では、第１金属層２６は、例えば窒化チタン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化タンタルなどを含むことができ、そして第２金属層２８は、例えばタンタルシリコン窒化物、炭化タンタル、金属ホウ化物、金属シリコン窒化物、金属炭化物などを含むことができる。しかしながら、別の実施形態では、異なる金属、または複数の金属の組み合わせを第１金属層２６及び第２金属層２８の内部に使用することができ、いずれの金属を使用するかは、形成する素子によって変わることに留意されたい。例えば、領域１２のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＮＭＯＳ素子に対応し、そして領域１４のパターニング済みマスク層３４によって画定されるゲート電極積層構造はＰＭＯＳ素子に対応することができ、更に第１及び第２金属層の材料はそれに従って選択することができる。一の実施形態では、第１金属層２６及び第２金属層２８の膜厚は、約３０オングストローム〜５００オングストロームの範囲である。
【００１８】
図７は、ゲート電極積層構造３６を領域１２のゲート誘電体層１８の上に、そしてゲート電極積層構造４０を領域１４のゲート誘電体層１８の上に形成した後の半導体構造１１を示している。従って、パターニング済みマスク層３４を形成した後、従来のエッチングプロセスを使用してゲート電極積層構造３６及び４０を形成することができる。次に、パターニング済みマスク層３４を除去する。図７に示すように、ゲート電極積層構造３６は、第２金属層２８により構成される第１金属層３８、ポリシリコンゲート層３０により構成されるポリシリコンゲート層４１、及びＡＲＣ層３２により構成されるＡＲＣ層４３を含む。ゲート電極積層構造４０は、第１金属層２６により構成される第１金属層４２、第２金属層２８により構成される第２金属層４４、ポリシリコンゲート層３０により構成されるポリシリコンゲート層４６、及びＡＲＣ層３２により構成されるＡＲＣ層４８を含む。従って、ゲート電極積層構造３６及び４０の各々は、ゲート誘電体層１８と領域１２及び１４のそれぞれにおいて直接コンタクトする異なる金属層（それぞれ３８及び４２）を含むので、異なる仕事関数が実現することに注目されたい。（層３８，４１，４３，４２，４４，４６，及び４８は構造３８，４１，４３，４２，４４，４６，及び４８とそれぞれ呼ぶこともできることに留意されたい）。
【００１９】
ここで、別の実施形態では、ゲート電極積層構造３６及び４０はどのような数の層を含むこともでき、この場合、図示の実施形態はゲート積層構造３６及び４０のほんの一例を提示しているに過ぎないことに留意されたい。例えば、一の実施形態では、ゲート電極積層構造３６及び４０の各々は、ゲート層を１つだけ含む（例えば、ゲート層４１，４３，４４，４６，及び４８を含まないで、ゲート層３８及びゲート層４２だけを含む構造のような）ことができる、またはゲート電極積層構造３６及び４０の各々はどのような数のゲート層を含むこともできる。別の構成として、他のタイプのゲート電極積層構造を形成することができる。
【００２０】
図８は、ほぼ完成した素子６６を領域１２に、そしてほぼ完成した素子６８を領域１４に形成した後の半導体構造１１を示し、この場合、後続の処理は従来の方法を使用して実行することができる。（素子６６及び６８はトランジスタ６６及び６８と呼ぶことができることに注目されたい）。素子６６は、ゲート電極積層構造３６の側壁に隣接するサイドウォールスペーサ５０、及び基板１０の内部で横方向に延在し、かつゲート誘電体５２（ゲート誘電体１８により構成される）の一部分の下に位置するソース／ドレイン領域５４及び５６を含む。ここで、スペーサ５０、及びソース／ドレイン領域５４及び５６は従来のプロセスを使用して形成することができることに留意されたい。例えば、スペーサ５０は材料を１つだけ含むことができる、または複数の材料を含むことができる。図示の実施形態では、ソース／ドレイン領域５４及び５６はエクステンション領域及びディープ注入領域を含むが、別の実施形態では、異なるタイプのソース／ドレイン領域を形成することができる。領域１４の素子６８は、ゲート電極積層構造４０の側壁に隣接するサイドウォールスペーサ５８、及び基板１０の内部で横方向に延在し、かつゲート誘電体６０（ゲート誘電体１８により構成される）の一部分の下に位置するソース／ドレイン領域６２及び６４を含む。ここで、スペーサ５８、及びソース／ドレイン領域６２及び６４は従来のプロセスを使用して形成することができることに留意されたい。例えば、スペーサ５８は材料を１つだけ含むことができる、または複数の材料を含むことができる。図示の実施形態では、ソース／ドレイン領域６２及び６４はエクステンション領域及びディープ注入領域を含むが、別の実施形態では、異なるタイプのソース／ドレイン領域を形成することができる。別の実施形態では、素子６６及び６８は、結果として異なる構造を有するように、図８を参照しながら例示し、そして記載した方法とは異なる方法を使用するが、上述の第１金属層２６の選択的堆積は使用するようにして形成することができる。
【００２１】
従って、第１金属層２６を、阻止層２４（この層は選択的に形成することができる）を使用して選択的に形成することにより、先行技術による方法が示す問題を回避しながら、どのようにしてデュアルメタルゲート積層構造を実現することができるかが理解できる。すなわち、上に記載した先行技術による問題解決法とは異なり、第１金属層２６を選択的に形成することにより、金属材料ゲート層の内、ゲート誘電体層１８を覆う部分をエッチング除去する必要を無くすことができる。これにより、ゲート誘電体層１８をオーバーエッチングする危険を無くすことができる。また、金属層の一部分をエッチング除去する必要が無いので、金属層のエッチングに起因する金属層からの残渣材料を発生させる危険も無くすことができる。従って、本明細書に記載する実施形態によってデュアルメタルゲート積層構造を改善することができ、ゲート誘電体層と直接コンタクトする異なる金属を必要とする素子を形成することができる。
【００２２】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。従って、明細書及び図は本発明を制限するのではなく、単なる例示として捉えられるべきであり、このような変形は全て、本発明の技術範囲に含まれるべきものである。
【００２３】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法は、更には効果、利点、または問題解決法をもたらし、またはさらに顕著にし得るいかなる要素（群）も、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２４】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
【図１】本発明の一の実施形態による基板の断面図を示し、この基板は、当該基板を覆うゲート誘電体層を有する。
【図２】本発明の一の実施形態による図１の基板、及び基板の上に位置合わせされる刻印マスクの断面図。
【図３】本発明の一の実施形態による、刻印マスクを押圧した後の図２の基板、及び基板の或る領域の上に形成される、結果として得られる阻止層の断面図。
【図４】本発明の一の実施形態による、第１金属層を選択的に堆積させた後の図３の基板の断面図。
【図５】本発明の一の実施形態による、阻止層を除去した後の図４の基板の断面図。
【図６】本発明の一の実施形態による、第２金属材料ゲート層、ポリシリコンゲート層、反射防止コーティング（ＡＲＣ）層、及びパターニング済みマスク層を形成した後の図５の基板の断面図。
【図７】本発明の一の実施形態による、ゲート電極積層構造をパターニング済みマスク層を使用して形成した後の、かつパターニング済みマスク層を除去した後の図６の基板の断面図。
【図８】本発明の一の実施形態による、２つのほぼ完成した素子を基板の異なる領域の内部に形成した後の図７の基板の断面図。
【特許請求の範囲】
【請求項１】
第１金属層をウェハの第２領域のゲート誘電体の上ではなく、ウェハの第１領域のゲート誘電体の上に選択的に堆積させる工程と、
第２金属層を第２領域のゲート誘電体の上に堆積させる工程と、
第１金属層により形成される構造物を有した、第１トランジスタの第１ゲート電極積層構造を第１領域に形成する工程と、
第２金属層により形成される構造物を有する、第２トランジスタの第２ゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項２】
第１トランジスタはＰＭＯＳトランジスタであり、第２トランジスタはＮＭＯＳトランジスタである、請求項１記載の方法。
【請求項３】
第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである、請求項１記載の方法。
【請求項４】
第２金属層を堆積させる処理では更に、第２金属層を第１領域の第１金属層の上に堆積させ、
第１ゲート電極積層構造は第２金属層により形成される構造を第１金属層の上に含む、請求項１記載の方法。
【請求項５】
阻止構造を第２領域のゲート誘電体の上に形成する工程をさらに備え、前記阻止構造により、第１金属層が第２領域のゲート誘電体の上に堆積するのを阻止する、請求項１記載の方法。
【請求項６】
阻止構造による阻止は、核形成サイトが第２領域のゲート誘電体の上に形成されるのを阻止することにより行なわれる、請求項５記載の方法。
【請求項７】
阻止構造は自己組織化単分子層であることを特徴とする、請求項５記載の方法。
【請求項８】
阻止構造は有機シランを含む、請求項５記載の方法。
【請求項９】
阻止構造はメチル基を含む、請求項５記載の方法。
【請求項１０】
阻止構造はメタクリレート系ポリマーを含む、請求項５記載の方法。
【請求項１１】
阻止構造は感光性ポリマーを含む、請求項５記載の方法。
【請求項１２】
阻止構造を形成する処理では更に、阻止構造を第１領域のゲート誘電体の上ではなく、第２領域のゲート誘電体の上に選択的に形成する、請求項５記載の方法。
【請求項１３】
阻止構造を選択的に形成する処理では、刻印を押し付けることによって阻止構造を形成する、請求項１２記載の方法。
【請求項１４】
阻止構造を選択的に形成する処理では、阻止構造の材料を印刷押し付けによって塗布する、請求項１３記載の方法。
【請求項１５】
阻止構造の材料を印刷押し付けによって塗布する処理では、ウェハに阻止構造材料層を有する刻印マスクを、当該マスクの内、第２領域に対応する位置で押し付ける、請求項１４記載の方法。
【請求項１６】
マスクの前記位置はマスクの隆起部分である、請求項１５記載の方法。
【請求項１７】
第１金属層を堆積させた後に、かつ第２金属層を堆積させる前に、阻止構造を無効にする工程をさらに備える、請求項５記載の方法。
【請求項１８】
阻止構造を無効にする工程では、阻止構造を除去する、請求項１７記載の方法。
【請求項１９】
阻止構造を無効にする工程では更に、ウェハを１００℃以上に加熱する、請求項１７記載の方法。
【請求項２０】
阻止構造を無効にする工程では更に、阻止構造をプラズマ処理する、請求項１７記載の方法。
【請求項２１】
阻止構造を無効にする処理では更に、阻止構造をプラズマエッチングする、請求項１７記載の方法。
【請求項２２】
阻止構造を無効にする工程では更に、阻止構造に紫外（ＵＶ）光を照射する、請求項１７記載の方法。
【請求項２３】
第１金属層は、タンタルシリコン窒化物、炭化タンタル、金属ホウ化物、金属シリコン窒化物、及び金属炭化物の内の一つを含む、請求項１記載の方法。
【請求項２４】
第１金属層は、窒化チタン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及び窒化タンタルの内の一つを含む、請求項１記載の方法。
【請求項２５】
第１金属層は、原子層堆積（ＡＬＤ）プロセスを使用して選択的に堆積させる、請求項１記載の方法。
【請求項２６】
第１金属層は、化学気相成長（ＣＶＤ）プロセスを使用して選択的に堆積させる、請求項１記載の方法。
【請求項２７】
ポリシリコン層を第１領域の第１金属層の上に、かつポリシリコン層を第２領域の第２金属層の上に形成する工程をさらに備え、
第１ゲート電極積層構造は、ポリシリコン層により形成される構造を第１領域の第１金属層の上に備え、
第２ゲート電極積層構造は、ポリシリコン層により形成される構造を第２領域の第２金属層の上に備える、請求項１記載の方法。
【請求項２８】
第１金属層は第１の仕事関数を有し、かつ第２金属層は第２の仕事関数を有し、第１の仕事関数は第２の仕事関数とは異なる、請求項１記載の方法。
【請求項２９】
阻止構造をウェハの第２領域の誘電体の上ではなく、ウェハの第１領域の誘電体の上に選択的に形成する工程と、
金属層を第２領域の誘電体の上に選択的に堆積させ、阻止構造によって、金属層が第１領域の誘電体の上に堆積するのを阻止する工程と、
金属層により形成される構造物を備えた、トランジスタのゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項３０】
第２金属層を第１領域の誘電体の上に堆積させる工程と、
第２金属層により形成される構造物を備えた、第２トランジスタの第２ゲート電極積層構造をウェハの第１領域に形成する工程とをさらに備える、請求項２９記載の方法。
【請求項３１】
金属層を堆積させた後に、かつ第２金属層を堆積させる前に、阻止構造を無効にする工程をさらに備える、請求項３０記載の方法。
【請求項３２】
金属層を堆積させた後に、かつゲート電極積層構造を形成する前に、阻止構造を無効にする工程をさらに備える、請求項２９記載の方法。
【請求項３３】
阻止構造はメチル基を含む、請求項２９記載の方法。
【請求項３４】
阻止構造は有機シランを含む、請求項２９記載の方法。
【請求項３５】
阻止構造は自己組織化単分子層として特徴付けられる、請求項２９記載の方法。
【請求項３６】
阻止構造を選択的に形成する処理では、刻印を押し付けることにより阻止構造を形成する、請求項２９記載の方法。
【請求項３７】
阻止構造を選択的に形成する処理では、阻止構造の材料を印刷押し付けによって塗布する、請求項２９記載の方法。
【請求項３８】
阻止構造をウェハの第２領域のゲート誘電体の上ではなく、ウェハの第１領域のゲート誘電体の上に選択的に形成する工程と、
原子層堆積プロセスを使用して、第１金属層が第１領域のゲート誘電体の上に堆積するのを阻止しながら、第１金属層を第２領域のゲート誘電体の上に選択的に堆積させる工程と、
第２金属層を第１領域のゲート誘電体の上に堆積させる工程と、
第２金属層により形成される構造物を備えた、第１トランジスタの第１ゲート電極積層構造を第１領域に形成する工程と、
第１金属層により形成される構造物を備えた、第２トランジスタの第２ゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項３９】
第１トランジスタ及び第２トランジスタのソース／ドレイン領域を形成する工程をさらに備える、請求項３８記載の方法。
【請求項１】
第１金属層をウェハの第２領域のゲート誘電体の上ではなく、ウェハの第１領域のゲート誘電体の上に選択的に堆積させる工程と、
第２金属層を第２領域のゲート誘電体の上に堆積させる工程と、
第１金属層により形成される構造物を有した、第１トランジスタの第１ゲート電極積層構造を第１領域に形成する工程と、
第２金属層により形成される構造物を有する、第２トランジスタの第２ゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項２】
第１トランジスタはＰＭＯＳトランジスタであり、第２トランジスタはＮＭＯＳトランジスタである、請求項１記載の方法。
【請求項３】
第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである、請求項１記載の方法。
【請求項４】
第２金属層を堆積させる処理では更に、第２金属層を第１領域の第１金属層の上に堆積させ、
第１ゲート電極積層構造は第２金属層により形成される構造を第１金属層の上に含む、請求項１記載の方法。
【請求項５】
阻止構造を第２領域のゲート誘電体の上に形成する工程をさらに備え、前記阻止構造により、第１金属層が第２領域のゲート誘電体の上に堆積するのを阻止する、請求項１記載の方法。
【請求項６】
阻止構造による阻止は、核形成サイトが第２領域のゲート誘電体の上に形成されるのを阻止することにより行なわれる、請求項５記載の方法。
【請求項７】
阻止構造は自己組織化単分子層であることを特徴とする、請求項５記載の方法。
【請求項８】
阻止構造は有機シランを含む、請求項５記載の方法。
【請求項９】
阻止構造はメチル基を含む、請求項５記載の方法。
【請求項１０】
阻止構造はメタクリレート系ポリマーを含む、請求項５記載の方法。
【請求項１１】
阻止構造は感光性ポリマーを含む、請求項５記載の方法。
【請求項１２】
阻止構造を形成する処理では更に、阻止構造を第１領域のゲート誘電体の上ではなく、第２領域のゲート誘電体の上に選択的に形成する、請求項５記載の方法。
【請求項１３】
阻止構造を選択的に形成する処理では、刻印を押し付けることによって阻止構造を形成する、請求項１２記載の方法。
【請求項１４】
阻止構造を選択的に形成する処理では、阻止構造の材料を印刷押し付けによって塗布する、請求項１３記載の方法。
【請求項１５】
阻止構造の材料を印刷押し付けによって塗布する処理では、ウェハに阻止構造材料層を有する刻印マスクを、当該マスクの内、第２領域に対応する位置で押し付ける、請求項１４記載の方法。
【請求項１６】
マスクの前記位置はマスクの隆起部分である、請求項１５記載の方法。
【請求項１７】
第１金属層を堆積させた後に、かつ第２金属層を堆積させる前に、阻止構造を無効にする工程をさらに備える、請求項５記載の方法。
【請求項１８】
阻止構造を無効にする工程では、阻止構造を除去する、請求項１７記載の方法。
【請求項１９】
阻止構造を無効にする工程では更に、ウェハを１００℃以上に加熱する、請求項１７記載の方法。
【請求項２０】
阻止構造を無効にする工程では更に、阻止構造をプラズマ処理する、請求項１７記載の方法。
【請求項２１】
阻止構造を無効にする処理では更に、阻止構造をプラズマエッチングする、請求項１７記載の方法。
【請求項２２】
阻止構造を無効にする工程では更に、阻止構造に紫外（ＵＶ）光を照射する、請求項１７記載の方法。
【請求項２３】
第１金属層は、タンタルシリコン窒化物、炭化タンタル、金属ホウ化物、金属シリコン窒化物、及び金属炭化物の内の一つを含む、請求項１記載の方法。
【請求項２４】
第１金属層は、窒化チタン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及び窒化タンタルの内の一つを含む、請求項１記載の方法。
【請求項２５】
第１金属層は、原子層堆積（ＡＬＤ）プロセスを使用して選択的に堆積させる、請求項１記載の方法。
【請求項２６】
第１金属層は、化学気相成長（ＣＶＤ）プロセスを使用して選択的に堆積させる、請求項１記載の方法。
【請求項２７】
ポリシリコン層を第１領域の第１金属層の上に、かつポリシリコン層を第２領域の第２金属層の上に形成する工程をさらに備え、
第１ゲート電極積層構造は、ポリシリコン層により形成される構造を第１領域の第１金属層の上に備え、
第２ゲート電極積層構造は、ポリシリコン層により形成される構造を第２領域の第２金属層の上に備える、請求項１記載の方法。
【請求項２８】
第１金属層は第１の仕事関数を有し、かつ第２金属層は第２の仕事関数を有し、第１の仕事関数は第２の仕事関数とは異なる、請求項１記載の方法。
【請求項２９】
阻止構造をウェハの第２領域の誘電体の上ではなく、ウェハの第１領域の誘電体の上に選択的に形成する工程と、
金属層を第２領域の誘電体の上に選択的に堆積させ、阻止構造によって、金属層が第１領域の誘電体の上に堆積するのを阻止する工程と、
金属層により形成される構造物を備えた、トランジスタのゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項３０】
第２金属層を第１領域の誘電体の上に堆積させる工程と、
第２金属層により形成される構造物を備えた、第２トランジスタの第２ゲート電極積層構造をウェハの第１領域に形成する工程とをさらに備える、請求項２９記載の方法。
【請求項３１】
金属層を堆積させた後に、かつ第２金属層を堆積させる前に、阻止構造を無効にする工程をさらに備える、請求項３０記載の方法。
【請求項３２】
金属層を堆積させた後に、かつゲート電極積層構造を形成する前に、阻止構造を無効にする工程をさらに備える、請求項２９記載の方法。
【請求項３３】
阻止構造はメチル基を含む、請求項２９記載の方法。
【請求項３４】
阻止構造は有機シランを含む、請求項２９記載の方法。
【請求項３５】
阻止構造は自己組織化単分子層として特徴付けられる、請求項２９記載の方法。
【請求項３６】
阻止構造を選択的に形成する処理では、刻印を押し付けることにより阻止構造を形成する、請求項２９記載の方法。
【請求項３７】
阻止構造を選択的に形成する処理では、阻止構造の材料を印刷押し付けによって塗布する、請求項２９記載の方法。
【請求項３８】
阻止構造をウェハの第２領域のゲート誘電体の上ではなく、ウェハの第１領域のゲート誘電体の上に選択的に形成する工程と、
原子層堆積プロセスを使用して、第１金属層が第１領域のゲート誘電体の上に堆積するのを阻止しながら、第１金属層を第２領域のゲート誘電体の上に選択的に堆積させる工程と、
第２金属層を第１領域のゲート誘電体の上に堆積させる工程と、
第２金属層により形成される構造物を備えた、第１トランジスタの第１ゲート電極積層構造を第１領域に形成する工程と、
第１金属層により形成される構造物を備えた、第２トランジスタの第２ゲート電極積層構造を第２領域に形成する工程とを備える、トランジスタの製造方法。
【請求項３９】
第１トランジスタ及び第２トランジスタのソース／ドレイン領域を形成する工程をさらに備える、請求項３８記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００７−５３３１５６（Ｐ２００７−５３３１５６Ａ）
【公表日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願番号】特願２００７−５０８３６３（Ｐ２００７−５０８３６３）
【出願日】平成１７年３月２２日（２００５．３．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００９６２０
【国際公開番号】ＷＯ２００５／１０６９３８
【国際公開日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願日】平成１７年３月２２日（２００５．３．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００９６２０
【国際公開番号】ＷＯ２００５／１０６９３８
【国際公開日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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