【課題】不揮発性メモリにおけるデータ読み出しの安定性向上
【解決手段】本発明は、１セルあたり２ビットのデータを記憶する複数のメモリセルＭＣと、複数のメモリセルＭＣにより共有される第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２を備える。メモリセルＭＣへのプログラム動作時には、プログラム対象セルＰＭＣに対するプログラムと共に、リフレッシュ対象セルＲＭＣに対するリフレッシュを、メモリセルＭＣのプログラム状態に対応する第２リファレンスセルＲＣ２の閾値をベリファイに用いて行う。また、第２リファレンスセルＲＣ２に対しては、プログラム時には第１閾値をベリファイに用いてプログラムを行い、リフレッシュ時には前記第１閾値より低い第２閾値をベリファイに用いてリフレッシュを行う。 （もっと読む）

【課題】グローバルビット線を介さずに、対象となるメモリセルのソース端子に接地電位を供給することが可能な不揮発性記憶装置およびその制御方法を提供すること。
【解決手段】
多値記憶の不揮発性記憶装置は、メモリセルの第１端子が接続される第１ローカルビット線と、メモリセルの第２端子が接続される第２ローカルビット線と、第１ローカルビット線と第１グローバルビット線とを接続する第１選択スイッチと、第２ローカルビット線と第２グローバルビット線とを接続する第２選択スイッチと、第１ローカルビット線と接地線とを接続する第３選択スイッチと、第２ローカルビット線と接地線とを接続する第４選択スイッチとを備え、ビット情報の読み出しの際、第１および第４選択スイッチ、または第２および第３選択スイッチが導通することを特徴とする。 （もっと読む）

【課題】ゲート電極下にチャネル方向で分離して形成され、且つ隣接するメモリセル間で互いに分離する電荷蓄積層を有する半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に電荷蓄積層２２を形成する工程と、電荷蓄積層上に形成されたマスク層３０をマスクにして、電荷蓄積層と半導体基板とに、延伸する第１溝部１２を形成する工程と、第１溝部に絶縁膜１４を形成する工程と、マスク層と絶縁膜とに、第１溝部に交差して延伸する第２溝部３２を形成する工程と、第２溝部下にゲート絶縁膜１８を形成する工程と、第２溝部に第１導電層３４を形成する工程と、マスク層を除去する工程と、第１導電層の両側面に第２導電層３６を形成し、第１導電層と第２導電層とからワードライン１６を形成する工程と、ワードラインをマスクに電荷蓄積層を除去する工程と、を有する半導体装置とその製造方法である。 （もっと読む）

【課題】半導体チップ間の特性のバラつき防止、低背化、低コスト化及び信頼性の向上を可能とする半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、基板１０と、基板１０に設けられた端子１２と、コントローラチップ３０をメモリチップ２０に、メモリチップ２０に設けられた端子２２と重ならないようにフリップチップボンディングして構成されたユニット４０と、端子１２と端子２２とを電気的に接続するボンディングワイヤ２４と、を具備した半導体装置及びその製造方法である。 （もっと読む）

【課題】低背化が可能で、かつ製造工数の削減が可能な半導体装置とその製造方法を提供すること。
【解決手段】本発明は、上面に凹部１２を有する中継基板１０と、中継基板１０の凹部１２内に搭載された半導体チップ２０と、半導体チップ２０上方に、中継基板１０と接続端子２８を介し搭載された内蔵半導体装置５０と、中継基板１０と内蔵半導体装置５０との間に充填し半導体チップ２０を封止する第１樹脂部２６と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】電荷蓄積層とワードラインとが直接接することを抑制し、かつ電荷蓄積層下のバーズビークを抑制する半導体装置製造方法の提供。
【解決手段】半導体基板１０上にゲート電極１４を形成する工程と、ゲート電極１４を覆うように、トンネル絶縁膜１６、絶縁体からなる電荷蓄積層１８、ダミー絶縁膜を順に形成した積層膜を形成する工程と、積層膜をエッチバックし、ゲート電極１４の側面に積層膜からなる側壁３２を形成する工程と、ゲート電極１４および側壁３２をマスクに半導体基板１０内に拡散領域２６を形成する工程と、側壁３２のうちダミー絶縁膜を除去する工程と、側壁３２、ゲート電極１４および拡散領域２６上にトップ絶縁膜３０を形成する工程と、トップ絶縁膜３０上に導電層３４を形成する工程と、導電層３４を、ゲート電極１４が露出するまで研磨する工程と、ゲート電極１４および導電層３４上にワードライン３６を形成する工程と、を有する。 （もっと読む）

【課題】能率的で好適な記憶システム及び方法を提供すること。
【解決手段】一実施形態では、記憶システム１００は、複数の記憶ノード１２０、１３０、１４０、及びマスタコントローラ１１０を含む。記憶ノードは情報を記憶する。記憶ノード１２０、１３０、１４０は、アップストリーム通信の際の衝突の解決を容易にするように局所的に記憶ノード１２０、１３０、１４０で制御されるアップストリーム通信バッファ１６０を含む。マスタコントローラ１１０は、アップストリーム通信バッファの制約条件に基づいて、ノード１２０、１３０、１４０へのトラフィックの流れを制御する。一実施形態では、マスタコントローラ１１０とノード１２０、１３０、１４０の間の通信が、決められた最大待ち時間を有する。記憶ノード１２０、１３０、１４０は、チェーンメモリ構成によりマスタコントローラ１１０に結合することができる。 （もっと読む）

【課題】メモリセルの小型化を図るため、チャネル方向及びワードライン延伸方向で分離した電荷蓄積層を有する半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０に延伸する溝部４０を形成する工程と、溝部間の半導体基板上に第１絶縁膜３０を形成する工程と、溝部に埋め込まれるように第２絶縁膜３２を形成する工程と、第１絶縁膜及び第２絶縁膜上に、第２絶縁膜に交差して延伸するワードライン２０を形成する工程と、ワードライン中央部下に第１絶縁膜が残存するよう、ワードライン間から第１絶縁膜及び第１絶縁膜よりエッチングレートの速い第２絶縁膜を除去する工程と、第１絶縁膜を除去した領域であって、ワードライン下に電荷蓄積層１４を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】読出しデータバッファリングを制御する新規な方法を提供すること。
【解決手段】１つの方法では、マスタコントローラからの読出しコマンドの受取りに応答してコア動作を実行し（４３１）、マスタコントローラに情報を転送するためにデータ記憶ノードの内部通信バッファ又は外部通信バッファを選択する（４３２）。データ記憶ノードは、１つ又は複数の通信バッファの制約条件及び内容に基づいて選択される。情報は、選択された内部通信バッファ又は外部通信バッファからマスタコントローラへ転送される（４３３）。 （もっと読む）

【課題】同一列に並んだ複数のメモリセクタそれぞれのメモリセルに不良が発生した場合でも、全ての不良メモリセルを救済すること。
【解決手段】本発明は、複数の不揮発性メモリセルから構成される、行列状に配置された複数のメモリセクタ１２と、メモリセクタ１２のビットライン１８に接続し、同一列に配置されたメモリセクタ１２に跨るグローバルライン２４と、グローバルライン２４延伸方向に配置された複数の冗長セクタ１４と、外部回路から入力されたメモリセクタ１２のアドレスが不良メモリセルを有するメモリセクタ１２のアドレスと一致するか判断し、一致した場合に、外部回路から入力されたメモリセクタ１２のアドレスを不良メモリセルを有するメモリセクタ１２に対応する冗長セクタ１４のアドレスに変換する制御回路と、を具備する半導体装置である。 （もっと読む）