【課題】パワーダウン状態からの起動後に非同期動作を行う同期型メモリおよびメモリシステムの非同期動作時に、アドレス情報を外部から供給する必要がない同期型メモリおよびメモリシステムを提供すること。
【解決手段】パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリであって、予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、非同期のデータ読み出し動作時に、所定アドレス情報を基準とし外部から供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、非同期のデータ読み出し動作時に、外部アドレス端子に代えてアドレスカウンタを選択するスイッチ部とを備えている。 （もっと読む）

【課題】歩留まり向上、基板及び樹脂の使用効率を上昇させることで、コストダウン可能な半導体装置を提供する。
【解決手段】基板１０の片面を樹脂２０で封止する工程と、前記封止する工程の後に、前記基板１０と接している面とは反対の面から、前記基板１０を残存させるように、前記樹脂２０を切断する工程と、前記樹脂２０を切断する工程の後に、前記基板１０と前記樹脂２０とを加熱する第１加熱工程と、前記第１加熱工程の後に、前記基板１０を個片化する工程と、を有する半導体装置１２０の製造方法。 （もっと読む）

【課題】電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制すること。
【解決課題】本発明は、半導体基板１０内に延伸して設けられたビットライン１２と、ビットライン１２間中央部の半導体基板１０上に、ビットライン１２延伸方向に延伸して設けられたゲート絶縁膜２０と、半導体基板１０上に、ビットライン１２幅方向でゲート絶縁膜２０を挟むように、ビットライン１２延伸方向に延伸して設けられた電荷蓄積層２６と、ゲート絶縁膜２０上に設けられた、ゲート絶縁膜２０と異なる材料からなる第１絶縁膜４２と、電荷蓄積層２６上と第１絶縁膜４２上とに設けられた、ビットライン１２に交差して延伸するワードライン１４と、ワードライン１４上部に設けられたシリサイド層２２と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】プルアップ／プルダウン抵抗を１つの抵抗素子を共用して構成することで、回路部品点数の削減をし、共用された抵抗素子により内部回路の静電破壊耐量が確保された出力バッファ回路を提供することを目的とする。
【解決手段】負荷を駆動するトランジスタとして、第１電源線と出力端子との間に接続される第１トランジスタと、第２電源線と出力端子との間に接続される第２トランジスタとを備え、更に、出力端子に一方の端子が接続され他方の端子が極性切替部に接続される抵抗素子を備えている。ここで、極性切替部は、抵抗素子の他方の端子を第１または第２電源線の何れか一方に接続する。極性切替部が第１電源線を選択する場合には、第１トランジスタが非導通に維持された上で第２トランジスタが導通制御され、極性切替部が第２電源線を選択する場合には、第２トランジスタが非導通に維持された上で第１トランジスタが導通制御される。 （もっと読む）

【課題】製造が容易であり、貫通金属と半田との接合強度が大きい半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明は、基板１２と、基板１２を貫通し、基板１２の表面に設けられた電極部１６に接し、基板１２の裏面側から凹部３０が設けられている貫通金属３２と、凹部３０に埋め込まれるように、基板１２裏面側の貫通金属３２の露出面に設けられた半田３４からなる導電材と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】シリコン基板と金属プラグとの接触抵抗を安定に低減することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、シリコン基板１０上に層間絶縁膜２０を形成する工程と、層間絶縁膜２０を選択的に異方性エッチングにすることによりコンタクトホール３０を形成する工程と、コンタクトホール３０の底面のシリコン基板１０内をアッシング処理する工程と、アッシング処理の後、コンタクトホール３０の底面を希弗酸処理する工程と、コンタクトホール３０の底面においてシリコン基板１０と電気的に接続する金属プラグを形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】半導体装置の歩留まりの向上
【解決手段】データを記憶する主記憶部１０と、主記憶部１０の識別情報を記憶する識別情報記憶部１２と、主記憶部１０に対するプログラム動作、消去動作、及び読み出し動作の少なくとも１つを含む動作の条件である動作条件を、それぞれの動作につき少なくとも２以上記憶する動作条件記憶部１４と、主記憶部１０の識別情報に基づいて、２以上の動作条件の中から１つの動作条件を選択する動作条件選択部１６と、動作条件選択部１６により選択された１つの動作条件に基づき、主記憶部１０に対するプログラム動作、消去動作、または読み出し動作を行う制御部１８と、を具備することを特徴とする半導体装置１００。 （もっと読む）

【課題】フリップチップ接続による実装において、アンダーフィルの這い上がりによる問題の防止をより確実なものにすることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明に係る半導体装置は、一方の面に突起状の接続端子が設けられた平板状の半導体チップを備えている。半導体チップは、接続端子が設けられた一方の面とは反対の面について周囲エッジが除去されて段差が設けられる。これにより、アンダーフィルのフィレット部の容積をより大きく確保することができ、半導体チップに段差を設けたことによるアンダーフィルの這い上がり防止としての機能を向上できる。 （もっと読む）

【課題】複数のメモリの内の一のメモリとは異なる他のメモリが放出する熱の影響を受けて、一のメモリのリフレッシュ動作の性能が劣ることを防止することができるメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法を提供する。
【解決手段】 所定の周期でリフレッシュ動作が必要なメモリ２０を含む複数のメモリ２０、３０に接続されるメモリコントローラ１０において、リフレッシュ動作が必要な一のメモリ２０とは異なる他のメモリ３０へのアクセス前と該アクセス後とでは、一のメモリ２０のリフレッシュ動作周期を異なる周期に設定する動作周期設定部を備える。 （もっと読む）

【課題】メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を有する半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、溝部１２が延伸して設けられた半導体基板１０と、溝部の側面に設けられた第１絶縁膜１４と、溝部に埋め込まれるように設けられた、第１絶縁膜と異なる材料からなる第２絶縁膜１６と、半導体基板上方に設けられた、溝部に交差して延伸するワードライン１８と、ワードライン幅方向における中央部下に設けられ、溝部でワードライン延伸方向に分離する、第１絶縁膜と異なる材料からなるゲート絶縁膜２８と、ワードライン幅方向における両端部下にゲート絶縁膜を挟むように設けられ、溝部でワードライン延伸方向に分離する電荷蓄積層２２と、を具備する半導体装置とその製造方法である。 （もっと読む）