【課題】マルチＩＣデバイスをテストするための方法および装置を提供する。
【解決手段】集積回路は、入力信号を受け取るように構成される第１の入力相互接続と、テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのコントローラと、入力ポートと、前記第１の入力相互接続、前記コントローラ、および前記入力ポートに結合され、前記テスト・イネーブル信号がアサートされていないことに応答して前記入力信号を前記入力ポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記コントローラに渡すように制御可能である第１のマルチプレクサとを備える。 （もっと読む）

【課題】不揮発性記憶装置内の制御プログラムの書き換え時間を短縮すること。
【解決手段】バウンダリスキャン回路は、不揮発性記憶装置に接続された第１バウンダリスキャンレジスタ装置、及び、不揮発性記憶装置に接続されない第２バウンダリスキャンレジスタ装置を含む回路であって、第１バウンダリスキャンレジスタ装置及び第２バウンダリスキャンレジスタ装置の双方を経由する第１経路と、第１バウンダリスキャンレジスタ装置を経由し第２バウンダリスキャンレジスタ装置を経由しない第２経路とが切り替え可能に接続される。制御信号回路は、ＴＡＰコントローラからバウンダリスキャンレジスタ装置に入力される制御信号の入力経路が、第１経路又は第２経路の切り替えに応じて切り替え可能に接続される。 （もっと読む）

【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】半導体集積回路の外部端子としてＴＲＳＴがなくても、論理シミュレーションの際に、タップコントローラのステートを確定する。
【解決手段】タップコントローラ２は、リセット端子（端子ｐ４）を有し、回路部３は、タップコントローラ２における状態遷移を制御するステート制御信号と、クロック信号を入力し、ステート制御信号とクロック信号に応じて、リセット端子ｐ４にリセット信号を供給することで、タップコントローラ２のステートを確定する。 （もっと読む）

【課題】ＪＴＡＧ-ＩＣＥにおいて、ＬＳＩの入出力状態をトリガとするエミュレーションのブレークを実現する「エミュレータ及びデバッグ方法」を提供する。
【解決手段】エミュレーション処理部２３は、ＬＳＩ３１のＩＣＥ制御ブロック３１４に命令を発行し、所定のプログラムをコアロジック３１１に実行させ、スキャン処理部２４は、ＬＳＩ３１のコアロジック３１１のプログラムの１ステップ実行毎のスキャン動作を、ＬＳＩ３１のバウンダリスキャン制御ブロック３１５に行わせ、ＬＳＩ３１の各入出力端子３１２の状態をスキャンデータメモリ２５に格納する。エミュレーション処理部２３は、スキャンデータメモリ２５からＬＳＩ３１の各入出力端子３１２の状態を読み出し、読み出した各入出力端子３１２の状態が、予めブレーク条件メモリ２６に設定されているブレーク条件にマッチするかどうかを調べ、マッチしていればプログラムの実行をブレークする。 （もっと読む）

【課題】プリント回路基板（ＰＣＢ）上に取り付けられた電子回路装置の構成要素及び装置の回路端子又はピン間の電気接続を測定するための単純なツールが必要。
【解決手段】電子処理ユニットは、各バウンダリスキャン対応装置３２，３３，３４，３５のバウンダリスキャン特性と、ドライバ及び／又はセンサとして動作可能なバウンダリスキャン・セルを含むリストを取得する。このリストに基づいて、回路端子に接続されたバウンダリスキャン・セルがドライバ、センサとし作動し、バウンダリスキャン・レジスタにラッチする。ドライバ・データとセンサ・データを含むバウンダリスキャン・レジスタからのデータが、記憶装置４５に記憶される。記憶されたデータは、プリント回路基板３１における回路端子３７，３８間と４０，４１間の電気接続を判定するために分析され、分析の結果が提示される。 （もっと読む）

【課題】選択されていないＴＡＰの電源がオンまたはオフされているかに関わらず、選択されたＴＡＰへ情報を転送することができる電子システムを提供する。
【解決手段】電子システム１０は、それぞれＴＡＰスイッチ１２に接続されたＴＡＰ２０，２２，２４を有している。ＴＡＰスイッチ１２は、例えば、命令に追加または事前追加されたコードのように、シリアル命令に含まれる選択コードに応答して、ＴＡＰのうちの選択された１つへクロック信号を提供するように構成された第１の回路４０を備える。このＴＡＰスイッチは更に、ＴＡＰスイッチによって受け取られたシリアル命令を、選択されたＴＡＰへ渡すように構成された命令レジスタ（ＩＲ）を備える第２の回路３８と、選択コードに応答して、選択されたＴＡＰから受け取ったシリアル命令を、ＴＡＰスイッチの出力へと転送するように構成された第３の回路４２とを備える。 （もっと読む）

【課題】テスト専用端子の増加を防ぎ、テストの長時間化を防止する。
【解決手段】テストアクセスポートに入力されるテスト信号に応じて、回路ブロックの試験を行うテスト回路であって、第１のＴＡＰ制御部及びその制御下にある第２のＴＡＰ制御部と、第１のＴＡＰ制御部のテスト動作の無効と、記憶情報の書き換えを不可に制御する第１の情報を記憶する第１のレジスタと、第１の情報に応じて記憶情報の書き換えを不可に制御され、第２のＴＡＰ制御部のテスト動作の有効・無効の制御する第２の情報を記憶する第２のレジスタと、外部から入力されるＴＤＩ信号に応じて前記第１、２のレジスタが書き換え不可状態を解除する制御回路と、を有するテスト回路。 （もっと読む）

【課題】内部回路に電源電位または接地電位を供給するための外部端子に関して、開放および短絡を検出可能にした半導体装置を提供する。
【解決手段】内部回路と、通常動作時に外部から印加される電源電位または接地電位を内部回路に供給するための第１の端子と、テスト結果を出力するための第２の端子と、第１の端子とは異なる端子から供給される電位により生成された所定の基準電圧と第１の端子の電位とを比較する比較部と、比較部からの出力をテスト結果として保持する第１のレジスタと、テスト結果を第１のレジスタから第２の端子に出力するテスト結果出力部とを有する構成である。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｂは、少なくともその１つに集積回路チップ２が搭載された複数のコア基板３，４ｂ，５を、絶縁樹脂層７を介して貼り合わせて構成するとともに、コア基板３，５に形成された配線層３１，５１を、スルーホール６を介して接続して構成される。このうち、コア基板４ｂには、半導体層が形成されており、コア基板４ｂには、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子がコア基板４ｂに含まれる配線層の配線で接続されることによって、集積回路チップ２のテストを容易化するためのテスト容易化回路が形成されている。 （もっと読む）

【課題】疑似接触状態のような導通のある不良や異物等による浮遊容量や誘導結合による不良の検出など、健全性の判定を容易に行えるプリント基板テスト装置を得る。
【解決手段】バウンダリスキャン対応の第１のデバイス１２から不良モードに応じてあらかじめ定められた所定のパターンのテスト信号を出力させ、リード部１３ａを有し当該リード部１３ａ及びプリント配線１１ａを介して第１のデバイスに接続されたバウンダリスキャン非対応の第２のデバイス１３のリード部１３ａに発生する電圧をプローブ５を介してインサーキットテスト計測部２ｂにて計測し、協調動作判定部３ｂにて上記計測した電圧に基づきプリント基板１０の第１及び第２のデバイス間の接続不良の有無などを判定する。第１のデバイス１２からテスト信号を出力させ、プローブ５にて第２のデバイス１３のリード部１３ａに発生する電圧を計測するので、容易に健全性を判定できる。 （もっと読む）

【課題】 プリント基板と半導体集積回路の接続不良を検出すること。
【解決手段】 バウンダリスキャン対応の半導体集積回路が実装されたプリント基板を熱衝撃室２を通過させて熱衝撃を与え、半導体集積回路の入力端子及び出力端子に接続されるプリント基板内配線パターンに対してプローブ３７を押し当てる。制御装置４は、入力端子に対応するプローブ３７に対してテストデータを与えて、スキャンセルから前記シフト動作により読み出し、前記シフト動作によりデータを出力端子のスキャンセル与えて、当該出力端子から出力させてこれに対応するプローブ３７から読み出し、半導体集積回路１００に与えたデータと、半導体集積回路１０１から読み出したデータを比較して、半導体集積回路１００１とプリント基板１００の接続を判定する。 （もっと読む）

【課題】シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能なテスト回路を提供する。
【解決手段】本発明のテスト回路は、複数のレジスタがシリアル接続されたシフトレジスタと、バイパス回路７１ａ（７１ｂ）と、を備える。シフトレジスタは、回路ユニットに接続される。バイパス回路７１ａ（７１ｂ）は、第１のレジスタ７１１ａ（７１１ｂ）の出力が入力される第２のレジスタ７１２ａ（７１２ｂ）と、連続する２つのレジスタ４１６と４２５ｂ（４１５と４２４ｂ）の間に設けられ、第２のレジスタの出力に応じて、連続する２つのレジスタのうち前段のレジスタの出力、あるいは第１のレジスタの出力、のいずれか一方を選択して、連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタ７１３ａ（７１３ｂ）と、を備える。 （もっと読む）

【課題】積層チップにおいて、転送データを折り返すエンドチップを自己認識させる。
【解決手段】各半導体チップ（１，２）に共通なＳＥ信号の入力端子（ＳＥ）と、ＳＥ信号が１つ上のチップで分岐されて戻されたＳＥ２信号の入力端子（ＳＥ２）と、ＳＥ２信号入力の有無でエンドチップであることを検出するＳＯ制御回路２４とを有する。 （もっと読む）

【課題】出力に安全検査データを設定でき、かつ出力ピンに電圧競合の問題点を有しなく、かつ出力ピンに安定な検査データを維持できる、集積回路のメモリを提供する。
【解決手段】この集積回路は、集積回路の外部からアクセスすることが可能な端子と、前記端子に結合されかつ前記集積回路の外部の信号源により前記端子に加えられる信号を前記端子にラッチするように動作することができる回路とを有する。 （もっと読む）

【課題】半導体集積回路の外部端子の試験において、より少ない端子で、ＬＳＩチップのテストを実現させる。
【解決手段】本発明に係る半導体集積回路のテスト方法は、内部回路と、内部回路と接続される複数の外部端子と、内部回路と複数の外部端子との間に設けられ、複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、外部端子に複数の外部出力端子を含む場合に、複数の外部端子を、テスタに接続された１本の共通配線に接続し、テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、当該選択信号により複数の外部出力端子のいずれか１つを選択し、テスタからテスト信号を入力し、選択された一の外部出力端子から当該テスト信号を共通配線に出力し、共通配線を介して出力されるテスト信号を、テスタにて観測することで外部出力端子の導通をテストする半導体集積回路のテスト方法。 （もっと読む）

【課題】複数の半導体チップを内蔵するマルチチップ半導体装置において、外部端子に接続されるパッドより内部で他の半導体チッブに接続され外部端子には接続されないパッドが多い場合にも効率的にテストパターン作成を行うことができるテストパターン作成方法、作成装置、及び、作成プログラムを提供する。
【解決手段】他の半導体チップのバウンダリスキャンを用いて機能テストの対象とする半導体チップのチップ間接続パッドから入出力されるテストパターンを生成し、外部端子に接続されるパッドから入出力されるテストパターンと合成する。 （もっと読む）

【課題】バウンダリスキャンテストをテスト装置によって自動的に実行する。
【解決手段】ＰＣＢ３１に搭載されたバウンダリスキャン対応デバイス３２、３３、３４、３５のバウンダリスキャン対応回路端子を含むリストからデバイス３２の第１回路端子３７に接続されたバウンダリスキャンセルが、テスト装置４２の処理ユニットによってドライバとして作動される。デバイス３３の第２回路端子３８に接続されたバウンダリスキャンセルが、テスト装置４２の処理ユニットによってセンサとして作動される。バウンダリスキャンレジスタから読み出された捕捉データが、ドライバとセンサの間の接続を調べるためにテスト装置４２の処理ユニットによって分析される。 （もっと読む）

【課題】本発明は、単一のＴＡＰ（テストアクセスポート）を介して複数のＴＡＰにアクセスする集積回路を提供する。本来は別々のＩＣで使用されるように設計された、種々の再使用可能なＩＣの一部やモジュールの制御およびテストを統合できるようにする。
【解決手段】第１複製状態マシン（２６）と第２複製状態マシン（２８）をそれぞれ用いることによって、第１状態マシン（２０）と第２状態マシン（２２）のいずれも修正することなく、第１状態マシン（２０）と第２状態マシン（２２）を個別にテストする。 （もっと読む）

【課題】ＡＳＩＣと実装基板間の接続検査を簡単に行う方法を提供する。
【解決手段】集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 （もっと読む）