【課題】テスト時間をより短縮するテストパターンを作成する半導体集積回路検査装置，および，半導体集積回路の検査方法を提供する。
【解決手段】半導体集積回路検査装置20は，テストパターンを複数の区間に分割した分割テストパターン毎に，分割テストパターンに対する論理演算を異なる周期のクロック信号に基づき半導体集積回路に実行させることにより得られた半導体集積回路31の故障判定結果に基づき，分割テストパターン毎の最適クロック周期を算出する最適周期算出部213と，テストパターンと，テストパターンに係る分割テストパターン毎の最適クロック周期を有するテストパターンファイルを生成する新テストパターンファイル生成部214を有する。 （もっと読む）

【課題】直流の電流および電圧を発生するときに、過剰な消費電力が出力アンプに作用しないように制御することを目的とする。
【解決手段】本発明の直流電流電圧源３は、出力設定部１１により設定された設定電圧Ｖｓｅｔを出力する出力アンプ１２と、出力アンプ１２が出力する出力電圧Ｖ１と出力アンプ１２に帰還されて入力される入力電圧Ｖ２とを入力して、出力アンプ１２の消費電力Ｐａｍｐを演算する演算部１９と、演算部１９により演算された消費電力Ｐａｍｐが予め設定された設定電力Ｐｌｉｍを超過しているか否かを比較する比較部２０と、消費電力Ｐａｍｐが設定電力Ｐｌｉｍを超過しているときには、出力設定部１１の設定値を低下させる制御を行う制御部２１と、を備えている。 （もっと読む）

【課題】複数段のトランジスタで構成されるモジュールの段間のＳパラメータが測定可能な段間プローブ用パターン構造、段間測定方法、およびマルチチップモジュール高周波回路を提供する。
【解決手段】誘電体基板と、誘電体基板の第１表面上に配置された第１信号伝送線路と、誘電体基板の第１表面上に前記第１信号伝送線路に隣接して配置された一対の第１接地端子電極と、第１接地端子電極の下部に配置された第１ＶＩＡホールと、誘電体基板の第１表面と反対側の第２表面に配置され、第１接地端子電極に対して第１ＶＩＡホールを介して接続された裏面接地電極とを備える。第１信号伝送線路には高周波プローブの信号端子が接続可能であり、一対の第１接地端子電極には、高周波プローブの一対の接地端子が接続可能である。 （もっと読む）

【課題】ナノプロービングにおいてプローブを試料表面に近づける作業を短時間で行う。
【解決手段】プローブ検査装置４００は、試料１２を載置する試料台１０と、試料台１０の上方の待機位置に待機するプローブ２０と、試料台１０をプローブ２０の待機位置に向けて移動させる第１の駆動装置１６０と、試料台１０とプローブ２０の待機位置の間を通過する方向に第１の荷電粒子線３２を照射する第１の荷電粒子銃３０と、試料１２が第１の荷電粒子線３２を遮断したことを示す信号を生成する第１の検出部１２０と、第１の検出部１２０が生成した信号により第１の駆動装置１６０を制御する第１の制御部１４０を備える。 （もっと読む）

【課題】 チップ内の任意の位置のトランジスタの特性をモニタすることが可能な半導体集積回路を提供する。
【解決手段】 テスト回路13-1、13-2は、複数のトランジスタを含む機能ブロック12-1〜12-nの近傍の領域に配置され、第１のフリップフロップ回路13aと、第２のフリップフロップ回路13bと、第１、第２のフリップフロップ回路間に接続された少なくとも１つのインバータ回路21,31,41とを含んでいる。信号生成回路14は、第１のクロックパルスと第２のクロックパルスを含むクロックパルスを生成し、かつ、第１、第２のクロックパルスのパルス間隔を制御可能とされている。テスト時、第１のフリップフロップ回路は、信号生成回路の第１のクロックパルスに同期してデータを出力し、第２のフリップフロップ回路は、信号生成回路の第２のクロックパルスに同期してデータをラッチする。 （もっと読む）

【課題】ウエハの製造を分析するためのアッセンブリを提供する。
【解決手段】ウエハが部分的に製造された状態である時点からでも、ウエハの製造を分析することができる。特定の性能パラメータ値は、ウエハのダイの能動領域の複数の箇所で決定することができる。特定の性能パラメータが、製造の特定の製造プロセスを示すことは周知である。このとき、評価情報は、複数の箇所における性能パラメータ値の変動に基づいて得ることができる。これは、ダイから生成されるチップの有用性に影響を及ぼさずに実施可能である。評価情報は、性能パラメータ値が示した特定の製造プロセスを含む１つ以上のプロセスが実施された方法を評価するために使用することができる。 （もっと読む）

【課題】演算処理に応じてＤＳＰモジュールを逐次的に実行させるのか、並列的に実行させるかを最適に選択し、演算時間の短縮化を図ることを目的とする。
【解決手段】複数のＣＰＵを備えるＤＳＰモジュール４と演算処理が記述されたテストプログラムに従ってＤＳＰモジュール４の制御を行うテスタコントローラ３とを備える半導体試験装置であって、テスタコントローラ３に備えられ、テストプログラムに記述されている演算処理に基づいて、ＤＳＰモジュール４に演算処理を逐次的に実行させるシングルモードと並列的に実行させるマルチモードとのうち何れか一方の動作モードを選択する動作モード選択部１５と、ＤＳＰモジュール４に備えられ、動作モード選択部１５の選択に基づいて１つのＣＰＵを逐次的に動作させるか２つ以上のＣＰＵを並列的に動作させるかの選択を行うＣＰＵ制御部２４と、を備えている。 （もっと読む）

【課題】データ解析のための方法および装置、特に半導体試験データ解析に適したデータ解析のための方法および装置を提供すること。
【解決手段】本発明の種々の側面にしたがうデータ解析のための方法と装置は、コンポーネントに対する試験データのようなデータ内の統計的外れ値（大きなデータ母集団のサブセット内の外れ値を表す混成外れ値を含む）を識別する。本発明の種々の側面にしたがう方法および装置は、半導体をテストするための自動テスト設備（ＡＴＥ）のようなテスタを有するテストシステムと協働し得る。外れ値は、データの分布に従って識別および分類することができる。 （もっと読む）

【課題】回路入力と回路状態との関係を定量的かつ詳細に評価することができる回路入力及び回路状態評価方法並びに評価装置を提供すること。
【解決手段】トランジスタ回路２の入力端子１０に入力電圧を印加する入力ステップ（Ｓ０１）と、各ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２からの出力電圧（出力信号）に基づき、各ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２の動作状態を算出する算出ステップ（Ｓ０２）と、入力電圧の変化量又は印加時間に応じて算出された動作状態を連続的に表示する表示ステップ（Ｓ０３）と、詳細評価のために表示された動作状態から少なくとも一部の動作状態を一定のアルゴリズムに従って選択する選択ステップ（Ｓ０４）と、選択された動作状態を変化させる新たな入力信号を生成する生成ステップ（Ｓ０５）と、を備えている。 （もっと読む）

関連度値（Ｒ（ｉ，ｍ））を判定する方法を記載する。各関連度値は、チップ上の欠陥検出において、第１個数（Ｉ個）の入力ノードの入力ノード（ｉ）と、第２個数（Ｍ個）の測定ノードの測定ノード（ｍ）との組み合わせ（（ｉ，ｍ））の関連度を表す。該方法は、第１個数（Ｉ個）の入力ノードで第３個数（Ｋ個）のテストを適用することと、第２個数（Ｍ個）の測定ノードの各測定ノード（ｍ）につき、第３個数（Ｋ個）の測定値を得るため、第３個数（Ｋ個）のテストの各テスト（ｋ）につき、第２個数（Ｍ個）の測定ノードの各測定ノードで信号を測定することと、関連度値（Ｒ（ｉ，ｍ））を判定することと、を含み、第３個数（Ｋ個）のテストの各テスト（ｋ）は、各入力ノード（ｉ）につき、テスト入力チョイス（Ｕ（ｋ，ｉ））を指定し、各測定値（Ｙ（ｋ，ｍ））は、測定を行ったテスト（ｋ）と測定が行われたところの測定ノード（ｍ）に対応付けられ、各関連度値は、各組み合わせの入力ノード（ｉ）に指定された第３個数（Ｋ個）のテスト入力チョイス（Ｕ（ｋ，ｉ））と、各組み合わせ（ｉ，ｍ）の測定ノード（ｍ）に対応する第３個数（Ｋ個）の測定値（Ｙ（ｋ，ｍ））との相関に基づいて計算される。 （もっと読む）

本発明は、少なくとも１つの測定チャネル（１８，２０，２２，２４）と、少なくとも１つの測定チャネル（１８，２０，２２，２４）に電気的に接続され、電子回路内の電気測定対象物（４０，４２，４４，４６，４８）の電気信号線（５０）に非接触または接触接続するように設計された少なくとも１の測定プローブ（２８）とを有する測定装置（１０）を有する、基板（３８）上の電気測定対象物（４０，４２，４４，４６，４８）の散乱パラメータを決定する測定システムに関する。本発明によれば、第１の位置決め装置（３０）は、少なくとも１つの測定プローブ（２８）を備え、少なくとも１つのセンサ（３４）は、少なくとも１つの測定プローブ（２８）の位置を検出し、位置信号を出力する。
（もっと読む）

【課題】 半導体回路内のＭＯＳＦＥＴに対して、ダメージを与えることなく効率的にストレス印加が可能なストレス試験回路を提供する。
【解決手段】 電源電圧Ｖｃｃと接地電圧Ｖｓｓの中間電圧を示す一または複数の中間ノードの何れかとなる半導体回路に対してストレス試験を行う回路であって、中間ノードとならないＮＭＯＳ１１及び１２のソースに対してＶｃｃとＶｓｓの何れか一方を選択的に印加可能な第１電圧線３ａと、ＮＭＯＳのバックゲートに対してＶｓｓを印加可能な第２電圧線３ｂと、中間ノードとならないＰＭＯＳ２１及び２２のソースに対してＶｃｃとＶｓｓの何れか一方を選択的に印加可能な第３電圧線２ａと、ＰＭＯＳのバックゲートに対してＶｃｃを印加可能な第４電圧線２ｂと、中間ノードＮ１〜Ｎ３のそれぞれに対して、Ｖｓｓを印加するか、Ｖｃｃを印加するか、もしくは電圧を印加しないかの何れか一を選択的に制御可能な駆動部６とを備える。 （もっと読む）

【課題】検査用治具を移動させるべき移動量を短時間で容易に取得する。
【解決手段】保持部によって短絡板が保持されている状態において、制御部が、保持部に対する接近方向に検査用治具を移動させる第１の処理（ステップ７１，７４，７６）と、測定部を制御して電気的パラメータを測定させる第２の処理（ステップ７２，７８）とを交互に実行すると共に、第２の処理の実行開始の度に保持部に対して検査用治具が徐々に接近するように第１の処理において検査用治具を移動させ、かつ、第２の処理時において検査用プローブと短絡板との接続を示す電気的パラメータが規定数の検査用プローブ（一例として、すべての検査用プローブ）について測定されたときに（ステップ７９）、その第２の処理時における検査用治具の位置に基づいて、検査用治具を待避位置から検査位置まで移動させる移動量を特定可能な移動量情報を取得する。 （もっと読む）

【課題】ＤＳＰのテストプログラムのデバッグをいつでも必要なときに仮想環境を用いて行うことができる半導体試験装置を実現すること。
【解決手段】ＤＳＰでＤＵＴの測定データの演算処理を行うように構成された半導体試験装置において、前記ＤＳＰに前記ＤＵＴの測定データを収集格納する測定ファイル格納手段を設け、この測定ファイル格納手段に格納された測定データに基づき前記ＤＳＰのデバッグを行うことを特徴とするもの。
（もっと読む）

受信ディジタルデータ信号同期化用のディジタルデータ信号捕獲回路は受信ディジタルデータ信号の状態遷移を検出する遷移検出器を含む。遷移検出器は受信ディジタルデータ信号を第１時刻、第２時刻及び第３時刻でサンプルし、第１時刻と第２時刻の間で状態遷移が発生したかどうか及び第１時刻と第３時刻の間で状態遷移が発生したかどうかを決定し、遷移の位置を示すインクリメント／デクリメント信号を発生する。プローブ調整回路がインクリメント／デクリメント信号に基づいてストローブ信号を発生する。捕獲回路がストローブ信号を用いて受信ディジタルデータ信号を捕獲する。
（もっと読む）

【課題】大規模な被測定トランジスタの特性を高精度かつ高速に測定する。
【解決手段】ｎ×ｍ個の評価セルと、ｎ本の行選択線と、ｍ本の列選択線と、第１及び第２の共通プリチャージ線と、プリチャージ回路と、第１及び第２のビット線と、第１及び第２の列選択スイッチとを具備し、前記評価セルの各々は、第１及び第２の被測定トランジスタと、自己の行に属する行選択線に供給される行選択信号に応じて、自己の列に属する第１のビット線と第１の被測定トランジスタの出力端子との接続／非接続を切り替えるための第１の行選択スイッチ、及び第２のビット線と第２の被測定トランジスタの出力端子との接続／非接続を切り替えるための第２の行選択スイッチとを少なくとも有し、第１及び第２の被測定トランジスタのゲート端子に入力されるゲート電圧差に応じた差動増幅動作を行う差動増幅回路と、差動増幅回路の２つの出力をさらに増幅する増幅回路とを備える。 （もっと読む）

【課題】シュムーパラメータの作成を少ない操作で容易に行うことを可能とするシュムーパラメータ設定装置およびシュムーパラメータ設定方法を提供する。
【解決手段】アイテム名文字列２４がシュムーパラメータ設定エリア２１にドロップされると、指定受付手段１２は、ドラッグしてきたアイテム名文字列２４に対応するアイテムの指定を受け付け、パラメータ抽出手段１３は、デバッガのドラッグ位置から判別する当該アイテムの補助情報（ピン番号・チャネル番号/タイミングセット番号/エッジ）を、テストプログラムの記述内容に基づいて判別する。設定手段１４は、アイテム名文字列２４に対応するアイテムと、デバッガのドラッグ位置から判別されたアイテムの補助情報とを、シュムーパラメータとしてシュムーパラメータ設定エリア２１に自動設定する。 （もっと読む）

【課題】検証の対象のＣＭＯＳ型半導体論理回路がカスコード接続された複数のＭＯＳ素子を含む構成であったとしても、各ＭＯＳ素子の耐圧検証を常に正しく判定する。
【解決手段】ＣＭＯＳ型半導体論理回路をインバータ単位の複数の分離回路に分離し、さらに、各分離回路の内部にフローティングノードが存在する場合に、フローティングノードの存在形態に応じて、各分離回路に含まれている各ＭＯＳ素子の接続関係を部分的に変更する回路接続変更部１２０と、各分離回路に含まれている各ＭＯＳ素子をＯＦＦ状態の素子として機能する高抵抗素子またはＯＮ状態の素子として機能する低抵抗素子に置き換える抵抗置換部１２５と、各分離回路に含まれている各高抵抗素子及び各低抵抗素子の定常状態時の電圧降下量を算出する定常解析部１４０と、各高抵抗素子の定常状態時の電圧降下量と素子基準耐圧とを比較して、各高抵抗素子の電圧降下量が素子基準耐圧よりも大きいか否かを判定する素子耐圧検証部１４５とを有する。 （もっと読む）

【課題】半導体製造に好適なデータ解析のための方法および装置を提供する。
【解決手段】ウエハ上に製造された複数のコンポーネントに対する試験データのようなデータ内の統計的外れ値（大きなデータ母集団のサブセット内の外れ値を表す混成外れ値を含む）を識別するための方法と装置を、半導体をテストするための自動テスト設備（ＡＴＥ）のようなテスタを有するテストシステムおよびこれと協働し得るコンピュータ支援システムにより、外れ値をデータの分布に従って識別および分類することで実現する。 （もっと読む）

【課題】
電子回路の動作の確認や検証試験を容易にかつコストをかけずに行える間欠的に多様な非連続信号を出力する信号発生装置を提供する。
【解決手段】
入力信号の周波数の変化に対して出力波形に時間遅れを生じる周波数応答特性を持った回路に方形波を入力すると、出力波形に過渡応答特性としてアンダーシュートとリンキングとオーバーシュートとリンキングが生じる。この現象を積極的に活用して、減衰振動波形を生成して連結し、波形の形や周波数を自由に変更できる間欠した非連続波形を生成することにある。 （もっと読む）